JP2011150746A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】回路面積の縮小を図ることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置の前記ワード線ドライバは、第１の昇圧電圧を出力する第１のポンプ回路と、前記第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続された第１のｎＭＯＳトランジスタと、前記第１のポンプ回路の出力と前記第１のｎＭＯＳトランジスタのゲートとの間に接続された第１のスイッチ回路と、第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、前記第１のポンプ回路の出力と前記第２のｎＭＯＳトランジスタのゲートとの間に接続された第２のスイッチ回路と、を有する。
【選択図】図２

Description

本発明は、例えば、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置に関する。
従来、不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリのワード線へ印加する電圧は、読み出し、プログラム、消去等の動作に応じて異なる。また、ワード線へ印加する電圧は、同一動作においても、ワード線毎に異なる。更に、ワード線の昇圧スピードは適度にコントロールされている必要がある。
このため、従来のＮＡＮＤ型フラッシュメモリでは、１つのワード線へ印加する電圧を選択するために、印加電圧毎にローカルポンプが設けられている（例えば、特許文献１参照。）。
このローカルポンプは、ワード線の昇圧スピードをコントロールする。そして、このローカルポンプは、電源が入力に接続されるとともに、ワード線へ印加する電圧と同じ電圧が入力され、この電圧を昇圧し出力する。そして、その昇圧後の電圧をロウデコーダの転送用のｎＭＯＳトランジスタのゲートへ印加し、この転送用のｎＭＯＳトランジスタをオンさせる。
これにより、ロウデコーダは、読み出し、プログラム、消去等の動作に対応した電位を、該転送用のｎＭＯＳトランジスタを介して、ワード線へ転送する。
既述のように、従来技術では、上記構成において、読み出し、プログラム、消去等の動作に対応した各々の電圧毎に該ローカルポンプを設けている。このため、ＮＡＮＤ型フラッシュメモリの印加電圧の種類が増えるのに応じて、回路面積が大きくなる問題がある。
結果として、回路面積が大きいほど、チップサイズも大きくなり、製造コストが増すことになる。
特開２００９-１１７０１８号公報
本発明は、回路面積の縮小を図ることが可能な不揮発性半導体記憶装置を提供する。
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、
閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタを含むメモリセルアレイと、
前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
前記ワード線ドライバに電圧を供給する電圧発生回路と、
前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
前記ワード線ドライバは、
第１の端子に供給される第１の電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
前記第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続された第１のｎＭＯＳトランジスタと、
前記第１のポンプ回路の出力と前記第１のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１のポンプ回路の出力と前記第１のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１のポンプ回路の出力と前記第１のｎＭＯＳトランジスタのゲートとの間を遮断する第１のスイッチ回路と、
第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
前記第１のポンプ回路の出力と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１のポンプ回路の出力と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１のポンプ回路の出力と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、を有する
ことを特徴とする。
本発明の他の態様に係る実施例に従った不揮発性半導体記憶装置は、
閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタがマトリクス状に配置されたメモリセルアレイと、
前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
前記ワード線ドライバに電圧を供給する電圧発生回路と、
前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
前記ワード線ドライバは、
電源端子に供給される電源電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
前記電源端子に一端が接続され、前記第１の昇圧電圧がゲートに供給される共通ｎＭＯＳトランジスタと、
第１の電圧が供給される第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続された第１のｎＭＯＳトランジスタと、
前記共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を遮断する第１のスイッチ回路と、
第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
前記共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、を有する
ことを特徴とする。
本発明のさらに他の態様に係る実施例に従った不揮発性半導体記憶装置は、
閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタがマトリクス状に配置されたメモリセルアレイと、
前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
前記ワード線ドライバに電圧を供給する電圧発生回路と、
前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
前記ワード線ドライバは、
第１の電源端子に供給される電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
前記第１の電源端子に一端が接続され、前記第１の昇圧電圧がゲートに供給される第１の共通ｎＭＯＳトランジスタと、
第１の電圧が供給される第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続された第１のｎＭＯＳトランジスタと、
前記第１の共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を遮断する第１のスイッチ回路と、
前記第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第２の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
前記第１の共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、を有する
ことを特徴とする。
本発明のさらに他の態様に係る実施例に従った不揮発性半導体記憶装置は、
閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタを含むメモリセルアレイと、
前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
前記ワード線ドライバに電圧を供給する電圧発生回路と、
前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
前記ワード線ドライバは、
第１の端子に供給される第１の電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
前記第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続され、前記第１のポンプ回路の出力にゲートが接続された第１のｎＭＯＳトランジスタと、
第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
第３の電圧が印加される第３の端子と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第３の端子と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第３の端子と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、
第４の電圧が印加される第４の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第３のｎＭＯＳトランジスタと、
前記第３の端子と前記第３のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第３の端子と前記第３のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第３の端子と前記第３のｎＭＯＳトランジスタのゲートとの間を遮断する第３のスイッチ回路と、を有する
ことを特徴とする。
本発明に係る不揮発性半導体記憶装置によれば、回路面積の縮小を図ることができる。
図１は、本発明に係る不揮発性半導体記憶装置１００の構成の一例を示すブロック図である。 図１に示すドライバ回路５０の実施例１に係るワード線ドライバ５３の構成の一例を示す回路図である。 図１に示すドライバ回路５０の実施例２に係るワード線ドライバ５３の構成の一例を示す回路図である。 図１に示すドライバ回路５０の実施例３に係る複数のワード線ドライバ５３の構成の一例を示す回路図である。 図５は、図１に示すドライバ回路５０の実施例４に係る複数のワード線ドライバ５３の構成の一例を示す回路図である。 図１に示すドライバ回路５０の実施例５に係るワード線ドライバ５３の構成の一例を示す回路図である。 従来のワード線ドライバが接続されたワード線（信号線）の電圧と、時間との関係の一例を示す図である。 実施例５のワード線ドライバが接続されたワード線（信号線）の電圧と、時間との関係の一例を示す図である。
以下、本発明に係る各実施例について図面に基づいて説明する。
図１は、本発明に係る不揮発性半導体記憶装置１００の構成の一例を示すブロック図である。
図１に示すように、不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１００は、メモリセルアレイ１０と、センスアンプ２０と、ソース線ドライバ３０と、ロウデコーダ４０と、ドライバ回路５０と、電圧発生回路６０と、制御回路７０と、を備えている。
メモリセルアレイ１０は、複数のメモリセルユニット１１を備えている。メモリセルユニット１１の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。
メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。このメモリセルトランジスタＭＴは、閾値電圧に応じてデータを記憶可能になっている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。
メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレインは選択トランジスタＳＴ１のソースに接続され、他端側のソースは選択トランジスタＳＴ２のドレインに接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通して接続されている。
なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。
また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ〜ＢＬｍ（ｍは自然数）に共通接続される。ビット線ＢＬ０〜ＢＬｍについても、単にビット線ＢＬと呼ぶことがある。選択トランジスタＳＴ２のソースはソース線ＳＬに共通して接続されている。
図１では、１行のメモリセルユニット１１のみを図示している。しかし、メモリセルアレイ１０内には複数行のメモリセルユニット１１が設けられてもよい。この場合、同一列にあるメモリセルユニット１１は同一のビット線ＢＬに接続される。
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のメモリセルユニット１１は一括してデータが消去され、この単位をブロックと呼ぶ。
センスアンプ２０は、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。
ソース線ドライバ３０は、ソース線に電圧を与える。
ロウデコーダ４０は、セレクトゲート線ＳＧＤ、ＳＧＳ毎に設けられた転送ＭＯＳトランジスタ４１、４２と、複数のメモリセルトランジスタＭＴの制御ゲート電極にそれぞれ接続されたワード線ＷＬ０〜ＷＬ３１毎に設けられた転送ＭＯＳトランジスタ４３と、ブロックデコーダ４４と、を備えている。
転送ＭＯＳトランジスタ４１、４２の電流経路の一端は、それぞれ対応するセレクトゲート線ＳＧＤ、ＳＧＳに接続され、他端はそれぞれ信号線ＳＧＤＤ、ＳＧＳＤに接続される。
また、転送ＭＯＳトランジスタ４３の電流経路の一端は、それぞれ対応するワード線ＷＬ０〜ＷＬ３１に接続され、他端はそれぞれ信号線ＣＧ０〜ＣＧ３１に接続される。以下、信号線ＣＧ０〜ＣＧ３１を区別しない場合には、単に信号線ＣＧと呼ぶ。
そして、同一のメモリブロック内の選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに接続された転送ＭＯＳトランジスタ４１〜４３のゲートは、同一の制御線ＴＧに接続される。
ブロックデコーダ４４は、外部からブロックアドレスを受け取りデコードする。そして、このブロックデコーダ４４は、選択メモリセルトランジスタが含まれるメモリセルユニット１１に対応する転送ＭＯＳトランジスタ４３が接続された制御線ＴＧを選択して、転送ＭＯＳトランジスタ４１〜４３を、オン状態にする。
ドライバ回路５０は、信号線ＳＧＤＤ、ＳＧＳＤ毎に設けられたセレクトゲート線ドライバ５１、５２と、信号線ＣＧ毎に設けられたワード線ドライバ５３と、を備えている。
セレクトゲート線ドライバ５１、５２は、例えば、アドレス指定されたページアドレスに応じて、信号線ＳＧＤＤ、ＳＧＳＤに電圧を印加する。
ワード線ドライバ５３は、例えば、アドレス指定されたページアドレスに応じて、供給された電圧を選択し、信号線ＣＧ０〜ＣＧ３１に電圧を印加することにより、転送ＭＯＳトランジスタ４３の他端に供給する。
制御回路７０は、外部からコマンドを受け取り、コマンドに応じて電圧発生回路６０の動作を制御する。すなわち制御回路７０は、データの書き込み時、読み出し時、消去時等において、適切な電圧を発生するよう、電圧発生回路６０に対して命令する。さらに、制御回路７０は、該コマンドに応じて、センスアンプ２０、ソース線ドライバ３０、ロウデコーダ４０、および、ドライバ回路５０の動作を制御するようになっている。
電圧発生回路６０は、ドライバ回路５０のセレクトゲート線ドライバ５１、５２、ワード線ドライバ５３に電圧を供給するようになっている。この電圧発生回路６０は、複数のチャージポンプ回路６１を備えている。
ここで、図２は、図１に示すドライバ回路５０の実施例１に係るワード線ドライバ５３の構成の一例を示す回路図である。
図２に示すように、ワード線ドライバ５３は、ポンプ回路５３ａと、ｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈ、５３ｊ、５３ｌと、スイッチ回路５３ｃ、５３ｅ、５３ｇ、５３ｉ、５３ｋ、５３ｍと、放電回路５３ｎ、５３ｏと、端子ｎ１〜ｎ９と、を有する。
ポンプ回路５３ａは、端子ｎ３に供給される電圧ＶＵＳＥＬＨを昇圧し、この昇圧した昇圧電圧ＶＢＳＴＣを、端子ｎ９に、出力するようになっている。
ｎＭＯＳトランジスタ５３ｂは、端子ｎ３に一端が接続され、複数の転送トランジスタ４３のうちの１つの転送トランジスタ４３の他端に、信号線ＣＧを介して、他端が接続されている。
スイッチ回路５３ｃは、ポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｂのゲートとの間に接続されている。このスイッチ回路５３ｃは、オンすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｂのゲートとの間を導通し、一方、オフすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｂのゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｄは、電圧ＶＵＳＥＬが供給される端子ｎ４に一端が接続され、該転送トランジスタ４３の他端に、該信号線ＣＧを介して、他端が接続されている。
スイッチ回路５３ｅは、ポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｄのゲートとの間に接続されている。このスイッチ回路５３ｅは、オンすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｄのゲートとの間を導通し、一方、オフすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｄのゲートとの間を遮断する。
ｎＭＯＳトランジスタ５３ｆは、電圧ＶＵＳＥＬＬが供給される端子ｎ５に一端が接続され、該転送トランジスタ４３の他端に、該信号線ＣＧを介して、他端が接続されている。
スイッチ回路５３ｇは、ポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｆのゲートとの間に接続されている。このスイッチ回路５３ｇは、オンすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｆのゲートとの間を導通し、一方、オフすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｆのゲートとの間を遮断する。すなわち、スイッチ回路５３ｇがオンすることにより、ｎＭＯＳトランジスタ５３ｆのゲートに電圧ＶＢＳＴＣが印加され、ｎＭＯＳトランジスタ５３ｆはオンする。
ｎＭＯＳトランジスタ５３ｈは、電圧ＶＧＰが供給される端子ｎ６に一端が接続され、該転送トランジスタ４３の他端に、該信号線ＣＧを介して、他端が接続されている。
スイッチ回路５３ｉは、ポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｈのゲートとの間に接続されている。このスイッチ回路５３ｉは、オンすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｈのゲートとの間を導通し、一方、オフすることによりポンプ回路５３ａの出力（端子ｎ９）とｎＭＯＳトランジスタ５３ｈのゲートとの間を遮断する。すなわち、スイッチ回路５３ｉがオンすることにより、ｎＭＯＳトランジスタ５３ｈのゲートに電圧ＶＢＳＴＣが印加され、ｎＭＯＳトランジスタ５３ｈはオンする。
ｎＭＯＳトランジスタ５３ｊは、電圧ＶＩＳＯが供給される端子ｎ８に一端が接続され、該転送トランジスタ４３の他端に、該信号線ＣＧを介して、他端が接続されている。
スイッチ回路５３ｋは、電圧ＶＲＥＡＤＨが供給される端子ｎ７とｎＭＯＳトランジスタ５３ｊのゲートとの間に接続されている。このスイッチ回路５３ｋは、オンすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊのゲートとの間を導通し、一方、オフすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊのゲートとの間を遮断する。すなわち、スイッチ回路５３ｋがオンすることにより、ｎＭＯＳトランジスタ５３ｊのゲートに電圧ＶＲＥＡＤＨが印加され、ｎＭＯＳトランジスタ５３ｊはオンする。
ｎＭＯＳトランジスタ５３ｌは、電圧ＶＣＧＳＥＬが供給される端子ｎ２に一端が接続され、該転送トランジスタ４３の他端に、該信号線ＣＧを介して、他端が接続されている。
スイッチ回路５３ｍは、電圧ＶＢＳＴが供給される端子ｎ１とｎＭＯＳトランジスタ５３ｌのゲートとの間に接続されている。このスイッチ回路５３ｍは、オンすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌのゲートとの間を導通し、一方、オフすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌのゲートとの間を遮断する。すなわち、スイッチ回路５３ｍがオンすることにより、ｎＭＯＳトランジスタ５３ｌのゲートに電圧ＶＢＳＴが印加され、ｎＭＯＳトランジスタ５３ｌはオンする。
放電回路５３ｎは、該信号線ＣＧと接地との間に接続されている。この放電回路５３ｎは、信号線ＣＧの電圧を、接地電圧にするように、例えば、制御回路７０により制御される。
放電回路５３ｏは、端子ｎ９と接地との間に接続されている。この放電回路５３ｏは、端子ｎ９の電圧を、接地電圧にするように、例えば、制御回路７０により制御される。
ここで、ポンプ回路５３ａが出力する該昇圧電圧ＶＢＳＴＣは、ｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈの閾値電圧よりも高く設定されている。すなわち、該昇圧電圧ＶＢＳＴＣがｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈのゲートに印加されることにより、ｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈはオンするようになっている。
なお、電圧ＶＢＳＴ、電圧ＶＣＧＳＥＬ、電圧ＶＵＳＥＬＨ、電圧ＶＵＳＥＬ、電圧ＶＵＳＥＬＬ、電圧ＶＧＰ、電圧ＶＩＳＯは、電圧発生回路６０のチャージポンプ回路６１により生成される。電圧ＶＵＳＥＬＨは、電圧ＶＵＳＥＬよりも高く設定されている。また、電圧ＶＵＳＥＬは、電圧ＶＵＳＥＬＬよりも高く設定されている。また、電圧ＶＵＳＥＬＬは、電圧ＶＧＰよりも高く設定されている。また、電圧ＶＩＳＯは、例えば、０Ｖである。
すなわち、ポンプ回路５３ａに入力する電圧は、ポンプ回路が共通化されたスイッチ回路に接続された複数のｎＭＯＳトランジスタに入力される電圧のうちで一番高い電圧ＶＵＳＥＬＨに設定されている。これにより、他の電圧に設定する場合よりも初期電位が高いため、昇圧必要量を少なくできる。
次に、以上のような構成を有するワード線ドライバ５３の動作の一例について説明する。
例えば、アドレス指定されたページアドレスにより、ワード線ドライバ５３が選択ワード線ＷＬに対応する場合、このワード線ドライバ５３は、スイッチ回路５３ｍをオンし、残りのスイッチ回路５３ｃ、５３ｅ、５３ｇ、５３ｉ、５３ｋをオフする。
これにより、ｎＭＯＳトランジスタ５３ｌがオンし、残りのｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈ、５３ｊがオフすることにより、電圧ＶＣＧＳＥＬが信号線ＣＧに転送される。そして、信号線ＣＧに転送された電圧ＶＣＧＳＥＬは、ロウデコーダ４０により、選択ワード線に供給される。
一方、アドレス指定されたページアドレスにより、ワード線ドライバ５３が非選択ワード線に対応する場合、このワード線ドライバ５３は、スイッチ回路５３ｍをオフし、スイッチ回路５３ｃ、５３ｅ、５３ｇ、５３ｉ、５３ｋのうち１つのみをオンする。
これにより、ｎＭＯＳトランジスタ５３lがオフし、ｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈ、５３ｊのうち１つのみがオンすることにより、電圧ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＵＳＥＬＬ、ＶＧＰ、ＶＩＳＯのうち１つが、信号線ＣＧに転送される。そして、信号線ＣＧに転送された電圧は、ロウデコーダ４０により、非選択ワード線に供給される。
なお、例えば、信号線ＣＧの昇圧された電圧を降圧する場合には、放電回路５３ｎが信号線ＣＧと接地とを導通する。これにより、信号線ＣＧの電圧が接地電圧になる。同様に、端子ｎ９の昇圧された電圧を降圧する場合には、放電回路５３ｏが端子n9と接地とを導通する。これにより、端子ｎ９の電圧が接地電圧になる。
以上により、ワード線ドライバ５３は、電圧発生回路６０により生成された電圧を、例えば、アドレス指定されたページアドレスに応じて、信号線ＣＧに転送する。
そして、既述のように、本実施例に係るワード線ドライバでは、ワード線ＷＬ（信号線ＣＧ）に対して複数の電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化している。これにより、不揮発性半導体記憶装置１００の回路面積を縮小することができる。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、回路面積の縮小を図ることができる。
既述の実施例１においては、ワード線ＷＬ（信号線ＣＧ）に対して複数の電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化した例について説明した。
本実施例２においては、ワード線ＷＬ（信号線ＣＧ）に対して複数の電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化した他の例について説明する。なお、実施例２に係るワード線ドライバも、図１に示す不揮発性半導体記憶装置１００に適用される。
ここで、図３は、図１に示すドライバ回路５０の実施例２に係るワード線ドライバ５３の構成の一例を示す回路図である。なお、図３において図２の符号と同じ符号は実施例１と同様の構成を示す。
図３に示すように、ワード線ドライバ５３は、ポンプ回路２５３ａと、ｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈ、５３ｊ、５３ｌと、共通ｎＭＯＳトランジスタ２０２と、電源用ｎＭＯＳトランジスタ２０３と、スイッチ回路５３ｃ、５３ｅ、５３ｇ、５３ｉ、５３ｋ、５３ｍと、放電回路５３ｎ、５３ｏと、端子ｎ１〜ｎ９と、電源端子ｎ１０と、電源回路２０１と、を有する。
このように、実施例２に係るワード線ドライバ５３は、実施例１と比較して、電源回路２０１、共通ｎＭＯＳトランジスタ２０２、電源用ｎＭＯＳトランジスタ２０３が追加されている。なお。ポンプ回路２５３ａは、実施例１のポンプ回路５３ａと同様のものが用いられる。
電源回路２０１は、電圧ＶＵＳＥＬＨよりも電源ｎＭＯＳトランジスタ２０３の閾値電圧だけ高い電圧（電源電圧）ＶＵＳＥＬＨＨを電源端子ｎ１０に出力するようになっている。
なお、電源端子ｎ１０に供給される電圧ＶＵＳＥＬＨＨは、チャージポンプ回路６１で生成されてもよい。
ポンプ回路２５３ａは、電源端子ｎ１０に供給される電圧ＶＵＳＥＬＨＨ（電源電圧）を昇圧し、この昇圧した昇圧電圧Ｖｐを出力するようになっている。
電源用ｎＭＯＳトランジスタ２０３は、電源端子ｎ１０と端子ｎ３との間にダイオード接続されている。これにより、電源端子ｎ１０に電圧（電源電圧）ＶＵＳＥＬＨＨが印加されると、端子ｎ３には、電圧（電源電圧）ＶＵＳＥＬＨＨが閾値電圧だけ降下した電圧ＶＵＳＥＬＨが出力される。
共通ｎＭＯＳトランジスタ２０２は、電源端子ｎ１０に一端が接続され、端子ｎ９に他端が接続され、昇圧電圧Ｖｐがゲートに供給されている。この共通ｎＭＯＳトランジスタ２０２は、昇圧電圧Ｖｐがゲートに供給されるとオンする。これにより、端子ｎ９に電圧ＶＵＳＥＬＨＨ（電圧ＶＢＳＴＣ）が転送される。
このように、実施例２に係るワード線ドライバ５３においても、端子９に電圧ＶＵＳＥＬＨＨ（電圧ＶＢＳＴＣ）が印加され、端子ｎ３に電圧ＶＵＳＥＬＨが印加される。
なお、ワード線ドライバ５３のその他の構成は、実施例１と同様である。
このように、本実施例２のワード線ドライバ５３では、ポンプ回路２５３ａの出力と各電圧を転送するｎＭＯＳトランジスタのゲートとの間に、ｎＭＯＳトランジスタを実施例１の構成に対して１段追加している。これにより、ポンプ回路の出力負荷が一定に保たれる。このため、転送する電圧の数に拘わらず、ワード線の電圧の立ち上げスロープの調整が容易になる。
なお、以上のような構成を有する実施例２に係るワード線ドライバ５３の動作は、実施例１で説明したワード線ドライバの動作と同様である。
すなわち、ワード線ドライバ５３は、実施例１と同様に、電圧発生回路６０により生成された電圧を、例えば、アドレス指定されたページアドレスに応じて、信号線ＣＧに転送する。
また、実施例１と同様に、本実施例に係るワード線ドライバでは、ワード線ＷＬ（信号線ＣＧ）に対して複数の電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化している。これにより、不揮発性半導体記憶装置１００の回路面積を縮小することができる。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、実施例１と同様に、回路面積の縮小を図ることができる。
さらに、本実施例に係るワード線ドライバでは、既述のように、ポンプ回路の出力と各電圧を転送するｎＭＯＳトランジスタのゲートとの間に、ｎＭＯＳトランジスタを実施例１の構成と比較して１段追加している。これにより、ポンプ回路の出力負荷が一定に保たれる。このため、転送する電圧の数に拘わらず、ワード線の電圧の立ち上げスロープの調整が容易になる。
本実施例３においては、複数のワード線ドライバにおいて、同じ電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化した一例について説明する。なお、実施例３に係るワード線ドライバも、図１に示す不揮発性半導体記憶装置１００に適用される。
ここで、図４は、図１に示したドライバ回路５０の実施例３に係るワード線ドライバの構成の一例を示す回路図である。なお、図４においては、図１に示すワード線ドライバ５３が複数個（ここでは４個）合体して構成されるワード線ドライバの一例を示している。なお、図４において図３の符号と同じ符号は実施例２と同様の構成を示す。
図４に示すように、ワード線ドライバは、ポンプ回路３５３ａ−１〜３５３ａ−４と、ｎＭＯＳトランジスタ５３ｂ−１〜５３ｂ−４、５３ｄ−１〜５３ｂ−４、５３ｆ−１〜５３ｆ−４、５３ｈ−１〜５３ｈ−４、５３ｊ−１〜５３ｊ−４、５３ｌ−１〜５３ｌ−４と、共通ｎＭＯＳトランジスタ３０２−１〜３０２−４と、電源用ｎＭＯＳトランジスタ３０３−１〜３０３−４と、スイッチ回路５３ｃ−１〜５３ｃ４、５３ｅ−１〜５３ｅ４、５３ｇ−１〜５３ｇ−４、５３ｉ−１〜５３ｉ−４、５３ｋ−１〜５３ｋ−４、５３ｍ−１〜５３ｍ−４と、放電回路５３ｎ−１〜５３ｎ−４、５３ｏ−１〜５３ｏ−４と、端子ｎ１〜ｎ８、ｎ９−１〜ｎ９−４と、電源端子ｎ１０−１〜ｎ１０−４と、を有する。
なお、ここでは、電源端子ｎ１０−１〜ｎ１０−４に、チャージポンプ回路６１で生成された電圧ＶＵＳＥＬＨＨ、ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＧＰＨがそれぞれ印加されるようになっている。
また、信号線ＣＧ−１〜ＣＧ−４は、図１の信号線ＣＧ０〜ＣＧ３１の何れかに相当する。
ポンプ回路３５３ａ−１は、電源端子ｎ１０−１に供給される電圧ＶＵＳＥＬＨＨを昇圧し、この昇圧した昇圧電圧Ｖｐ１を出力するようになっている。
共通ｎＭＯＳトランジスタ３０２−１は、電源端子ｎ１０−１に一端が接続され、端子ｎ３に他端が接続され、昇圧電圧Ｖｐ１がゲートに供給されている。この共通ｎＭＯＳトランジスタ３０２−１は、昇圧電圧Ｖｐ１がゲートに供給されるとオンする。これにより、端子ｎ９−１に電圧ＶＵＳＥＬＨＨが転送される。
電源用ｎＭＯＳトランジスタ３０３−１は、電源端子ｎ１０−１と端子ｎ３との間にダイオード接続されている。これにより、電源端子ｎ１０−１に電圧（電源電圧）ＶＵＳＥＬＨＨが印加されると、端子ｎ３には、電圧（電源電圧）ＶＵＳＥＬＨＨが閾値電圧だけ降下した電圧ＶＵＳＥＬＨが出力される。
ｎＭＯＳトランジスタ５３ｂ−１は、電圧ＶＵＳＥＬＨが供給される端子ｎ９−１に一端が接続され、複数の転送トランジスタのうちの１つの１つ目の転送トランジスタの他端に、信号線ＣＧ−１を介して、他端が接続されている。
スイッチ回路５３ｃ−１は、共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−１のゲートとの間に接続されている。このスイッチ回路５３ｃ−１は、オンすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−１のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−１のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｂ−２は、端子ｎ９−１に一端が接続され、複数の転送トランジスタのうちの２つ目の転送トランジスタの他端に、信号線ＣＧ−２を介して、他端が接続されている。
スイッチ回路５３ｃ−２は、共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−２のゲートとの間に接続されている。このスイッチ回路５３ｃ−２は、オンすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−２のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−２のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｂ−３は、端子ｎ９−１に一端が接続され、複数の転送トランジスタのうちの３つ目の転送トランジスタの他端に、信号線ＣＧ−３を介して、他端が接続されている。
スイッチ回路５３ｃ−３は、共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−３のゲートとの間に接続されている。このスイッチ回路５３ｃ−３は、オンすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−３のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−３のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｂ−４は、端子ｎ９−１に一端が接続され、複数の転送トランジスタのうちの４つ目の転送トランジスタの他端に、信号線ＣＧ−４を介して、他端が接続されている。
スイッチ回路５３ｃ−４は、共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−４のゲートとの間に接続されている。このスイッチ回路５３ｃ−４は、オンすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−４のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−１の他端とｎＭＯＳトランジスタ５３ｂ−４のゲートとの間を遮断するようになっている。
ポンプ回路３５３ａ−２は、電源端子ｎ１０−２に供給される電圧を昇圧し、この昇圧した昇圧電圧Ｖｐ２を出力するようになっている。
共通ｎＭＯＳトランジスタ３０２−２は、電源端子ｎ１０−２に一端が接続され、端子ｎ９−２に他端が接続され、昇圧電圧Ｖｐ２がゲートに供給されている。この共通ｎＭＯＳトランジスタ３０２−２は、昇圧電圧Ｖｐ２がゲートに供給されるとオンする。これにより、端子ｎ９−２に電圧ＶＵＳＥＬＨが転送される。
ｎＭＯＳトランジスタ５３ｄ−１は、電圧ＶＵＳＥＬが供給される端子ｎ４に一端が接続され、該１つ目の転送トランジスタの他端に、信号線ＣＧ−１を介して、他端が接続されている。
スイッチ回路５３ｅ−１は、共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−１のゲートとの間に接続されている。このスイッチ回路５３ｅ−１は、オンすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−１のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−１のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｄ−２は、端子ｎ４に一端が接続され、該２つ目の転送トランジスタの他端に、信号線ＣＧ−２を介して、他端が接続されている。
スイッチ回路５３ｅ−２は、共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−２のゲートとの間に接続されている。このスイッチ回路５３ｅ−２は、オンすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−２のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−２のゲートとの間を遮断するように７なっている。
ｎＭＯＳトランジスタ５３ｄ−３は、端子ｎ４に一端が接続され、該３つ目の転送トランジスタの他端に、信号線ＣＧ−３を介して、他端が接続されている。
スイッチ回路５３ｅ−３は、共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−３のゲートとの間に接続されている。このスイッチ回路５３ｅ−３は、オンすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−３のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−３のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｄ−４は、端子ｎ４に一端が接続され、該４つ目の転送トランジスタの他端に、信号線ＣＧ−４を介して、他端が接続されている。
スイッチ回路５３ｅ−４は、共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−４のゲートとの間に接続されている。このスイッチ回路５３ｅ−４は、オンすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−４のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−２の他端とｎＭＯＳトランジスタ５３ｄ−４のゲートとの間を遮断するようになっている。
ポンプ回路３５３ａ−３は、電源端子ｎ１０−３に供給される電圧ＶＵＳＥＬを昇圧し、この昇圧した昇圧電圧Ｖｐ３を出力するようになっている。
共通ｎＭＯＳトランジスタ３０２−３は、電源端子ｎ１０−３に一端が接続され、端子ｎ５に他端が接続され、昇圧電圧Ｖｐ３がゲートに供給されている。この共通ｎＭＯＳトランジスタ３０２−３は、昇圧電圧Ｖｐ３がゲートに供給されるとオンする。これにより、端子ｎ９−３に電圧ＶＵＳＥＬが転送される。
電源用ｎＭＯＳトランジスタ３０３−３は、電源端子ｎ１０−３と端子ｎ５との間にダイオード接続されている。これにより、電源端子ｎ１０−３に電圧（電源電圧）ＶＵＳＥＬが印加されると、端子ｎ５には、電圧（電源電圧）ＶＵＳＥＬが閾値電圧だけ降下した電圧ＶＵＳＥＬＬが出力される。
ｎＭＯＳトランジスタ５３ｆ−１は、電圧ＶＵＳＥＬが供給される端子ｎ９−３に一端が接続され、該１つ目の転送トランジスタの他端に、信号線ＣＧ−１を介して、他端が接続されている。
スイッチ回路５３ｇ−１は、共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−１のゲートとの間に接続されている。このスイッチ回路５３ｇ−１は、オンすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−１のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−１のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｆ−２は、端子ｎ９−３に一端が接続され、複数の転送トランジスタのうちの２つ目の転送トランジスタの他端に、信号線ＣＧ−２を介して、他端が接続されている。
スイッチ回路５３ｇ−２は、共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−２のゲートとの間に接続されている。このスイッチ回路５３ｇ−２は、オンすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−２のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−２のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｆ−３は、端子ｎ９−３に一端が接続され、複数の転送トランジスタのうちの３つ目の転送トランジスタの他端に、信号線ＣＧ−３を介して、他端が接続されている。
スイッチ回路５３ｇ−３は、共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−３のゲートとの間に接続されている。このスイッチ回路５３ｇ−３は、オンすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−３のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−３のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｆ−４は、端子ｎ９−３に一端が接続され、複数の転送トランジスタのうちの４つ目の転送トランジスタの他端に、信号線ＣＧ−４を介して、他端が接続されている。
スイッチ回路５３ｇ−４は、共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−４のゲートとの間に接続されている。このスイッチ回路５３ｇ−４は、オンすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−４のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−３の他端とｎＭＯＳトランジスタ５３ｆ−４のゲートとの間を遮断するようになっている。
ポンプ回路３５３ａ−４は、電源端子ｎ１０−４に供給される電圧ＶＧＰＨを昇圧し、この昇圧した昇圧電圧Ｖｐ４を出力するようになっている。
共通ｎＭＯＳトランジスタ３０２−４は、電源端子ｎ１０−４に一端が接続され、端子ｎ５に他端が接続され、昇圧電圧Ｖｐ４がゲートに供給されている。この共通ｎＭＯＳトランジスタ３０２−４は、昇圧電圧Ｖｐ４がゲートに供給されるとオンする。これにより、端子ｎ９−４に電圧ＶＧＰＨが転送される。
電源用ｎＭＯＳトランジスタ３０３−３は、電源端子ｎ１０−４と端子ｎ５との間にダイオード接続されている。これにより、電源端子ｎ１０−４に電圧（電源電圧）ＶＧＰＨが印加されると、端子ｎ５には、電圧（電源電圧）ＶＧＰＨが閾値電圧だけ降下した電圧ＶＧＰが出力される。
ｎＭＯＳトランジスタ５３ｈ−１は、電圧ＶＵＳＥＬが供給される端子ｎ９−４に一端が接続され、該１つ目の転送トランジスタの他端に、信号線ＣＧ−１を介して、他端が接続されている。
また、スイッチ回路５３ｉ−１は、共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−１のゲートとの間に接続されている。このスイッチ回路５３ｉ−１は、オンすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−１のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−１のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｈ−２は、端子ｎ９−４に一端が接続され、複数の転送トランジスタのうちの２つ目の転送トランジスタの他端に、信号線ＣＧ−２を介して、他端が接続されている。
スイッチ回路５３ｉ−２は、共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−２のゲートとの間に接続されている。このスイッチ回路５３ｉ−２は、オンすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−２のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−２のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｈ−３は、端子ｎ９−４に一端が接続され、複数の転送トランジスタのうちの３つ目の転送トランジスタの他端に、信号線ＣＧ−３を介して、他端が接続されている。
スイッチ回路５３ｉ−３は、共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−３のゲートとの間に接続されている。このスイッチ回路５３ｉ−３は、オンすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−３のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−３のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｈ−４は、端子ｎ９−４に一端が接続され、複数の転送トランジスタのうちの４つ目の転送トランジスタの他端に、信号線ＣＧ−４を介して、他端が接続されている。
スイッチ回路５３ｉ−４は、共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−４のゲートとの間に接続されている。このスイッチ回路５３ｉ−４は、オンすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−４のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−４の他端とｎＭＯＳトランジスタ５３ｈ−４のゲートとの間を遮断するようになっている。
また、ｎＭＯＳトランジスタ５３ｊ−１は、電圧ＶＩＳＯが供給される端子ｎ８に一端が接続され、該１つ目の転送トランジスタの他端に、信号線ＣＧ−１を介して、他端が接続されている。
スイッチ回路５３ｋ−１は、電圧ＶＲＥＡＤＨが供給される端子ｎ７とｎＭＯＳトランジスタ５３ｊ−１のゲートとの間に接続されている。このスイッチ回路５３ｋ−１は、オンすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−１のゲートとの間を導通し、一方、オフすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−１のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｊ−２は、端子ｎ８に一端が接続され、複数の転送トランジスタのうちの２つ目の転送トランジスタの他端に、信号線ＣＧ−２を介して、他端が接続されている。
スイッチ回路５３ｋ−２は、端子ｎ７とｎＭＯＳトランジスタ５３ｊ−２のゲートとの間に接続されている。このスイッチ回路５３ｋ−２は、オンすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−２のゲートとの間を導通し、一方、オフすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−２のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｊ−３は、端子ｎ８に一端が接続され、複数の転送トランジスタのうちの３つ目の転送トランジスタの他端に、信号線ＣＧ−３を介して、他端が接続されている。
スイッチ回路５３ｋ−３は、端子ｎ７とｎＭＯＳトランジスタ５３ｊ−３のゲートとの間に接続されている。このスイッチ回路５３ｋ−３は、オンすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−３のゲートとの間を導通し、一方、オフすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−３のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｊ−４は、端子ｎ８に一端が接続され、複数の転送トランジスタのうちの４つ目の転送トランジスタの他端に、信号線ＣＧ−４を介して、他端が接続されている。
また、スイッチ回路５３ｋ−４は、端子ｎ７とｎＭＯＳトランジスタ５３ｊ−４のゲートとの間に接続されている。このスイッチ回路５３ｋ−４は、オンすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−４のゲートとの間を導通し、一方、オフすることにより端子ｎ７とｎＭＯＳトランジスタ５３ｊ−４のゲートとの間を遮断するようになっている。
また、ｎＭＯＳトランジスタ５３ｌ−１は、電圧ＶＣＧＳＥＬが供給される端子ｎ２に一端が接続され、該１つ目の転送トランジスタの他端に、信号線ＣＧ−１を介して、他端が接続されている。
スイッチ回路５３ｍ−１は、電圧ＶＢＳＴが供給される端子ｎ１とｎＭＯＳトランジスタ５３ｌ−１のゲートとの間に接続されている。このスイッチ回路５３ｍ−１は、オンすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−１のゲートとの間を導通し、一方、オフすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−１のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｌ−２は、端子ｎ２に一端が接続され、複数の転送トランジスタのうちの２つ目の転送トランジスタの他端に、信号線ＣＧ−２を介して、他端が接続されている。
スイッチ回路５３ｍ−２は、端子ｎ１とｎＭＯＳトランジスタ５３ｌ−２のゲートとの間に接続されている。このスイッチ回路５３ｍ−２は、オンすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−２のゲートとの間を導通し、一方、オフすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−２のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｌ−３は、端子ｎ２に一端が接続され、複数の転送トランジスタのうちの３つ目の転送トランジスタの他端に、信号線ＣＧ−３を介して、他端が接続されている。
スイッチ回路５３ｍ−３は、端子ｎ１とｎＭＯＳトランジスタ５３ｌ−３のゲートとの間に接続されている。このスイッチ回路５３ｍ−３は、オンすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−３のゲートとの間を導通し、一方、オフすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−３のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｌ−４は、端子ｎ２に一端が接続され、複数の転送トランジスタのうちの４つ目の転送トランジスタの他端に、信号線ＣＧ−４を介して、他端が接続されている。
スイッチ回路５３ｍ−４は、端子ｎ１とｎＭＯＳトランジスタ５３ｌ−４のゲートとの間に接続されている。このスイッチ回路５３ｍ−４は、オンすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−４のゲートとの間を導通し、一方、オフすることにより端子ｎ１とｎＭＯＳトランジスタ５３ｌ−４のゲートとの間を遮断するようになっている。
なお、各スイッチ回路はそれぞれオンすることにより、各電圧ＶＵＳＥＬＨＨ、ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＧＰＨ、ＶＲＥＡＤＨ、ＶＢＳＴが、それぞれｎＭＯＳトランジスタのゲートに供給される。これにより、各ｎＭＯＳトランジスタがオンするようになっている。
また、例えば、信号線ＣＧ−１〜ＣＧ−４の昇圧された電圧を降圧する場合には、放電回路５３ｎ−１〜５３ｎ−４が信号線ＣＧ−１〜ＣＧ−４と接地とを導通する。これにより、信号線ＣＧ−１〜ＣＧ−４の電圧が接地電圧になる。同様に、端子ｎ９−１〜ｎ９−４、ｎ７の昇圧された電圧を降圧する場合には、放電回路５３ｏ−１〜５３ｏ−５が端子ｎ９−１〜ｎ９−４、ｎ７と接地とを導通する。これにより、ｎ９−１〜ｎ９−４、ｎ７の電圧が接地電圧になる。
以上のように、本実施例３においては、ワード線へ印加する各電圧ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＵＳＥＬＬ、ＶＧＰ、ＶＲＥＡＤＨ、ＶＩＳＯごとに、同じ電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化する。
これにより、ワード線の数が例えば３２本、６４本に増加させても、実施例２と同様に、ポンプ回路の出力の付加容量はｎＭＯＳトランジスタのゲートのみとなる。このため、ワード線の電圧の立ち上げスロープが保存できる。
また、実施例１と同様に、本実施例に係るワード線ドライバでは、ワード線ＷＬ（信号線ＣＧ）に対して複数の電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化している。
これにより、不揮発性半導体記憶装置１００の回路面積をさらに縮小することができる。
なお、以上のような構成を有する実施例３に係るワード線ドライバの動作は、実施例１で説明したワード線ドライバの動作と同様である。
すなわち、ワード線ドライバは、実施例１と同様に、電圧発生回路６０により生成された電圧を、例えば、アドレス指定されたページアドレスに応じて、信号線ＣＧに転送する。
ただし、本実施例では、ワード線（信号線ＣＧ−１〜ＣＧ−４）の昇圧は、対象となるワード線の目標電圧が同じ場合は、ポンプ回路が共有されているため、対象となる各ワード線に対して、昇圧のタイミングが同じとなる。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、回路面積の縮小を図ることができる。
本実施例４においては、複数のワード線ドライバにおいて、同じ電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化した他の例について説明する。なお、実施例４に係るワード線ドライバも、図１に示す不揮発性半導体記憶装置１００に適用される。
ここで、図５は、図１に示すドライバ回路５０の実施例４に係る複数のワード線ドライバ５３の構成の一例を示す回路図である。なお、図５においては、図１に示すワード線ドライバ５３が複数個（ここでは４個）合体して構成されるワード線ドライバの一例を示している。なお、図５において図４の符号と同じ符号は実施例３と同様の構成を示す。
図５に示すように、ワード線ドライバは、ポンプ回路３５３ａ−１〜３５３ａ−５と、ｎＭＯＳトランジスタ５３ｂ−１〜５３ｂ−４、５３ｄ−１〜５３ｂ−４、５３ｆ−１〜５３ｆ−４、５３ｈ−１〜５３ｈ−４、５３ｊ−１〜５３ｊ−４、５３ｌ−１〜５３ｌ−４、５３ｐ−１〜５３ｐ−４と、共通ｎＭＯＳトランジスタ３０２−１〜３０２−５と、電源用ｎＭＯＳトランジスタ３０３−１〜３０３−５と、スイッチ回路５３ｃ−１〜５３ｃ４、５３ｅ−１〜５３ｅ４、５３ｇ−１〜５３ｇ−４、５３ｉ−１〜５３ｉ−４、５３ｋ−１〜５３ｋ−４、５３ｍ−１〜５３ｍ−４、５３ｑ−１〜５３ｑ−４と、放電回路５３ｎ−１〜５３ｎ−４、５３ｏ−１〜５３ｏ−５と、端子ｎ１〜ｎ８、ｎ９−１〜ｎ９−５と、電源端子ｎ１０−１〜ｎ１０−５と、を有する。
なお、ここでは、電源端子ｎ１０−１〜ｎ１０−５に、チャージポンプ回路６１で生成された電圧ＶＵＳＥＬＨＨ、ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＧＰＨがそれぞれ印加されるようになっている。ここでは、電源端子ｎ１０−３に供給される電圧ＶＵＳＥＬと電源端子ｎ１０−５に供給される電圧とが等しく設定されている。
ポンプ回路３５３ａ−５は、電源端子ｎ１０−５に供給される電圧ＶＵＳＥＬを昇圧し、この昇圧した昇圧電圧Ｖｐ３を出力するようになっている。
共通ｎＭＯＳトランジスタ３０２−５は、電源端子ｎ１０−５に一端が接続され、端子ｎ１１に他端が接続され、昇圧電圧Ｖｐ５がゲートに供給されている。この共通ｎＭＯＳトランジスタ３０２−５は、昇圧電圧Ｖｐ５がゲートに供給されるとオンする。これにより、端子ｎ９−３に電圧ＶＵＳＥＬが転送される。
電源用ｎＭＯＳトランジスタ３０３−５は、電源端子ｎ１０−５と端子ｎ１１との間にダイオード接続されている。これにより、電源端子ｎ１０−５に電圧（電源電圧）ＶＵＳＥＬが印加されると、端子ｎ１１には、電圧（電源電圧）ＶＵＳＥＬが閾値電圧だけ降下した電圧ＶＵＳＥＬＬが出力される。
ｎＭＯＳトランジスタ５３ｐ−１は、電圧ＶＵＳＥＬが供給される端子ｎ９−３に一端が接続され、該１つ目の転送トランジスタの他端に、信号線ＣＧ−１を介して、他端が接続されている。
スイッチ回路５３ｑ−１は、共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−１のゲートとの間に接続されている。このスイッチ回路５３ｑ−１は、オンすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−１のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−１のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｐ−２は、端子ｎ９−３に一端が接続され、複数の転送トランジスタのうちの２つ目の転送トランジスタの他端に、信号線ＣＧ−２を介して、他端が接続されている。
スイッチ回路５３ｑ−２は、共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−２のゲートとの間に接続されている。このスイッチ回路５３ｑ−２は、オンすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−２のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−２のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｐ−３は、端子ｎ９−３に一端が接続され、複数の転送トランジスタのうちの３つ目の転送トランジスタの他端に、信号線ＣＧ−３を介して、他端が接続されている。
スイッチ回路５３ｑ−３は、共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−３のゲートとの間に接続されている。このスイッチ回路５３ｑ−３は、オンすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−３のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−３のゲートとの間を遮断するようになっている。
ｎＭＯＳトランジスタ５３ｐ−４は、端子ｎ９−３に一端が接続され、複数の転送トランジスタのうちの４つ目の転送トランジスタの他端に、信号線ＣＧ−４を介して、他端が接続されている。
スイッチ回路５３ｑ−４は、共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−４のゲートとの間に接続されている。このスイッチ回路５３ｑ−４は、オンすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−４のゲートとの間を導通し、一方、オフすることにより共通ｎＭＯＳトランジスタ３０２−５の他端とｎＭＯＳトランジスタ５３ｐ−４のゲートとの間を遮断するようになっている。
このように、実施例４に係るワード線ドライバは、実施例３と比較して、ポンプ回路３５３ａ−５、ｎＭＯＳトランジスタ５３ｐ−１〜５３ｐ−４、共通ｎＭＯＳトランジスタ３０２−５、電源用ｎＭＯＳトランジスタ３０３−５、スイッチ回路５３ｑ−１〜５３ｑ−４、放電回路５３ｏ−５、端子ｎ９−５、および電源端子ｎ１０−５が追加されている。
なお、各スイッチ回路はそれぞれオンすることにより、各電圧ＶＵＳＥＬＨＨ、ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＧＰＨ、ＶＲＥＡＤＨ、ＶＢＳＴが、それぞれｎＭＯＳトランジスタのゲートに供給される。これにより、各ｎＭＯＳトランジスタがオンするようになっている。
また、例えば、信号線ＣＧ−１〜ＣＧ−４の昇圧された電圧を降圧する場合には、放電回路５３ｎ−１〜５３ｎ−５が信号線ＣＧ−１〜ＣＧ−４と接地とを導通する。これにより、信号線ＣＧ−１〜ＣＧ−４の電圧が接地電圧になる。同様に、端子ｎ９−１〜ｎ９−５、ｎ７の昇圧された電圧を降圧する場合には、放電回路５３ｏ−１〜５３ｏ−６が端子ｎ９−１〜ｎ９−５、ｎ７と接地とを導通する。これにより、ｎ９−１〜ｎ９−５、ｎ７の電圧が接地電圧になる。
なお、以上のような構成を有する実施例４に係るワード線ドライバの動作は、実施例１で説明したワード線ドライバの動作と同様である。
すなわち、ワード線ドライバは、実施例１と同様に、電圧発生回路６０により生成された電圧を、例えば、アドレス指定されたページアドレスに応じて、信号線ＣＧに転送する。
ここで、例えば、２つのワード線（信号線ＣＧ−１、ＣＧ−２）のみに着目した場合について説明する。
例えば、アドレス指定されたページアドレスにより、ワード線（信号線ＣＧ−１）を電圧ＶＵＳＥＬＬに昇圧する場合、ワード線ドライバは、スイッチ回路５３ｇ−１をオンし、残りのスイッチ回路５３ｃ−１、５３ｅ−１、５３ｉ−１、５３ｋ−１、５３ｍ−１、５３ｑ−１をオフする。さらに、ワード線ドライバは、スイッチ回路５３ｃ−２、５３ｅ−２、５３ｇ−２、５３ｉ−２、５３ｋ−２、５３ｍ−２、５３ｑ−２をオフする。
これにより、ｎＭＯＳトランジスタ５３ｆ−１のみがオンし、残りのｎＭＯＳトランジスタがオフすることにより、電圧ＶＳＥＬＬが信号線ＣＧ−１に転送される。
その後、アドレス指定されたページアドレスにより、ワード線（信号線ＣＧ−２）を電圧ＶＵＳＥＬＬに昇圧する場合、ワード線ドライバは、スイッチ回路５３ｃ−１、５３ｅ−１、５３ｇ−１、５３ｉ−１、５３ｋ−１、５３ｍ−１、５３ｑ−１をオフする。さらに、ワード線ドライバは、スイッチ回路５３ｋ−２をオンし、残りのスイッチ回路５３ｃ−２、５３ｅ−２、５３ｇ−２、５３ｉ−２、５３ｍ−２、５３ｑ−２をオフする。
これにより、ｎＭＯＳトランジスタ５３ｊ−２のみがオンし、残りのｎＭＯＳトランジスタがオフすることにより、電圧ＶＳＥＬＬが信号線ＣＧ−２に転送される。
このように、本実施例では、ワード線（信号線ＣＧ−１〜ＣＧ−４）の昇圧は、対象となるワード線の目標電圧（ここでは、電圧ＶＵＳＥＬＬ）が同じ場合でも、ポンプ回路を共有していないため、対象となる各ワード線に対して、昇圧のタイミングを異ならせることができる。
通常、ポンプ回路が所定の昇圧電圧を出力するまでには或る程度の時間が必要になるが、ポンプ回路が異なる２つの同じ電圧の転送に関しては、上記のような動作が可能になる。
また、本実施例に係る不揮発性半導体記憶装置によれば、実施例３と同様に、回路面積の縮小を図ることができる。
既述の実施例１においては、ワード線ＷＬ（信号線ＣＧ）に対して複数の電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化した例について説明した。
本実施例５においては、ワード線ＷＬ（信号線ＣＧ）に対して複数の電圧を転送する複数のｎＭＯＳトランジスタのゲート電圧を生成するポンプ回路を共有化した他の例について説明する。なお、実施例５に係るワード線ドライバも、図１に示す不揮発性半導体記憶装置１００に適用される。
ここで、図６は、図１に示すドライバ回路５０の実施例５に係るワード線ドライバ５３の構成の一例を示す回路図である。なお、図６において図２の符号と同じ符号は実施例１と同様の構成を示す。
図６に示すように、ワード線ドライバ５３は、ポンプ回路５５３ａと、ｎＭＯＳトランジスタ５３ｂ、５３ｄ、５３ｆ、５３ｈ、５３ｊ、５３ｌと、スイッチ回路５３ｃ、５３ｅ、５３ｇ、５３ｉ、５３ｋ、５３ｍと、放電回路５３ｎ、５３ｏと、端子ｎ１〜ｎ９、ｎ５０１と、を有する。
ポンプ回路５５３ａは、端子ｎ４に供給される電圧ＶＵＳＥＬを昇圧し、この昇圧した昇圧電圧Ｖｐ１を、ｎＭＯＳトランジスタ５３ｄのゲートに、出力するようになっている。
ｎＭＯＳトランジスタ５３ｄは、ポンプ回路５５３ａの出力に一端が接続され、該転送トランジスタ４３の他端に、該信号線ＣＧを介して、他端が接続され、ポンプ回路５５３ａの出力にゲートが接続されたている。すなわち、ｎＭＯＳトランジスタ５３ｄのゲートは、端子ｎ９に接続されていない。そして、ポンプ回路５５３ａが出力した昇圧電圧Ｖｐ２がｎＭＯＳトランジスタ５３ｄのゲートに印加されることにより、ｎＭＯＳトランジスタ５３ｄがオンするようになっている。
また実施例５に係るワード線ドライバ５３は、実施例１と比較して、スイッチ回路５３ｅが省略されている。すなわち、ｎＭＯＳトランジスタ５３ｄに対するポンプ回路５５３ａが共有化されていない。さらに、端子ｎ９に、電圧発生回路６０から電圧ＶＵＳＥＬＨＨ（ＶＢＳＴＣ）が、端子５０１を介して、直接供給されている。
なお、既述のように、電圧ＶＢＳＴ、電圧ＶＣＧＳＥＬ、電圧ＶＵＳＥＬＨ、電圧ＶＵＳＥＬ、電圧ＶＵＳＥＬＬ、電圧ＶＧＰ、電圧ＶＩＳＯは、電圧発生回路６０のチャージポンプ回路６１により生成される。電圧ＶＵＳＥＬＨＨは、電圧ＶＵＳＥＬＨよりも高く設定されている。また、電圧ＶＵＳＥＬＨは、電圧ＶＵＳＥＬよりも高く設定されている。また、電圧ＶＵＳＥＬは、電圧ＶＵＳＥＬＬよりも高く設定されている。また、電圧ＶＵＳＥＬＬは、電圧ＶＧＰよりも高く設定されている。また、電圧ＶＩＳＯは、例えば、０Ｖである。
また、電圧ＶＵＳＥＬＨＨは、ｎＭＯＳトランジスタ５３ｂ、５３ｆ、５３ｈの閾値電圧よりも高く設定されており、昇圧電圧Ｖｐａは、ｎＭＯＳトランジス５３ｄタの閾値電圧よりも高く設定されている。
なお、ワード線ドライバ５３のその他の構成は、実施例１と同様である。
なお、以上のような構成を有する実施例５に係るワード線ドライバ５３の動作の基本的な部分は、実施例１で説明したワード線ドライバの動作と同様である。
すなわち、ワード線ドライバ５３は、実施例１と同様に、電圧発生回路６０により生成された電圧を、例えば、アドレス指定されたページアドレスに応じて、信号線ＣＧに転送する。
しかし、この実施例５の動作では、信号線ＣＧの電圧を昇圧する点で、実施例１とは異なる。
ここで、図７は、従来のワード線ドライバが接続されたワード線（信号線）の電圧と、時間との関係の一例を示す図である。なお、図７に示す特性は、実施例１も同様になる。
既述のように、従来のワード線ドライバでは、それぞれ電圧ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＵＳＥＬＬ、ＶＧＰを転送する複数のｎＭＯＳトランジスタに対してポンプ回路が設けられている。したがって、そのうちの１つのポンプ回路が昇圧動作することにより該ｎＭＯＳトランジスタうちの１つのゲート電圧が上昇して、１つの該ｎＭＯＳトランジスタがオンする。これにより、ワード線（信号線）の電圧が転送される電圧に応じて上昇する（図７）。
一方、図８は、実施例５のワード線ドライバが接続されたワード線（信号線）の電圧と、時間との関係の一例を示す図である。
実施例５に係るワード線ドライバ５３は、まず、時間ｔ０〜ｔ１において、ポンプ回路５５３ａから昇圧電圧Ｖｐａを出力し、且つ、スイッチ回路５３ｃ、５３ｇ、５３ｉ、５３ｋ、５３ｍをオフする。したがって、ｎＭＯＳトランジスタ５３ｄのみがオンする。
これにより、信号線の電圧が、電圧ＶＵＳＥＬまで昇圧される。この期間では、電圧ＶＵＳＥＬＨ、ＶＵＳＥＬ、ＶＵＳＥＬＬ、ＶＧＰの何れでも信号線の昇圧のスロープが同じである。
その後、時間ｔ１以降、継続して、ポンプ回路５５３ａから昇圧電圧Ｖｐａを出力し、且つ、スイッチ回路５３ｃ、５３ｇ、５３ｉ、５３ｋ、５３ｍをオフする。したがって、継続して、ｎＭＯＳトランジスタ５３ｄのみがオンする。
これにより、信号線の電圧が、電圧ＶＵＳＥＬに維持される。
または、時間ｔ１以降、ポンプ回路５５３ａから昇圧電圧Ｖｐａの出力を停止し且つ第スイッチ回路５３ｃ、５３ｇ、５３ｉのうち何れか１つをオンし、残りのスイッチ回路をオフし、スイッチ回路５３ｋ、５３ｍをオフする。
これにより、ｎＭＯＳトランジスタ５３ｂ、５３ｆ、５３ｈのうちのオンしたｎＭＯＳトランジスタが転送する電圧（電圧ＶＳＥＬＨ、ＶＵＳＥＬＬ、ＶＧＰの何れかの電圧）が信号線に転送される。
なお、上述のように、中間的な電圧である電圧ＶＵＳＥＬに信号線ＣＧの電圧を昇圧し、その後、各電圧に信号線ＣＧの電圧を昇圧または降圧することにより、遷移時間を短縮できる。
このように、この実施例５の動作では、信号線ＣＧの電圧を昇圧する動作が実施例１とは異なる。実施例１では、ポンプ回路の負荷が増えてしまうため、ポンプ回路のサイズの調整が必要である。
しかし、本実施例５では、ワード線（信号線）の昇圧を、ポンプ回路でコントロールする電圧を１つに設定する（電圧ＶＵＳＥＬ）。そして、ワード線ドライバは、電圧ＶＵＳＥＬへの昇圧完了後、それぞれ必要なレベルへ信号線の電圧を遷移させる。
ワード線昇圧スロープ区間は、１つの電圧（電圧ＶＵＳＥＬ）に限定することにより、ポンプ回路を１つとすることができる。これにより、不揮発性半導体記憶装置の回路面積の縮小の効果がある。さらに、ポンプ回路のサイズ調整も不要となる。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、回路面積の縮小を図ることができる。
１０ メモリセルアレイ
２０ センスアンプ
３０ ソース線ドライバ
４０ ロウデコーダ
５０ ドライバ回路
６０ 電圧発生回路
７０ 制御回路
１００ 不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）

Claims (16)

  1. 閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタを含むメモリセルアレイと、
    前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
    供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
    前記ワード線ドライバに電圧を供給する電圧発生回路と、
    前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
    前記ワード線ドライバは、
    第１の端子に供給される第１の電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
    前記第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続された第１のｎＭＯＳトランジスタと、
    前記第１のポンプ回路の出力と前記第１のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１のポンプ回路の出力と前記第１のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１のポンプ回路の出力と前記第１のｎＭＯＳトランジスタのゲートとの間を遮断する第１のスイッチ回路と、
    第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
    前記第１のポンプ回路の出力と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１のポンプ回路の出力と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１のポンプ回路の出力と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、を有する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記第１の電圧は、前記第２の電圧よりも高いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第１の昇圧電圧は、前記第１のｎＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタの閾値電圧よりも高い
    ことを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記第１のスイッチ回路および前記第２のスイッチ回路の何れか一方がオンし他方がオフする
    ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  5. 閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタがマトリクス状に配置されたメモリセルアレイと、
    前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
    供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
    前記ワード線ドライバに電圧を供給する電圧発生回路と、
    前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
    前記ワード線ドライバは、
    電源端子に供給される電源電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
    前記電源端子に一端が接続され、前記第１の昇圧電圧がゲートに供給される共通ｎＭＯＳトランジスタと、
    第１の電圧が供給される第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続された第１のｎＭＯＳトランジスタと、
    前記共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を遮断する第１のスイッチ回路と、
    第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
    前記共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、を有する
    ことを特徴とする不揮発性半導体記憶装置。
  6. 前記ワード線ドライバは、
    前記電源端子に前記電源電圧を供給する電源回路と、
    前記電源端子と前記第１の端子との間にダイオード接続された電源用ｎＭＯＳトランジスタと、を有する
    ことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  7. 前記第１の電圧は、前記第２の電圧よりも高いことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
  8. 閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタがマトリクス状に配置されたメモリセルアレイと、
    前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
    供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
    前記ワード線ドライバに電圧を供給する電圧発生回路と、
    前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
    前記ワード線ドライバは、
    第１の電源端子に供給される電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
    前記第１の電源端子に一端が接続され、前記第１の昇圧電圧がゲートに供給される第１の共通ｎＭＯＳトランジスタと、
    第１の電圧が供給される第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続された第１のｎＭＯＳトランジスタと、
    前記第１の共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第１のｎＭＯＳトランジスタのゲートとの間を遮断する第１のスイッチ回路と、
    前記第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第２の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
    前記第１の共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第１の共通ｎＭＯＳトランジスタの他端と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、を有する
    ことを特徴とする不揮発性半導体記憶装置。
  9. 前記ワード線ドライバは、
    第２の電源端子に供給される電圧を昇圧し、この昇圧した第２の昇圧電圧を出力する第２のポンプ回路と、
    前記第２の電源端子に一端が接続され、前記第２の昇圧電圧がゲートに供給される第２の共通ｎＭＯＳトランジスタと、
    第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第３のｎＭＯＳトランジスタと、
    前記第２の共通ｎＭＯＳトランジスタの他端と前記第３のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第２の共通ｎＭＯＳトランジスタの他端と前記第３のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第２の共通ｎＭＯＳトランジスタの他端と前記第３のｎＭＯＳトランジスタのゲートとの間を遮断する第３のスイッチ回路と、
    前記第２の端子に一端が接続され、前記第２の転送トランジスタの他端に他端が接続された第４のｎＭＯＳトランジスタと、
    前記第２の共通ｎＭＯＳトランジスタの他端と前記第４のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第２の共通ｎＭＯＳトランジスタの他端と前記第４のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第２の共通ｎＭＯＳトランジスタの他端と前記第４のｎＭＯＳトランジスタのゲートとの間を遮断する第４のスイッチ回路と、をさらに有する
    ことを特徴とする請求項８に記載の不揮発性半導体記憶装置。
  10. 前記第１の電圧と前記第２の電圧とが等しいことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
  11. 前記第２のスイッチ回路、前記第３のスイッチ回路、および前記第４のスイッチ回路がオフし、且つ、前記第１のスイッチ回路がオンし、
    その後、前記第１のスイッチ回路、前記第２のスイッチ回路、および前記第３のスイッチ回路がし、且つ、前記第４のスイッチ回路がオンする
    ことを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
  12. 前記第１の昇圧電圧は、前記第１のｎＭＯＳトランジスタおよび前記第２のｎＭＯＳトランジスタの閾値電圧よりも高い
    ことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
  13. 閾値電圧に応じてデータを記憶可能な複数のメモリセルトランジスタを含むメモリセルアレイと、
    前記複数のメモリセルトランジスタの制御ゲート電極にそれぞれ接続された複数のワード線に一端が接続された複数の転送ＭＯＳトランジスタを有するロウデコーダと、
    供給された電圧を選択し、前記複数の転送ＭＯＳトランジスタの他端に供給するワード線ドライバと、
    前記ワード線ドライバに電圧を供給する電圧発生回路と、
    前記ロウデコーダ、前記ワード線ドライバ、および、前記電圧発生回路の動作を制御する制御回路と、を備え、
    前記ワード線ドライバは、
    第１の端子に供給される第１の電圧を昇圧し、この昇圧した第１の昇圧電圧を出力する第１のポンプ回路と、
    前記第１の端子に一端が接続され、前記複数の転送トランジスタのうちの第１の転送トランジスタの他端に他端が接続され、前記第１のポンプ回路の出力にゲートが接続された第１のｎＭＯＳトランジスタと、
    第２の電圧が供給される第２の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第２のｎＭＯＳトランジスタと、
    第３の電圧が印加される第３の端子と前記第２のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第３の端子と前記第２のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第３の端子と前記第２のｎＭＯＳトランジスタのゲートとの間を遮断する第２のスイッチ回路と、
    第４の電圧が印加される第４の端子に一端が接続され、前記第１の転送トランジスタの他端に他端が接続された第３のｎＭＯＳトランジスタと、
    前記第３の端子と前記第３のｎＭＯＳトランジスタのゲートとの間に接続され、オンすることにより前記第３の端子と前記第３のｎＭＯＳトランジスタのゲートとの間を導通し、オフすることにより前記第３の端子と前記第３のｎＭＯＳトランジスタのゲートとの間を遮断する第３のスイッチ回路と、を有する
    ことを特徴とする不揮発性半導体記憶装置。
  14. 前記第１のポンプ回路から前記第１の昇圧電圧を出力し、且つ、前記第１のスイッチ回路および前記第２のスイッチ回路をオフし、
    その後、継続して前記第１のポンプ回路から前記第１の昇圧電圧を出力し且つ前記第１のスイッチ回路および前記第２のスイッチ回路をオフし、または、前記第１のポンプ回路から前記第１の昇圧電圧の出力を停止し且つ前記第１のスイッチ回路および前記第２のスイッチ回路の一方をオフし他方をオンする
    ことを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
  15. 前記第１の電圧は、前記第４の電圧よりも高く、前記第２の電圧よりも低いことを特徴とする請求項１３または１４に記載の不揮発性半導体記憶装置。
  16. 前記第１の昇圧電圧は、前記第１のｎＭＯＳトランジスタの閾値電圧よりも高く、
    前記第３の電圧は、前記第２のｎＭＯＳトランジスタおよび前記第３のｎＭＯＳトランジスタの閾値電圧よりも高い
    ことを特徴とする請求項１３ないし１５に記載の不揮発性半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424934B2 (en) 2014-05-09 2016-08-23 Powerchip Technology Corporation Non-volatile semiconductor memory device and writing method thereof

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8710907B2 (en) 2008-06-24 2014-04-29 Sandisk Technologies Inc. Clock generator circuit for a charge pump
US8339185B2 (en) 2010-12-20 2012-12-25 Sandisk 3D Llc Charge pump system that dynamically selects number of active stages
US8848476B2 (en) * 2011-05-11 2014-09-30 Elite Semiconductor Memory Technology Inc. Flash memory device and associated charge pump circuit
US8514628B2 (en) * 2011-09-22 2013-08-20 Sandisk Technologies Inc. Dynamic switching approach to reduce area and power consumption of high voltage charge pumps
US8710909B2 (en) 2012-09-14 2014-04-29 Sandisk Technologies Inc. Circuits for prevention of reverse leakage in Vth-cancellation charge pumps
US8836412B2 (en) 2013-02-11 2014-09-16 Sandisk 3D Llc Charge pump with a power-controlled clock buffer to reduce power consumption and output voltage ripple
US8981835B2 (en) 2013-06-18 2015-03-17 Sandisk Technologies Inc. Efficient voltage doubler
US9024680B2 (en) 2013-06-24 2015-05-05 Sandisk Technologies Inc. Efficiency for charge pumps with low supply voltages
US9077238B2 (en) 2013-06-25 2015-07-07 SanDisk Technologies, Inc. Capacitive regulation of charge pumps without refresh operation interruption
US9083231B2 (en) 2013-09-30 2015-07-14 Sandisk Technologies Inc. Amplitude modulation for pass gate to improve charge pump efficiency
US9154027B2 (en) 2013-12-09 2015-10-06 Sandisk Technologies Inc. Dynamic load matching charge pump for reduced current consumption
US9917507B2 (en) 2015-05-28 2018-03-13 Sandisk Technologies Llc Dynamic clock period modulation scheme for variable charge pump load currents
US9647536B2 (en) 2015-07-28 2017-05-09 Sandisk Technologies Llc High voltage generation using low voltage devices
US9520776B1 (en) 2015-09-18 2016-12-13 Sandisk Technologies Llc Selective body bias for charge pump transfer switches

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008052803A (ja) * 2006-08-23 2008-03-06 Toshiba Corp 不揮発性半導体記憶装置
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
KR100770754B1 (ko) * 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
JP2008146771A (ja) * 2006-12-12 2008-06-26 Toshiba Corp 半導体記憶装置
US7623389B2 (en) * 2006-12-21 2009-11-24 Sandisk Corporation System for low voltage programming of non-volatile memory cells
US7558117B2 (en) 2007-08-30 2009-07-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7701784B2 (en) 2007-11-02 2010-04-20 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
US7898851B2 (en) 2007-12-19 2011-03-01 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
US7978518B2 (en) * 2007-12-21 2011-07-12 Mosaid Technologies Incorporated Hierarchical common source line structure in NAND flash memory
JP4846814B2 (ja) * 2009-03-13 2011-12-28 株式会社東芝 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424934B2 (en) 2014-05-09 2016-08-23 Powerchip Technology Corporation Non-volatile semiconductor memory device and writing method thereof

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