JP4703162B2 - 不揮発性半導体記憶装置及びその書き込み方法 - Google Patents
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Description
2001 IEEE International Solid-State Circuit Conference, DIGEST OF TECHNICAL PAPERS, T.Ditewing et. al., "An Embedded 1.2V-Read Flash Memory Module in a 0.18μm Logic Process" 2.4 pp.34-35 2001年2月
前記セルトランジスタと前記選択ゲートトランジスタのウェル領域を接地電位から負電位に低下させるステップと、前記ウェル領域の電位を負電位に低下させる途中で、前記ソース線を接地電位から切り離し、ソース線電位をウェル領域とのカップリングによって負電位へ低下させ、ソース線電位を接地電位と前記負電位との間の電位に設定するステップとを具備する不揮発性半導体記憶装置の書き込み方法が提供される。
図7は、この発明の第1の実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。図8は上記図7に示した回路における要部を抽出してソース線ドライバの構成例を示す回路図である。
図11は、上記ソース線ドライバ13の他の構成例を示しており、Nチャネル型MOSFET18とドライバ回路17で同様な動作を実現するものである。この場合には、Nチャネル型MOSFET18のウェル領域の電位をセルトランジスタCT及び選択ゲートトランジスタSTと共通にする点が前述したPチャネル型MOSFET16を用いる場合と異なる。その他の構成は図8に示した回路と同様である。
上述した第1の実施形態及び変形例1では、共通ソース線SLCがメモリセルアレイ全体で共通であることを仮定している。従って、共通ソース線SLCに対してソース線ドライバを1つだけ設けた。
図13は、この発明の第2の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、上記図7に示した回路における要部を抽出してソース線ドライバの構成例を示す回路図である。図14(a)〜(f)はそれぞれ、上記図13に示した回路におけるダイオード素子の構成例を示している。
図19及び図20はそれぞれ、この発明の第3の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、図19は概略構成を示すブロック図、図20は上記図19に示した回路における要部を抽出して構成例を示す回路図である。
図24は、上述した第3の実施形態の変形例を示している。ここでは、データラッチ回路32を構成するPチャネル型MOSFETのソースとウェル領域をVCC(例えば3V)に設定している。
なお、図25に示すように、ソース線ドライバ13を設けず、ビット線電位設定回路30だけを設けた場合にも本発明の所期の効果の一部が得られる。
図29は、この発明の第4の実施形態に係る不揮発性半導体記憶装置及びその書き込み方法について説明するためのもので、概略構成を示すブロック図である。
図29に示した回路は、図30に示すようにデコードに関する部分をワード線WLとソース線SLとで共通化し、タイミングに関する情報をタイミング発生回路15からソース線ドライバ13−1,13−2,…へ直接入力する方式に変形することができる。この方式の方が、構成に必要な回路が占める面積が小さくて済む。
上述した各実施形態は、ブロック単位、まとまったメモリセルアレイ毎、消去単位毎、あるいはメモリセルアレイ毎などの種々のアレイ構成に適用できる。これらの単位毎に共通ソース線を設け、各々の共通ソース線にソース線ドライバを設ければ良い。
Claims (5)
- ドレインがビット線に接続され、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタと、
ドレインが前記セルトランジスタのソースに接続され、ソースがソース線に接続された選択ゲートトランジスタと、
書き込み動作時に、前記ビット線に負の電位もしくは接地電位を供給し、前記セルトランジスタのコントロールゲートに正の電位もしくは接地電位を供給し、選択ゲート線に負の電位を供給する第1手段と、
書き込み動作時に、前記セルトランジスタ及び前記選択ゲートトランジスタのウェル領域の電位を接地電位から負電位に低下させる第2手段と、
前記ソース線と接地点との間に接続されたスイッチ素子を含み、書き込み動作時に、前記スイッチ素子をオンさせて前記ソース線を接地点に接続し、前記第2手段によって前記ウェル領域の電位が負電位に低下していく途中で前記スイッチ素子をオフさせて前記ソース線を接地点から切り離すことにより前記ウェル領域とのカップリングによって前記ソース線の電位を低下させ、前記ソース線の電位を接地電位と前記第2手段による負電位との間の電位に設定するソース線ドライバと
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記ソース線ドライバは、電流通路がソース線と接地点間に接続された前記スイッチ素子であるMOSFETと、前記MOSFETを書き込み動作を示すタイミング信号に基づいて駆動するドライバ回路とを含むことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- ドレインがビット線に接続され、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタと、
ドレインが前記セルトランジスタのソースに接続され、ソースがソース線に接続された選択ゲートトランジスタと、
書き込み動作時に、前記ビット線に負の電位もしくは接地電位を供給し、前記セルトランジスタのコントロールゲートに正の電位もしくは接地電位を供給し、選択ゲート線に負の電位を供給する第1手段と、
書き込み動作時に、前記セルトランジスタ及び前記選択ゲートトランジスタのウェル領域の電位を接地電位から負電位に低下させる第2手段と、
アノードが前記接地点に接続され、カソードが前記ソース線に接続された第1ダイオード素子を含み、書き込み動作時に、前記第2手段によって前記ウェル領域の電位が負電位に低下していく途中で前記ウェル領域とのカップリングによって前記ソース線の電位を低下させ、前記第1ダイオード素子の電流特性に応じて前記ソース線の電位を接地電位と前記第2手段による負電位との間の電位に設定するソース線ドライバと
を具備することを特徴とする不揮発性半導体記憶装置。 - 一端が前記ビット線に接続されたデータトランスファゲートと、前記データトランスファゲートの他端に接続されたデータラッチ回路と、電流通路の一端が前記データラッチ回路に接続されたMOSFETと、アノードが前記MOSFETの電流通路の他端に接続された第2ダイオード素子と、前記第2ダイオード素子のカソードに負電圧を与える負電圧発生回路とを更に具備することを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- ドレインがビット線に接続され、フローティングゲートに電荷を蓄積してデータを記憶するフローティングゲート型のセルトランジスタと、ドレインが前記セルトランジスタのソースに接続され、ソースがソース線に接続された選択ゲートトランジスタと、前記ソース線を駆動するソース線ドライバとを備えた不揮発性半導体記憶装置の書き込み方法であって、
前記ビット線を負の電位もしくは接地電位に設定し、前記セルトランジスタのコントロールゲートを正の電位に設定し、選択ゲート線を負の電位に設定するステップと、
前記ソース線を接地電位に設定するステップと、
前記セルトランジスタと前記選択ゲートトランジスタのウェル領域を接地電位から負電位に低下させるステップと、
前記ウェル領域の電位を負電位に低下させる途中で、前記ソース線を接地電位から切り離し、ソース線電位をウェル領域とのカップリングによって負電位へ低下させ、ソース線電位を接地電位と前記負電位との間の電位に設定するステップと
を具備することを特徴とする不揮発性半導体記憶装置の書き込み方法。
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