JP2003077283A - 半導体集積回路、半導体不揮発性メモリ、メモリカード及びマイクロコンピュータ - Google Patents
半導体集積回路、半導体不揮発性メモリ、メモリカード及びマイクロコンピュータInfo
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Abstract
(57)【要約】
【課題】 高電圧出力ドライバの高電圧出力状態を切り
換えてもブレークダウンを生じ難いＭＯＳ集積回路を提
供する。 【解決手段】 高電圧を動作電源とする高電圧出力ドラ
イバ（１）と、高電圧出力ドライバの出力状態を切り換
える切り換え回路（２）とを含む。高電圧出力ドライバ
は、高電圧の電流経路に、直列接続点を出力端子とする
第１ＭＯＳトランジスタ（Ｍ１）と第２ＭＯＳトランジ
スタ（Ｍ２）との直列回路を有し、切り換え回路は、第
１ＭＯＳトランジスタと第２ＭＯＳトランジスタの相補
的なスイッチ状態を切り換えるとき、オン状態の一方の
トランジスタを先にオフ状態に遷移させてから、他方の
トランジスタをオン状態に遷移させる。当該他方のＭＯ
Ｓトランジスタをオン動作させるときＶｄｓがブレーク
ダウン最小電圧を超えても貫通電流経路が既に断たれて
いるので高電圧出力ドライバにはブレークダウンを生じ
ない。
換えてもブレークダウンを生じ難いＭＯＳ集積回路を提
供する。 【解決手段】 高電圧を動作電源とする高電圧出力ドラ
イバ（１）と、高電圧出力ドライバの出力状態を切り換
える切り換え回路（２）とを含む。高電圧出力ドライバ
は、高電圧の電流経路に、直列接続点を出力端子とする
第１ＭＯＳトランジスタ（Ｍ１）と第２ＭＯＳトランジ
スタ（Ｍ２）との直列回路を有し、切り換え回路は、第
１ＭＯＳトランジスタと第２ＭＯＳトランジスタの相補
的なスイッチ状態を切り換えるとき、オン状態の一方の
トランジスタを先にオフ状態に遷移させてから、他方の
トランジスタをオン状態に遷移させる。当該他方のＭＯ
Ｓトランジスタをオン動作させるときＶｄｓがブレーク
ダウン最小電圧を超えても貫通電流経路が既に断たれて
いるので高電圧出力ドライバにはブレークダウンを生じ
ない。
Description
【０００１】
【発明の属する技術分野】本発明は、高電圧を用いる半
導体集積回路、更には高電圧が印加されるＭＯＳトラン
ジスタのブレークダウン防止に関し、例えば、電気的に
消去及び書き込み可能な半導体不揮発性メモリ、高誘電
体メモリ、ワード線選択電圧に昇圧電圧を用いるＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）やＳ
ＤＲＡＭ（シンクロナスＤＲＡＭ）、電気的に消去及び
書き込み可能な不揮発性メモリをオンチップで備えるマ
イクロコンピュータ、又はドットマトリクス型の液晶デ
ィスプレイ等に適用して有効な技術に関する。
導体集積回路、更には高電圧が印加されるＭＯＳトラン
ジスタのブレークダウン防止に関し、例えば、電気的に
消去及び書き込み可能な半導体不揮発性メモリ、高誘電
体メモリ、ワード線選択電圧に昇圧電圧を用いるＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）やＳ
ＤＲＡＭ（シンクロナスＤＲＡＭ）、電気的に消去及び
書き込み可能な不揮発性メモリをオンチップで備えるマ
イクロコンピュータ、又はドットマトリクス型の液晶デ
ィスプレイ等に適用して有効な技術に関する。
【０００２】
【従来の技術】電気的に消去及び書き込み可能なフラッ
シュメモリセルはチャンネル領域の上に絶縁膜で分離さ
れたフローティングゲートとコントロールゲートを有
し、例えば、電子をフローティングゲートにホットエレ
クトロン注入することでメモリセルの閾値電圧を上げ、
また、フローティングゲートに注入されている電子をゲ
ート絶縁膜を介してトンネル電流で放出させることによ
りメモリセルの閾値電圧を低くする。このようなホット
エレクトロン注入による書き込み動作やトンネル放出に
よる消去動作の為にワード線、ビット線、ソース線、或
は基板に高電圧を印加することが必要になる。書き込み
対象や消去対象を切り換えるときは、高電圧を印加する
ワード線やソース線を切り換えることが必要になる。こ
のようなフラッシュメモリについて記載された文献の例
として特開平１１−２３２８８６号公報、特開平１１−
３４５４９４号公報などがある。
シュメモリセルはチャンネル領域の上に絶縁膜で分離さ
れたフローティングゲートとコントロールゲートを有
し、例えば、電子をフローティングゲートにホットエレ
クトロン注入することでメモリセルの閾値電圧を上げ、
また、フローティングゲートに注入されている電子をゲ
ート絶縁膜を介してトンネル電流で放出させることによ
りメモリセルの閾値電圧を低くする。このようなホット
エレクトロン注入による書き込み動作やトンネル放出に
よる消去動作の為にワード線、ビット線、ソース線、或
は基板に高電圧を印加することが必要になる。書き込み
対象や消去対象を切り換えるときは、高電圧を印加する
ワード線やソース線を切り換えることが必要になる。こ
のようなフラッシュメモリについて記載された文献の例
として特開平１１−２３２８８６号公報、特開平１１−
３４５４９４号公報などがある。
【０００３】
【発明が解決しようとする課題】ワード線やソース線等
に対する高電圧駆動は高電圧電源を動作電源とするドラ
イバ回路を用いて行われる。ドライバ回路は個々のワー
ド線やソース線に配置され、例えばＣＭＯＳインバータ
などによって構成される。書き込みや消去の高電圧が、
ドライバ回路を構成するＭＯＳトランジスタのソース・
ドレイン間のブレークダウン最小電圧（BVds_min）以上
である場合には、高電圧を印加したままドライバのスイ
ッチ状態を切り換えるとＭＯＳトランジスタがブレーク
ダウンして動作不能になってしまう。このため従来は、
高電圧駆動されるワード線やソース線の切り換え時には
ドライバ回路やそのスイッチ信号のレベルシフト回路の
動作電源を前記ブレークダウン最小電圧（BVds_min）以
下に下げる必要がある。例えば、書き込みでは１ワード
線を書き込む毎に高電圧電源供給ノード及びワード線電
圧の放電を行い、ワード線を切り換えて、再び高電圧電
源供給ノード及びワード線の昇圧を行っている。書き込
み用の高電圧を生成する昇圧回路はチャージポンプ回路
などにより構成され、頻繁に高電圧電源供給ノードの昇
圧及び放電を繰返すと、大容量の電源用平滑コンデンサ
を充放電しなければならないため、電力の無駄が多く、
充放電に時間もかかる。これに伴って、書き込み動作も
遅くなる。
に対する高電圧駆動は高電圧電源を動作電源とするドラ
イバ回路を用いて行われる。ドライバ回路は個々のワー
ド線やソース線に配置され、例えばＣＭＯＳインバータ
などによって構成される。書き込みや消去の高電圧が、
ドライバ回路を構成するＭＯＳトランジスタのソース・
ドレイン間のブレークダウン最小電圧（BVds_min）以上
である場合には、高電圧を印加したままドライバのスイ
ッチ状態を切り換えるとＭＯＳトランジスタがブレーク
ダウンして動作不能になってしまう。このため従来は、
高電圧駆動されるワード線やソース線の切り換え時には
ドライバ回路やそのスイッチ信号のレベルシフト回路の
動作電源を前記ブレークダウン最小電圧（BVds_min）以
下に下げる必要がある。例えば、書き込みでは１ワード
線を書き込む毎に高電圧電源供給ノード及びワード線電
圧の放電を行い、ワード線を切り換えて、再び高電圧電
源供給ノード及びワード線の昇圧を行っている。書き込
み用の高電圧を生成する昇圧回路はチャージポンプ回路
などにより構成され、頻繁に高電圧電源供給ノードの昇
圧及び放電を繰返すと、大容量の電源用平滑コンデンサ
を充放電しなければならないため、電力の無駄が多く、
充放電に時間もかかる。これに伴って、書き込み動作も
遅くなる。
【０００４】本発明の目的は、高電圧電源を供給したま
ま高電圧出力ドライバの高電圧出力状態を切り換えても
ブレークダウンを生じ難い半導体不揮発性メモリ及びマ
イクロコンピュータ等の半導体集積回路を提供すること
にある。
ま高電圧出力ドライバの高電圧出力状態を切り換えても
ブレークダウンを生じ難い半導体不揮発性メモリ及びマ
イクロコンピュータ等の半導体集積回路を提供すること
にある。
【０００５】本発明の別の目的は書き換え時間を短縮す
ることができる半導体不揮発性メモリ及びそれをオンチ
ップで有するマイクロコンピュータ等の半導体集積回路
を提供することにある。
ることができる半導体不揮発性メモリ及びそれをオンチ
ップで有するマイクロコンピュータ等の半導体集積回路
を提供することにある。
【０００６】本発明の更に別の目的は、入力信号レベル
を高電圧信号レベルに変換する回路においてこれを構成
するＭＯＳトランジスタのブレークダウンの発生を比較
的簡単な回路構成によって抑制することにある。
を高電圧信号レベルに変換する回路においてこれを構成
するＭＯＳトランジスタのブレークダウンの発生を比較
的簡単な回路構成によって抑制することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】〔１〕本発明に係る半導体集積回路は、高
電圧の印加により選択的に所定動作可能な複数の回路セ
ルがマトリクス配置されたセルアレイと、前記複数の回
路セルに高電圧を供給するための複数の信号線と、前記
信号線毎に設けられた高電圧出力ドライバ（１，１ｓ，
１ｂ，１ｐ）と、前記高電圧出力ドライバの出力切り換
え回路（２，２ｖ）と、前記高電圧出力ドライバに高電
圧動作電源を供給する高電圧発生回路（１５）と、を含
む。前記高電圧出力ドライバは、前記高電圧の電流経路
に、直列接続点を出力端子とする第１ＭＯＳトランジス
タ（Ｍ１）と第２ＭＯＳトランジスタ（Ｍ２）との直列
回路を有する。前記出力切り換え回路は、切り換え指示
信号に応答して前記第１ＭＯＳトランジスタと第２ＭＯ
Ｓトランジスタの相補的なスイッチ状態を切り換えると
き、オン状態の一方のトランジスタを先にオフ状態に遷
移させてから、他方のトランジスタをオン状態に遷移さ
せる。
電圧の印加により選択的に所定動作可能な複数の回路セ
ルがマトリクス配置されたセルアレイと、前記複数の回
路セルに高電圧を供給するための複数の信号線と、前記
信号線毎に設けられた高電圧出力ドライバ（１，１ｓ，
１ｂ，１ｐ）と、前記高電圧出力ドライバの出力切り換
え回路（２，２ｖ）と、前記高電圧出力ドライバに高電
圧動作電源を供給する高電圧発生回路（１５）と、を含
む。前記高電圧出力ドライバは、前記高電圧の電流経路
に、直列接続点を出力端子とする第１ＭＯＳトランジス
タ（Ｍ１）と第２ＭＯＳトランジスタ（Ｍ２）との直列
回路を有する。前記出力切り換え回路は、切り換え指示
信号に応答して前記第１ＭＯＳトランジスタと第２ＭＯ
Ｓトランジスタの相補的なスイッチ状態を切り換えると
き、オン状態の一方のトランジスタを先にオフ状態に遷
移させてから、他方のトランジスタをオン状態に遷移さ
せる。
【００１０】例えば上記出力ドライバにおいて高電圧側
の第１ＭＯＳトランジスタがオン状態にされていると
き、第２ＭＯＳトランジスタのソース・ドレイン間電圧
（Ｖｄｓ）は前記高電圧に相当する高い電圧にされてい
る。当該ＭＯＳトランジスタのブレークダウン最小電圧
（BVds_min）がそのソース・ドレイン間電圧よりも低い
場合を想定する。この状態で第１ＭＯＳトランジスタと
第２ＭＯＳトランジスタのスイッチ状態を同じタイミン
グで反転させようとすると、第２ＭＯＳトランジスタの
Ｖｄｓはドレイン・ソース間電流（Ｉｄｓ）の増大と共
に低下する。一方、第１ＭＯＳトランジスタはＶｄｓの
増大に伴ってＩｄｓが増大する。第１ＭＯＳトランジス
タのＶｄｓがブレークダウン最小電圧（BVds_min）を超
えるとドレイン・ソース間にブレークダウンを生じ、第
１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの双
方に大きなＩｄｓが流れてしまう。これに対し、上記手
段では、オン状態のトランジスタ（Ｖｄｓ＝０Ｖのトラ
ンジスタ）を先にオフ状態とし、その後で、Ｖｄｓに高
電圧がかかっているＭＯＳトランジスタをオン動作させ
るから、Ｖｄｓに高電圧がかかっている当該ＭＯＳトラ
ンジスタがオン動作するときＶｄｓがブレークダウン最
小電圧（BVds_min）を超えても貫通電流経路が既に断た
れているので高電圧出力ドライバにはブレークダウンを
生じない。
の第１ＭＯＳトランジスタがオン状態にされていると
き、第２ＭＯＳトランジスタのソース・ドレイン間電圧
（Ｖｄｓ）は前記高電圧に相当する高い電圧にされてい
る。当該ＭＯＳトランジスタのブレークダウン最小電圧
（BVds_min）がそのソース・ドレイン間電圧よりも低い
場合を想定する。この状態で第１ＭＯＳトランジスタと
第２ＭＯＳトランジスタのスイッチ状態を同じタイミン
グで反転させようとすると、第２ＭＯＳトランジスタの
Ｖｄｓはドレイン・ソース間電流（Ｉｄｓ）の増大と共
に低下する。一方、第１ＭＯＳトランジスタはＶｄｓの
増大に伴ってＩｄｓが増大する。第１ＭＯＳトランジス
タのＶｄｓがブレークダウン最小電圧（BVds_min）を超
えるとドレイン・ソース間にブレークダウンを生じ、第
１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの双
方に大きなＩｄｓが流れてしまう。これに対し、上記手
段では、オン状態のトランジスタ（Ｖｄｓ＝０Ｖのトラ
ンジスタ）を先にオフ状態とし、その後で、Ｖｄｓに高
電圧がかかっているＭＯＳトランジスタをオン動作させ
るから、Ｖｄｓに高電圧がかかっている当該ＭＯＳトラ
ンジスタがオン動作するときＶｄｓがブレークダウン最
小電圧（BVds_min）を超えても貫通電流経路が既に断た
れているので高電圧出力ドライバにはブレークダウンを
生じない。
【００１１】したがって、ブレークダウン最小電圧（BV
ds_min）以上の電源電圧が供給された状態で高電圧出力
ドライバの出力を切り換えることができる。
ds_min）以上の電源電圧が供給された状態で高電圧出力
ドライバの出力を切り換えることができる。
【００１２】具体的な態様として、前記回路セルは、例
えば電気的に消去及び書込み可能な不揮発性メモリセル
である。このとき、前記複数の信号線としてワード線に
着目すると、前記ワード線に接続された前記高電圧出力
ドライバ（１）の前記出力切り換え回路は、前記切り換
え指示信号としてワード線選択信号が供給される。ま
た、前記複数の信号線としてビット線に着目するとき、
前記ビット線に接続された前記高電圧出力ドライバ（１
ｂ）の前記出力切り換え回路は、前記切り換え指示信号
として書き込みデータが供給される。また、前記複数の
信号線としてソース線に着目するとき、前記ソース線に
接続された前記高電圧出力ドライバ（１ｓ）の前記出力
切り換え回路は、前記切り換え指示信号としてソース線
選択信号が供給される。また、前記複数の信号線として
前記不揮発性メモリセルのチャネルが形成される半導体
領域に基板電位を供給するための基板電位供給線に着目
するとき、前記基板電位供給線に接続された前記高電圧
出力ドライバ（１ｐ）の前記出力切り換え回路は、前記
切り換え指示信号として基板電位選択信号が供給され
る。このような不揮発性メモリセルに対する書き込みや
消去において高電圧で駆動するワード線を切り換えた
り、高電圧で駆動するソース線を切り換えたりすると
き、高電圧出力ドライバの動作電源電圧をブレークダウ
ン最小電圧（BVds_min）まで下げる必要がないので、書
き込み用の高電圧を生成する昇圧回路の昇圧出力ノード
の昇圧及び放電を繰返すことを要せず、電力の無駄を防
止でき、書き込み動作の高速化を実現することができ
る。
えば電気的に消去及び書込み可能な不揮発性メモリセル
である。このとき、前記複数の信号線としてワード線に
着目すると、前記ワード線に接続された前記高電圧出力
ドライバ（１）の前記出力切り換え回路は、前記切り換
え指示信号としてワード線選択信号が供給される。ま
た、前記複数の信号線としてビット線に着目するとき、
前記ビット線に接続された前記高電圧出力ドライバ（１
ｂ）の前記出力切り換え回路は、前記切り換え指示信号
として書き込みデータが供給される。また、前記複数の
信号線としてソース線に着目するとき、前記ソース線に
接続された前記高電圧出力ドライバ（１ｓ）の前記出力
切り換え回路は、前記切り換え指示信号としてソース線
選択信号が供給される。また、前記複数の信号線として
前記不揮発性メモリセルのチャネルが形成される半導体
領域に基板電位を供給するための基板電位供給線に着目
するとき、前記基板電位供給線に接続された前記高電圧
出力ドライバ（１ｐ）の前記出力切り換え回路は、前記
切り換え指示信号として基板電位選択信号が供給され
る。このような不揮発性メモリセルに対する書き込みや
消去において高電圧で駆動するワード線を切り換えた
り、高電圧で駆動するソース線を切り換えたりすると
き、高電圧出力ドライバの動作電源電圧をブレークダウ
ン最小電圧（BVds_min）まで下げる必要がないので、書
き込み用の高電圧を生成する昇圧回路の昇圧出力ノード
の昇圧及び放電を繰返すことを要せず、電力の無駄を防
止でき、書き込み動作の高速化を実現することができ
る。
【００１３】書き込みや消去後にベリファイを行う場合
を考慮すると、前記第１ＭＯＳトランジスタと第２ＭＯ
Ｓトランジスタとの直列接続点に接続されたワード線に
ベリファイ用ワード線電圧を供給可能な第３ＭＯＳトラ
ンジスタ（Ｍ３）を設ける。このとき、前記ワード線に
接続された前記高電圧出力ドライバの前記出力切り換え
回路は、ベリファイ動作の指示に応答して前記ワード線
に接続された前記高電圧出力ドライバの第１ＭＯＳトラ
ンジスタ及び第２ＭＯＳトランジスタをカットオフし、
且つ、前記第３ＭＯＳトランジスタから対応するワード
線にベリファイ用ワード線電圧を供給する。これによれ
ば、ワード線にベリファイ電圧を供給する場合にも高電
圧出力ドライバへの高電圧動作電源の印加停止若しくは
チャージポンプのような高電圧発生動作を停止させなく
てもよい。ベリファイ動作不要な書き込み消去方式を採
用している場合には第３ＭＯＳトランジスタは不要であ
る。
を考慮すると、前記第１ＭＯＳトランジスタと第２ＭＯ
Ｓトランジスタとの直列接続点に接続されたワード線に
ベリファイ用ワード線電圧を供給可能な第３ＭＯＳトラ
ンジスタ（Ｍ３）を設ける。このとき、前記ワード線に
接続された前記高電圧出力ドライバの前記出力切り換え
回路は、ベリファイ動作の指示に応答して前記ワード線
に接続された前記高電圧出力ドライバの第１ＭＯＳトラ
ンジスタ及び第２ＭＯＳトランジスタをカットオフし、
且つ、前記第３ＭＯＳトランジスタから対応するワード
線にベリファイ用ワード線電圧を供給する。これによれ
ば、ワード線にベリファイ電圧を供給する場合にも高電
圧出力ドライバへの高電圧動作電源の印加停止若しくは
チャージポンプのような高電圧発生動作を停止させなく
てもよい。ベリファイ動作不要な書き込み消去方式を採
用している場合には第３ＭＯＳトランジスタは不要であ
る。
【００１４】上記半導体集積回路は、そのような不揮発
性メモリを有するメモリＬＳＩ、或はそのような不揮発
性メモリセルから読み出された記憶情報を入力し、又は
前記不揮発性メモリセルへ書き込む情報を出力するＣＰ
Ｕをオンチップしたマイクロコンピュータ等に適用する
ことができる。また、前記半導体集積回路はＤＲＡＭや
ＳＤＡＲＭにも適用でき、前記回路セルをダイナミック
型メモリセルとすれば、前記複数の信号線としてワード
線に着目すると、前記ワード線に接続された前記高電圧
出力ドライバの前記出力切り換え回路は、前記第１ＭＯ
Ｓトランジスタと第２ＭＯＳトランジスタの相補的なス
イッチ状態の切り換えを指示するためのワード線選択信
号が供給される。この時の高電圧はワード線選択の為の
ブートストラップ電圧として位置付けられる。
性メモリを有するメモリＬＳＩ、或はそのような不揮発
性メモリセルから読み出された記憶情報を入力し、又は
前記不揮発性メモリセルへ書き込む情報を出力するＣＰ
Ｕをオンチップしたマイクロコンピュータ等に適用する
ことができる。また、前記半導体集積回路はＤＲＡＭや
ＳＤＡＲＭにも適用でき、前記回路セルをダイナミック
型メモリセルとすれば、前記複数の信号線としてワード
線に着目すると、前記ワード線に接続された前記高電圧
出力ドライバの前記出力切り換え回路は、前記第１ＭＯ
Ｓトランジスタと第２ＭＯＳトランジスタの相補的なス
イッチ状態の切り換えを指示するためのワード線選択信
号が供給される。この時の高電圧はワード線選択の為の
ブートストラップ電圧として位置付けられる。
【００１５】〔２〕前記第１ＭＯＳトランジスタをｐチ
ャンネル型、前記第２トランジスタをｎチャネル型で構
成して良い。具体的な一形態として、前記出力切り換え
回路を、前記切り換え指示信号を入力して第１タイミン
グ信号（Ｓ１）及び第２タイミング信号（Ｓ２）を出力
するシーケンサ部（５）と、前記第１タイミング信号を
入力して前記第１ＭＯＳトランジスタの第１スイッチ信
号（ＳＳ１）を出力する第１電圧変換部（６）と、前記
第２タイミング信号を入力して前記第２ＭＯＳトランジ
スタの第２スイッチ信号（ＳＳ２）を出力する第２電圧
変換部（７）とから構成してよい。このとき、前記第１
スイッチ信号は、前記第１ＭＯＳトランジスタのソース
電圧（ｖｃｃｘ）に対して低電位側に第１の電位差（ｖ
ｄｄ）の範囲で変化する信号とされ、前記第１の電位差
は出力切り換え回路におけるｐチャンネル型ＭＯＳトラ
ンジスタのドレイン・ソース間最小ブレークダウン電圧
よりも小さい電圧とすることが望ましい。また、前記第
２スイッチ信号は、前記第２ＭＯＳトランジスタのソー
ス電圧（ｖｓｓｘ）に対して高電位側に第２の電位差ｖ
ｄｄ）の範囲で変化する信号とされ、前記第２の電位差
は出力切り換え回路におけるｎチャンネル型ＭＯＳトラ
ンジスタのドレイン・ソース間最小ブレークダウン電圧
よりも小さい電圧とするのが望ましい。これにより、第
１電圧変換部及び第２電圧変換部を構成するＭＯＳトラ
ンジスタのドレイン・ソース間でもブレークダウンを生
じない。
ャンネル型、前記第２トランジスタをｎチャネル型で構
成して良い。具体的な一形態として、前記出力切り換え
回路を、前記切り換え指示信号を入力して第１タイミン
グ信号（Ｓ１）及び第２タイミング信号（Ｓ２）を出力
するシーケンサ部（５）と、前記第１タイミング信号を
入力して前記第１ＭＯＳトランジスタの第１スイッチ信
号（ＳＳ１）を出力する第１電圧変換部（６）と、前記
第２タイミング信号を入力して前記第２ＭＯＳトランジ
スタの第２スイッチ信号（ＳＳ２）を出力する第２電圧
変換部（７）とから構成してよい。このとき、前記第１
スイッチ信号は、前記第１ＭＯＳトランジスタのソース
電圧（ｖｃｃｘ）に対して低電位側に第１の電位差（ｖ
ｄｄ）の範囲で変化する信号とされ、前記第１の電位差
は出力切り換え回路におけるｐチャンネル型ＭＯＳトラ
ンジスタのドレイン・ソース間最小ブレークダウン電圧
よりも小さい電圧とすることが望ましい。また、前記第
２スイッチ信号は、前記第２ＭＯＳトランジスタのソー
ス電圧（ｖｓｓｘ）に対して高電位側に第２の電位差ｖ
ｄｄ）の範囲で変化する信号とされ、前記第２の電位差
は出力切り換え回路におけるｎチャンネル型ＭＯＳトラ
ンジスタのドレイン・ソース間最小ブレークダウン電圧
よりも小さい電圧とするのが望ましい。これにより、第
１電圧変換部及び第２電圧変換部を構成するＭＯＳトラ
ンジスタのドレイン・ソース間でもブレークダウンを生
じない。
【００１６】上記における具体的な一形態として、前記
第１タイミング信号及び第２タイミング信号は前記シー
ケンサ部の接地電圧（ｖｓｓ）と第１電源電圧（ｖｄ
ｄ）との間で変化され、前記第１の電位差と第２の電位
差は、前記シーケンサ部の接地電圧に対する第１電源電
圧の電位差に等しい。
第１タイミング信号及び第２タイミング信号は前記シー
ケンサ部の接地電圧（ｖｓｓ）と第１電源電圧（ｖｄ
ｄ）との間で変化され、前記第１の電位差と第２の電位
差は、前記シーケンサ部の接地電圧に対する第１電源電
圧の電位差に等しい。
【００１７】更に具体的な態様として、前記第１電圧変
換部は、前記第１ＭＯＳトランジスタのソース電圧とそ
れよりも前記第１電源電圧分低い電圧とを動作電源とす
る複数のインバータ回路を逆並列接続したスタティック
ラッチ回路（ＳＬＴ１）と、前記スタティックラッチ回
路の一方の入出力ノードに一方の容量電極が結合された
第１カップリング容量（ＣＣ１）と、前記スタティック
ラッチ回路の他方の入出力ノードに一方の容量電極が結
合された第２カップリング容量（ＣＣ２）とを有し、前
記第１カップリング容量の他方の容量電極と第２カップ
リング容量の他方の容量電極に第１タイミング信号に基
づいて形成された相補信号が与えられて、前記スタティ
ックラッチ回路のラッチ情報を前記第１スイッチ信号と
して出力する。同様に、前記第２出力切り換え部は、前
記第２ＭＯＳトランジスタのソース電圧とそれよりも前
記第１電源電圧分高い電圧とを動作電源とする複数のイ
ンバータ回路を逆並列接続したスタティックラッチ回路
（ＳＬＴ２）と、前記スタティックラッチ回路の一方の
入出力ノードに一方の容量電極が結合された第３カップ
リング容量（ＣＣ３）と、前記スタティックラッチ回路
の他方の入出力ノードに一方の容量電極が結合された第
４カップリング容量（ＣＣ４）とを有し、前記第３カッ
プリング容量の他方の容量電極と第４カップリング容量
の他方の容量電極に第２タイミング信号に基づいて形成
された相補信号が与えられて、前記スタティックラッチ
回路のラッチ情報を前記第２スイッチ信号として出力す
る。これにより、高電圧電源が印加されるスタティック
ラッチ回路を構成するＭＯＳトランジスタのドレイン・
ソース間でブレークダウンを生じさせない回路構成を比
較的簡単な回路によって実現することができる。
換部は、前記第１ＭＯＳトランジスタのソース電圧とそ
れよりも前記第１電源電圧分低い電圧とを動作電源とす
る複数のインバータ回路を逆並列接続したスタティック
ラッチ回路（ＳＬＴ１）と、前記スタティックラッチ回
路の一方の入出力ノードに一方の容量電極が結合された
第１カップリング容量（ＣＣ１）と、前記スタティック
ラッチ回路の他方の入出力ノードに一方の容量電極が結
合された第２カップリング容量（ＣＣ２）とを有し、前
記第１カップリング容量の他方の容量電極と第２カップ
リング容量の他方の容量電極に第１タイミング信号に基
づいて形成された相補信号が与えられて、前記スタティ
ックラッチ回路のラッチ情報を前記第１スイッチ信号と
して出力する。同様に、前記第２出力切り換え部は、前
記第２ＭＯＳトランジスタのソース電圧とそれよりも前
記第１電源電圧分高い電圧とを動作電源とする複数のイ
ンバータ回路を逆並列接続したスタティックラッチ回路
（ＳＬＴ２）と、前記スタティックラッチ回路の一方の
入出力ノードに一方の容量電極が結合された第３カップ
リング容量（ＣＣ３）と、前記スタティックラッチ回路
の他方の入出力ノードに一方の容量電極が結合された第
４カップリング容量（ＣＣ４）とを有し、前記第３カッ
プリング容量の他方の容量電極と第４カップリング容量
の他方の容量電極に第２タイミング信号に基づいて形成
された相補信号が与えられて、前記スタティックラッチ
回路のラッチ情報を前記第２スイッチ信号として出力す
る。これにより、高電圧電源が印加されるスタティック
ラッチ回路を構成するＭＯＳトランジスタのドレイン・
ソース間でブレークダウンを生じさせない回路構成を比
較的簡単な回路によって実現することができる。
【００１８】〔３〕本発明の別の観点による半導体不揮
発性メモリは、高電圧の印加により選択的に消去及び書
き込み動作可能な複数の不揮発性メモリセルがマトリク
ス配置されたメモリセルアレイと、前記複数の不揮発性
メモリセルに高電圧を供給するための複数の信号線と、
前記信号線毎に設けられた高電圧出力ドライバと、前記
高電圧出力ドライバの出力切り換え回路と、前記高電圧
出力ドライバに高電圧動作電源を供給する高電圧発生回
路と、を半導体チップに含む。このとき、前記高電圧出
力ドライバは、前記高電圧の電流経路に、直列接続点を
出力端子とする第１ＭＯＳトランジスタと第２ＭＯＳト
ランジスタとの直列回路を有し、また、前記出力切り換
え回路は、切り換え指示信号に応答して前記第１ＭＯＳ
トランジスタと第２ＭＯＳトランジスタの相補的なスイ
ッチ状態を切り換えるとき、オン状態の一方のトランジ
スタを先にオフ状態に遷移させてから、他方のトランジ
スタをオン状態に遷移させる。
発性メモリは、高電圧の印加により選択的に消去及び書
き込み動作可能な複数の不揮発性メモリセルがマトリク
ス配置されたメモリセルアレイと、前記複数の不揮発性
メモリセルに高電圧を供給するための複数の信号線と、
前記信号線毎に設けられた高電圧出力ドライバと、前記
高電圧出力ドライバの出力切り換え回路と、前記高電圧
出力ドライバに高電圧動作電源を供給する高電圧発生回
路と、を半導体チップに含む。このとき、前記高電圧出
力ドライバは、前記高電圧の電流経路に、直列接続点を
出力端子とする第１ＭＯＳトランジスタと第２ＭＯＳト
ランジスタとの直列回路を有し、また、前記出力切り換
え回路は、切り換え指示信号に応答して前記第１ＭＯＳ
トランジスタと第２ＭＯＳトランジスタの相補的なスイ
ッチ状態を切り換えるとき、オン状態の一方のトランジ
スタを先にオフ状態に遷移させてから、他方のトランジ
スタをオン状態に遷移させる。
【００１９】前記半導体不揮発性メモリ（３９）と、外
部とコマンド及びデータの入出力を行う外部インタフェ
ース回路（７５）と、前記外部インタフェース回路を介
して供給されるコマンドに応答して前記半導体不揮発性
メモリのアクセス制御を行うメモリコントローラ（７
６）と、をカード基板に備えてメモリカード（７４）を
実現してよい。
部とコマンド及びデータの入出力を行う外部インタフェ
ース回路（７５）と、前記外部インタフェース回路を介
して供給されるコマンドに応答して前記半導体不揮発性
メモリのアクセス制御を行うメモリコントローラ（７
６）と、をカード基板に備えてメモリカード（７４）を
実現してよい。
【００２０】本発明の別の観点によるマイクロコンピュ
ータ（６０）は、高電圧の印加により選択的に消去及び
書き込み動作可能な複数の不揮発性メモリセルがマトリ
クス配置されたメモリセルアレイと、前記複数の不揮発
性メモリセルに高電圧を供給するための複数の信号線
と、前記信号線毎に設けられた高電圧出力ドライバと、
前記高電圧出力ドライバの出力切り換え回路と、前記高
電圧出力ドライバに高電圧動作電源を供給する高電圧発
生回路と、から成る不揮発性メモリ（６１）と、前記不
揮発性メモリをアクセス可能なＣＰＵ（６３）と、前記
不揮発性メモリと前記ＣＰＵを接続するバス（６２）
と、を半導体チップに含んで成る。このとき、前記高電
圧出力ドライバは、前記高電圧の電流経路に、直列接続
点を出力端子とする第１ＭＯＳトランジスタと第２ＭＯ
Ｓトランジスタとの直列回路を有し、前記出力切り換え
回路は、切り換え指示信号に応答して前記第１ＭＯＳト
ランジスタと第２ＭＯＳトランジスタの相補的なスイッ
チ状態を切り換えるとき、オン状態の一方のトランジス
タを先にオフ状態に遷移させてから、他方のトランジス
タをオン状態に遷移させる。
ータ（６０）は、高電圧の印加により選択的に消去及び
書き込み動作可能な複数の不揮発性メモリセルがマトリ
クス配置されたメモリセルアレイと、前記複数の不揮発
性メモリセルに高電圧を供給するための複数の信号線
と、前記信号線毎に設けられた高電圧出力ドライバと、
前記高電圧出力ドライバの出力切り換え回路と、前記高
電圧出力ドライバに高電圧動作電源を供給する高電圧発
生回路と、から成る不揮発性メモリ（６１）と、前記不
揮発性メモリをアクセス可能なＣＰＵ（６３）と、前記
不揮発性メモリと前記ＣＰＵを接続するバス（６２）
と、を半導体チップに含んで成る。このとき、前記高電
圧出力ドライバは、前記高電圧の電流経路に、直列接続
点を出力端子とする第１ＭＯＳトランジスタと第２ＭＯ
Ｓトランジスタとの直列回路を有し、前記出力切り換え
回路は、切り換え指示信号に応答して前記第１ＭＯＳト
ランジスタと第２ＭＯＳトランジスタの相補的なスイッ
チ状態を切り換えるとき、オン状態の一方のトランジス
タを先にオフ状態に遷移させてから、他方のトランジス
タをオン状態に遷移させる。
【００２１】本発明の更に別の観点による半導体集積回
路は、高電圧発生回路と、前記高電圧発生回路から供給
される高電圧を動作電源とする高電圧出力ドライバと、
前記高電圧出力ドライバの出力状態を切り換える切り換
え回路とを含む。このとき、前記高電圧出力ドライバ
は、前記高電圧の電流経路に、直列接続点を出力端子と
する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタ
との直列回路を有し、前記切り換え回路は、前記第１Ｍ
ＯＳトランジスタと第２ＭＯＳトランジスタの相補的な
スイッチ状態を切り換えるとき、オン状態の一方のトラ
ンジスタを先にオフ状態に遷移させてから、他方のトラ
ンジスタをオン状態に遷移させる。
路は、高電圧発生回路と、前記高電圧発生回路から供給
される高電圧を動作電源とする高電圧出力ドライバと、
前記高電圧出力ドライバの出力状態を切り換える切り換
え回路とを含む。このとき、前記高電圧出力ドライバ
は、前記高電圧の電流経路に、直列接続点を出力端子と
する第１ＭＯＳトランジスタと第２ＭＯＳトランジスタ
との直列回路を有し、前記切り換え回路は、前記第１Ｍ
ＯＳトランジスタと第２ＭＯＳトランジスタの相補的な
スイッチ状態を切り換えるとき、オン状態の一方のトラ
ンジスタを先にオフ状態に遷移させてから、他方のトラ
ンジスタをオン状態に遷移させる。
【００２２】〔４〕容量カップリングを用いた電圧変換
回路に着目する。第１は正電圧側の電圧変換回路（６）
である。これは、回路の接地電圧、第１の電源電圧、及
び第１の電源電圧よりもレベルの高い第２の電源電圧を
動作電源とする。この電圧変換回路は、前記第２の電源
電圧と前記第２の電源電圧よりも第１の電源電圧分低い
電圧とを動作電源とする複数のインバータ回路を逆並列
接続したスタティックラッチ回路と、前記スタティック
ラッチ回路の一方の入出力ノードに一方の容量電極が結
合された第１カップリング容量と、前記スタティックラ
ッチ回路の他方の入出力ノードに一方の容量電極が結合
された第２カップリング容量と、前記接地電圧と第１の
電源電圧とを動作電源とし前記第１カップリング容量の
他方の容量電極と前記第２カップリング容量の他方の容
量電極との間に接続されたインバータとを有する。この
電圧変換回路は、前記接地電圧と第１の電源電圧との間
で変化され前記インバータに入力された信号を、前記第
２の電源電圧と当該第２の電源電圧よりも第１の電源電
圧分低い電圧との間で変化される信号として、前記スタ
ティックラッチ回路の入出力ノードから取り出し可能で
ある。
回路に着目する。第１は正電圧側の電圧変換回路（６）
である。これは、回路の接地電圧、第１の電源電圧、及
び第１の電源電圧よりもレベルの高い第２の電源電圧を
動作電源とする。この電圧変換回路は、前記第２の電源
電圧と前記第２の電源電圧よりも第１の電源電圧分低い
電圧とを動作電源とする複数のインバータ回路を逆並列
接続したスタティックラッチ回路と、前記スタティック
ラッチ回路の一方の入出力ノードに一方の容量電極が結
合された第１カップリング容量と、前記スタティックラ
ッチ回路の他方の入出力ノードに一方の容量電極が結合
された第２カップリング容量と、前記接地電圧と第１の
電源電圧とを動作電源とし前記第１カップリング容量の
他方の容量電極と前記第２カップリング容量の他方の容
量電極との間に接続されたインバータとを有する。この
電圧変換回路は、前記接地電圧と第１の電源電圧との間
で変化され前記インバータに入力された信号を、前記第
２の電源電圧と当該第２の電源電圧よりも第１の電源電
圧分低い電圧との間で変化される信号として、前記スタ
ティックラッチ回路の入出力ノードから取り出し可能で
ある。
【００２３】第２は、負電圧側の電圧変換回路（７）で
ある。これは、回路の接地電圧、第１の電源電圧、及び
前記回路の接地電圧よりもレベルの低い第３の電源電圧
を動作電源とする。この電圧変換回路は、前記第３の電
源電圧と前記第３の電源電圧よりも第１の電源電圧分高
い電圧とを動作電源とする複数のインバータ回路を逆並
列接続したスタティックラッチ回路と、前記スタティッ
クラッチ回路の一方の入出力ノードに一方の容量電極が
結合された第１カップリング容量と、前記スタティック
ラッチ回路の他方の入出力ノードに一方の容量電極が結
合された第２カップリング容量と、前記接地電圧と第１
の電源電圧とを動作電源とし前記第１カップリング容量
の他方の容量電極と前記第２カップリング容量の他方の
容量電極との間に接続されたインバータとを有する。こ
の電圧変換回路は、前記接地電圧と第１の電源電圧との
間で変化され前記インバータに入力された信号を、前記
第３の電源電圧と当該第３の電源電圧よりも第１の電源
電圧分高い電圧との間で変化される信号として、前記ス
タティックラッチ回路の入出力ノードから取り出し可能
である。
ある。これは、回路の接地電圧、第１の電源電圧、及び
前記回路の接地電圧よりもレベルの低い第３の電源電圧
を動作電源とする。この電圧変換回路は、前記第３の電
源電圧と前記第３の電源電圧よりも第１の電源電圧分高
い電圧とを動作電源とする複数のインバータ回路を逆並
列接続したスタティックラッチ回路と、前記スタティッ
クラッチ回路の一方の入出力ノードに一方の容量電極が
結合された第１カップリング容量と、前記スタティック
ラッチ回路の他方の入出力ノードに一方の容量電極が結
合された第２カップリング容量と、前記接地電圧と第１
の電源電圧とを動作電源とし前記第１カップリング容量
の他方の容量電極と前記第２カップリング容量の他方の
容量電極との間に接続されたインバータとを有する。こ
の電圧変換回路は、前記接地電圧と第１の電源電圧との
間で変化され前記インバータに入力された信号を、前記
第３の電源電圧と当該第３の電源電圧よりも第１の電源
電圧分高い電圧との間で変化される信号として、前記ス
タティックラッチ回路の入出力ノードから取り出し可能
である。
【００２４】
【発明の実施の形態】《ワード線切り換え》図１には本
発明に係る半導体集積回路における高電圧出力ドライバ
としてのワード線ドライバ１と出力切り換え回路として
の切り換えシーケンサ２が例示される。ワード線ドライ
バ１は、高電圧発生回路で発生された正の高電圧ｖｃｃ
ｘ（例えば１０Ｖ）と負の高電圧ｖｓｓｘ（例えば−２
Ｖ）を動作電源とし、ｐチャンネル型第１ＭＯＳトラン
ジスタＭ１とｎチャンネル型第２ＭＯＳトランジスタと
の直列回路で構成され、その直列結合点が出力端子とし
てワード線ＷＬの接続される。第１ＭＯＳトランジスタ
Ｍ１のゲート電極には第１スイッチ信号ＳＳ１が供給さ
れ、第２ＭＯＳトランジスタＭ２のゲート電極には第２
スイッチ信号ＳＳ２が供給される。
発明に係る半導体集積回路における高電圧出力ドライバ
としてのワード線ドライバ１と出力切り換え回路として
の切り換えシーケンサ２が例示される。ワード線ドライ
バ１は、高電圧発生回路で発生された正の高電圧ｖｃｃ
ｘ（例えば１０Ｖ）と負の高電圧ｖｓｓｘ（例えば−２
Ｖ）を動作電源とし、ｐチャンネル型第１ＭＯＳトラン
ジスタＭ１とｎチャンネル型第２ＭＯＳトランジスタと
の直列回路で構成され、その直列結合点が出力端子とし
てワード線ＷＬの接続される。第１ＭＯＳトランジスタ
Ｍ１のゲート電極には第１スイッチ信号ＳＳ１が供給さ
れ、第２ＭＯＳトランジスタＭ２のゲート電極には第２
スイッチ信号ＳＳ２が供給される。
【００２５】前記切り換えシーケンサ２は、前記高電圧
ｖｃｃｘ，ｖｓｓｘ及び中間電圧ｖｓｓｘ＋ｖｄｄ及び
ｖｃｃｘ−ｖｄｄを動作電源とする。前記切り換えシー
ケンサ２は、電源電圧ｖｄｄ（例えば３Ｖ）と回路の接
地電圧ｖｓｓ（０Ｖ）との間で信号変化される切り換え
指示信号としてのワード線選択信号ＷＬＳを入力し、そ
の入力レベルにしたがって前記第１スイッチ信号ＳＳ１
及び第２スイッチ信号ＳＳ２のレベルを決定する。
ｖｃｃｘ，ｖｓｓｘ及び中間電圧ｖｓｓｘ＋ｖｄｄ及び
ｖｃｃｘ−ｖｄｄを動作電源とする。前記切り換えシー
ケンサ２は、電源電圧ｖｄｄ（例えば３Ｖ）と回路の接
地電圧ｖｓｓ（０Ｖ）との間で信号変化される切り換え
指示信号としてのワード線選択信号ＷＬＳを入力し、そ
の入力レベルにしたがって前記第１スイッチ信号ＳＳ１
及び第２スイッチ信号ＳＳ２のレベルを決定する。
【００２６】この例では、前記ワード線ＷＬには、電気
的に消去及び書き込み可能な不揮発性メモリセル例えば
フラッシュメモリセルのコントロールゲートが接続され
る。特に制限されないが、不揮発性メモリセルは、半導
体領域にソース領域、チャネル領域、及びドレイン領域
を有し前記チャネル領域の上に、絶縁膜で覆われたフロ
ーティングゲートとコントロールゲートが積層されて構
成される。例えば書き込み動作は、ドレインからソース
に電流を流してドレイン近傍でホットエレクトロンを発
生させ、これをフローティングゲートに注入して行う。
書き込み動作では、書き込み対象メモリセルのドレイン
に接続されたビット線にはドレイン電流を流す為のドレ
イン電圧が印加され、コントロールゲートに接続される
ワード線には正の高電圧が印加される。消去動作はフロ
ーティングゲートに注入されている電子をゲート酸化膜
を介してチャネル領域又はソース領域にトンネル放出さ
せて行う。消去動作では消去対象メモリセルのソース領
域に接続するソース線又はチャネル領域に接続するウェ
ル電位線に正の高電圧、コントロールゲートに接続する
ワード線に比較的低い電圧が印加される。
的に消去及び書き込み可能な不揮発性メモリセル例えば
フラッシュメモリセルのコントロールゲートが接続され
る。特に制限されないが、不揮発性メモリセルは、半導
体領域にソース領域、チャネル領域、及びドレイン領域
を有し前記チャネル領域の上に、絶縁膜で覆われたフロ
ーティングゲートとコントロールゲートが積層されて構
成される。例えば書き込み動作は、ドレインからソース
に電流を流してドレイン近傍でホットエレクトロンを発
生させ、これをフローティングゲートに注入して行う。
書き込み動作では、書き込み対象メモリセルのドレイン
に接続されたビット線にはドレイン電流を流す為のドレ
イン電圧が印加され、コントロールゲートに接続される
ワード線には正の高電圧が印加される。消去動作はフロ
ーティングゲートに注入されている電子をゲート酸化膜
を介してチャネル領域又はソース領域にトンネル放出さ
せて行う。消去動作では消去対象メモリセルのソース領
域に接続するソース線又はチャネル領域に接続するウェ
ル電位線に正の高電圧、コントロールゲートに接続する
ワード線に比較的低い電圧が印加される。
【００２７】図２にはワード線ドライバによりワード線
非選択状態から選択状態へ変化させるときの信号波形が
例示され、図３にはワード線ドライバによりワード線選
択状態から非選択状態へ変化させるときの信号波形が例
示される。各図より明らかなように、切り換えシーケン
サ２は、前記第１ＭＯＳトランジスタＭ１と第２ＭＯＳ
トランジスタＭ２の相補的なスイッチ状態を切り換える
とき、オン状態の一方のトランジスタを先にオフ状態に
遷移させてから、他方のトランジスタをオン状態に遷移
させる。換言すれば、オン状態にされたＶｄｓ＝０Ｖの
一方のＭＯＳトランジスタを先にオフ状態にしてから他
方のＭＯＳトランジスタをオン状態にする。
非選択状態から選択状態へ変化させるときの信号波形が
例示され、図３にはワード線ドライバによりワード線選
択状態から非選択状態へ変化させるときの信号波形が例
示される。各図より明らかなように、切り換えシーケン
サ２は、前記第１ＭＯＳトランジスタＭ１と第２ＭＯＳ
トランジスタＭ２の相補的なスイッチ状態を切り換える
とき、オン状態の一方のトランジスタを先にオフ状態に
遷移させてから、他方のトランジスタをオン状態に遷移
させる。換言すれば、オン状態にされたＶｄｓ＝０Ｖの
一方のＭＯＳトランジスタを先にオフ状態にしてから他
方のＭＯＳトランジスタをオン状態にする。
【００２８】上記切り換えシーケンサ２の制御による作
用を図４及び図５を参照しながら説明する。図４の左側
に記載の回路は入力ｉｎが共通接続されたＣＭＯＳイン
バータ型の従来のワード線ドライバである。図５の理想
状態（１）の如くブレークダウン最小電圧（BVds_min）
が無限大もしくは１２Ｖ以上の場合には、図４の従来の
ワード線ドライバであっても、ＭＯＳトランジスタＭ
１，Ｍ２の何れにも、Ｉｄｓ・Ｖｄｓ特性で示されるよ
うにブレークダウンを生じない。しかしながら、図５の
ブレークダウン最小電圧（BVds_min）が有限の場合
（２）の如く、ブレークダウン最小電圧（BVds_min）が
１２Ｖ以下の場合は、図４の従来のワード線ドライバで
は、第２ＭＯＳトランジスタ（Ｍ２）のＶｄｓはドレイ
ン・ソース間電流（Ｉｄｓ）の増大と共に低下する。一
方、第１ＭＯＳトランジスタ（Ｍ１）はＶｄｓの増大に
伴ってＩｄｓが増大する。第１ＭＯＳトランジスタ（Ｍ
１）のＶｄｓがブレークダウン最小電圧（BVds_min）を
超えるとそのドレイン・ソース間にブレークダウンを生
ずる。このとき、第１ＭＯＳトランジスタ（Ｍ１）と第
２ＭＯＳトランジスタ（Ｍ２）は同じタイミングで過渡
応答しようとしているから、第１ＭＯＳトランジスタ
（Ｍ１）がブレークダウンすることによって、第１ＭＯ
Ｓトランジスタ（Ｍ１）及び第２ＭＯＳトランジスタ
（Ｍ２）の双方に大きなＩｄｓが流れてしまう。これに
対し、図５に示される如く、上記切り換えシーケンサ２
を利用する場合（３）の如く、オン状態のトランジスタ
（Ｖｄｓ＝０Ｖのトランジスタ）を先にオフ状態とし、
その後で、Ｖｄｓに高電圧がかかっているＭＯＳトラン
ジスタをオン動作させることにより、Ｖｄｓに高電圧が
かかっている当該ＭＯＳトランジスタがオン動作すると
きＶｄｓがブレークダウン最小電圧（BVds_min）を超え
ても貫通電流経路が既に断たれているので、ワード線ド
ライバ１にはブレークダウンを生じない。
用を図４及び図５を参照しながら説明する。図４の左側
に記載の回路は入力ｉｎが共通接続されたＣＭＯＳイン
バータ型の従来のワード線ドライバである。図５の理想
状態（１）の如くブレークダウン最小電圧（BVds_min）
が無限大もしくは１２Ｖ以上の場合には、図４の従来の
ワード線ドライバであっても、ＭＯＳトランジスタＭ
１，Ｍ２の何れにも、Ｉｄｓ・Ｖｄｓ特性で示されるよ
うにブレークダウンを生じない。しかしながら、図５の
ブレークダウン最小電圧（BVds_min）が有限の場合
（２）の如く、ブレークダウン最小電圧（BVds_min）が
１２Ｖ以下の場合は、図４の従来のワード線ドライバで
は、第２ＭＯＳトランジスタ（Ｍ２）のＶｄｓはドレイ
ン・ソース間電流（Ｉｄｓ）の増大と共に低下する。一
方、第１ＭＯＳトランジスタ（Ｍ１）はＶｄｓの増大に
伴ってＩｄｓが増大する。第１ＭＯＳトランジスタ（Ｍ
１）のＶｄｓがブレークダウン最小電圧（BVds_min）を
超えるとそのドレイン・ソース間にブレークダウンを生
ずる。このとき、第１ＭＯＳトランジスタ（Ｍ１）と第
２ＭＯＳトランジスタ（Ｍ２）は同じタイミングで過渡
応答しようとしているから、第１ＭＯＳトランジスタ
（Ｍ１）がブレークダウンすることによって、第１ＭＯ
Ｓトランジスタ（Ｍ１）及び第２ＭＯＳトランジスタ
（Ｍ２）の双方に大きなＩｄｓが流れてしまう。これに
対し、図５に示される如く、上記切り換えシーケンサ２
を利用する場合（３）の如く、オン状態のトランジスタ
（Ｖｄｓ＝０Ｖのトランジスタ）を先にオフ状態とし、
その後で、Ｖｄｓに高電圧がかかっているＭＯＳトラン
ジスタをオン動作させることにより、Ｖｄｓに高電圧が
かかっている当該ＭＯＳトランジスタがオン動作すると
きＶｄｓがブレークダウン最小電圧（BVds_min）を超え
ても貫通電流経路が既に断たれているので、ワード線ド
ライバ１にはブレークダウンを生じない。
【００２９】したがって、ブレークダウン最小電圧（BV
ds_min）以上の電源電圧ｖｃｃｘ、ｖｓｓｘが供給され
た状態でもワード線ドライバ１の出力を切り換えること
ができる。
ds_min）以上の電源電圧ｖｃｃｘ、ｖｓｓｘが供給され
た状態でもワード線ドライバ１の出力を切り換えること
ができる。
【００３０】図４の従来のワード線ドライバを用いる場
合には図６に例示されるようにワード線選択信号ＷＬＳ
のレベルをレベルシフタ３で正及び負方向にレベルシフ
トしてワード線ドライバに供給する。レベルシフタ６は
例えば図７に例示される回路構成が採用され、前段回路
で正方向昇圧が行われ、後段回路で負方向昇圧が行われ
れる。図６の従来回路構成では前述の如く、ワード線ド
ライバの高電圧電源ｖｃｃｘ，ｖｓｓｘをそのままの状
態にして出力状態の切り換えを行うとブレークダウンの
虞がある。そのため、図８に例示されるように、書き込
み選択ワード線を切り換えるとき、図示を省略するチャ
ージポンプ回路などによる高電圧電源ｖｃｃｘ，ｖｓｓ
ｘを放電させ、電源ｖｃｃｘ，ｖｓｓｘが低下した後で
ワード線を切り換え、切り換え後に高電圧電源ｖｃｃ
ｘ，ｖｓｓｘの昇圧動作を再開する。したがって、書き
込みワード線を切り換える度に、放電動作、ワード線切
り換え動作、及び昇圧動作を行わなければならず、その
分だけ書き込み動作サイクルが長くなる。これに対し、
図１で説明した本発明の場合には高電圧電源ｖｃｃｘ，
ｖｓｓｘが印加されたままの状態でワード線を切り換え
ることができるから、図９に例示されるように書き込み
ワード線切り換えには切り換え動作を行えばよく、書き
込み動作サイクルが１割程度短縮され、書き込み動作の
高速化を実現することが可能になる。
合には図６に例示されるようにワード線選択信号ＷＬＳ
のレベルをレベルシフタ３で正及び負方向にレベルシフ
トしてワード線ドライバに供給する。レベルシフタ６は
例えば図７に例示される回路構成が採用され、前段回路
で正方向昇圧が行われ、後段回路で負方向昇圧が行われ
れる。図６の従来回路構成では前述の如く、ワード線ド
ライバの高電圧電源ｖｃｃｘ，ｖｓｓｘをそのままの状
態にして出力状態の切り換えを行うとブレークダウンの
虞がある。そのため、図８に例示されるように、書き込
み選択ワード線を切り換えるとき、図示を省略するチャ
ージポンプ回路などによる高電圧電源ｖｃｃｘ，ｖｓｓ
ｘを放電させ、電源ｖｃｃｘ，ｖｓｓｘが低下した後で
ワード線を切り換え、切り換え後に高電圧電源ｖｃｃ
ｘ，ｖｓｓｘの昇圧動作を再開する。したがって、書き
込みワード線を切り換える度に、放電動作、ワード線切
り換え動作、及び昇圧動作を行わなければならず、その
分だけ書き込み動作サイクルが長くなる。これに対し、
図１で説明した本発明の場合には高電圧電源ｖｃｃｘ，
ｖｓｓｘが印加されたままの状態でワード線を切り換え
ることができるから、図９に例示されるように書き込み
ワード線切り換えには切り換え動作を行えばよく、書き
込み動作サイクルが１割程度短縮され、書き込み動作の
高速化を実現することが可能になる。
【００３１】《切り換えシーケンサ》図１０には切り換
えシーケンサの具体例が示される。前記切り換えシーケ
ンサ２は、前記ワード線選択信号ＷＬＳを入力して第１
タイミング信号Ｓ１及び第２タイミング信号Ｓ２を出力
するシーケンサ部５と、前記第１タイミング信号Ｓ１を
入力して前記第１ＭＯＳトランジスタＭ１の第１スイッ
チ信号ＳＳ１を出力する第１電圧変換部６と、前記第２
タイミング信号Ｓ２を入力して前記第２ＭＯＳトランジ
スタＭ２の第２スイッチ信号ＳＳ２を出力する第２電圧
変換部７とから構成される。
えシーケンサの具体例が示される。前記切り換えシーケ
ンサ２は、前記ワード線選択信号ＷＬＳを入力して第１
タイミング信号Ｓ１及び第２タイミング信号Ｓ２を出力
するシーケンサ部５と、前記第１タイミング信号Ｓ１を
入力して前記第１ＭＯＳトランジスタＭ１の第１スイッ
チ信号ＳＳ１を出力する第１電圧変換部６と、前記第２
タイミング信号Ｓ２を入力して前記第２ＭＯＳトランジ
スタＭ２の第２スイッチ信号ＳＳ２を出力する第２電圧
変換部７とから構成される。
【００３２】前記第１スイッチ信号ＳＳ１は、前記第１
ＭＯＳトランジスタＭ１のソース電圧ｖｃｃｘに対して
低電位側に第１の電位差例えば電圧ｖｄｄの範囲で変化
する信号とされ、前記電圧ｖｄｄは切り換えシーケンサ
２におけるｐチャンネル型ＭＯＳトランジスタのドレイ
ン・ソース間最小ブレークダウン電圧よりも小さい電圧
とされる。要するに、第１スイッチ信号ＳＳ１は、ｖｃ
ｃｘ−ｖｄｄとｖｃｃｘとの間で電圧変化される。ま
た、前記第２スイッチ信号ＳＳ２は、前記第２ＭＯＳト
ランジスタＭ２のソース電圧ｖｓｓｘに対して高電位側
に第２の電位差例えば電圧Ｖｄｄの範囲で変化する信号
とされ、前記電圧Ｖｄｄは切り換えシーケンサにおける
ｎチャンネル型ＭＯＳトランジスタのドレイン・ソース
間最小ブレークダウン電圧よりも小さい電圧とされる。
即ち、第２スイッチ信号ＳＳ２は、ｖｓｓｘとｖｓｓｘ
＋ｖｄｄとの間で電圧変化される。これにより、第１電
圧変換部６及び第２電圧変換部７を構成するＭＯＳトラ
ンジスタのドレイン・ソース間でもブレークダウンを生
じない。更に、ワード線ドライバ１のＭＯＳトランジス
タＭ１，Ｍ２に印加されるゲート電圧の電位差が小さい
から、当該ＭＯＳトランジスタＭ１，Ｍ２の寿命も長く
なる。
ＭＯＳトランジスタＭ１のソース電圧ｖｃｃｘに対して
低電位側に第１の電位差例えば電圧ｖｄｄの範囲で変化
する信号とされ、前記電圧ｖｄｄは切り換えシーケンサ
２におけるｐチャンネル型ＭＯＳトランジスタのドレイ
ン・ソース間最小ブレークダウン電圧よりも小さい電圧
とされる。要するに、第１スイッチ信号ＳＳ１は、ｖｃ
ｃｘ−ｖｄｄとｖｃｃｘとの間で電圧変化される。ま
た、前記第２スイッチ信号ＳＳ２は、前記第２ＭＯＳト
ランジスタＭ２のソース電圧ｖｓｓｘに対して高電位側
に第２の電位差例えば電圧Ｖｄｄの範囲で変化する信号
とされ、前記電圧Ｖｄｄは切り換えシーケンサにおける
ｎチャンネル型ＭＯＳトランジスタのドレイン・ソース
間最小ブレークダウン電圧よりも小さい電圧とされる。
即ち、第２スイッチ信号ＳＳ２は、ｖｓｓｘとｖｓｓｘ
＋ｖｄｄとの間で電圧変化される。これにより、第１電
圧変換部６及び第２電圧変換部７を構成するＭＯＳトラ
ンジスタのドレイン・ソース間でもブレークダウンを生
じない。更に、ワード線ドライバ１のＭＯＳトランジス
タＭ１，Ｍ２に印加されるゲート電圧の電位差が小さい
から、当該ＭＯＳトランジスタＭ１，Ｍ２の寿命も長く
なる。
【００３３】図１１には前記シーケンサ部５の一例が示
される。シーケンサ部５は、ワード線選択信号ＷＬＳと
遅延回路１０による当該信号ＷＬＳの遅延信号ＤＳに対
して、ナンドゲート１１による負論理積信号が第１タイ
ミング信号Ｓ１とされ、ノアゲート１２による負論理和
信号が第２タイミング信号Ｓ２とされる。
される。シーケンサ部５は、ワード線選択信号ＷＬＳと
遅延回路１０による当該信号ＷＬＳの遅延信号ＤＳに対
して、ナンドゲート１１による負論理積信号が第１タイ
ミング信号Ｓ１とされ、ノアゲート１２による負論理和
信号が第２タイミング信号Ｓ２とされる。
【００３４】図１２には図１１のシーケンサ部５で生成
されるタイミング信号Ｓ１，Ｓ２の信号波形が例示され
る。タイミング信号Ｓ１，Ｓ２がハイレベルからローレ
ベルにされるとき、信号Ｓ２の変化が先行され、オン状
態の第２トランジスタＭ２を先にオフ動作させるタイミ
ングを生成し、また、タイミング信号Ｓ１，Ｓ２がロー
レベルからハイレベルにされるとき信号Ｓ１の変化が先
行され、オン状態の第１トランジスタＭ１を先にオフ動
作させるタイミングを生成する。
されるタイミング信号Ｓ１，Ｓ２の信号波形が例示され
る。タイミング信号Ｓ１，Ｓ２がハイレベルからローレ
ベルにされるとき、信号Ｓ２の変化が先行され、オン状
態の第２トランジスタＭ２を先にオフ動作させるタイミ
ングを生成し、また、タイミング信号Ｓ１，Ｓ２がロー
レベルからハイレベルにされるとき信号Ｓ１の変化が先
行され、オン状態の第１トランジスタＭ１を先にオフ動
作させるタイミングを生成する。
【００３５】図１３には前記第１電圧変換部６の一例が
示される。前記第１電圧変換部６は、前記第１ＭＯＳト
ランジスタのソース電圧ｖｃｃｘとそれよりも前記電圧
ｖｄｄ分低い電圧ｖｃｃｘ−ｖｄｄとを動作電源とする
複数のインバータ回路ＩＶ１，ＩＶ２を逆並列接続した
スタティックラッチ回路ＳＬＴ１を有する。前記スタテ
ィックラッチ回路ＳＬＴ１の一方の入出力ノードに一方
の容量電極が結合された第１カップリング容量ＣＣ１
と、前記スタティックラッチ回路の他方の入出力ノード
に一方の容量電極が結合され第２カップリング容量ＣＣ
２とを備える。前記第１カップリング容量ＣＣ１の他方
の容量電極と前記第２カップリング容量ＣＣ２の他方の
容量電極との間には、接地電圧ｖｓｓと電源電圧ｖｄｄ
とを動作電源とするインバータＩＶ３が接続され、前記
インバータＩＶ３の入力に出力が結合され且つ入力に前
記タイミング信号Ｓ１が供給され前記接地電圧ｖｓｓと
電源電圧ｖｄｄとを動作電源とするインバータＩＶ４が
配置されている。
示される。前記第１電圧変換部６は、前記第１ＭＯＳト
ランジスタのソース電圧ｖｃｃｘとそれよりも前記電圧
ｖｄｄ分低い電圧ｖｃｃｘ−ｖｄｄとを動作電源とする
複数のインバータ回路ＩＶ１，ＩＶ２を逆並列接続した
スタティックラッチ回路ＳＬＴ１を有する。前記スタテ
ィックラッチ回路ＳＬＴ１の一方の入出力ノードに一方
の容量電極が結合された第１カップリング容量ＣＣ１
と、前記スタティックラッチ回路の他方の入出力ノード
に一方の容量電極が結合され第２カップリング容量ＣＣ
２とを備える。前記第１カップリング容量ＣＣ１の他方
の容量電極と前記第２カップリング容量ＣＣ２の他方の
容量電極との間には、接地電圧ｖｓｓと電源電圧ｖｄｄ
とを動作電源とするインバータＩＶ３が接続され、前記
インバータＩＶ３の入力に出力が結合され且つ入力に前
記タイミング信号Ｓ１が供給され前記接地電圧ｖｓｓと
電源電圧ｖｄｄとを動作電源とするインバータＩＶ４が
配置されている。
【００３６】この第１電圧変換部６によれば、前記イン
バータＩＮ４に入力される第１タイミング信号Ｓ１のレ
ベルが前記接地電圧ｖｓｓと電源電圧ｖｄｄとの間で変
化されると、その変化分がカップリング容量ＣＣ１，Ｃ
Ｃ２を介してスタティックラッチ回路の一対の入出力ノ
ードに与えられる。これによって、ｖｄｄ又はｖｓｓの
タイミング信号Ｓ１のレベルが、ｖｃｃｘ又はｖｃｃｘ
−ｖｄｄのレベルに変換されてスイッチ信号ＳＳ１に反
映される。
バータＩＮ４に入力される第１タイミング信号Ｓ１のレ
ベルが前記接地電圧ｖｓｓと電源電圧ｖｄｄとの間で変
化されると、その変化分がカップリング容量ＣＣ１，Ｃ
Ｃ２を介してスタティックラッチ回路の一対の入出力ノ
ードに与えられる。これによって、ｖｄｄ又はｖｓｓの
タイミング信号Ｓ１のレベルが、ｖｃｃｘ又はｖｃｃｘ
−ｖｄｄのレベルに変換されてスイッチ信号ＳＳ１に反
映される。
【００３７】したがって、高電圧電源ｖｃｃｘ、ｖｃｃ
ｘ−ｖｄｄが印加されるインバータＩＮ１，ＩＶ２を構
成するＭＯＳトランジスタのドレイン・ソース間でブレ
ークダウンを生じさせない回路構成を比較的簡単な回路
構成によってに実現することができる。図７の２段構成
レベルシフタに比べてチップ占有面積が小さくなる。
ｘ−ｖｄｄが印加されるインバータＩＮ１，ＩＶ２を構
成するＭＯＳトランジスタのドレイン・ソース間でブレ
ークダウンを生じさせない回路構成を比較的簡単な回路
構成によってに実現することができる。図７の２段構成
レベルシフタに比べてチップ占有面積が小さくなる。
【００３８】図１４には前記第２電圧変換部７の一例が
示される。前記第２電圧変換部７は、前記第２ＭＯＳト
ランジスタのソース電圧ｖｓｓｘとそれよりも前記電圧
ｖｄｄ分高い電圧ｖｓｓｘ＋ｖｄｄとを動作電源とする
複数のインバータ回路ＩＶ５，ＩＶ６を逆並列接続した
スタティックラッチ回路ＳＬＴ２を有する。前記スタテ
ィックラッチ回路ＳＬＴ２の一方の入出力ノードに一方
の容量電極が結合された第３カップリング容量ＣＣ３
と、前記スタティックラッチ回路の他方の入出力ノード
に一方の容量電極が結合され第４カップリング容量ＣＣ
４とを備える。前記第３カップリング容量ＣＣ３の他方
の容量電極と前記第４カップリング容量ＣＣ４の他方の
容量電極との間には、接地電圧ｖｓｓと電源電圧ｖｄｄ
とを動作電源とするインバータＩＶ７が接続され、前記
インバータＩＶ７の入力に出力が結合され且つ入力に前
記タイミング信号Ｓ２が供給され前記接地電圧ｖｓｓと
電源電圧ｖｄｄとを動作電源とするインバータＩＶ８が
配置されている。
示される。前記第２電圧変換部７は、前記第２ＭＯＳト
ランジスタのソース電圧ｖｓｓｘとそれよりも前記電圧
ｖｄｄ分高い電圧ｖｓｓｘ＋ｖｄｄとを動作電源とする
複数のインバータ回路ＩＶ５，ＩＶ６を逆並列接続した
スタティックラッチ回路ＳＬＴ２を有する。前記スタテ
ィックラッチ回路ＳＬＴ２の一方の入出力ノードに一方
の容量電極が結合された第３カップリング容量ＣＣ３
と、前記スタティックラッチ回路の他方の入出力ノード
に一方の容量電極が結合され第４カップリング容量ＣＣ
４とを備える。前記第３カップリング容量ＣＣ３の他方
の容量電極と前記第４カップリング容量ＣＣ４の他方の
容量電極との間には、接地電圧ｖｓｓと電源電圧ｖｄｄ
とを動作電源とするインバータＩＶ７が接続され、前記
インバータＩＶ７の入力に出力が結合され且つ入力に前
記タイミング信号Ｓ２が供給され前記接地電圧ｖｓｓと
電源電圧ｖｄｄとを動作電源とするインバータＩＶ８が
配置されている。
【００３９】この第２電圧変換部７によれば、前記イン
バータＩＶ８に入力される第２タイミング信号Ｓ２のレ
ベルが前記接地電圧ｖｓｓと電源電圧ｖｄｄとの間で変
化されると、その変化分がカップリング容量ＣＣ３，Ｃ
Ｃ４を介してスタティックラッチ回路の一対の入出力ノ
ードに与えられる。これによって、ｖｄｄ又はｖｓｓの
タイミング信号Ｓ２のレベルが、ｖｓｓｘ＋ｖｄｄ又は
ｖｓｓｘのレベルに変換されてスイッチ信号ＳＳ２に反
映される。
バータＩＶ８に入力される第２タイミング信号Ｓ２のレ
ベルが前記接地電圧ｖｓｓと電源電圧ｖｄｄとの間で変
化されると、その変化分がカップリング容量ＣＣ３，Ｃ
Ｃ４を介してスタティックラッチ回路の一対の入出力ノ
ードに与えられる。これによって、ｖｄｄ又はｖｓｓの
タイミング信号Ｓ２のレベルが、ｖｓｓｘ＋ｖｄｄ又は
ｖｓｓｘのレベルに変換されてスイッチ信号ＳＳ２に反
映される。
【００４０】したがって、高電圧電源ｖｓｓｘ、ｖｓｓ
ｘ＋ｖｄｄが印加されるインバータＩＮ５，ＩＶ６を構
成するＭＯＳトランジスタのドレイン・ソース間でブレ
ークダウンを生じさせない回路構成を比較的簡単な回路
構成によってに実現することができる。図７の２段構成
レベルシフタに比べてチップ占有面積が小さくなる。
ｘ＋ｖｄｄが印加されるインバータＩＮ５，ＩＶ６を構
成するＭＯＳトランジスタのドレイン・ソース間でブレ
ークダウンを生じさせない回路構成を比較的簡単な回路
構成によってに実現することができる。図７の２段構成
レベルシフタに比べてチップ占有面積が小さくなる。
【００４１】《高電圧発生回路》図１５には高電圧発生
回路が例示される。高電圧発生回路１５は正電圧チャー
ジポンプ回路１６と負電圧チャージポンプ回路１７を有
する。正電圧チャージポンプ回路１６は図１６に例示さ
れるように、接地電圧ｖｓｓと電源電圧ｖｄｄとを動作
電源とし、昇圧クロックに同期して正電圧昇圧動作を行
って、高電圧ｖｃｃｘ（１０Ｖ）を出力する。負電圧チ
ャージポンプ回路１７は図１７に例示されるように、接
地電圧ｖｓｓと電源電圧ｖｄｄとを動作電源とし、昇圧
クロックに同期して負電圧昇圧動作を行って、高電圧ｖ
ｓｓｘ（−２Ｖ）を出力する。昇圧電圧ｖｃｃｘとｖｓ
ｓｘは抵抗Ｒ１、Ｒ２，Ｒ３から成る抵抗分圧回路で分
圧され、ｖｃｃｘ（１０Ｖ）、ｖｃｃｘ−ｖｄｄ（７
Ｖ）、ｖｓｓｘ＋ｖｄｄ（１Ｖ），ｖｓｓｘ（−２Ｖ）
を出力する。Ｃ１、Ｃ２，Ｃ３，Ｃ４は昇圧電圧の平滑
容量（安定化容量）である。
回路が例示される。高電圧発生回路１５は正電圧チャー
ジポンプ回路１６と負電圧チャージポンプ回路１７を有
する。正電圧チャージポンプ回路１６は図１６に例示さ
れるように、接地電圧ｖｓｓと電源電圧ｖｄｄとを動作
電源とし、昇圧クロックに同期して正電圧昇圧動作を行
って、高電圧ｖｃｃｘ（１０Ｖ）を出力する。負電圧チ
ャージポンプ回路１７は図１７に例示されるように、接
地電圧ｖｓｓと電源電圧ｖｄｄとを動作電源とし、昇圧
クロックに同期して負電圧昇圧動作を行って、高電圧ｖ
ｓｓｘ（−２Ｖ）を出力する。昇圧電圧ｖｃｃｘとｖｓ
ｓｘは抵抗Ｒ１、Ｒ２，Ｒ３から成る抵抗分圧回路で分
圧され、ｖｃｃｘ（１０Ｖ）、ｖｃｃｘ−ｖｄｄ（７
Ｖ）、ｖｓｓｘ＋ｖｄｄ（１Ｖ），ｖｓｓｘ（−２Ｖ）
を出力する。Ｃ１、Ｃ２，Ｃ３，Ｃ４は昇圧電圧の平滑
容量（安定化容量）である。
【００４２】電源切り換えスイッチ１８は図１８に例示
されるようにチャージポンプ回路１６，１７による昇圧
動作停止時に出力を接地電位ｖｓｓに強制する。電源切
り換えスイッチ１９は図１９に例示されるようにチャー
ジポンプ回路１６，１７による昇圧動作停止時に出力を
電源電圧ｖｄｄに強制する。これにより、チャージポン
プ回路１６，１７による昇圧動作停止時に電圧変換部
６，７の出力電圧が不安定化するのを抑制する。
されるようにチャージポンプ回路１６，１７による昇圧
動作停止時に出力を接地電位ｖｓｓに強制する。電源切
り換えスイッチ１９は図１９に例示されるようにチャー
ジポンプ回路１６，１７による昇圧動作停止時に出力を
電源電圧ｖｄｄに強制する。これにより、チャージポン
プ回路１６，１７による昇圧動作停止時に電圧変換部
６，７の出力電圧が不安定化するのを抑制する。
【００４３】《ビット線切り換え》図２０には本発明に
係る半導体集積回路における高電圧出力ドライバとして
のビット線ドライバ１ｂと出力切り換え回路としての切
り換えシーケンサ２ｂが例示される。ビット線ドライバ
１ｂは、回路の接地電圧ｖｓｓと高電圧発生回路で発生
された正の高電圧ｖｃｃｂ（６Ｖ）を動作電源とし、ｐ
チャンネル型第１ＭＯＳトランジスタＭ１ｂとｎチャン
ネル型第２ＭＯＳトランジスタＭ２ｂとの直列回路で構
成され、その直列結合点が出力端子としてビット線ＢＬ
の接続される。第１ＭＯＳトランジスタＭ１ｂのゲート
電極には第１スイッチ信号ＳＳ１ｂが供給され、第２Ｍ
ＯＳトランジスタＭ２ｂのゲート電極には第２スイッチ
信号ＳＳ２ｂが供給される。
係る半導体集積回路における高電圧出力ドライバとして
のビット線ドライバ１ｂと出力切り換え回路としての切
り換えシーケンサ２ｂが例示される。ビット線ドライバ
１ｂは、回路の接地電圧ｖｓｓと高電圧発生回路で発生
された正の高電圧ｖｃｃｂ（６Ｖ）を動作電源とし、ｐ
チャンネル型第１ＭＯＳトランジスタＭ１ｂとｎチャン
ネル型第２ＭＯＳトランジスタＭ２ｂとの直列回路で構
成され、その直列結合点が出力端子としてビット線ＢＬ
の接続される。第１ＭＯＳトランジスタＭ１ｂのゲート
電極には第１スイッチ信号ＳＳ１ｂが供給され、第２Ｍ
ＯＳトランジスタＭ２ｂのゲート電極には第２スイッチ
信号ＳＳ２ｂが供給される。
【００４４】前記切り換えシーケンサ２ｂは、回路の接
地電圧ｖｓｓ、電源電圧ｖｄｄ、高電圧発生回路で発生
された正の高電圧ｖｃｃｂ（６Ｖ）及び中間電圧ｖｃｃ
ｂ−ｖｄｄを動作電源とする。前記切り換えシーケンサ
２ｂは、電源電圧Ｖｄｄ（３Ｖ）と回路の接地電圧Ｖｓ
ｓ（０Ｖ）との間で信号変化される切り換え指示信号と
してのビット線線選択信号ＢＬＳを入力し、その入力レ
ベルにしたがって前記第1スイッチ信号ＳＳ１ｂ及び第
２スイッチ信号ＳＳ２ｂのレベルを決定する。ビット線
選択信号ＢＬＳは書込みデータの値にしたがってその論
理値が決定される。例えば、メモリセルの書き込み動作
において、書き込み対象メモリセルのドレイン領域に接
続するビット線ＢＬは、ビット線ドライバ１ｂを介して
電圧ｖｃｃｂに駆動される。
地電圧ｖｓｓ、電源電圧ｖｄｄ、高電圧発生回路で発生
された正の高電圧ｖｃｃｂ（６Ｖ）及び中間電圧ｖｃｃ
ｂ−ｖｄｄを動作電源とする。前記切り換えシーケンサ
２ｂは、電源電圧Ｖｄｄ（３Ｖ）と回路の接地電圧Ｖｓ
ｓ（０Ｖ）との間で信号変化される切り換え指示信号と
してのビット線線選択信号ＢＬＳを入力し、その入力レ
ベルにしたがって前記第1スイッチ信号ＳＳ１ｂ及び第
２スイッチ信号ＳＳ２ｂのレベルを決定する。ビット線
選択信号ＢＬＳは書込みデータの値にしたがってその論
理値が決定される。例えば、メモリセルの書き込み動作
において、書き込み対象メモリセルのドレイン領域に接
続するビット線ＢＬは、ビット線ドライバ１ｂを介して
電圧ｖｃｃｂに駆動される。
【００４５】切り換えシーケンサ２ｂは、前記第１ＭＯ
ＳトランジスタＭ１ｂと第２ＭＯＳトランジスタＭ２ｂ
の相補的なスイッチ状態を切り換えるとき、オン状態の
一方のトランジスタを先にオフ状態に遷移させてから、
他方のトランジスタをオン状態に遷移させる。したがっ
て、図１の場合と同様に、ブレークダウン最小電圧（BV
ds_min）以上の電源電圧が供給された状態でビット線ド
ライバ１ｂの出力を切り換えても、ビット線ドライバ１
ｂにはブレークダウンを生じない。
ＳトランジスタＭ１ｂと第２ＭＯＳトランジスタＭ２ｂ
の相補的なスイッチ状態を切り換えるとき、オン状態の
一方のトランジスタを先にオフ状態に遷移させてから、
他方のトランジスタをオン状態に遷移させる。したがっ
て、図１の場合と同様に、ブレークダウン最小電圧（BV
ds_min）以上の電源電圧が供給された状態でビット線ド
ライバ１ｂの出力を切り換えても、ビット線ドライバ１
ｂにはブレークダウンを生じない。
【００４６】《ソース線切り換え》図２１には本発明に
係る半導体集積回路における高電圧出力ドライバとして
のソース線ドライバ１ｓと出力切り換え回路としての切
り換えシーケンサ２ｓが例示される。ソース線ドライバ
１ｓは、回路の接地電圧ｖｓｓと高電圧発生回路で発生
された正の高電圧ｖｃｃｓｗ（１０Ｖ）を動作電源と
し、ｐチャンネル型第１ＭＯＳトランジスタＭ１ｓとｎ
チャンネル型第２ＭＯＳトランジスタＭ２ｓとの直列回
路で構成され、その直列結合点が出力端子としてソース
線ＳＬの接続される。第１ＭＯＳトランジスタＭ１ｓの
ゲート電極には第１スイッチ信号ＳＳ１ｓが供給され、
第２ＭＯＳトランジスタＭ２ｓのゲート電極には第２ス
イッチ信号ＳＳ２ｓが供給される。
係る半導体集積回路における高電圧出力ドライバとして
のソース線ドライバ１ｓと出力切り換え回路としての切
り換えシーケンサ２ｓが例示される。ソース線ドライバ
１ｓは、回路の接地電圧ｖｓｓと高電圧発生回路で発生
された正の高電圧ｖｃｃｓｗ（１０Ｖ）を動作電源と
し、ｐチャンネル型第１ＭＯＳトランジスタＭ１ｓとｎ
チャンネル型第２ＭＯＳトランジスタＭ２ｓとの直列回
路で構成され、その直列結合点が出力端子としてソース
線ＳＬの接続される。第１ＭＯＳトランジスタＭ１ｓの
ゲート電極には第１スイッチ信号ＳＳ１ｓが供給され、
第２ＭＯＳトランジスタＭ２ｓのゲート電極には第２ス
イッチ信号ＳＳ２ｓが供給される。
【００４７】前記切り換えシーケンサ２ｓは、回路の接
地電圧ｖｓｓ、電源電圧ｖｄｄ、高電圧発生回路で発生
された正の高電圧ｖｃｃｓｗ（１０Ｖ）及び中間電圧ｖ
ｃｃｓｗ−ｖｄｄを動作電源とする。前記切り換えシー
ケンサ２ｓは、電源電圧Ｖｄｄ（３Ｖ）と回路の接地電
圧Ｖｓｓ（０Ｖ）との間で信号変化される切り換え指示
信号としてのソース線選択信号ＳＬＳを入力し、その入
力レベルにしたがって前記第１スイッチ信号ＳＳ１ｓ及
び第２スイッチ信号ＳＳ２ｓのレベルを決定する。ソー
ス線線選択信号ＳＬＳは消去エリアの指定データにした
がってその論理値が決定される。例えば、メモリセルの
消去動作において、消去対象メモリセルのソース領域に
接続するソース線ＳＬは、ソース線ドライバ１ｓを介し
て電圧ｖｃｃｓｗ（１０Ｖ）に駆動される。メモリセル
のコントロールゲートに接続するワード線には例えば３
Ｖが印加される。
地電圧ｖｓｓ、電源電圧ｖｄｄ、高電圧発生回路で発生
された正の高電圧ｖｃｃｓｗ（１０Ｖ）及び中間電圧ｖ
ｃｃｓｗ−ｖｄｄを動作電源とする。前記切り換えシー
ケンサ２ｓは、電源電圧Ｖｄｄ（３Ｖ）と回路の接地電
圧Ｖｓｓ（０Ｖ）との間で信号変化される切り換え指示
信号としてのソース線選択信号ＳＬＳを入力し、その入
力レベルにしたがって前記第１スイッチ信号ＳＳ１ｓ及
び第２スイッチ信号ＳＳ２ｓのレベルを決定する。ソー
ス線線選択信号ＳＬＳは消去エリアの指定データにした
がってその論理値が決定される。例えば、メモリセルの
消去動作において、消去対象メモリセルのソース領域に
接続するソース線ＳＬは、ソース線ドライバ１ｓを介し
て電圧ｖｃｃｓｗ（１０Ｖ）に駆動される。メモリセル
のコントロールゲートに接続するワード線には例えば３
Ｖが印加される。
【００４８】切り換えシーケンサ２ｓは、前記第１ＭＯ
ＳトランジスタＭ１ｓと第２ＭＯＳトランジスタＭ２ｓ
の相補的なスイッチ状態を切り換えるとき、オン状態の
一方のトランジスタを先にオフ状態に遷移させてから、
他方のトランジスタをオン状態に遷移させる。したがっ
て、図１の場合と同様に、ブレークダウン最小電圧（BV
ds_min）以上の電源電圧ｖｃｃｓｗが供給された状態で
ソース線ドライバ１ｓの出力を切り換えても、ソース線
ドライバ１ｓにはブレークダウンを生じない。
ＳトランジスタＭ１ｓと第２ＭＯＳトランジスタＭ２ｓ
の相補的なスイッチ状態を切り換えるとき、オン状態の
一方のトランジスタを先にオフ状態に遷移させてから、
他方のトランジスタをオン状態に遷移させる。したがっ
て、図１の場合と同様に、ブレークダウン最小電圧（BV
ds_min）以上の電源電圧ｖｃｃｓｗが供給された状態で
ソース線ドライバ１ｓの出力を切り換えても、ソース線
ドライバ１ｓにはブレークダウンを生じない。
【００４９】尚、図２１の回路構成は不揮発性メモリセ
ルが形成される半導体領域としてのウェル領域のウェル
電位線のレベルを駆動する為のウェル電位線ドライバ及
びそのための切り換えシーケンサとしても流用可能であ
る。メモリセルの全面一括消去動作においてソース線と
共に、或はソース線の代わりに、ウェル電位線に電圧ｖ
ｃｃｓｗを供給して消去を行う。
ルが形成される半導体領域としてのウェル領域のウェル
電位線のレベルを駆動する為のウェル電位線ドライバ及
びそのための切り換えシーケンサとしても流用可能であ
る。メモリセルの全面一括消去動作においてソース線と
共に、或はソース線の代わりに、ウェル電位線に電圧ｖ
ｃｃｓｗを供給して消去を行う。
【００５０】《ベリファイ動作の考慮》図２２には書き
込み後のベリファイ動作を考慮したワード線ドライバと
切り換えシーケンサが例示される。図１との相違点は、
前記第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジ
スタＭ２との直列接続点に接続されたワード線ＷＬにベ
リファイ用ワード線電圧ｖｃｃｖ（５Ｖ）を供給可能な
ｐチャンネル型の第３ＭＯＳトランジスタＭ３を設けて
ワード線ドライバ１ｖを構成する。第３ＭＯＳトランジ
スタＭ３は第３スイッチ信号ＳＳ３によりスイッチ制御
される。第３ＭＯＳトランジスタＭ３の基板には前記高
電圧ｖｃｃｘ（１０Ｖ）が印加される。
込み後のベリファイ動作を考慮したワード線ドライバと
切り換えシーケンサが例示される。図１との相違点は、
前記第１ＭＯＳトランジスタＭ１と第２ＭＯＳトランジ
スタＭ２との直列接続点に接続されたワード線ＷＬにベ
リファイ用ワード線電圧ｖｃｃｖ（５Ｖ）を供給可能な
ｐチャンネル型の第３ＭＯＳトランジスタＭ３を設けて
ワード線ドライバ１ｖを構成する。第３ＭＯＳトランジ
スタＭ３は第３スイッチ信号ＳＳ３によりスイッチ制御
される。第３ＭＯＳトランジスタＭ３の基板には前記高
電圧ｖｃｃｘ（１０Ｖ）が印加される。
【００５１】切り換えシーケンサ２ｖは、ｖｃｃｘ（１
０Ｖ）、ｖｓｓｘ＋ｖｄｄ（１Ｖ）、ｖｃｃｘ−ｖｄｄ
（７Ｖ）、ｖｃｃｖ−ｖｔｈ、ｖｓｓｘ（−２Ｖ）を動
作電源とし、スイッチ制御信号ＳＳ１，ＳＳ２，ＳＳ３
を出力する。ｖｔｈはＭＯＳトランジスタＭ３の閾値電
圧の絶対値を意味する。切り換えシーケンサ２ｖは、ベ
リファイ信号ＶＦＳ及びディスチャージ信号ＤＣＳによ
るベリファイ動作の指示に応答して前記ワード線ＷＬに
接続された前記高電圧出力ドライバ１ｖの第１ＭＯＳト
ランジスタＭ１及び第２ＭＯＳトランジスタＭ２をカッ
トオフし、且つ、前記第３ＭＯＳトランジスタＭ３から
対応するワード線ＷＬにベリファイ用ワード線電圧ｖｃ
ｃｖ（５Ｖ）を供給する。これによれば、ワード線ＷＬ
にベリファイ電圧ｖｃｃｖを供給する場合にも、高電圧
出力ドライバ１ｖへの高電圧動作電源ｖｃｃｘ（１０
Ｖ）の印加・停止若しくはチャージポンプのような高電
圧発生回路による昇圧動作を停止させなくてもよい。ベ
リファイ動作不要な書き込み消去方式を採用している場
合には図１に例示されるように前記第３ＭＯＳトランジ
スタＭ３は不要である。
０Ｖ）、ｖｓｓｘ＋ｖｄｄ（１Ｖ）、ｖｃｃｘ−ｖｄｄ
（７Ｖ）、ｖｃｃｖ−ｖｔｈ、ｖｓｓｘ（−２Ｖ）を動
作電源とし、スイッチ制御信号ＳＳ１，ＳＳ２，ＳＳ３
を出力する。ｖｔｈはＭＯＳトランジスタＭ３の閾値電
圧の絶対値を意味する。切り換えシーケンサ２ｖは、ベ
リファイ信号ＶＦＳ及びディスチャージ信号ＤＣＳによ
るベリファイ動作の指示に応答して前記ワード線ＷＬに
接続された前記高電圧出力ドライバ１ｖの第１ＭＯＳト
ランジスタＭ１及び第２ＭＯＳトランジスタＭ２をカッ
トオフし、且つ、前記第３ＭＯＳトランジスタＭ３から
対応するワード線ＷＬにベリファイ用ワード線電圧ｖｃ
ｃｖ（５Ｖ）を供給する。これによれば、ワード線ＷＬ
にベリファイ電圧ｖｃｃｖを供給する場合にも、高電圧
出力ドライバ１ｖへの高電圧動作電源ｖｃｃｘ（１０
Ｖ）の印加・停止若しくはチャージポンプのような高電
圧発生回路による昇圧動作を停止させなくてもよい。ベ
リファイ動作不要な書き込み消去方式を採用している場
合には図１に例示されるように前記第３ＭＯＳトランジ
スタＭ３は不要である。
【００５２】図２３には切り換えシーケンサ２ｖの具体
例が示される。前記切り換えシーケンサ２ｖは、前記ワ
ード線選択信号ＷＬＳ、ベリファイ信号ＶＦＳ及びディ
スチャージ信号ＤＣＳを入力して第１タイミング信号Ｓ
１、第２タイミング信号Ｓ２及び第３タイミング信号Ｓ
３を出力するシーケンサ部５ｖと、前記第１電圧変換部
６及び前記第２電圧変換部７の他に、前記第３タイミン
グ信号Ｓ３を入力して前記第３ＭＯＳトランジスタＭ３
の第３スイッチ信号ＳＳ３を出力する第３電圧変換部８
を備える。前記第３スイッチ信号ＳＳ３は、前記第１Ｍ
ＯＳトランジスタＭ１のソース電圧ｖｃｃｘに対して低
電位側にｖｃｃｘ−ｖｃｃｖ＋ｖｔｈの範囲で変化する
信号とされる。第３電圧変換部８は図１３と同様の回路
構成を有し、動作電源としてｖｃｃｘ−ｖｄｄの代わり
にｖｃｃｖ−ｖｔｈが用いられている。
例が示される。前記切り換えシーケンサ２ｖは、前記ワ
ード線選択信号ＷＬＳ、ベリファイ信号ＶＦＳ及びディ
スチャージ信号ＤＣＳを入力して第１タイミング信号Ｓ
１、第２タイミング信号Ｓ２及び第３タイミング信号Ｓ
３を出力するシーケンサ部５ｖと、前記第１電圧変換部
６及び前記第２電圧変換部７の他に、前記第３タイミン
グ信号Ｓ３を入力して前記第３ＭＯＳトランジスタＭ３
の第３スイッチ信号ＳＳ３を出力する第３電圧変換部８
を備える。前記第３スイッチ信号ＳＳ３は、前記第１Ｍ
ＯＳトランジスタＭ１のソース電圧ｖｃｃｘに対して低
電位側にｖｃｃｘ−ｖｃｃｖ＋ｖｔｈの範囲で変化する
信号とされる。第３電圧変換部８は図１３と同様の回路
構成を有し、動作電源としてｖｃｃｘ−ｖｄｄの代わり
にｖｃｃｖ−ｖｔｈが用いられている。
【００５３】図２４には前記シーケンサ部５ｖの一例が
示される。２０、２１、２２は２入力ナンドゲート、２
３は３入力ノアゲートである。
示される。２０、２１、２２は２入力ナンドゲート、２
３は３入力ノアゲートである。
【００５４】図２５には図２４のシーケンサ部５ｖで生
成されるタイミング信号Ｓ１，Ｓ２，Ｓ３の信号波形が
例示される。タイミング信号Ｓ１，Ｓ２がハイレベルか
らローレベルにされるとき信号Ｓ２の変化が先行され、
オン状態の第２トランジスタＭ２を先にオフ動作させる
タイミングを生成し、また、タイミング信号Ｓ１，Ｓ２
がローレベルからハイレベルにされるとき信号Ｓ１の変
化が先行され、オン状態の第１トランジスタＭ１を先に
オフ動作させるタイミングを生成する。ベリファイを行
うときはワード線ＷＬは一旦ｖｓｓｘに一旦ディスチャ
ージされてから、ｖｃｃｖ（５Ｖ）で駆動される。同図
より明らかなように、電圧ｖｃｃｘ（１０Ｖ）、ｖｃｃ
ｖ（５Ｖ）は途中でレベル変更されることを要しない。
成されるタイミング信号Ｓ１，Ｓ２，Ｓ３の信号波形が
例示される。タイミング信号Ｓ１，Ｓ２がハイレベルか
らローレベルにされるとき信号Ｓ２の変化が先行され、
オン状態の第２トランジスタＭ２を先にオフ動作させる
タイミングを生成し、また、タイミング信号Ｓ１，Ｓ２
がローレベルからハイレベルにされるとき信号Ｓ１の変
化が先行され、オン状態の第１トランジスタＭ１を先に
オフ動作させるタイミングを生成する。ベリファイを行
うときはワード線ＷＬは一旦ｖｓｓｘに一旦ディスチャ
ージされてから、ｖｃｃｖ（５Ｖ）で駆動される。同図
より明らかなように、電圧ｖｃｃｘ（１０Ｖ）、ｖｃｃ
ｖ（５Ｖ）は途中でレベル変更されることを要しない。
【００５５】図２６には図２５の比較例として、図６に
代表されるような入力を共通化したＣＭＯＳインバータ
形態のワード線ドライバを用いてベリファイ時にワード
線をベリファイ用電圧（５Ｖ）に駆動する場合の高電圧
電源ｖｃｃｘの状態が例示される。書き込み動作に必要
なワード線電圧は１０Ｖ、ベリファイ動作に必要なワー
ド線電圧は５Ｖであり、そのようなワード線電圧を得る
のに、ワード線ドライバの高電圧電源ｖｃｃｘも変化さ
れる。そのような変化に際して、前述のブレークダウン
を生じないように、ワード線切り換え時に高電圧電源ｖ
ｃｃｘは一旦３Ｖに降圧され、その後の充電動作に時間
を要している。
代表されるような入力を共通化したＣＭＯＳインバータ
形態のワード線ドライバを用いてベリファイ時にワード
線をベリファイ用電圧（５Ｖ）に駆動する場合の高電圧
電源ｖｃｃｘの状態が例示される。書き込み動作に必要
なワード線電圧は１０Ｖ、ベリファイ動作に必要なワー
ド線電圧は５Ｖであり、そのようなワード線電圧を得る
のに、ワード線ドライバの高電圧電源ｖｃｃｘも変化さ
れる。そのような変化に際して、前述のブレークダウン
を生じないように、ワード線切り換え時に高電圧電源ｖ
ｃｃｘは一旦３Ｖに降圧され、その後の充電動作に時間
を要している。
【００５６】図２７には前記シーケンサ部５ｖの別の例
が示される。２４は３入力ナンドゲート、２５は２入力
ノアゲートである。ディスチャージ信号ＤＣＳの代わり
に降圧オフ信号ＯＦＳが供給される。
が示される。２４は３入力ナンドゲート、２５は２入力
ノアゲートである。ディスチャージ信号ＤＣＳの代わり
に降圧オフ信号ＯＦＳが供給される。
【００５７】図２８には図２７のシーケンサ部５ｖで生
成されるタイミング信号Ｓ１，Ｓ２，Ｓ３の信号波形が
例示される。図２５の信号波形との相違点は図２５の時
刻ｔｉ〜ｔｊで規定されるディスチャージ動作を省くよ
うにしたことである。この場合においても、タイミング
信号Ｓ１，Ｓ２がハイレベルからローレベルにされると
き信号Ｓ２の変化が先行され、オン状態の第２トランジ
スタＭ２を先にオフ動作させるタイミングを生成し、ま
た、タイミング信号Ｓ１，Ｓ２がローレベルからハイレ
ベルにされるとき信号Ｓ１の変化が先行され、オン状態
の第１トランジスタＭ１を先にオフ動作させるタイミン
グを生成する。ベリファイを行うときはワード線ＷＬは
ｖｓｓｘへディスチャージされることなくｖｃｃｖ（５
Ｖ）に駆動される。同図より明らかなように、高電圧電
源ｖｃｃｘ（１０Ｖ）、ｖｃｃｖ（５Ｖ）は動作途中で
降圧・昇圧を繰返すことを要しない。
成されるタイミング信号Ｓ１，Ｓ２，Ｓ３の信号波形が
例示される。図２５の信号波形との相違点は図２５の時
刻ｔｉ〜ｔｊで規定されるディスチャージ動作を省くよ
うにしたことである。この場合においても、タイミング
信号Ｓ１，Ｓ２がハイレベルからローレベルにされると
き信号Ｓ２の変化が先行され、オン状態の第２トランジ
スタＭ２を先にオフ動作させるタイミングを生成し、ま
た、タイミング信号Ｓ１，Ｓ２がローレベルからハイレ
ベルにされるとき信号Ｓ１の変化が先行され、オン状態
の第１トランジスタＭ１を先にオフ動作させるタイミン
グを生成する。ベリファイを行うときはワード線ＷＬは
ｖｓｓｘへディスチャージされることなくｖｃｃｖ（５
Ｖ）に駆動される。同図より明らかなように、高電圧電
源ｖｃｃｘ（１０Ｖ）、ｖｃｃｖ（５Ｖ）は動作途中で
降圧・昇圧を繰返すことを要しない。
【００５８】図２９にはベリファイ動作を要しないとき
の書き込み動作フローチャートが例示される。図３０に
はベリファイ動作を必要とする書き込み動作フローチャ
ートが例示される。図２９及び図３０のフローチャート
において、書き込みワード線に書き込み用高電圧を印加
して書き込みを行う処理（Ｓｉ）を実行した後、書き込
みワード線を変える場合、書き込み電圧に比べて低い電
圧でベリファイ動作を行う場合、高電圧電源の供給ノー
ドそれ自体を放電させることを要しない。従来の場合に
は、書き込み処理（Ｓｉ）の後に高電圧電源を放電する
処理ステップが介在されることになる。
の書き込み動作フローチャートが例示される。図３０に
はベリファイ動作を必要とする書き込み動作フローチャ
ートが例示される。図２９及び図３０のフローチャート
において、書き込みワード線に書き込み用高電圧を印加
して書き込みを行う処理（Ｓｉ）を実行した後、書き込
みワード線を変える場合、書き込み電圧に比べて低い電
圧でベリファイ動作を行う場合、高電圧電源の供給ノー
ドそれ自体を放電させることを要しない。従来の場合に
は、書き込み処理（Ｓｉ）の後に高電圧電源を放電する
処理ステップが介在されることになる。
【００５９】《フラッシュメモリ》図３１には本発明に
係る半導体集積回路の一例である半導体不揮発性メモリ
の概略的な構成を高電圧ドライバを中心に例示する。メ
モリマット３０には前記不揮発性メモリセル（フラッシ
ュメモリセル）ＭＣがマトリクス配置される。同図には
代表的に１個の不揮発性メモリセルＭＣが図示されてい
る。不揮発性メモリセルＭＣのコントロールゲートには
ワード線ＷＬ、ドレインにはビット線ＢＬ、ソースには
ソース線ＳＬ、ウェル領域には基板電位供給線ＰＬが接
続される。不揮発性メモリのアクセス動作に応ずるワー
ド線ＷＬの駆動はワード線ドライバ１を介してデコーダ
ドライバ３１が行い、ビット線ＢＬの駆動はビット線ド
ライバ１ｂを介してビット線高電圧印加回路３２が行
い、ソース線及び基板電位供給線ＰＬの駆動はソース線
ドライバ１ｓ及び基板電位供給線ドライバ１ｐを介して
ソース・ウェル高電圧印加回路３３が行う。夫々のドラ
イバの動作電源は電源回路３４から供給される。メモリ
セルＭＣからビット線ＢＬに読み出されるデータは、Ｙ
スイッチＹＳＷ、センスラッチＳＡＬ、出力バッファＯ
ＢＦを介してデータバスＤＡＴに供給される。データ読
み出し動作のタイミングは図３２に例示される。
係る半導体集積回路の一例である半導体不揮発性メモリ
の概略的な構成を高電圧ドライバを中心に例示する。メ
モリマット３０には前記不揮発性メモリセル（フラッシ
ュメモリセル）ＭＣがマトリクス配置される。同図には
代表的に１個の不揮発性メモリセルＭＣが図示されてい
る。不揮発性メモリセルＭＣのコントロールゲートには
ワード線ＷＬ、ドレインにはビット線ＢＬ、ソースには
ソース線ＳＬ、ウェル領域には基板電位供給線ＰＬが接
続される。不揮発性メモリのアクセス動作に応ずるワー
ド線ＷＬの駆動はワード線ドライバ１を介してデコーダ
ドライバ３１が行い、ビット線ＢＬの駆動はビット線ド
ライバ１ｂを介してビット線高電圧印加回路３２が行
い、ソース線及び基板電位供給線ＰＬの駆動はソース線
ドライバ１ｓ及び基板電位供給線ドライバ１ｐを介して
ソース・ウェル高電圧印加回路３３が行う。夫々のドラ
イバの動作電源は電源回路３４から供給される。メモリ
セルＭＣからビット線ＢＬに読み出されるデータは、Ｙ
スイッチＹＳＷ、センスラッチＳＡＬ、出力バッファＯ
ＢＦを介してデータバスＤＡＴに供給される。データ読
み出し動作のタイミングは図３２に例示される。
【００６０】データバスＤＡＴから供給される書込みデ
ータや消去ブロック指定データは入力バッファＩＢＦを
介して制御回路３５に与えられる。制御回路３５はクロ
ック信号ＣＬＫに同期して内部を制御する。例えば制御
回路３５は書込みデータにしたがってビット線ドライバ
１ｂによるビット線の駆動等を制御する。また、制御回
路３５は消去ブロック指定データにしたがってソース線
ドライバ１ｓや基板電位供給線ドライバ１ｐによるソー
ス線及び基板電位供給線の駆動等を制御する。ワード線
ドライバ１によるワード線駆動はアドレスバスＡＤＲか
ら供給されるアドレス信号等に基づいて制御される。
ータや消去ブロック指定データは入力バッファＩＢＦを
介して制御回路３５に与えられる。制御回路３５はクロ
ック信号ＣＬＫに同期して内部を制御する。例えば制御
回路３５は書込みデータにしたがってビット線ドライバ
１ｂによるビット線の駆動等を制御する。また、制御回
路３５は消去ブロック指定データにしたがってソース線
ドライバ１ｓや基板電位供給線ドライバ１ｐによるソー
ス線及び基板電位供給線の駆動等を制御する。ワード線
ドライバ１によるワード線駆動はアドレスバスＡＤＲか
ら供給されるアドレス信号等に基づいて制御される。
【００６１】図３３には本発明に係る半導体集積回路の
一例である不揮発性メモリとしてのフラッシュメモリを
全体的な構成を中心に示す。
一例である不揮発性メモリとしてのフラッシュメモリを
全体的な構成を中心に示す。
【００６２】同図に示されるフラッシュメモリ３９は、
前記不揮発性メモリセルＭＣがマトリクス配置されたメ
モリアレイ４０と、外部からのアクセス指示に応答して
不揮発性メモリセルＭＣに対するリード動作、消去動
作、書き込み動作を制御するメモリ制御回路とから成
る。この例では、メモリアレイ４０以外の回路部分は全
てメモリ制御回路として位置付けられる。
前記不揮発性メモリセルＭＣがマトリクス配置されたメ
モリアレイ４０と、外部からのアクセス指示に応答して
不揮発性メモリセルＭＣに対するリード動作、消去動
作、書き込み動作を制御するメモリ制御回路とから成
る。この例では、メモリアレイ４０以外の回路部分は全
てメモリ制御回路として位置付けられる。
【００６３】前記メモリアレイ４０は、メモリマット、
データラッチ回路及びセンスラッチ回路を有する。この
メモリマットは前記メモリセルＭＣに代表される電気的
に消去及び書き込み可能な前記不揮発性メモリセルを多
数有する。不揮発性メモリセルの前記コントロールゲー
トは対応するワード線４１に、ドレインは対応するビッ
ト線４２に、ソースは図示を省略するソース線に接続さ
れる。前記不揮発性メモリセルＭＣは、データ読み出し
のためのワード線電圧（コントロールゲート印加電圧）
に対する閾値電圧の高低に応じた情報を記憶することに
なる。特に制限されないが、本明細書においてメモリセ
ルトランジスタの閾値電圧が低い状態を消去状態、高い
状態を書き込み状態と称する。尚、書き込みと消去の定
義は相対的な概念であるから上記とは逆に定義すること
も可能である。
データラッチ回路及びセンスラッチ回路を有する。この
メモリマットは前記メモリセルＭＣに代表される電気的
に消去及び書き込み可能な前記不揮発性メモリセルを多
数有する。不揮発性メモリセルの前記コントロールゲー
トは対応するワード線４１に、ドレインは対応するビッ
ト線４２に、ソースは図示を省略するソース線に接続さ
れる。前記不揮発性メモリセルＭＣは、データ読み出し
のためのワード線電圧（コントロールゲート印加電圧）
に対する閾値電圧の高低に応じた情報を記憶することに
なる。特に制限されないが、本明細書においてメモリセ
ルトランジスタの閾値電圧が低い状態を消去状態、高い
状態を書き込み状態と称する。尚、書き込みと消去の定
義は相対的な概念であるから上記とは逆に定義すること
も可能である。
【００６４】フラッシュメモリ３９の外部入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端
子、データ出力端子、コマンド入力端子に兼用される。
外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＸア
ドレス信号はマルチプレクサ４４を介してＸアドレスバ
ッファ４５に供給される。Ｘアドレスデコーダ４６はＸ
アドレスバッファ４５から出力される内部相補アドレス
信号をデコードしてワード線４１を駆動する。
／Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端
子、データ出力端子、コマンド入力端子に兼用される。
外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＸア
ドレス信号はマルチプレクサ４４を介してＸアドレスバ
ッファ４５に供給される。Ｘアドレスデコーダ４６はＸ
アドレスバッファ４５から出力される内部相補アドレス
信号をデコードしてワード線４１を駆動する。
【００６５】前記ビット線４２の一端側には、センスラ
ッチ回路が設けられ、他端にはデータラッチ回路が設け
られている。ビット線４２はＹアドレスデコーダ４７か
ら出力される選択信号に基づいてＹスイッチアレイ４８
で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から
入力されたＹアドレス信号はＹアドレスカウンタ４９に
プリセットされ、プリセット値を起点に順次インクリメ
ントされたアドレス信号が前記Ｙアドレスデコーダ４７
に与えられる。
ッチ回路が設けられ、他端にはデータラッチ回路が設け
られている。ビット線４２はＹアドレスデコーダ４７か
ら出力される選択信号に基づいてＹスイッチアレイ４８
で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から
入力されたＹアドレス信号はＹアドレスカウンタ４９に
プリセットされ、プリセット値を起点に順次インクリメ
ントされたアドレス信号が前記Ｙアドレスデコーダ４７
に与えられる。
【００６６】Ｙスイッチアレイ４８で選択されたビット
線は、データ出力動作時には出力バッファ５０の入力端
子に導通され、データ入力動作時には入力バッファ５１
を介してデータ制御回路５２の出力端子に導通される。
出力バッファ５０、入力バッファ５１と前記入出力端子
Ｉ／Ｏ０〜７との接続は前記マルチプレクサ４４で制御
される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給される
コマンドはマルチプレクサ１０４及び入力バッファ１１
１を介してモード制御回路５３に与えられる。
線は、データ出力動作時には出力バッファ５０の入力端
子に導通され、データ入力動作時には入力バッファ５１
を介してデータ制御回路５２の出力端子に導通される。
出力バッファ５０、入力バッファ５１と前記入出力端子
Ｉ／Ｏ０〜７との接続は前記マルチプレクサ４４で制御
される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給される
コマンドはマルチプレクサ１０４及び入力バッファ１１
１を介してモード制御回路５３に与えられる。
【００６７】制御信号バッファ回路５５はアクセス制御
信号として、チップイネーブル信号／ＣＥ、出力イネー
ブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ、シリ
アルクロック信号ＳＣ、リセット信号／ＲＥＳ及びコマ
ンドイネーブル信号／ＣＤＥを入力する。信号名の直前
に記付された記号／は当該信号がロー・イネーブルであ
ることを意味する。モード制御回路５３は、それら信号
の状態に応じてマルチプレクサ４４を介する外部との信
号インタフェース機能などを制御する。入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７からのコマンド入力は前記コマンドイネ
ーブル／ＣＤＥに同期される。データ入力はシリアルク
ロックＳＣに同期される。アドレス情報の入力はライト
イネーブル信号／ＷＥに同期される。モード制御部５３
は、コマンドコードにより消去又は書込み動作の開始が
指示されると、その期間、消去や書込み動作中を示すレ
ディー・ビジー信号Ｒ／Ｂをアサートして外部に出力す
る。
信号として、チップイネーブル信号／ＣＥ、出力イネー
ブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ、シリ
アルクロック信号ＳＣ、リセット信号／ＲＥＳ及びコマ
ンドイネーブル信号／ＣＤＥを入力する。信号名の直前
に記付された記号／は当該信号がロー・イネーブルであ
ることを意味する。モード制御回路５３は、それら信号
の状態に応じてマルチプレクサ４４を介する外部との信
号インタフェース機能などを制御する。入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７からのコマンド入力は前記コマンドイネ
ーブル／ＣＤＥに同期される。データ入力はシリアルク
ロックＳＣに同期される。アドレス情報の入力はライト
イネーブル信号／ＷＥに同期される。モード制御部５３
は、コマンドコードにより消去又は書込み動作の開始が
指示されると、その期間、消去や書込み動作中を示すレ
ディー・ビジー信号Ｒ／Ｂをアサートして外部に出力す
る。
【００６８】内部電源回路（内部電圧発生回路）５６
は、書込み、消去、ベリファイ、読み出しなどのための
各種内部電圧とされる動作電源５７を生成して、前記Ｘ
アドレスデコーダ４６及びメモリセルアレイ４０等に供
給する。
は、書込み、消去、ベリファイ、読み出しなどのための
各種内部電圧とされる動作電源５７を生成して、前記Ｘ
アドレスデコーダ４６及びメモリセルアレイ４０等に供
給する。
【００６９】前記モード制御回路５３は、入力コマンド
に従ってフラッシュメモリを全体的に制御する。フラッ
シュメモリ３９の動作は、基本的にコマンドによって決
定される。フラッシュメモリ３９のコマンドには、読み
出し、消去、書込み等の各コマンドがある。例えば読み
出しコマンドは、読み出しコマンドコード、読み出しＸ
アドレス、及び必要なＹアドレスを含む。書込みコマン
ドは、書込みコマンドコード、Ｘアドレス、必要なＹア
ドレス、及び書込みデータを含む。
に従ってフラッシュメモリを全体的に制御する。フラッ
シュメモリ３９の動作は、基本的にコマンドによって決
定される。フラッシュメモリ３９のコマンドには、読み
出し、消去、書込み等の各コマンドがある。例えば読み
出しコマンドは、読み出しコマンドコード、読み出しＸ
アドレス、及び必要なＹアドレスを含む。書込みコマン
ドは、書込みコマンドコード、Ｘアドレス、必要なＹア
ドレス、及び書込みデータを含む。
【００７０】フラッシュメモリ３９はその内部状態を示
すためにステータスレジスタ５８を有し、その内容は、
信号／ＯＥをアサートすることによって入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７から読み出し可能にされる。
すためにステータスレジスタ５８を有し、その内容は、
信号／ＯＥをアサートすることによって入出力端子Ｉ／
Ｏ０〜Ｉ／Ｏ７から読み出し可能にされる。
【００７１】フラッシュメモリ３９は、上記説明した高
圧動作電源ｖｃｃｘ、ｖｓｓｘ等の昇圧ノードを降圧し
たりすることなく書き込みワード線の切り換えを行う。
したがって、フラッシュメモリ３９によれば、ＭＯＳト
ランジスタのブレークダウン防止、書き込み動作の高速
化、及び低消費電力を実現することができる。
圧動作電源ｖｃｃｘ、ｖｓｓｘ等の昇圧ノードを降圧し
たりすることなく書き込みワード線の切り換えを行う。
したがって、フラッシュメモリ３９によれば、ＭＯＳト
ランジスタのブレークダウン防止、書き込み動作の高速
化、及び低消費電力を実現することができる。
【００７２】前記メモリアレイ４０にけるメモリセルＭ
Ｃの配置は、図３４のＮＯＲ形態、図３５のＤｉ−ＮＯ
Ｒ形態、図３６のＮＡＤ形態、又は図３７のＡＮＤ形態
とすることが可能である。図３５、図３６、図３７は分
割ビット線方式を採用し、メモリセルＭＣはブロック毎
に選択ＭＯＳトランジスタＭＳを介してビット線ＢＬに
接続可能にされ、ビット線ＢＬの寄生容量低減を図って
いる。
Ｃの配置は、図３４のＮＯＲ形態、図３５のＤｉ−ＮＯ
Ｒ形態、図３６のＮＡＤ形態、又は図３７のＡＮＤ形態
とすることが可能である。図３５、図３６、図３７は分
割ビット線方式を採用し、メモリセルＭＣはブロック毎
に選択ＭＯＳトランジスタＭＳを介してビット線ＢＬに
接続可能にされ、ビット線ＢＬの寄生容量低減を図って
いる。
【００７３】メモリセルＭＣは図３８に例示されるよう
に１個のトランジスタで２値の情報即ち１ビットの情報
を記憶する記憶形式、或は図３９に例示されるように１
個のトランジスタで４値の情報即ち２ビットの情報を記
憶する記憶形式を採用することが可能である。４値以上
の情報を記憶を行ってもよい。４値の情報を記憶する場
合には図３９に例示されるように４種類の閾値電圧の何
れかのしきいち電圧を選択して情報記憶を行えばよい。
このときの読み出し動作ではワード線選択レベルを順次
代えればよい。特に図示はしないがゲート絶縁膜に窒化
シリコン膜などに絶縁性電荷トラップ膜を用い、ソース
・ドレイン電極の位置を入換えてドレイン端毎に２値デ
ータを記憶させてもよい。また、メモリセルＭＣは図４
０に例示されるように選択トランジスタとメモリセルト
ランジスタとを直列接続して構成してもよい。選択トラ
ンジスタを用いる場合には、書き込み・消去ベリファイ
を行わなくても殆ど支障はない。
に１個のトランジスタで２値の情報即ち１ビットの情報
を記憶する記憶形式、或は図３９に例示されるように１
個のトランジスタで４値の情報即ち２ビットの情報を記
憶する記憶形式を採用することが可能である。４値以上
の情報を記憶を行ってもよい。４値の情報を記憶する場
合には図３９に例示されるように４種類の閾値電圧の何
れかのしきいち電圧を選択して情報記憶を行えばよい。
このときの読み出し動作ではワード線選択レベルを順次
代えればよい。特に図示はしないがゲート絶縁膜に窒化
シリコン膜などに絶縁性電荷トラップ膜を用い、ソース
・ドレイン電極の位置を入換えてドレイン端毎に２値デ
ータを記憶させてもよい。また、メモリセルＭＣは図４
０に例示されるように選択トランジスタとメモリセルト
ランジスタとを直列接続して構成してもよい。選択トラ
ンジスタを用いる場合には、書き込み・消去ベリファイ
を行わなくても殆ど支障はない。
【００７４】《マイクロコンピュータ》図４１には本発
明にかかる半導体集積回路の別の例として前記不揮発性
メモリをオンチップで備えたマイクロコンピュータ６０
が例示される。同図においてメモリモジュール６１が図
３１や図３３に基づいて説明した不揮発性メモリの構成
を備えている。このメモリモジュール６１は、内部バス
６２を介してＣＰＵ（中央処理装置）６３やＤＭＡＣ
（ダイレクト・メモリ・アクセス・コントローラ）６４
によりアクセス制御される。内部バス６２にはその他
に、タイマ６５、ＲＡＭ６６、ＰＬＬ６７、ポート６
８，６９が接続される。外部とのインタフェースはポー
ト６８，６９を介して行われる。メモリモジュール６１
はＣＰＵ６３のプログラムやデータの格納に利用され
る。ＣＰＵ６３はリセット信号ＲＥＳがネゲートされる
とプログラム領域のリセットベクタをフェッチし、その
ベクタで示されるアドレスから命令をフェッチして実行
する。マイクロコンピュータ６０はクロック端子ＸＴＡ
Ｌ，ＥＸＴＡＬに結合された図示を省略する発振子を用
いて生成されるクロック信号に同期動作される。
明にかかる半導体集積回路の別の例として前記不揮発性
メモリをオンチップで備えたマイクロコンピュータ６０
が例示される。同図においてメモリモジュール６１が図
３１や図３３に基づいて説明した不揮発性メモリの構成
を備えている。このメモリモジュール６１は、内部バス
６２を介してＣＰＵ（中央処理装置）６３やＤＭＡＣ
（ダイレクト・メモリ・アクセス・コントローラ）６４
によりアクセス制御される。内部バス６２にはその他
に、タイマ６５、ＲＡＭ６６、ＰＬＬ６７、ポート６
８，６９が接続される。外部とのインタフェースはポー
ト６８，６９を介して行われる。メモリモジュール６１
はＣＰＵ６３のプログラムやデータの格納に利用され
る。ＣＰＵ６３はリセット信号ＲＥＳがネゲートされる
とプログラム領域のリセットベクタをフェッチし、その
ベクタで示されるアドレスから命令をフェッチして実行
する。マイクロコンピュータ６０はクロック端子ＸＴＡ
Ｌ，ＥＸＴＡＬに結合された図示を省略する発振子を用
いて生成されるクロック信号に同期動作される。
【００７５】《メモリカード》図４２には前記フラッシ
ュメモリを用いたコンピュータシステムが例示される。
同図に示されるコンピュータシステムは、システムバス
７０を介して相互に接続されたホストＣＰＵ７１と、入
出力装置７２、ＲＡＭ７３、メモリカード７４を備え
る。
ュメモリを用いたコンピュータシステムが例示される。
同図に示されるコンピュータシステムは、システムバス
７０を介して相互に接続されたホストＣＰＵ７１と、入
出力装置７２、ＲＡＭ７３、メモリカード７４を備え
る。
【００７６】前記メモリカード７４は、特に制限されな
いが、システムバスインタフェース回路７５、メモリコ
ントローラ７６、及び複数個のフラッシュメモリ３９が
カード基板に実装されて成る。
いが、システムバスインタフェース回路７５、メモリコ
ントローラ７６、及び複数個のフラッシュメモリ３９が
カード基板に実装されて成る。
【００７７】前記システムバスインターフェイス回路７
５は、特に制限されないが、ＡＴＡ（AT Attachment）
システムバスなどの標準バスインターフェイスを可能と
する。システムバスインターフェイス回路７５に接続さ
れたメモリコントローラ７６は、システムバス７０に接
続されたホストＣＰＵ７１や入出力装置７２のホストシ
ステムからのアクセスコマンド及びデータを受け付け
る。
５は、特に制限されないが、ＡＴＡ（AT Attachment）
システムバスなどの標準バスインターフェイスを可能と
する。システムバスインターフェイス回路７５に接続さ
れたメモリコントローラ７６は、システムバス７０に接
続されたホストＣＰＵ７１や入出力装置７２のホストシ
ステムからのアクセスコマンド及びデータを受け付け
る。
【００７８】例えば、前記アクセスコマンドがリード命
令の場合、メモリコントローラ７６は複数のフラッシュ
メモリ３９の必要な一つ又は複数個をアクセスして読み
出しデータをホストＣＰＵ７１又はホストシステムへ転
送する。前記アクセスコマンドがライト命令の場合、メ
モリコントローラ７６は複数のフラッシュメモリ３９の
必要な一つ又は複数個をアクセスしてホストＣＰＵ７１
又はホストシステムからの書き込みデータをその内部に
格納する。この格納動作は、フラッシュメモリの必要な
ブロックやセクターやメモリセルへの書き込み動作と書
き込みベリファイ動作とを含んでいる。前記アクセスコ
マンドが消去命令の場合、メモリコントローラ７６は複
数のフラッシュメモリ３９の必要な一つ又は複数個をア
クセスして、その内部に記憶されるデータを消去する。
この消去動作は、フラッシュメモリ３９の必要なブロッ
ク、セクター又はメモリセルへの消去動作と消去ベリフ
ァイ動作とを含んでいる。
令の場合、メモリコントローラ７６は複数のフラッシュ
メモリ３９の必要な一つ又は複数個をアクセスして読み
出しデータをホストＣＰＵ７１又はホストシステムへ転
送する。前記アクセスコマンドがライト命令の場合、メ
モリコントローラ７６は複数のフラッシュメモリ３９の
必要な一つ又は複数個をアクセスしてホストＣＰＵ７１
又はホストシステムからの書き込みデータをその内部に
格納する。この格納動作は、フラッシュメモリの必要な
ブロックやセクターやメモリセルへの書き込み動作と書
き込みベリファイ動作とを含んでいる。前記アクセスコ
マンドが消去命令の場合、メモリコントローラ７６は複
数のフラッシュメモリ３９の必要な一つ又は複数個をア
クセスして、その内部に記憶されるデータを消去する。
この消去動作は、フラッシュメモリ３９の必要なブロッ
ク、セクター又はメモリセルへの消去動作と消去ベリフ
ァイ動作とを含んでいる。
【００７９】長期間に記憶されるデータはこのフラッシ
ュメモリ３９に記憶される一方、ホストＣＰＵ７１によ
って処理されて頻繁に変更されるデータは揮発性メモリ
としての前記ＲＡＭ７３に格納されて利用される。
ュメモリ３９に記憶される一方、ホストＣＰＵ７１によ
って処理されて頻繁に変更されるデータは揮発性メモリ
としての前記ＲＡＭ７３に格納されて利用される。
【００８０】前記メモリカード７４は、特に制限されな
いが、ハードデイスク記憶装置の互換用途とされ、多数
のフラッシュメモリ３９により数十ギガバイトの大容量
記憶を実現している。
いが、ハードデイスク記憶装置の互換用途とされ、多数
のフラッシュメモリ３９により数十ギガバイトの大容量
記憶を実現している。
【００８１】前記メモリカード７４は厚さの比較的薄い
メモリカードに限定されるものではなく、厚さが比較的
厚い場合であっても、ホストバスシステムとのインター
フェイスとホストシステムのコマンドを解析してフラッ
シュ不揮発性メモリを制御することが可能なインテリジ
ェントなコントローラとを含むどのような不揮発性記憶
装置として実現できることは言うまでもない。
メモリカードに限定されるものではなく、厚さが比較的
厚い場合であっても、ホストバスシステムとのインター
フェイスとホストシステムのコマンドを解析してフラッ
シュ不揮発性メモリを制御することが可能なインテリジ
ェントなコントローラとを含むどのような不揮発性記憶
装置として実現できることは言うまでもない。
【００８２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００８３】例えば、上記の説明では高電圧出力ドライ
バによる高電圧印加対象をフラッシュメモリセルのよう
な電気的に消去及び書き込み可能なメモリセルとした。
本発明はそれに限定されず、図４３に例示されるよう
に、選択トランジスタと蓄積容量を有するダイナミック
型メモリセルの読み出しワード線に対する選択レベルへ
の駆動に前記高電圧出力ドライバ及び出力切り換え回路
を適用することができる。或は図４３に例示される電気
的に書き換え可能な不揮発性メモリとしての強誘電体メ
モリに対する高電圧書き込みワード線レベル及びビット
線レベルの供給、或はドットマトリクス型液晶ディスプ
レイにおける表示セルの信号電極を駆動するビット線駆
動レベルの供給に、前記高電圧出力ドライバ及び出力切
り換え回路を適用することができる。
バによる高電圧印加対象をフラッシュメモリセルのよう
な電気的に消去及び書き込み可能なメモリセルとした。
本発明はそれに限定されず、図４３に例示されるよう
に、選択トランジスタと蓄積容量を有するダイナミック
型メモリセルの読み出しワード線に対する選択レベルへ
の駆動に前記高電圧出力ドライバ及び出力切り換え回路
を適用することができる。或は図４３に例示される電気
的に書き換え可能な不揮発性メモリとしての強誘電体メ
モリに対する高電圧書き込みワード線レベル及びビット
線レベルの供給、或はドットマトリクス型液晶ディスプ
レイにおける表示セルの信号電極を駆動するビット線駆
動レベルの供給に、前記高電圧出力ドライバ及び出力切
り換え回路を適用することができる。
【００８４】高電圧発生回路はチャージポンプ回路と抵
抗分圧回路を用いる構成に限定されず、高電圧毎に独立
のチャージポンプ回路で発生させてもよい。また、昇圧
電圧をクランプ回路などでクランプしてもよい。また、
チャージポンプ回路は４相クロック同期型回路で構成し
てもよい。
抗分圧回路を用いる構成に限定されず、高電圧毎に独立
のチャージポンプ回路で発生させてもよい。また、昇圧
電圧をクランプ回路などでクランプしてもよい。また、
チャージポンプ回路は４相クロック同期型回路で構成し
てもよい。
【００８５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００８６】本発明に係る半導体集積回路は、高電圧出
力ドライバを構成する第１ＭＯＳトランジスタと第２Ｍ
ＯＳトランジスタの相補的なスイッチ状態を切り換える
とき、オン状態の一方のトランジスタを先にオフ状態に
遷移させてから、他方のトランジスタをオン状態に遷移
させる。要するに、オン状態のトランジスタ（Ｖｄｓ＝
０Ｖのトランジスタ）を先にオフ状態とし、その後で、
Ｖｄｓに高電圧がかかっているＭＯＳトランジスタをオ
ン動作させる。したがって、当該ＭＯＳトランジスタが
オン動作するときＶｄｓがブレークダウン最小電圧（BV
ds_min）を超えても貫通電流経路が既に断たれているの
で高電圧出力ドライバにはブレークダウンを生じない。
これにより、ブレークダウン最小電圧（BVds_min）以上
の電源電圧が供給された状態で高電圧出力ドライバの出
力を切り換えることができる。
力ドライバを構成する第１ＭＯＳトランジスタと第２Ｍ
ＯＳトランジスタの相補的なスイッチ状態を切り換える
とき、オン状態の一方のトランジスタを先にオフ状態に
遷移させてから、他方のトランジスタをオン状態に遷移
させる。要するに、オン状態のトランジスタ（Ｖｄｓ＝
０Ｖのトランジスタ）を先にオフ状態とし、その後で、
Ｖｄｓに高電圧がかかっているＭＯＳトランジスタをオ
ン動作させる。したがって、当該ＭＯＳトランジスタが
オン動作するときＶｄｓがブレークダウン最小電圧（BV
ds_min）を超えても貫通電流経路が既に断たれているの
で高電圧出力ドライバにはブレークダウンを生じない。
これにより、ブレークダウン最小電圧（BVds_min）以上
の電源電圧が供給された状態で高電圧出力ドライバの出
力を切り換えることができる。
【００８７】具体的な態様として、前記回路セルを電気
的に消去及び書込み可能な不揮発性メモリセルとした場
合には、そのような不揮発性メモリセルに対する書き込
みや消去において高電圧で駆動するワード線を切り換え
たり、高電圧で駆動するソース線を切り換えたりすると
き、高電圧出力ドライバの動作電源電圧をブレークダウ
ン最小電圧（BVds_min）まで下げる必要がないので、書
き込み用の高電圧を生成する昇圧回路の昇圧出力ノード
の昇圧及び放電を繰返すことを要せず、電力の無駄を防
止でき、書き込み動作の高速化を実現することができ
る。
的に消去及び書込み可能な不揮発性メモリセルとした場
合には、そのような不揮発性メモリセルに対する書き込
みや消去において高電圧で駆動するワード線を切り換え
たり、高電圧で駆動するソース線を切り換えたりすると
き、高電圧出力ドライバの動作電源電圧をブレークダウ
ン最小電圧（BVds_min）まで下げる必要がないので、書
き込み用の高電圧を生成する昇圧回路の昇圧出力ノード
の昇圧及び放電を繰返すことを要せず、電力の無駄を防
止でき、書き込み動作の高速化を実現することができ
る。
【００８８】前記第１ＭＯＳトランジスタのゲートに供
給される第１スイッチ信号を、当該第１ＭＯＳトランジ
スタのソース電圧に対して低電位側に第１の電位差の範
囲で変化する信号とし、前記第１の電位差を出力切り換
え回路におけるｐチャンネル型ＭＯＳトランジスタのド
レイン・ソース間最小ブレークダウン電圧よりも小さい
電圧とする。同様に、前記第２ＭＯＳトランジスタのゲ
ートに供給される前記第２スイッチ信号を、当該第２Ｍ
ＯＳトランジスタのソース電圧に対して高電位側に第２
の電位差の範囲で変化する信号とし、前記第２の電位差
を出力切り換え回路におけるｎチャンネル型ＭＯＳトラ
ンジスタのドレイン・ソース間最小ブレークダウン電圧
よりも小さい電圧とする。これにより、出力切り換え回
路においてもＭＯＳトランジスタのドレイン・ソース間
でブレークダウンを生じない。
給される第１スイッチ信号を、当該第１ＭＯＳトランジ
スタのソース電圧に対して低電位側に第１の電位差の範
囲で変化する信号とし、前記第１の電位差を出力切り換
え回路におけるｐチャンネル型ＭＯＳトランジスタのド
レイン・ソース間最小ブレークダウン電圧よりも小さい
電圧とする。同様に、前記第２ＭＯＳトランジスタのゲ
ートに供給される前記第２スイッチ信号を、当該第２Ｍ
ＯＳトランジスタのソース電圧に対して高電位側に第２
の電位差の範囲で変化する信号とし、前記第２の電位差
を出力切り換え回路におけるｎチャンネル型ＭＯＳトラ
ンジスタのドレイン・ソース間最小ブレークダウン電圧
よりも小さい電圧とする。これにより、出力切り換え回
路においてもＭＯＳトランジスタのドレイン・ソース間
でブレークダウンを生じない。
【００８９】本発明を、半導体不揮発性メモリと、メモ
リカード、マイクロコンピュータなどに適用することに
より、フラッシュメモリセルのような不揮発性メモリセ
ルに対する書き込み動作サイクル時間を短縮することが
できると共に、ブレークダウンによる無駄な電力消費も
生じない。
リカード、マイクロコンピュータなどに適用することに
より、フラッシュメモリセルのような不揮発性メモリセ
ルに対する書き込み動作サイクル時間を短縮することが
できると共に、ブレークダウンによる無駄な電力消費も
生じない。
【図１】本発明に係る半導体集積回路における高電圧出
力ドライバとしてのワード線ドライバと出力切り換え回
路としての切り換えシーケンサを例示する説明図であ
る。
力ドライバとしてのワード線ドライバと出力切り換え回
路としての切り換えシーケンサを例示する説明図であ
る。
【図２】ワード線ドライバによりワード線非選択状態か
ら選択状態へ変化させるときの信号波形を例示するタイ
ミングチャートである。
ら選択状態へ変化させるときの信号波形を例示するタイ
ミングチャートである。
【図３】ワード線ドライバによりワード線選択状態から
非選択状態へ変化させるときの信号波形を例示するタイ
ミングチャートである。
非選択状態へ変化させるときの信号波形を例示するタイ
ミングチャートである。
【図４】図１のワード線ドライバと比較例に係るワード
線ドライバとを示す回路図である。
線ドライバとを示す回路図である。
【図５】ブレークダウン最小電圧（BVds_min）が無限大
の理想状態（１）、ブレークダウン最小電圧（BVds_mi
n）が有限の現実状態（２）、切り換えシーケンサを利
用する対策状態（３）の夫々におけるＩｄｓ―Ｖｄｓ特
性を示す説明図である。
の理想状態（１）、ブレークダウン最小電圧（BVds_mi
n）が有限の現実状態（２）、切り換えシーケンサを利
用する対策状態（３）の夫々におけるＩｄｓ―Ｖｄｓ特
性を示す説明図である。
【図６】従来のワード線ドライバをレベルシフタと共に
用いる比較回路例を示す回路図である。
用いる比較回路例を示す回路図である。
【図７】レベルシフタの一例を示す回路図である。
【図８】書き込み選択ワード線の切り換え時にブレーク
ダウンの虞を回避するためにチャージポンプ回路などに
よる高電圧電源を放電させて電源を低下させた後でワー
ド線を切り換える動作タイミングを示すタイミングチャ
ートである。
ダウンの虞を回避するためにチャージポンプ回路などに
よる高電圧電源を放電させて電源を低下させた後でワー
ド線を切り換える動作タイミングを示すタイミングチャ
ートである。
【図９】図１の本発明の場合において高電圧電源が印加
されたままの状態でワード線を切り換えるときのワード
線電位波形等を示す説明図である。
されたままの状態でワード線を切り換えるときのワード
線電位波形等を示す説明図である。
【図１０】切り換えシーケンサの一例を示すブロック図
である。
である。
【図１１】シーケンサ部の一例を示すブロック図であ
る。
る。
【図１２】図１１のシーケンサ部で生成されるタイミン
グ信号Ｓ１，Ｓ２の信号波形図である。
グ信号Ｓ１，Ｓ２の信号波形図である。
【図１３】第１電圧変換部の一例を示す回路図である。
【図１４】第２電圧変換部の一例を示す回路図である。
【図１５】高電圧発生回路を例示する回路図である。
【図１６】正電圧チャージポンプ回路を例示する回路図
である。
である。
【図１７】負電圧チャージポンプ回路を例示する回路図
である。
である。
【図１８】前記第１電圧変換部のスタティックラッチに
供給される低電位側電源のための電源切り換えスイッチ
を例示する回路図である。
供給される低電位側電源のための電源切り換えスイッチ
を例示する回路図である。
【図１９】前記第２電圧変換部のスタティックラッチに
供給される高電位側電源のための電源切り換えスイッチ
を例示する回路図である。
供給される高電位側電源のための電源切り換えスイッチ
を例示する回路図である。
【図２０】本発明に係る半導体集積回路における高電圧
出力ドライバとしてのビット線ドライバと出力切り換え
回路としての切り換えシーケンサとを例示するブロック
図である。
出力ドライバとしてのビット線ドライバと出力切り換え
回路としての切り換えシーケンサとを例示するブロック
図である。
【図２１】本発明に係る半導体集積回路における高電圧
出力ドライバとしてのソース線ドライバ又はウェルドラ
イバと出力切り換え回路としての切り換えシーケンサと
を例示するブロック図である。
出力ドライバとしてのソース線ドライバ又はウェルドラ
イバと出力切り換え回路としての切り換えシーケンサと
を例示するブロック図である。
【図２２】書き込み後のベリファイ動作を考慮したワー
ド線ドライバと切り換えシーケンサを例示したブロック
図である。
ド線ドライバと切り換えシーケンサを例示したブロック
図である。
【図２３】切り換えシーケンサの具体例を示すブロック
図である。
図である。
【図２４】図２３のシーケンサ部の一例を示す論理回路
図である。
図である。
【図２５】図２４のシーケンサ部で生成されるタイミン
グ信号Ｓ１，Ｓ２，Ｓ３の信号波形図である。
グ信号Ｓ１，Ｓ２，Ｓ３の信号波形図である。
【図２６】図２５の比較例として図６に代表されるよう
な入力を共通化したＣＭＯＳインバータ形態のワード線
ドライバを用いてベリファイ時にワード線をベリファイ
用電圧（５Ｖ）に駆動する場合の高電圧電源ｖｃｃｘの
状態を示した波形図である。
な入力を共通化したＣＭＯＳインバータ形態のワード線
ドライバを用いてベリファイ時にワード線をベリファイ
用電圧（５Ｖ）に駆動する場合の高電圧電源ｖｃｃｘの
状態を示した波形図である。
【図２７】図２３のシーケンサ部の別の例を示す論理回
路図である。
路図である。
【図２８】図２７のシーケンサ部で生成されるタイミン
グ信号Ｓ１，Ｓ２，Ｓ３の信号波形図である。
グ信号Ｓ１，Ｓ２，Ｓ３の信号波形図である。
【図２９】ベリファイ動作を要しないときの書き込み動
作を例示するフローチャートである。
作を例示するフローチャートである。
【図３０】ベリファイ動作を必要とする書き込み動作を
例示するフローチャートである。
例示するフローチャートである。
【図３１】本発明に係る半導体集積回路の一例である不
揮発性メモリの概略的な構成を高電圧ドライバを中心に
例示するブロック図である。
揮発性メモリの概略的な構成を高電圧ドライバを中心に
例示するブロック図である。
【図３２】図３１の不揮発性メモリにおけるデータ読み
出し動作を例示するタイミングチャートである。
出し動作を例示するタイミングチャートである。
【図３３】本発明に係る半導体集積回路の一例である不
揮発性メモリを全体的な構成を中心に示すブロック図で
ある。
揮発性メモリを全体的な構成を中心に示すブロック図で
ある。
【図３４】メモリアレイにけるＮＯＲ形態のメモリセル
配置を例示する回路図である。
配置を例示する回路図である。
【図３５】メモリアレイにけるＤｉ−ＮＯＲ形態のメモ
リセル配置を例示する回路図である。
リセル配置を例示する回路図である。
【図３６】メモリアレイＮＡＮＤ形態のメモリセル配置
を例示する回路図である。
を例示する回路図である。
【図３７】メモリアレイにけるＡＮＤ形態のメモリセル
配置を例示する回路図である。
配置を例示する回路図である。
【図３８】１個のトランジスタで２値の情報即ち１ビッ
トの情報を記憶する記憶形式を採用したメモリセルの説
明図である。
トの情報を記憶する記憶形式を採用したメモリセルの説
明図である。
【図３９】１個のトランジスタで４値の情報即ち２ビッ
トの情報を記憶する記憶形式を採用したメモリセルの説
明図である。
トの情報を記憶する記憶形式を採用したメモリセルの説
明図である。
【図４０】選択トランジスタとメモリセルトランジスタ
とを直列接続してたメモリセルの説明図である。
とを直列接続してたメモリセルの説明図である。
【図４１】本発明にかかる半導体集積回路の別の例とし
て不揮発性メモリをオンチップで備えたマイクロコンピ
ュータを例示するブロック図である。
て不揮発性メモリをオンチップで備えたマイクロコンピ
ュータを例示するブロック図である。
【図４２】フラッシュメモリを用いたコンピュータシス
テムを例示するブロック図である。
テムを例示するブロック図である。
【図４３】高電圧出力ドライバによる高電圧印加対象と
して、ＤＲＡＭセル、ＦＲＡＭセル、液晶表示セルを例
示する説明図である。
して、ＤＲＡＭセル、ＦＲＡＭセル、液晶表示セルを例
示する説明図である。
１ ワード線ドライバ
１ｂ ビット線ドライバ
１ｓ ソース線ドライバ
１ｖ ベリファイ動作考慮型のワード線ドライバ
Ｍ１ ｐチャンネル型第１ＭＯＳトランジスタ
Ｍ２ ｎチャンネル型第２ＭＯＳトランジスタ
ＳＳ１，ＳＳ１ｂ，ＳＳ１ｓ 第１スイッチ信号
ＳＳ２，ＳＳ２ｂ，ＳＳ２ｓ 第２スイッチ信号
ＳＳ３ 第３スイッチ信号
２，２ｂ，２ｓ，２ｖ 切り換えシーケンサ
ｖｃｃｘ、ｖｓｓｘ 高電圧電源
ＷＬ ワード線
ＷＬＳ ワード線選択信号
ＢＬ ビット線
ＢＬＳ ビット線選択信号
ＳＬ ソース線
ＳＬＳ ソース線選信号
ＶＦＳ ベリファイ信号
ＤＳＣ ディスチャージ信号
５、５ｖ シーケンサ部
６ 第１電圧変換部
７ 第２電圧変換部
Ｓ１ 第１タイミング信号
Ｓ２ 第２タイミング信号
ＳＴＬ１ 第１スタティックラッチ
ＩＶ１，ＩＶ２ インバータ
ＳＴＬ２ 第２スタティックラッチ
ＩＶ５，ＩＶ６ インバータ
ＣＣ１，ＣＣ２，ＣＣ３，ＣＣ４ カップリング容量
１６，１７ チャージポンプ回路
３９ 不揮発メモリ
４０メモリマット
ＭＣ メモリセル
６０ マイクロコンピュータ
６１ メモリモジュール
６２ バス
６３ ＣＰＵ
７４ メモリカード
７５ システムバスインタフェース
７６ メモリコントローラ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｃ 17/00 ６３４Ｆ
６３５
６３２Ｄ
６３３Ｅ
Ｇ０６Ｋ 19/00 Ｎ
(72)発明者 藤戸 正道
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 中村 悠子
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 鈴川 一文
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
(72)発明者 田中 利広
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
(72)発明者 品川 裕
東京都小平市上水本町５丁目22番１号 株
式会社日立超エル・エス・アイ・システム
ズ内
Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04
AD05 AD08 AD10 AD15 AE05
AE06 AE08
5B035 AA02 AA05 AA11 BB09 CA11
CA31 CA35
5B062 CC01
5M024 AA04 AA45 AA96 BB08 BB27
BB29 BB35 BB36 CC23 CC26
CC70 DD90 FF03 FF20 GG01
HH01 PP01 PP02 PP03 PP07
PP09 PP10
Claims (18)
- 【請求項１】 高電圧の印加により選択的に所定動作可
能な複数の回路セルがマトリクス配置されたセルアレイ
と、前記複数の回路セルに高電圧を供給するための複数
の信号線と、前記信号線毎に設けられた高電圧出力ドラ
イバと、前記高電圧出力ドライバの出力切り換え回路
と、前記高電圧出力ドライバに高電圧動作電源を供給す
る高電圧発生回路と、を含み、 前記高電圧出力ドライバは、前記高電圧の電流経路に、
直列接続点を出力端子とする第１ＭＯＳトランジスタと
第２ＭＯＳトランジスタとの直列回路を有し、 前記出力切り換え回路は、切り換え指示信号に応答して
前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタ
の相補的なスイッチ状態を切り換えるとき、オン状態の
一方のトランジスタを先にオフ状態に遷移させてから、
他方のトランジスタをオン状態に遷移させる、ものであ
ることを特徴とする半導体集積回路。 - 【請求項２】 前記回路セルは電気的に消去及び書込み
可能な不揮発性メモリセルであり、前記複数の信号線と
してワード線を含み、前記ワード線に接続された前記高
電圧出力ドライバの前記出力切り換え回路は、前記切り
換え指示信号としてワード線選択信号が供給されること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記第１ＭＯＳトランジスタと第２ＭＯ
Ｓトランジスタとの直列接続点に接続されたワード線に
ベリファイ用ワード線電圧を供給可能な第３ＭＯＳトラ
ンジスタを設け、 前記ワード線に接続された前記高電圧出力ドライバの前
記出力切り換え回路は、ベリファイ動作の指示に応答し
て前記ワード線に接続された前記高電圧出力ドライバの
第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタを
カットオフし、且つ、前記第３ＭＯＳトランジスタから
対応するワード線にベリファイ用ワード線電圧を供給す
るものであることを特徴とする請求項２記載の半導体集
積回路。 - 【請求項４】 前記複数の信号線としてビット線を含
み、前記ビット線に接続された前記高電圧出力ドライバ
の前記出力切り換え回路は、前記切り換え指示信号とし
て書き込みデータが供給されることを特徴とする請求項
２又は３記載の半導体集積回路。 - 【請求項５】 前記複数の信号線としてソース線を含
み、前記ソース線に接続された前記高電圧出力ドライバ
の前記出力切り換え回路は、前記切り換え指示信号とし
てソース線選択信号が供給されることを特徴とする請求
項４記載の半導体集積回路。 - 【請求項６】 前記複数の信号線として前記不揮発性メ
モリセルのチャネルが形成される半導体領域に基板電位
を供給するための基板電位供給線を含み、前記基板電位
供給線に接続された前記高電圧出力ドライバの前記出力
切り換え回路は、前記切り換え指示信号として基板電位
選択信号が供給されることを特徴とする請求項４記載の
半導体集積回路。 - 【請求項７】 前記不揮発性メモリセルから読み出され
た記憶情報を入力し、又は前記不揮発性メモリセルへ書
き込む情報を出力するＣＰＵを更に有して成るものであ
ることを特徴とする請求項５又は６記載の半導体集積回
路。 - 【請求項８】 前記回路セルはダイナミック型メモリセ
ルであり、前記複数の信号線としてワード線を含み、前
記ワード線に接続された前記高電圧出力ドライバの前記
出力切り換え回路は、前記第１ＭＯＳトランジスタと第
２ＭＯＳトランジスタの相補的なスイッチ状態の切り換
えを指示するためのワード線選択信号が供給されること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項９】 前記第１ＭＯＳトランジスタはｐチャン
ネル型、前記第２トランジスタはｎチャネル型であるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項１０】 前記出力切り換え回路は、前記切り換
え指示信号を入力して第１タイミング信号及び第２タイ
ミング信号を出力するシーケンサ部と、前記第１タイミ
ング信号を入力して前記第１ＭＯＳトランジスタの第１
スイッチ信号を出力する第１電圧変換部と、前記第２タ
イミング信号を入力して前記第２ＭＯＳトランジスタの
第２スイッチ信号を出力する第２電圧変換部とから成
り、 前記第１スイッチ信号は、前記第１ＭＯＳトランジスタ
のソース電圧に対して低電位側に第１の電位差の範囲で
変化する信号とされ、前記第１の電位差は出力切り換え
回路におけるｐチャンネル型ＭＯＳトランジスタのドレ
イン・ソース間最小ブレークダウン電圧よりも小さい電
圧とされ、 前記第２スイッチ信号は、前記第２ＭＯＳトランジスタ
のソース電圧に対して高電位側に第２の電位差の範囲で
変化する信号とされ、前記第２の電位差は出力切り換え
回路におけるｎチャンネル型ＭＯＳトランジスタのドレ
イン・ソース間最小ブレークダウン電圧よりも小さい電
圧とされる、ものであることを特徴とする請求項９記載
の半導体集積回路。 - 【請求項１１】 前記第１タイミング信号及び第２タイ
ミング信号は前記シーケンサ部の接地電圧と第１電源電
圧との間で変化され、 前記第１の電位差と第２の電位差は、前記シーケンサ部
の接地電圧に対する第１電源電圧の電位差に等しいこと
を特徴とする請求項１０記載の半導体集積回路。 - 【請求項１２】 前記第１電圧変換部は、前記第１ＭＯ
Ｓトランジスタのソース電圧とそれよりも前記第１電源
電圧分低い電圧とを動作電源とする複数のインバータ回
路を逆並列接続したスタティックラッチ回路と、前記ス
タティックラッチ回路の一方の入出力ノードに一方の容
量電極が結合された第１カップリング容量と、前記スタ
ティックラッチ回路の他方の入出力ノードに一方の容量
電極が結合された第２カップリング容量とを有し、前記
第１カップリング容量の他方の容量電極と第２カップリ
ング容量の他方の容量電極に第１タイミング信号に基づ
いて形成された相補信号が与えられて、前記スタティッ
クラッチ回路のラッチ情報を前記第１スイッチ信号とし
て出力し、 前記第２出力切り換え部は、前記第２ＭＯＳトランジス
タのソース電圧とそれよりも前記第１電源電圧分高い電
圧とを動作電源とする複数のインバータ回路を逆並列接
続したスタティックラッチ回路と、前記スタティックラ
ッチ回路の一方の入出力ノードに一方の容量電極が結合
された第３カップリング容量と、前記スタティックラッ
チ回路の他方の入出力ノードに一方の容量電極が結合さ
れた第４カップリング容量とを有し、前記第３カップリ
ング容量の他方の容量電極と第４カップリング容量の他
方の容量電極に第２タイミング信号に基づいて形成され
た相補信号が与えられて、前記スタティックラッチ回路
のラッチ情報を前記第２スイッチ信号として出力する、
ものであることを特徴とする請求項１１記載の半導体集
積回路。 - 【請求項１３】 高電圧の印加により選択的に消去及び
書き込み動作可能な複数の不揮発性メモリセルがマトリ
クス配置されたメモリセルアレイと、前記複数の不揮発
性メモリセルに高電圧を供給するための複数の信号線
と、前記信号線毎に設けられた高電圧出力ドライバと、
前記高電圧出力ドライバの出力切り換え回路と、前記高
電圧出力ドライバに高電圧動作電源を供給する高電圧発
生回路と、を半導体チップに含んで成る半導体不揮発性
メモリであって、 前記高電圧出力ドライバは、前記高電圧の電流経路に、
直列接続点を出力端子とする第１ＭＯＳトランジスタと
第２ＭＯＳトランジスタとの直列回路を有し、前記出力
切り換え回路は、切り換え指示信号に応答して前記第１
ＭＯＳトランジスタと第２ＭＯＳトランジスタの相補的
なスイッチ状態を切り換えるとき、オン状態の一方のト
ランジスタを先にオフ状態に遷移させてから、他方のト
ランジスタをオン状態に遷移させる、ものであることを
特徴とする半導体不揮発性メモリ。 - 【請求項１４】 請求項１２記載の半導体不揮発性メモ
リと、外部とコマンド及びデータの入出力を行う外部イ
ンタフェース回路と、前記外部インタフェース回路を介
して供給されるコマンドに応答して前記半導体不揮発性
メモリのアクセス制御を行うメモリコントローラと、を
カード基板に備えて成るものであることを特徴とするメ
モリカード。 - 【請求項１５】 高電圧の印加により選択的に消去及び
書き込み動作可能な複数の不揮発性メモリセルがマトリ
クス配置されたメモリセルアレイと、前記複数の不揮発
性メモリセルに高電圧を供給するための複数の信号線
と、前記信号線毎に設けられた高電圧出力ドライバと、
前記高電圧出力ドライバの出力切り換え回路と、前記高
電圧出力ドライバに高電圧動作電源を供給する高電圧発
生回路と、から成る不揮発性メモリと、 前記不揮発性メモリをアクセス可能なＣＰＵと、 前記不揮発性メモリと前記ＣＰＵを接続するバスと、を
半導体チップに含んで成るマイクロコンピュータであっ
て、 前記高電圧出力ドライバは、前記高電圧の電流経路に、
直列接続点を出力端子とする第１ＭＯＳトランジスタと
第２ＭＯＳトランジスタとの直列回路を有し、 前記出力切り換え回路は、切り換え指示信号に応答して
前記第１ＭＯＳトランジスタと第２ＭＯＳトランジスタ
の相補的なスイッチ状態を切り換えるとき、オン状態の
一方のトランジスタを先にオフ状態に遷移させてから、
他方のトランジスタをオン状態に遷移させる、ものであ
ることを特徴とするマイクロコンピュータ。 - 【請求項１６】 高電圧発生回路と、前記高電圧発生回
路から供給される高電圧を動作電源とする高電圧出力ド
ライバと、前記高電圧出力ドライバの出力状態を切り換
える切り換え回路とを含み、 前記高電圧出力ドライバは、前記高電圧の電流経路に、
直列接続点を出力端子とする第１ＭＯＳトランジスタと
第２ＭＯＳトランジスタとの直列回路を有し、 前記切り換え回路は、前記第１ＭＯＳトランジスタと第
２ＭＯＳトランジスタの相補的なスイッチ状態を切り換
えるとき、オン状態の一方のトランジスタを先にオフ状
態に遷移させてから、他方のトランジスタをオン状態に
遷移させる、ものであることを特徴とする半導体集積回
路。 - 【請求項１７】 回路の接地電圧、第１の電源電圧、及
び第１の電源電圧よりもレベルの高い第２の電源電圧を
動作電源とする電圧変換回路であって、 前記第２の電源電圧と前記第２の電源電圧よりも第１の
電源電圧分低い電圧とを動作電源とする複数のインバー
タ回路を逆並列接続したスタティックラッチ回路と、 前記スタティックラッチ回路の一方の入出力ノードに一
方の容量電極が結合された第１カップリング容量と、 前記スタティックラッチ回路の他方の入出力ノードに一
方の容量電極が結合された第２カップリング容量と、 前記接地電圧と第１の電源電圧とを動作電源とし前記第
１カップリング容量の他方の容量電極と前記第２カップ
リング容量の他方の容量電極との間に接続されたインバ
ータとを有し、 前記接地電圧と第１の電源電圧との間で変化され前記イ
ンバータに入力された信号を、前記第２の電源電圧と当
該第２の電源電圧よりも第１の電源電圧分低い電圧との
間で変化される信号として、前記スタティックラッチ回
路の入出力ノードから取り出し可能であることを特徴と
する電圧変換回路。 - 【請求項１８】 回路の接地電圧、第１の電源電圧、及
び前記回路の接地電圧よりもレベルの低い第３の電源電
圧を動作電源とする電圧変換回路であって、 前記第３の電源電圧と前記第３の電源電圧よりも第１の
電源電圧分高い電圧とを動作電源とする複数のインバー
タ回路を逆並列接続したスタティックラッチ回路と、 前記スタティックラッチ回路の一方の入出力ノードに一
方の容量電極が結合された第１カップリング容量と、 前記スタティックラッチ回路の他方の入出力ノードに一
方の容量電極が結合された第２カップリング容量と、 前記接地電圧と第１の電源電圧とを動作電源とし前記第
１カップリング容量の他方の容量電極と前記第２カップ
リング容量の他方の容量電極との間に接続されたインバ
ータとを有し、 前記接地電圧と第１の電源電圧との間で変化され前記イ
ンバータに入力された信号を、前記第３の電源電圧と当
該第３の電源電圧よりも第１の電源電圧分高い電圧との
間で変化される信号として、前記スタティックラッチ回
路の入出力ノードから取り出し可能であることを特徴と
する電圧変換回路。
Priority Applications (3)
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| JP2001262924A JP2003077283A (ja) | 2001-08-31 | 2001-08-31 | 半導体集積回路、半導体不揮発性メモリ、メモリカード及びマイクロコンピュータ |
| US10/486,638 US7072218B2 (en) | 2001-08-31 | 2002-07-03 | Semiconductor integrated circuit, semiconductor non-volatile memory, memory card, and microcomputer |
| PCT/JP2002/006709 WO2003021603A1 (en) | 2001-08-31 | 2002-07-03 | Semiconductor integrated circuit, semiconductor non-volatile memory, memory card, and microcomputer |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001262924A JP2003077283A (ja) | 2001-08-31 | 2001-08-31 | 半導体集積回路、半導体不揮発性メモリ、メモリカード及びマイクロコンピュータ |
Publications (1)
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|---|---|
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ID=19089753
Family Applications (1)
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Country Status (3)
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