JP2002197881A - レベルシフタ及びレベルシフタを備えた半導体記憶装置 - Google Patents
レベルシフタ及びレベルシフタを備えた半導体記憶装置Info
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- G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously
Abstract
(57)【要約】
【課題】動作電圧が低下しても十分に動作可能なレベル
シフタ、さらに高集積化が可能な前記レベルシフタを備
えた半導体記憶装置を提供する。 【解決手段】電圧ＶＨまたは電圧ＶＬとなるノードＮＤ
１と、電圧ＶＬまたは電圧ＶＨとなるノードＮＤ２を有
するラッチ回路と、一端がノードＮＤ１に接続されたキ
ャパシタＣ１と、一端がノードＮＤ２に接続されたキャ
パシタＣ２とを有し、キャパシタＣ１の他端には電圧Ｖ
ｈが入力され、キャパシタＣ２の他端には前記電圧Ｖｈ
の反転信号である電圧Ｖｌが入力される。
シフタ、さらに高集積化が可能な前記レベルシフタを備
えた半導体記憶装置を提供する。 【解決手段】電圧ＶＨまたは電圧ＶＬとなるノードＮＤ
１と、電圧ＶＬまたは電圧ＶＨとなるノードＮＤ２を有
するラッチ回路と、一端がノードＮＤ１に接続されたキ
ャパシタＣ１と、一端がノードＮＤ２に接続されたキャ
パシタＣ２とを有し、キャパシタＣ１の他端には電圧Ｖ
ｈが入力され、キャパシタＣ２の他端には前記電圧Ｖｈ
の反転信号である電圧Ｖｌが入力される。
Description
【０００１】
【発明の属する技術分野】この発明は、入力された電圧
レベルを変換して出力するレベルシフタ及びレベルシフ
タを備えた半導体記憶装置に関し、特にレベルシフタを
備えた不揮発性半導体記憶装置に関するものである。
レベルを変換して出力するレベルシフタ及びレベルシフ
タを備えた半導体記憶装置に関し、特にレベルシフタを
備えた不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】従来より、不揮発性半導体記憶装置の一
つとして、フラッシュメモリが知られている。このフラ
ッシュメモリは、電気的な消去及び書き込みが可能なメ
モリであり、ブロックに属するメモリセルに記憶された
データを一括して消去することができる。
つとして、フラッシュメモリが知られている。このフラ
ッシュメモリは、電気的な消去及び書き込みが可能なメ
モリであり、ブロックに属するメモリセルに記憶された
データを一括して消去することができる。
【０００３】以下に、従来のフラッシュメモリについて
説明する。
説明する。
【０００４】図８は、従来のフラッシュメモリを構成す
るメモリセルの断面図である。
るメモリセルの断面図である。
【０００５】ｐ型シリコン半導体基板１０１には、ｎ型
ウェル領域１０２が形成され、さらにこのｎ型ウェル領
域１０２内にｐ型ウェル領域１０３が形成されている。
ｐ型ウェル領域１０３には、ドレイン拡散領域（ｎ＋型
領域）１０４とソース拡散領域（ｎ＋型領域）１０５と
が所定距離だけ離間して形成されている。
ウェル領域１０２が形成され、さらにこのｎ型ウェル領
域１０２内にｐ型ウェル領域１０３が形成されている。
ｐ型ウェル領域１０３には、ドレイン拡散領域（ｎ＋型
領域）１０４とソース拡散領域（ｎ＋型領域）１０５と
が所定距離だけ離間して形成されている。
【０００６】前記ドレイン拡散領域１０４とソース拡散
領域１０５間のｐ型ウェル領域１０３上には、ゲート絶
縁膜１０６を介してフローティングゲート１０７が形成
されている。さらに、このフローティングゲート１０７
上には、絶縁膜１０８を介してコントロールゲート１０
９が形成されている。
領域１０５間のｐ型ウェル領域１０３上には、ゲート絶
縁膜１０６を介してフローティングゲート１０７が形成
されている。さらに、このフローティングゲート１０７
上には、絶縁膜１０８を介してコントロールゲート１０
９が形成されている。
【０００７】このような構造をもつメモリセルでは、フ
ローティングゲート１０７に蓄積される電子の数によっ
てコントロールゲート１０９からみたしきい値電圧が変
化する。
ローティングゲート１０７に蓄積される電子の数によっ
てコントロールゲート１０９からみたしきい値電圧が変
化する。
【０００８】図９は、前記メモリセルがマトリクス状に
配列されたメモリセルアレイの構成を示す回路図であ
る。
配列されたメモリセルアレイの構成を示す回路図であ
る。
【０００９】メモリセルのコントロールゲート１０９
は、ワード線ＷＬ０〜ＷＬｎのいずれかに接続される。
メモリセルのドレインは、ビット線ＢＬ０〜ＢＬｍのい
ずれかに接続され、ソースは接地電位端に接続される。
は、ワード線ＷＬ０〜ＷＬｎのいずれかに接続される。
メモリセルのドレインは、ビット線ＢＬ０〜ＢＬｍのい
ずれかに接続され、ソースは接地電位端に接続される。
【００１０】図１０は、前記メモリセルトランジスタの
ドレイン電流を示すグラフである。フローティングゲー
ト１０７に蓄積される電子の数が比較的多数の状態（す
なわち、しきい値電圧Ｖｔが高い状態）をデータ“０”
とし、逆に蓄積される電子の数が比較的少ない状態（す
なわち、しきい値電圧Ｖｔが低い状態）をデータ“１”
としている。
ドレイン電流を示すグラフである。フローティングゲー
ト１０７に蓄積される電子の数が比較的多数の状態（す
なわち、しきい値電圧Ｖｔが高い状態）をデータ“０”
とし、逆に蓄積される電子の数が比較的少ない状態（す
なわち、しきい値電圧Ｖｔが低い状態）をデータ“１”
としている。
【００１１】データの読み出し、書き込み、消去のバイ
アス条件を図１１に示す。読み出しは、ゲート電圧Ｖｇ
が５Ｖ、ドレイン電圧Ｖｄが１Ｖに設定され、セル電流
が流れるか否かで“０”、“１”が判定される。消去
は、ソース拡散領域１０５とｐウェル領域１０３を共有
する複数のメモリセルごとに一括して行われ、ゲート電
圧Ｖｇが−７．５Ｖに、ソース電圧Ｖｓが９Ｖに設定さ
れる。消去では、Ｆ−Ｎトンネル現象によって、フロー
ティングゲート１０７から電子が基板（ｐ型ウェル領域
１０３）に流れ、消去対象のメモリセルは全て“１”と
なる。
アス条件を図１１に示す。読み出しは、ゲート電圧Ｖｇ
が５Ｖ、ドレイン電圧Ｖｄが１Ｖに設定され、セル電流
が流れるか否かで“０”、“１”が判定される。消去
は、ソース拡散領域１０５とｐウェル領域１０３を共有
する複数のメモリセルごとに一括して行われ、ゲート電
圧Ｖｇが−７．５Ｖに、ソース電圧Ｖｓが９Ｖに設定さ
れる。消去では、Ｆ−Ｎトンネル現象によって、フロー
ティングゲート１０７から電子が基板（ｐ型ウェル領域
１０３）に流れ、消去対象のメモリセルは全て“１”と
なる。
【００１２】また、書き込みはビットごとに行われる。
“０”に書き込むセルのビット線（Ｖｄ）を５Ｖにバイ
アスして、チャネルホットエレクトロン現象で発生した
高エネルギーの電子をフローティングゲート１０７に注
入する。このとき“１”のまま保持したいセルのビット
線は０Ｖに設定される。この場合、電子注入は起きず、
しきい値電圧の変化は生じない。
“０”に書き込むセルのビット線（Ｖｄ）を５Ｖにバイ
アスして、チャネルホットエレクトロン現象で発生した
高エネルギーの電子をフローティングゲート１０７に注
入する。このとき“１”のまま保持したいセルのビット
線は０Ｖに設定される。この場合、電子注入は起きず、
しきい値電圧の変化は生じない。
【００１３】また、書き込みや消去が正しく行われたか
否かを確認するために、書き込みベリファイや消去ベリ
ファイが行われる。書き込みベリファイは、ゲートを読
み出し時の電圧Ｖreadに比べて高い電圧Ｖpvとして
“０”の読み出しを行う（図１０参照）。書き込みと書
き込みベリファイを交互に実行して行き、書き込み対象
のセルが全て“０”になったら書き込み動作を終了す
る。
否かを確認するために、書き込みベリファイや消去ベリ
ファイが行われる。書き込みベリファイは、ゲートを読
み出し時の電圧Ｖreadに比べて高い電圧Ｖpvとして
“０”の読み出しを行う（図１０参照）。書き込みと書
き込みベリファイを交互に実行して行き、書き込み対象
のセルが全て“０”になったら書き込み動作を終了す
る。
【００１４】消去も同様に、読み出し時の電圧Ｖreadに
比べて低い電圧Ｖevをゲートに与えて“１”の読み出し
を行う消去ベリファイを実行して、セル電流Ｉcellを十
分に確保する。このように、メモリセルのワード線電圧
（ゲート電圧）は動作モードによって様々に変わる。
比べて低い電圧Ｖevをゲートに与えて“１”の読み出し
を行う消去ベリファイを実行して、セル電流Ｉcellを十
分に確保する。このように、メモリセルのワード線電圧
（ゲート電圧）は動作モードによって様々に変わる。
【００１５】そこで、メモリセルのワード線電圧を、電
源電圧以上または負電圧に切り換えるためにレベルシフ
タが用いられている。
源電圧以上または負電圧に切り換えるためにレベルシフ
タが用いられている。
【００１６】図１２（ａ）は、従来のレベルシフタの構
成を示す回路図である。
成を示す回路図である。
【００１７】ハイレベルシフタ１０１は、入力信号ＩＮ
のハイ側の電圧Ｖccを変換するための回路であり、ｎＭ
ＯＳトランジスタＮ２１、Ｎ２２、ｐＭＯＳトランジス
タＰ２１、Ｐ２２から構成されている。ロウレベルシフ
タ１０２は、入力信号ＩＮのロウ側の電圧Ｖssを変換す
るための回路であり、ｎＭＯＳトランジスタＮ２３〜Ｎ
２６、ｐＭＯＳトランジスタＰ２３、Ｐ２４から構成さ
れている。
のハイ側の電圧Ｖccを変換するための回路であり、ｎＭ
ＯＳトランジスタＮ２１、Ｎ２２、ｐＭＯＳトランジス
タＰ２１、Ｐ２２から構成されている。ロウレベルシフ
タ１０２は、入力信号ＩＮのロウ側の電圧Ｖssを変換す
るための回路であり、ｎＭＯＳトランジスタＮ２３〜Ｎ
２６、ｐＭＯＳトランジスタＰ２３、Ｐ２４から構成さ
れている。
【００１８】次に、前記レベルシフタの動作を、図従４
（ｂ）を用いて説明する。
（ｂ）を用いて説明する。
【００１９】図１２（ｂ）は、前記レベルシフタの動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【００２０】入力信号ＩＮが“０Ｖ”のとき、ノードＭ
ＩＤは“０Ｖ”となり、ノードＭＩＤＢは電圧Ｖswとな
る。そして、出力信号ＯＵＴは電圧Ｖbbとなる。
ＩＤは“０Ｖ”となり、ノードＭＩＤＢは電圧Ｖswとな
る。そして、出力信号ＯＵＴは電圧Ｖbbとなる。
【００２１】その後、入力信号ＩＮが“０Ｖ”から電圧
Ｖccに変化すると、ノードＭＩＤは“０Ｖ”から電圧Ｖ
swに変化し、さらにノードＭＩＤＢは電圧Ｖswから“０
Ｖ”に変化する。そして、出力信号ＯＵＴは電圧Ｖbbか
ら電圧Ｖswとなる。
Ｖccに変化すると、ノードＭＩＤは“０Ｖ”から電圧Ｖ
swに変化し、さらにノードＭＩＤＢは電圧Ｖswから“０
Ｖ”に変化する。そして、出力信号ＯＵＴは電圧Ｖbbか
ら電圧Ｖswとなる。
【００２２】ところで、フラッシュメモリも他のメモリ
デバイスと同様に、メモリセルの微細化によって高集積
化が行われつつある。高電圧用トランジスタは、ロウデ
コーダやカラムゲートに用いられるが、これらはメモリ
セルのピッチでレイアウトしなければならないため、こ
れらのトランジスタのスケーリング（縮小化）が高集積
化にとって重要である。セルの書き込みや消去に必要な
高電圧を低電圧化することによって、高電圧用トランジ
スタのスケーリング（縮小化）が可能になる。
デバイスと同様に、メモリセルの微細化によって高集積
化が行われつつある。高電圧用トランジスタは、ロウデ
コーダやカラムゲートに用いられるが、これらはメモリ
セルのピッチでレイアウトしなければならないため、こ
れらのトランジスタのスケーリング（縮小化）が高集積
化にとって重要である。セルの書き込みや消去に必要な
高電圧を低電圧化することによって、高電圧用トランジ
スタのスケーリング（縮小化）が可能になる。
【００２３】
【発明が解決しようとする課題】しかしながら、セルの
書き込みや消去に必要な高電圧を低電圧化すると、図１
２（ａ）に示すレベルシフタの回路動作が困難になって
しまう。前記レベルシフタにおいて、従来の消去時の電
圧条件Ｖsw＝２．５Ｖ、Ｖbb＝−７．５Ｖではハイレベ
ルシフタもロウレベルシフタも十分に動作が可能であ
る。このとき、トランジスタにはゲート−ソース間また
はソース−ドレイン間に１０Ｖの最大電圧がかかる。高
電圧用トランジスタの縮小化のため、最大電圧を例えば
９Ｖとする場合を考えると、ワード線電圧を−７．５Ｖ
で一定としたとき、消去時の電圧条件はＶsw＝１．５
Ｖ、Ｖbb＝−７．５Ｖとなってしまう。このとき、Ｖsw
＝１．５Ｖでは、ｐＭＯＳトランジスタのオン抵抗が大
きいため、レベルシフタの出力を反転することが困難に
なる。
書き込みや消去に必要な高電圧を低電圧化すると、図１
２（ａ）に示すレベルシフタの回路動作が困難になって
しまう。前記レベルシフタにおいて、従来の消去時の電
圧条件Ｖsw＝２．５Ｖ、Ｖbb＝−７．５Ｖではハイレベ
ルシフタもロウレベルシフタも十分に動作が可能であ
る。このとき、トランジスタにはゲート−ソース間また
はソース−ドレイン間に１０Ｖの最大電圧がかかる。高
電圧用トランジスタの縮小化のため、最大電圧を例えば
９Ｖとする場合を考えると、ワード線電圧を−７．５Ｖ
で一定としたとき、消去時の電圧条件はＶsw＝１．５
Ｖ、Ｖbb＝−７．５Ｖとなってしまう。このとき、Ｖsw
＝１．５Ｖでは、ｐＭＯＳトランジスタのオン抵抗が大
きいため、レベルシフタの出力を反転することが困難に
なる。
【００２４】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、動作電圧が低下しても十分に動作可能
なレベルシフタを提供すること、さらに高集積化が可能
な前記レベルシフタを備えた半導体記憶装置を提供する
ことを目的とする。
れたものであり、動作電圧が低下しても十分に動作可能
なレベルシフタを提供すること、さらに高集積化が可能
な前記レベルシフタを備えた半導体記憶装置を提供する
ことを目的とする。
【００２５】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係るレベルシフタは、第１電圧または第
２電圧となる第１ノードと、第２電圧または第１電圧と
なる第２ノードを有するラッチ回路と、一端が第１ノー
ドに接続された第１キャパシタと、一端が第２ノードに
接続された第２キャパシタとを具備し、前記第１キャパ
シタの他端には第１信号が入力され、前記第２キャパシ
タの他端には前記第１信号の反転信号が入力されること
を特徴とする。
に、この発明に係るレベルシフタは、第１電圧または第
２電圧となる第１ノードと、第２電圧または第１電圧と
なる第２ノードを有するラッチ回路と、一端が第１ノー
ドに接続された第１キャパシタと、一端が第２ノードに
接続された第２キャパシタとを具備し、前記第１キャパ
シタの他端には第１信号が入力され、前記第２キャパシ
タの他端には前記第１信号の反転信号が入力されること
を特徴とする。
【００２６】また、前記目的を達成するために、この発
明に係る半導体記憶装置は、半導体基板上に形成され、
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートに蓄
えられた電荷量によってデータを記憶する不揮発性メモ
リセルと、前記制御ゲートに接続されたワード線を選択
し駆動するロウデコーダと、前記半導体基板の電位を制
御する駆動回路と、前記半導体基板と前記ワード線とを
短絡する短絡回路と、第１電圧または第２電圧となる第
１ノードと第２電圧または第１電圧となる第２ノードを
有するラッチ回路、一端が第１ノードに接続された第１
キャパシタ、一端が第２ノードに接続された第２キャパ
シタを有する第１レベルシフタとを具備し、前記不揮発
性メモリセルのデータ消去は前記ワード線に負電圧を印
加し前記半導体基板に正電圧を印加することによって行
われ、前記第１レベルシフタは前記第１キャパシタの他
端に第１信号が入力され、前記第２キャパシタの他端に
前記第１信号の反転信号が入力されて前記第１信号の電
圧と異なる電圧を出力し、前記短絡回路は前記第１レベ
ルシフタの出力に応じて、前記データ消去の動作終了後
に前記半導体基板と前記ワード線とを短絡することを特
徴とする。
明に係る半導体記憶装置は、半導体基板上に形成され、
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートに蓄
えられた電荷量によってデータを記憶する不揮発性メモ
リセルと、前記制御ゲートに接続されたワード線を選択
し駆動するロウデコーダと、前記半導体基板の電位を制
御する駆動回路と、前記半導体基板と前記ワード線とを
短絡する短絡回路と、第１電圧または第２電圧となる第
１ノードと第２電圧または第１電圧となる第２ノードを
有するラッチ回路、一端が第１ノードに接続された第１
キャパシタ、一端が第２ノードに接続された第２キャパ
シタを有する第１レベルシフタとを具備し、前記不揮発
性メモリセルのデータ消去は前記ワード線に負電圧を印
加し前記半導体基板に正電圧を印加することによって行
われ、前記第１レベルシフタは前記第１キャパシタの他
端に第１信号が入力され、前記第２キャパシタの他端に
前記第１信号の反転信号が入力されて前記第１信号の電
圧と異なる電圧を出力し、前記短絡回路は前記第１レベ
ルシフタの出力に応じて、前記データ消去の動作終了後
に前記半導体基板と前記ワード線とを短絡することを特
徴とする。
【００２７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００２８】［第１の実施の形態］まず、この発明の第
１の実施の形態のレベルシフタについて述べる。
１の実施の形態のレベルシフタについて述べる。
【００２９】図１は、第１の実施の形態のレベルシフタ
の構成を示す回路図である。
の構成を示す回路図である。
【００３０】このレベルシフタは、ラッチ回路を形成す
る２つの反転素子Ｉ１、Ｉ２と、このラッチ回路の一方
のノードＮＤ１に一端が接続されたキャパシタＣ１と、
ラッチ回路の他方のノードＮＤ２に一端が接続されたキ
ャパシタＣ２とを有する。さらに、キャパシタＣ１、Ｃ
２にそれぞれ反転電位を供給するための反転素子Ｉ３、
Ｉ４を有する。
る２つの反転素子Ｉ１、Ｉ２と、このラッチ回路の一方
のノードＮＤ１に一端が接続されたキャパシタＣ１と、
ラッチ回路の他方のノードＮＤ２に一端が接続されたキ
ャパシタＣ２とを有する。さらに、キャパシタＣ１、Ｃ
２にそれぞれ反転電位を供給するための反転素子Ｉ３、
Ｉ４を有する。
【００３１】前記反転素子Ｉ３の入力端には入力信号Ｉ
Ｎが入力され、この反転素子Ｉ３の出力端は、キャパシ
タＣ１の他端に接続されると共に、反転素子Ｉ４の入力
端に接続される。反転素子Ｉ４の出力端は、キャパシタ
Ｃ２の他端に接続される。キャパシタＣ１の一端は、反
転素子Ｉ１の入力端及び反転素子２の出力端に接続され
る。さらに、キャパシタＣ２の一端は、反転素子Ｉ１の
出力端及び反転素子２の入力端に接続される。
Ｎが入力され、この反転素子Ｉ３の出力端は、キャパシ
タＣ１の他端に接続されると共に、反転素子Ｉ４の入力
端に接続される。反転素子Ｉ４の出力端は、キャパシタ
Ｃ２の他端に接続される。キャパシタＣ１の一端は、反
転素子Ｉ１の入力端及び反転素子２の出力端に接続され
る。さらに、キャパシタＣ２の一端は、反転素子Ｉ１の
出力端及び反転素子２の入力端に接続される。
【００３２】前記反転素子Ｉ１、Ｉ２は、ともに電圧Ｖ
Ｈと電圧ＶＬとの電位差で駆動される素子である。ま
た、反転素子Ｉ３、Ｉ４は、ともに電圧Ｖｈと電圧Ｖｌ
との電位差で駆動される素子である。
Ｈと電圧ＶＬとの電位差で駆動される素子である。ま
た、反転素子Ｉ３、Ｉ４は、ともに電圧Ｖｈと電圧Ｖｌ
との電位差で駆動される素子である。
【００３３】前記レベルシフタの動作は以下のようにな
る。図２は、このレベルシフタの各ノードの電位を示す
図表である。
る。図２は、このレベルシフタの各ノードの電位を示す
図表である。
【００３４】初期状態では、入力信号ＩＮとして、反転
素子Ｉ３の回路しきい値より低い電圧Ｖssが反転素子Ｉ
３に入力されているものとする。この場合、図２に示す
ように、反転素子Ｉ３からは電圧Ｖｈが出力され、ノー
ドＮＤ３の電位は電圧Ｖｈとなる。この電圧Ｖｈはキャ
パシタＣ１の他端と反転素子Ｉ４に入力される。反転素
子Ｉ４からは電圧Ｖｌが出力され、ノードＮＤ４の電位
は電圧Ｖｌとなる。この電圧ＶｌはキャパシタＣ２の他
端に入力される。
素子Ｉ３の回路しきい値より低い電圧Ｖssが反転素子Ｉ
３に入力されているものとする。この場合、図２に示す
ように、反転素子Ｉ３からは電圧Ｖｈが出力され、ノー
ドＮＤ３の電位は電圧Ｖｈとなる。この電圧Ｖｈはキャ
パシタＣ１の他端と反転素子Ｉ４に入力される。反転素
子Ｉ４からは電圧Ｖｌが出力され、ノードＮＤ４の電位
は電圧Ｖｌとなる。この電圧ＶｌはキャパシタＣ２の他
端に入力される。
【００３５】すると、キャパシタＣ１の一端と他端間の
電位差ＶＣＡＰ１は、ノードＮＤ１が電圧ＶＨになって
いるため、電位“｜Ｖｈ−ＶＨ｜”となる。また、キャ
パシタＣ２の一端と他端間の電位差ＶＣＡＰ２は、ノー
ドＮＤ２が電圧ＶＬになっているため、電位“｜Ｖｌ−
ＶＬ｜”となる。
電位差ＶＣＡＰ１は、ノードＮＤ１が電圧ＶＨになって
いるため、電位“｜Ｖｈ−ＶＨ｜”となる。また、キャ
パシタＣ２の一端と他端間の電位差ＶＣＡＰ２は、ノー
ドＮＤ２が電圧ＶＬになっているため、電位“｜Ｖｌ−
ＶＬ｜”となる。
【００３６】次に、入力信号ＩＮとして、反転素子Ｉ３
の回路しきい値より高い電圧Ｖccが反転素子Ｉ３に入力
される。すると、反転素子Ｉ３からは電圧Ｖｌが出力さ
れ、ノードＮＤ３の電位は電圧Ｖｌとなる。この電圧Ｖ
ｌはキャパシタＣ１の他端と反転素子Ｉ４に入力され
る。反転素子Ｉ４からは電圧Ｖｈが出力され、ノードＮ
Ｄ４の電位は電圧Ｖｈとなる。この電圧Ｖｈは、キャパ
シタＣ２の他端に入力される。
の回路しきい値より高い電圧Ｖccが反転素子Ｉ３に入力
される。すると、反転素子Ｉ３からは電圧Ｖｌが出力さ
れ、ノードＮＤ３の電位は電圧Ｖｌとなる。この電圧Ｖ
ｌはキャパシタＣ１の他端と反転素子Ｉ４に入力され
る。反転素子Ｉ４からは電圧Ｖｈが出力され、ノードＮ
Ｄ４の電位は電圧Ｖｈとなる。この電圧Ｖｈは、キャパ
シタＣ２の他端に入力される。
【００３７】ノードＮＤ３の電位が、電圧Ｖｈから電圧
Ｖｌに変化すると、キャパシタＣ１の電位差ＶＣＡＰ１
は、“｜Ｖｈ−ＶＨ｜”に保たれるため、容量カップリ
ングにより、ノードＮＤ１の電位は、ＶＨ−（Ｖｈ−Ｖ
ｌ）に遷移する。
Ｖｌに変化すると、キャパシタＣ１の電位差ＶＣＡＰ１
は、“｜Ｖｈ−ＶＨ｜”に保たれるため、容量カップリ
ングにより、ノードＮＤ１の電位は、ＶＨ−（Ｖｈ−Ｖ
ｌ）に遷移する。
【００３８】一方、ノードＮＤ４の電位が、電圧Ｖｌか
ら電圧Ｖｈに変化すると、キャパシタＣ２の電位差ＶＣ
ＡＰ２は、“｜Ｖｌ−ＶＬ｜”に保たれるため、容量カ
ップリングにより、ノードＮＤ２の電位は、ＶＬ＋（Ｖ
ｈ−Ｖｌ）に遷移する。
ら電圧Ｖｈに変化すると、キャパシタＣ２の電位差ＶＣ
ＡＰ２は、“｜Ｖｌ−ＶＬ｜”に保たれるため、容量カ
ップリングにより、ノードＮＤ２の電位は、ＶＬ＋（Ｖ
ｈ−Ｖｌ）に遷移する。
【００３９】ここで、ノードＮＤ１の電位がノードＮＤ
２の電位より低くなるように、すなわちＶＨ−（Ｖｈ−
Ｖｌ）＜ＶＬ＋（Ｖｈ−Ｖｌ）になるように、各電圧Ｖ
Ｈ、ＶＬ、Ｖｈ、Ｖｌを設定しておけば、ノードＮＤ１
とノードＮＤ２の電位が反転し、ノードＮＤ１の電位は
電圧ＶＬとなり、ノードＮＤ２の電位は電圧ＶＨとな
る。ノードＮＤ１とＮＤ２の電位が反転し安定すると、
電位差ＶＣＡＰ１は“｜Ｖｌ−ＶＬ｜”となり、電位差
ＶＣＡＰ２は“｜Ｖｈ−ＶＨ｜”となる。なお、遷移状
態では、ノードＮＤ１が電圧ＶＬより高く、ノードＮＤ
２が電圧ＶＨより低くなければならないことから、ＶＨ
−（Ｖｈ−Ｖｌ）＜ＶＬ、及びＶＬ＋（Ｖｈ−Ｖｌ）＜
ＶＨを満足する必要がある。
２の電位より低くなるように、すなわちＶＨ−（Ｖｈ−
Ｖｌ）＜ＶＬ＋（Ｖｈ−Ｖｌ）になるように、各電圧Ｖ
Ｈ、ＶＬ、Ｖｈ、Ｖｌを設定しておけば、ノードＮＤ１
とノードＮＤ２の電位が反転し、ノードＮＤ１の電位は
電圧ＶＬとなり、ノードＮＤ２の電位は電圧ＶＨとな
る。ノードＮＤ１とＮＤ２の電位が反転し安定すると、
電位差ＶＣＡＰ１は“｜Ｖｌ−ＶＬ｜”となり、電位差
ＶＣＡＰ２は“｜Ｖｈ−ＶＨ｜”となる。なお、遷移状
態では、ノードＮＤ１が電圧ＶＬより高く、ノードＮＤ
２が電圧ＶＨより低くなければならないことから、ＶＨ
−（Ｖｈ−Ｖｌ）＜ＶＬ、及びＶＬ＋（Ｖｈ−Ｖｌ）＜
ＶＨを満足する必要がある。
【００４０】なお、反転素子Ｉ１、Ｉ２の耐圧（最大電
圧）をＶmax1とし、反転素子Ｉ３、Ｉ４の耐圧をＶmax2
とし、さらにキャパシタＣ１、Ｃ２の耐圧をＶmax3とす
る。このとき、反転素子Ｉ１、Ｉ２が耐圧を超えない条
件は、ＶＨ−ＶＬ≦Ｖmax1となり、反転素子Ｉ３、Ｉ４
が耐圧を超えない条件は、Ｖｈ−Ｖｌ≦Ｖmax2となる。
さらに、キャパシタＣ１、Ｃ２の両端の電位が耐圧を超
えない条件は、Ｖｈ−ＶＨ≦Ｖmax3、Ｖｌ−ＶＬ≦Ｖma
x3となる。
圧）をＶmax1とし、反転素子Ｉ３、Ｉ４の耐圧をＶmax2
とし、さらにキャパシタＣ１、Ｃ２の耐圧をＶmax3とす
る。このとき、反転素子Ｉ１、Ｉ２が耐圧を超えない条
件は、ＶＨ−ＶＬ≦Ｖmax1となり、反転素子Ｉ３、Ｉ４
が耐圧を超えない条件は、Ｖｈ−Ｖｌ≦Ｖmax2となる。
さらに、キャパシタＣ１、Ｃ２の両端の電位が耐圧を超
えない条件は、Ｖｈ−ＶＨ≦Ｖmax3、Ｖｌ−ＶＬ≦Ｖma
x3となる。
【００４１】以上説明したようにこの第１の実施の形態
では、キャパシタＣ１、Ｃ２のそれぞれの一端の電位を
互いに反転させたときに、容量カップリングによりノー
ドＮＤ１とノードＮＤ２の大小関係が変わるような電圧
の組合せを用いることにより、反転素子Ｉ１、Ｉ２で構
成されるラッチ回路のラッチ状態を反転する。これによ
り、反転素子Ｉ３に入力される振幅Ｖss〜Ｖccの信号
を、降圧電圧ＶＬから昇圧電圧ＶＨの信号に変換するこ
とができる。
では、キャパシタＣ１、Ｃ２のそれぞれの一端の電位を
互いに反転させたときに、容量カップリングによりノー
ドＮＤ１とノードＮＤ２の大小関係が変わるような電圧
の組合せを用いることにより、反転素子Ｉ１、Ｉ２で構
成されるラッチ回路のラッチ状態を反転する。これによ
り、反転素子Ｉ３に入力される振幅Ｖss〜Ｖccの信号
を、降圧電圧ＶＬから昇圧電圧ＶＨの信号に変換するこ
とができる。
【００４２】［第２の実施の形態］次に、この発明の第
２の実施の形態として、レベルシフタのより具体的構成
について述べる。
２の実施の形態として、レベルシフタのより具体的構成
について述べる。
【００４３】図３は、第２の実施の形態のレベルシフタ
の構成を示す回路図である。
の構成を示す回路図である。
【００４４】このレベルシフタは、図３に示すように、
前記第１の実施の形態の構成に対して、反転素子Ｉ３の
入力端に他のレベルシフタを接続し、ノードＮＤ１、Ｎ
Ｄ２にそれぞれｐＭＯＳトランジスタＰ１、ｎＭＯＳト
ランジスタＮ１を接続したものである。前記第１の実施
の形態における構成と同様の部分には同じ符号を付して
その説明は省略し、以下に、異なる構成部分のみを説明
する。
前記第１の実施の形態の構成に対して、反転素子Ｉ３の
入力端に他のレベルシフタを接続し、ノードＮＤ１、Ｎ
Ｄ２にそれぞれｐＭＯＳトランジスタＰ１、ｎＭＯＳト
ランジスタＮ１を接続したものである。前記第１の実施
の形態における構成と同様の部分には同じ符号を付して
その説明は省略し、以下に、異なる構成部分のみを説明
する。
【００４５】反転素子Ｉ３の入力端に接続されるレベル
シフタは、ｐＭＯＳトランジスタＰ２、Ｐ３、ｎＭＯＳ
トランジスタＮ２、Ｎ３、及び反転素子Ｉ５からなり、
振幅０Ｖ〜Ｖcc（５Ｖ）の信号を振幅０Ｖ〜９Ｖ（Ｖdd
h）の信号に変換する。ｐＭＯＳトランジスタＰ１は、
電圧Ｖswにプルアップするためのトランジスタであり、
このｐＭＯＳトランジスタＰ１のゲートには信号RSTBが
入力されている。ｎＭＯＳトランジスタＮ１は、電圧Ｖ
bbにプルダウンするためのトランジスタであり、このｎ
ＭＯＳトランジスタＮ１のゲートには信号RSTが入力さ
れている。
シフタは、ｐＭＯＳトランジスタＰ２、Ｐ３、ｎＭＯＳ
トランジスタＮ２、Ｎ３、及び反転素子Ｉ５からなり、
振幅０Ｖ〜Ｖcc（５Ｖ）の信号を振幅０Ｖ〜９Ｖ（Ｖdd
h）の信号に変換する。ｐＭＯＳトランジスタＰ１は、
電圧Ｖswにプルアップするためのトランジスタであり、
このｐＭＯＳトランジスタＰ１のゲートには信号RSTBが
入力されている。ｎＭＯＳトランジスタＮ１は、電圧Ｖ
bbにプルダウンするためのトランジスタであり、このｎ
ＭＯＳトランジスタＮ１のゲートには信号RSTが入力さ
れている。
【００４６】図３に示す前記レベルシフタの動作は以下
のようになる。
のようになる。
【００４７】図３中の反転素子Ｉ１、Ｉ２は電源電圧Ｖ
sw（１．５Ｖ）とＶbb（−７．５Ｖ）で駆動される素子
であり、反転素子Ｉ３、Ｉ４は電源電圧Ｖddh（９Ｖ）
とＶsw（１．５Ｖ）で駆動される素子である。さらに、
反転素子Ｉ５は、電源電圧Ｖccと０Ｖで駆動される素子
である。
sw（１．５Ｖ）とＶbb（−７．５Ｖ）で駆動される素子
であり、反転素子Ｉ３、Ｉ４は電源電圧Ｖddh（９Ｖ）
とＶsw（１．５Ｖ）で駆動される素子である。さらに、
反転素子Ｉ５は、電源電圧Ｖccと０Ｖで駆動される素子
である。
【００４８】初期状態では、信号RSTB、RSTによりトラ
ンジスタＰ１、Ｎ１がオンされ、ノードＮＤ１の電位が
１．５Ｖに設定され、ノードＮＤ２の電位が−７．５Ｖ
に設定される。反転素子Ｉ５の入力端に０Ｖの入力信号
ＩＮが入力されると、反転素子Ｉ３に０Ｖが入力され
る。この場合、反転素子Ｉ３からは９Ｖが出力され、ノ
ードＮＤ３の電位は９Ｖになり、キャパシタＣ１の他端
と反転素子Ｉ４に入力される。反転素子Ｉ４からは１．
５Ｖが出力され、ノードＮＤ４の電位は１．５Ｖにな
り、キャパシタＣ２の他端に入力される。
ンジスタＰ１、Ｎ１がオンされ、ノードＮＤ１の電位が
１．５Ｖに設定され、ノードＮＤ２の電位が−７．５Ｖ
に設定される。反転素子Ｉ５の入力端に０Ｖの入力信号
ＩＮが入力されると、反転素子Ｉ３に０Ｖが入力され
る。この場合、反転素子Ｉ３からは９Ｖが出力され、ノ
ードＮＤ３の電位は９Ｖになり、キャパシタＣ１の他端
と反転素子Ｉ４に入力される。反転素子Ｉ４からは１．
５Ｖが出力され、ノードＮＤ４の電位は１．５Ｖにな
り、キャパシタＣ２の他端に入力される。
【００４９】すると、キャパシタＣ１の一端と他端間の
電位差ＶＣＡＰ１は、ノードＮＤ１が１．５Ｖになって
いるため、７．５Ｖとなる。また、キャパシタＣ２の一
端と他端間の電位差ＶＣＡＰ２は、ノードＮＤ２が−
７．５Ｖになっているため、９Ｖとなる。
電位差ＶＣＡＰ１は、ノードＮＤ１が１．５Ｖになって
いるため、７．５Ｖとなる。また、キャパシタＣ２の一
端と他端間の電位差ＶＣＡＰ２は、ノードＮＤ２が−
７．５Ｖになっているため、９Ｖとなる。
【００５０】次に、反転素子Ｉ５の入力端に電圧Ｖccの
入力信号ＩＮが入力されると、反転素子Ｉ３に９Ｖが入
力される。すると、反転素子Ｉ３からは１．５Ｖが出力
され、ノードＮＤ３の電位は１．５Ｖとなり、キャパシ
タＣ１の他端と反転素子Ｉ４に入力される。反転素子Ｉ
４からは９Ｖが出力され、ノードＮＤ４の電位は９Ｖに
なり、キャパシタＣ２の他端に入力される。
入力信号ＩＮが入力されると、反転素子Ｉ３に９Ｖが入
力される。すると、反転素子Ｉ３からは１．５Ｖが出力
され、ノードＮＤ３の電位は１．５Ｖとなり、キャパシ
タＣ１の他端と反転素子Ｉ４に入力される。反転素子Ｉ
４からは９Ｖが出力され、ノードＮＤ４の電位は９Ｖに
なり、キャパシタＣ２の他端に入力される。
【００５１】ノードＮＤ３の電位が、９Ｖから１．５Ｖ
に変化すると、キャパシタＣ１の電位差ＶＣＡＰ１は、
７．５Ｖに保たれるため、容量カップリングにより、ノ
ードＮＤ１の電位は、−６Ｖに遷移する。
に変化すると、キャパシタＣ１の電位差ＶＣＡＰ１は、
７．５Ｖに保たれるため、容量カップリングにより、ノ
ードＮＤ１の電位は、−６Ｖに遷移する。
【００５２】一方、ノードＮＤ４の電位が、１．５Ｖか
ら９Ｖに変化すると、キャパシタＣ２の電位差ＶＣＡＰ
２は、９Ｖに保たれるため、容量カップリングにより、
ノードＮＤ２の電位は、０Ｖに遷移する。
ら９Ｖに変化すると、キャパシタＣ２の電位差ＶＣＡＰ
２は、９Ｖに保たれるため、容量カップリングにより、
ノードＮＤ２の電位は、０Ｖに遷移する。
【００５３】ここで、“ノードＮＤ１の電位（−６Ｖ）
＜ノードＮＤ２の電位（０Ｖ）”となるため、反転素子
Ｉ１、Ｉ２からなるラッチ回路は遷移直後の電圧を増幅
してノードＮＤ１を−７．５Ｖに、ノードＮＤ２を１．
５Ｖにする。このように、ノードＮＤ１とノードＮＤ２
の電位はキャパシタＣ１、Ｃ２の容量カップリングによ
り反転され、ノードＮＤ１の電位は１．５Ｖから−７．
５Ｖになり、ノードＮ２の電位は−７．５Ｖから１．５
Ｖとなる。
＜ノードＮＤ２の電位（０Ｖ）”となるため、反転素子
Ｉ１、Ｉ２からなるラッチ回路は遷移直後の電圧を増幅
してノードＮＤ１を−７．５Ｖに、ノードＮＤ２を１．
５Ｖにする。このように、ノードＮＤ１とノードＮＤ２
の電位はキャパシタＣ１、Ｃ２の容量カップリングによ
り反転され、ノードＮＤ１の電位は１．５Ｖから−７．
５Ｖになり、ノードＮ２の電位は−７．５Ｖから１．５
Ｖとなる。
【００５４】以上説明したように、キャパシタＣ１、Ｃ
２のそれぞれの一端の電位を互いに反転させたときに、
容量カップリングによりノードＮＤ１とノードＮＤ２の
大小関係が変わるような電圧の組合せを用いることによ
り、反転素子Ｉ１、Ｉ２で構成されるラッチ回路のラッ
チ状態を反転する。これにより、反転素子Ｉ５に入力さ
れる振幅０Ｖ〜Ｖccの信号を、電圧Ｖsw（−７．５Ｖ）
から電圧Ｖbb（１．５Ｖ）の信号に変換することができ
る。
２のそれぞれの一端の電位を互いに反転させたときに、
容量カップリングによりノードＮＤ１とノードＮＤ２の
大小関係が変わるような電圧の組合せを用いることによ
り、反転素子Ｉ１、Ｉ２で構成されるラッチ回路のラッ
チ状態を反転する。これにより、反転素子Ｉ５に入力さ
れる振幅０Ｖ〜Ｖccの信号を、電圧Ｖsw（−７．５Ｖ）
から電圧Ｖbb（１．５Ｖ）の信号に変換することができ
る。
【００５５】次に、図３に示す前記レベルシフタを用い
た消去電圧リセット回路について説明する。
た消去電圧リセット回路について説明する。
【００５６】図４は、前記レベルシフタを用いた消去電
圧リセット回路の構成を示す回路図である。図５は、前
記消去電圧リセット回路の動作波形図である。
圧リセット回路の構成を示す回路図である。図５は、前
記消去電圧リセット回路の動作波形図である。
【００５７】この消去電圧リセット回路は、セルウェル
駆動回路１１、ロウデコーダ１２、短絡回路１３、レベ
ルシフタ２１、２２、２３、ｎＭＯＳトランジスタＮ１
２、Ｎ１３から構成されている。セルウェル駆動回路１
１は、消去動作時にウェル領域に所定電位を供給する。
ロウデコーダ１２は、ワード線を選択し駆動する回路で
ある。ｎＭＯＳトランジスタＮ１２は、レベルシフタ２
１の出力に応じてロウデコーダに０Ｖを供給し、ｎＭＯ
ＳトランジスタＮ１３はレベルシフタ２３の出力に応じ
てロウデコーダに電圧Ｖbbを供給する。短絡回路１３
は、レベルシフタ２２の出力に応じてウェル領域とワー
ド線を短絡する回路である。
駆動回路１１、ロウデコーダ１２、短絡回路１３、レベ
ルシフタ２１、２２、２３、ｎＭＯＳトランジスタＮ１
２、Ｎ１３から構成されている。セルウェル駆動回路１
１は、消去動作時にウェル領域に所定電位を供給する。
ロウデコーダ１２は、ワード線を選択し駆動する回路で
ある。ｎＭＯＳトランジスタＮ１２は、レベルシフタ２
１の出力に応じてロウデコーダに０Ｖを供給し、ｎＭＯ
ＳトランジスタＮ１３はレベルシフタ２３の出力に応じ
てロウデコーダに電圧Ｖbbを供給する。短絡回路１３
は、レベルシフタ２２の出力に応じてウェル領域とワー
ド線を短絡する回路である。
【００５８】前記セルウェル駆動回路１１の回路構成は
以下のようになっている。
以下のようになっている。
【００５９】ｐＭＯＳトランジスタＰ１１のドレイン
は、ｎＭＯＳトランジスタＮ１１のドレインに接続され
ている。この接続点には、メモリセルのウェル領域に接
続されたウェル電位供給線ＣＬが接続されている。
は、ｎＭＯＳトランジスタＮ１１のドレインに接続され
ている。この接続点には、メモリセルのウェル領域に接
続されたウェル電位供給線ＣＬが接続されている。
【００６０】ｐＭＯＳトランジスタＰ１１のゲートには
信号PREWELLBが入力され、そのソースには電圧Ｖddhが
供給されている。ｎＭＯＳトランジスタＮ１１のゲート
には信号RSTWELLLが入力され、そのソースには０Ｖが供
給されている。
信号PREWELLBが入力され、そのソースには電圧Ｖddhが
供給されている。ｎＭＯＳトランジスタＮ１１のゲート
には信号RSTWELLLが入力され、そのソースには０Ｖが供
給されている。
【００６１】前記ロウデコーダ１２の回路構成は以下の
ようになっている。
ようになっている。
【００６２】ｎＭＯＳトランジスタＮ１４のドレイン、
ｐＭＯＳトランジスタＰ１２のドレイン、及びｎＭＯＳ
トランジスタＮ１５のソースは、ワード線ＷＬに接続さ
れている。ｎＭＯＳトランジスタＮ１４のゲート及びｐ
ＭＯＳトランジスタＰ１２のゲートには信号SELWLBが供
給され、ｐＭＯＳトランジスタＰ１２のソース及びｎＭ
ＯＳトランジスタＮ１５のドレインには電圧ＧＷＬが供
給されている。さらに、ｎＭＯＳトランジスタＮ１５の
ゲートには信号SELWLが入力されている。
ｐＭＯＳトランジスタＰ１２のドレイン、及びｎＭＯＳ
トランジスタＮ１５のソースは、ワード線ＷＬに接続さ
れている。ｎＭＯＳトランジスタＮ１４のゲート及びｐ
ＭＯＳトランジスタＰ１２のゲートには信号SELWLBが供
給され、ｐＭＯＳトランジスタＰ１２のソース及びｎＭ
ＯＳトランジスタＮ１５のドレインには電圧ＧＷＬが供
給されている。さらに、ｎＭＯＳトランジスタＮ１５の
ゲートには信号SELWLが入力されている。
【００６３】また、ロウデコーダ内のｎＭＯＳトランジ
スタＮ１４のソースには、ｎＭＯＳトランジスタＮ１２
のソース、及びｎＭＯＳトランジスタＮ１３のドレイン
が接続されている。ｎＭＯＳトランジスタＮ１２のゲー
トには、レベルシフタ２１の出力端が接続され、ｎＭＯ
ＳトランジスタＮ１３のゲートには、レベルシフタ２３
の出力端が接続されている。
スタＮ１４のソースには、ｎＭＯＳトランジスタＮ１２
のソース、及びｎＭＯＳトランジスタＮ１３のドレイン
が接続されている。ｎＭＯＳトランジスタＮ１２のゲー
トには、レベルシフタ２１の出力端が接続され、ｎＭＯ
ＳトランジスタＮ１３のゲートには、レベルシフタ２３
の出力端が接続されている。
【００６４】前記レベルシフタ２１の入力端には信号RS
TWLが入力され、レベルシフタ２３の入力端には信号PRE
WLが入力されている。ｎＭＯＳトランジスタＮ１２のド
レインには０Ｖが供給されている。さらに、ｎＭＯＳト
ランジスタＮ１３のソースには電圧Ｖbbが供給されてい
る。
TWLが入力され、レベルシフタ２３の入力端には信号PRE
WLが入力されている。ｎＭＯＳトランジスタＮ１２のド
レインには０Ｖが供給されている。さらに、ｎＭＯＳト
ランジスタＮ１３のソースには電圧Ｖbbが供給されてい
る。
【００６５】前記短絡回路１３の回路構成は以下のよう
になっている。
になっている。
【００６６】ｎＭＯＳトランジスタＮ１６のソースは、
前記ロウデコーダ内のｎＭＯＳトランジスタＮ１４のソ
ースに接続されている。ｎＭＯＳトランジスタＮ１６の
ドレインは、抵抗Ｒ１を介してｐＭＯＳトランジスタＰ
１３のドレインに接続されている。ｐＭＯＳトランジス
タＰ１３のソースは、イントリンシック型のｎＭＯＳト
ランジスタＮ１７のソースに接続され、このｎＭＯＳト
ランジスタＮ１７のドレインは前記ウェル電位供給線Ｃ
Ｌに接続されている。
前記ロウデコーダ内のｎＭＯＳトランジスタＮ１４のソ
ースに接続されている。ｎＭＯＳトランジスタＮ１６の
ドレインは、抵抗Ｒ１を介してｐＭＯＳトランジスタＰ
１３のドレインに接続されている。ｐＭＯＳトランジス
タＰ１３のソースは、イントリンシック型のｎＭＯＳト
ランジスタＮ１７のソースに接続され、このｎＭＯＳト
ランジスタＮ１７のドレインは前記ウェル電位供給線Ｃ
Ｌに接続されている。
【００６７】前記ｐＭＯＳトランジスタＰ１３のゲート
には０Ｖが供給されている。さらに、ｎＭＯＳトランジ
スタＮ１７のゲートには、反転素子Ｉ１１の出力端が接
続され、この反転素子Ｉ１１の入力端には信号SHORTBが
入力されている。
には０Ｖが供給されている。さらに、ｎＭＯＳトランジ
スタＮ１７のゲートには、反転素子Ｉ１１の出力端が接
続され、この反転素子Ｉ１１の入力端には信号SHORTBが
入力されている。
【００６８】また、前記ｎＭＯＳトランジスタＮ１６の
ゲートには、レベルシフタ２２の出力端が接続され、こ
のレベルシフタ２２の入力端には信号SHORTが入力され
ている。
ゲートには、レベルシフタ２２の出力端が接続され、こ
のレベルシフタ２２の入力端には信号SHORTが入力され
ている。
【００６９】前記消去電圧リセット回路の動作は以下の
ようになる。
ようになる。
【００７０】まず、消去動作の開始時にレベルシフタを
トランジスタＲＳＴ、ＲＳＴＢによって初期化する。そ
の後、ｎＭＯＳトランジスタＰ１１のゲートに入力され
る信号PREWELLBを０Ｖにして、ウェル電位供給線ＣＬに
電圧Ｖddhを出力し、セルアレイのウェル領域に電圧Ｖd
dh（９Ｖ）を供給して、ウェル領域を９Ｖまで充電す
る。さらに、信号PREWLが入力されるレベルシフタ２３
の出力を１．５Ｖに、信号SELWLBを“Ｈ”に、信号SELW
Lを“Ｌ”にして、ワード線ＷＬに電圧Ｖbb（−７．５
Ｖ）を供給し、ワード線ＷＬを−７．５Ｖまで充電す
る。これにより、メモリセルのフローティングゲートに
蓄積された電子をウェル領域に逃がし、データを消去す
る所定の消去時間が経過したら、期間Ｔ１のあいだ、信
号PREWELLBを電圧ＶddhにしてトランジスタＰ１１をオ
フし、ウェル電位供給線ＣＬへの電圧Ｖddhの供給を停
止する。これと同時に、信号PREWLによりレベルシフタ
２３の出力を−７．５ＶにしてトランジスタＮ１３をオ
フし、ワード線ＷＬへの電圧Ｖbbの供給を停止する。
トランジスタＲＳＴ、ＲＳＴＢによって初期化する。そ
の後、ｎＭＯＳトランジスタＰ１１のゲートに入力され
る信号PREWELLBを０Ｖにして、ウェル電位供給線ＣＬに
電圧Ｖddhを出力し、セルアレイのウェル領域に電圧Ｖd
dh（９Ｖ）を供給して、ウェル領域を９Ｖまで充電す
る。さらに、信号PREWLが入力されるレベルシフタ２３
の出力を１．５Ｖに、信号SELWLBを“Ｈ”に、信号SELW
Lを“Ｌ”にして、ワード線ＷＬに電圧Ｖbb（−７．５
Ｖ）を供給し、ワード線ＷＬを−７．５Ｖまで充電す
る。これにより、メモリセルのフローティングゲートに
蓄積された電子をウェル領域に逃がし、データを消去す
る所定の消去時間が経過したら、期間Ｔ１のあいだ、信
号PREWELLBを電圧ＶddhにしてトランジスタＰ１１をオ
フし、ウェル電位供給線ＣＬへの電圧Ｖddhの供給を停
止する。これと同時に、信号PREWLによりレベルシフタ
２３の出力を−７．５ＶにしてトランジスタＮ１３をオ
フし、ワード線ＷＬへの電圧Ｖbbの供給を停止する。
【００７１】続いて、期間Ｔ２のあいだ、レベルシフタ
２２に入力する信号SHORTを電圧Ｖccにしてレベルシフ
タ２２から出力される信号SHORTHを１．５Ｖにし、ｎＭ
ＯＳトランジスタＮ１６をオンしてウェル電位供給線Ｃ
Ｌ（ウェル領域）とワード線ＷＬをショートする。次
に、期間Ｔ３のあいだ、トランジスタＮ１１をオンして
ウェル領域を接地電位（０Ｖ）に放電すると共に、トラ
ンジスタＮ１２をオンしてワード線ＷＬを接地電位に放
電する。その後、電圧Ｖddh、Ｖsw、Ｖbbを待機状態の
電圧値に戻す。
２２に入力する信号SHORTを電圧Ｖccにしてレベルシフ
タ２２から出力される信号SHORTHを１．５Ｖにし、ｎＭ
ＯＳトランジスタＮ１６をオンしてウェル電位供給線Ｃ
Ｌ（ウェル領域）とワード線ＷＬをショートする。次
に、期間Ｔ３のあいだ、トランジスタＮ１１をオンして
ウェル領域を接地電位（０Ｖ）に放電すると共に、トラ
ンジスタＮ１２をオンしてワード線ＷＬを接地電位に放
電する。その後、電圧Ｖddh、Ｖsw、Ｖbbを待機状態の
電圧値に戻す。
【００７２】前記消去電圧リセット回路が有するレベル
シフタでは、昇圧電圧または降圧電圧の論理信号を直接
トランジスタによってではなく、キャパシタのカップリ
ング（容量結合）によって反転させるため、動作電圧の
低下に伴うトランジスタのオン抵抗の高抵抗化によって
動作が制限されることなく、低動作電圧下でもレベルシ
フタ動作が可能になる。これにより、レベルシフタに供
給される電圧Ｖswを低電圧化しても、レベルシフタの動
作が可能であるため、消去電圧リセット回路を正常に動
作させることができる。さらに、レベルシフタの低動作
電圧化によって、高電圧用トランジスタのスケーリング
（縮小化）が可能なため、高集積化が可能なフラッシュ
メモリを提供することができる。
シフタでは、昇圧電圧または降圧電圧の論理信号を直接
トランジスタによってではなく、キャパシタのカップリ
ング（容量結合）によって反転させるため、動作電圧の
低下に伴うトランジスタのオン抵抗の高抵抗化によって
動作が制限されることなく、低動作電圧下でもレベルシ
フタ動作が可能になる。これにより、レベルシフタに供
給される電圧Ｖswを低電圧化しても、レベルシフタの動
作が可能であるため、消去電圧リセット回路を正常に動
作させることができる。さらに、レベルシフタの低動作
電圧化によって、高電圧用トランジスタのスケーリング
（縮小化）が可能なため、高集積化が可能なフラッシュ
メモリを提供することができる。
【００７３】［第３の実施の形態］次に、この発明の第
３の実施の形態として、前記第２の実施の形態の消去電
圧リセット回路を備えた半導体記憶装置について述べ
る。
３の実施の形態として、前記第２の実施の形態の消去電
圧リセット回路を備えた半導体記憶装置について述べ
る。
【００７４】図６は、第３の実施の形態の半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【００７５】アドレスバッファ３１は、読み出しまたは
書き込み、消去を行う、メモリセルアレイ３２内のメモ
リセルのアドレスをロウデコーダ１２、及びカラムデコ
ーダ３３に入力する。ＩＯバッファ３４は、読み出し時
に、センスアンプ３５でセンスされたメモリセルのデー
タを出力し、また書き込み時に書き込むべきデータが入
力されて、プログラム回路３６がメモリセルのドレイン
に書き込み電圧を出力する。
書き込み、消去を行う、メモリセルアレイ３２内のメモ
リセルのアドレスをロウデコーダ１２、及びカラムデコ
ーダ３３に入力する。ＩＯバッファ３４は、読み出し時
に、センスアンプ３５でセンスされたメモリセルのデー
タを出力し、また書き込み時に書き込むべきデータが入
力されて、プログラム回路３６がメモリセルのドレイン
に書き込み電圧を出力する。
【００７６】コマンドレジスタ３７は、書き込みや消去
などの入力されたコマンドを保持する。コントローラ３
８は制御回路を制御する信号を発生して、半導体記憶装
置の動作を制御する。ロウデコーダ１２は、メモリセル
のワード線を選択し、カラムデコーダ３３はカラムゲー
ト３９を選択してビット線をセンスアンプ３５またはプ
ログラム回路３６に接続する。チャージポンプ４０は、
読み出しまたは書き込み、消去の各電圧を発生する。
などの入力されたコマンドを保持する。コントローラ３
８は制御回路を制御する信号を発生して、半導体記憶装
置の動作を制御する。ロウデコーダ１２は、メモリセル
のワード線を選択し、カラムデコーダ３３はカラムゲー
ト３９を選択してビット線をセンスアンプ３５またはプ
ログラム回路３６に接続する。チャージポンプ４０は、
読み出しまたは書き込み、消去の各電圧を発生する。
【００７７】レギュレータ４１は、制御された電圧Ｖsw
を発生し、この電圧Ｖswを選択ワード線ＷＬに供給す
る。セルウェル駆動回路１１は、メモリセルのウェル領
域に充放電を行う。Ｖbbスイッチ回路４２は、消去動作
時にオンして電圧Ｖbb（−７．５Ｖ）を供給し、それ以
外の時はオフする。短絡回路１３は、消去動作後のウェ
ル領域とワード線ＷＬをショートする。
を発生し、この電圧Ｖswを選択ワード線ＷＬに供給す
る。セルウェル駆動回路１１は、メモリセルのウェル領
域に充放電を行う。Ｖbbスイッチ回路４２は、消去動作
時にオンして電圧Ｖbb（−７．５Ｖ）を供給し、それ以
外の時はオフする。短絡回路１３は、消去動作後のウェ
ル領域とワード線ＷＬをショートする。
【００７８】前記半導体記憶装置が有するレベルシフタ
では、昇圧電圧または降圧電圧の論理信号を直接トラン
ジスタによってではなく、キャパシタのカップリング
（容量結合）によって反転させるため、動作電圧の低下
に伴うトランジスタのオン抵抗の高抵抗化によって動作
が制限されることなく、低動作電圧下でもレベルシフタ
動作が可能になる。さらに、低動作電圧化によって、高
電圧用トランジスタのスケーリング（縮小化）が可能な
ため、高集積なフラッシュメモリを提供することができ
る。
では、昇圧電圧または降圧電圧の論理信号を直接トラン
ジスタによってではなく、キャパシタのカップリング
（容量結合）によって反転させるため、動作電圧の低下
に伴うトランジスタのオン抵抗の高抵抗化によって動作
が制限されることなく、低動作電圧下でもレベルシフタ
動作が可能になる。さらに、低動作電圧化によって、高
電圧用トランジスタのスケーリング（縮小化）が可能な
ため、高集積なフラッシュメモリを提供することができ
る。
【００７９】なお、図１に示した第１の実施の形態や図
３に示した第２の実施の形態では、ラッチ回路を２つの
反転素子で構成した場合を示したが、このような構成の
ラッチ回路に限るわけではなく、これ以外のラッチ回
路、例えば図７（ａ）や図７（ｂ）に示すようなラッチ
回路を用いてもよい。
３に示した第２の実施の形態では、ラッチ回路を２つの
反転素子で構成した場合を示したが、このような構成の
ラッチ回路に限るわけではなく、これ以外のラッチ回
路、例えば図７（ａ）や図７（ｂ）に示すようなラッチ
回路を用いてもよい。
【００８０】図７（ａ）に示すラッチ回路は、２つのＮ
ＡＮＤ回路ＧＮＡ１、ＧＮＡ２で構成されている。ＮＡ
ＮＤ回路ＧＮＡ１の出力端（ノードＮＤ２）がＮＡＮＤ
回路ＧＮＡ２の第１入力端に接続され、このＮＡＮＤ回
路ＧＮＡ２の出力端（ノードＮＤ１）がＮＡＮＤ回路Ｇ
ＮＡ１の第１入力端に接続されている。ＮＡＮＤ回路Ｇ
ＮＡ１の第２入力端には、信号ＩＮ１が入力され、ＮＡ
ＮＤ回路ＧＮＡ２の第２入力端には、信号ＩＮ２が入力
されている。
ＡＮＤ回路ＧＮＡ１、ＧＮＡ２で構成されている。ＮＡ
ＮＤ回路ＧＮＡ１の出力端（ノードＮＤ２）がＮＡＮＤ
回路ＧＮＡ２の第１入力端に接続され、このＮＡＮＤ回
路ＧＮＡ２の出力端（ノードＮＤ１）がＮＡＮＤ回路Ｇ
ＮＡ１の第１入力端に接続されている。ＮＡＮＤ回路Ｇ
ＮＡ１の第２入力端には、信号ＩＮ１が入力され、ＮＡ
ＮＤ回路ＧＮＡ２の第２入力端には、信号ＩＮ２が入力
されている。
【００８１】図７（ａ）に示すラッチ回路において、例
えばノードＮＤ１を電圧ＶＨに、ノードＮＤ２を電圧Ｖ
Ｌに初期化する場合は、信号ＩＮ１を“Ｈ”、信号ＩＮ
２を“Ｌ”として、ノードＮＤ１を電圧ＶＨに、ノード
ＮＤ２を電圧ＶＬにする。さらに、ノードＮＤ１とノー
ドＮＤ２の電位が反転できるように、信号ＩＮ２を
“Ｈ”にしておく。その後、ノードＮＤ１、ＮＤ２の電
位を反転させる場合は、第１の実施の形態で述べたよう
に、ノードＮＤ１、ＮＤ２にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
えばノードＮＤ１を電圧ＶＨに、ノードＮＤ２を電圧Ｖ
Ｌに初期化する場合は、信号ＩＮ１を“Ｈ”、信号ＩＮ
２を“Ｌ”として、ノードＮＤ１を電圧ＶＨに、ノード
ＮＤ２を電圧ＶＬにする。さらに、ノードＮＤ１とノー
ドＮＤ２の電位が反転できるように、信号ＩＮ２を
“Ｈ”にしておく。その後、ノードＮＤ１、ＮＤ２の電
位を反転させる場合は、第１の実施の形態で述べたよう
に、ノードＮＤ１、ＮＤ２にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
【００８２】また、図７（ｂ）に示すラッチ回路は、２
つのＮＯＲ回路ＧＮＯ１、ＧＮＯ２で構成されている。
ＮＯＲ回路ＧＮＯ１の出力端（ノードＮＤ２）がＮＯＲ
回路ＧＮＯ２の第１入力端に接続され、このＮＯＲ回路
ＧＮＯ２の出力端（ノードＮＤ１）がＮＯＲ回路ＧＮＯ
１の第１入力端に接続されている。ＮＯＲ回路ＧＮＯ１
の第２入力端には、信号ＩＮ１が入力され、ＮＯＲ回路
ＧＮＯ２の第２入力端には、信号ＩＮ２が入力されてい
る。
つのＮＯＲ回路ＧＮＯ１、ＧＮＯ２で構成されている。
ＮＯＲ回路ＧＮＯ１の出力端（ノードＮＤ２）がＮＯＲ
回路ＧＮＯ２の第１入力端に接続され、このＮＯＲ回路
ＧＮＯ２の出力端（ノードＮＤ１）がＮＯＲ回路ＧＮＯ
１の第１入力端に接続されている。ＮＯＲ回路ＧＮＯ１
の第２入力端には、信号ＩＮ１が入力され、ＮＯＲ回路
ＧＮＯ２の第２入力端には、信号ＩＮ２が入力されてい
る。
【００８３】図７（ｂ）に示すラッチ回路において、例
えばノードＮＤ１を電圧ＶＨに、ノードＮＤ２を電圧Ｖ
Ｌに初期化する場合は、信号ＩＮ１を“Ｈ”、信号ＩＮ
２を“Ｌ”として、ノードＮＤ１を電圧ＶＨに、ノード
ＮＤ２を電圧ＶＬにする。さらに、ノードＮＤ１とノー
ドＮＤ２の電位が反転できるように、信号ＩＮ１を
“Ｌ”にしておく。その後、ノードＮＤ１、ＮＤ２の電
位を反転させる場合は、第１の実施の形態で述べたよう
に、ノードＮＤ１、ＮＤ２にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
えばノードＮＤ１を電圧ＶＨに、ノードＮＤ２を電圧Ｖ
Ｌに初期化する場合は、信号ＩＮ１を“Ｈ”、信号ＩＮ
２を“Ｌ”として、ノードＮＤ１を電圧ＶＨに、ノード
ＮＤ２を電圧ＶＬにする。さらに、ノードＮＤ１とノー
ドＮＤ２の電位が反転できるように、信号ＩＮ１を
“Ｌ”にしておく。その後、ノードＮＤ１、ＮＤ２の電
位を反転させる場合は、第１の実施の形態で述べたよう
に、ノードＮＤ１、ＮＤ２にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
【００８４】
【発明の効果】以上述べたようにこの発明によれば、動
作電圧が低下しても十分に動作可能なレベルシフタを提
供することができ、さらに高集積化が可能な前記レベル
シフタを備えた半導体記憶装置を提供することができ
る。
作電圧が低下しても十分に動作可能なレベルシフタを提
供することができ、さらに高集積化が可能な前記レベル
シフタを備えた半導体記憶装置を提供することができ
る。
【図１】この発明の第１の実施の形態のレベルシフタの
構成を示す回路図である。
構成を示す回路図である。
【図２】前記第１の実施の形態のレベルシフタの各ノー
ドの電位を示す図である。
ドの電位を示す図である。
【図３】この発明の第２の実施の形態のレベルシフタの
構成を示す回路図である。
構成を示す回路図である。
【図４】前記第２の実施の形態のレベルシフタを用いた
消去電圧リセット回路の構成を示す回路図である。
消去電圧リセット回路の構成を示す回路図である。
【図５】前記消去電圧リセット回路の動作波形図であ
る。
る。
【図６】この発明の第３の実施の形態の半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図７】前記レベルシフタ内のラッチ回路の他の構成例
を示す回路図である。
を示す回路図である。
【図８】従来のフラッシュメモリを構成するメモリセル
の断面図である。
の断面図である。
【図９】前記メモリセルがマトリクス状に配列されたメ
モリセルアレイの構成を示す回路図である。
モリセルアレイの構成を示す回路図である。
【図１０】前記メモリセルトランジスタのドレイン電流
を示す図である。
を示す図である。
【図１１】従来のフラッシュメモリにおけるデータの読
み出し、書き込み、消去のバイアス条件を示す図であ
る。
み出し、書き込み、消去のバイアス条件を示す図であ
る。
【図１２】（ａ）は従来のレベルシフタの構成を示す回
路図であり、（ｂ）は前記レベルシフタの動作を示すタ
イミングチャートである。
路図であり、（ｂ）は前記レベルシフタの動作を示すタ
イミングチャートである。
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ１１…反転素子 ＮＤ１、ＮＤ２、ＮＤ３、ＮＤ４…ノード Ｃ１、Ｃ２…キャパシタ Ｐ１、Ｐ２、Ｐ３、Ｐ１１、Ｐ１２、Ｐ１３…ｐＭＯＳ
トランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、
Ｎ１５、Ｎ１６、Ｎ１７…ｎＭＯＳトランジスタ ＣＬ…ウェル電位供給線 Ｒ１…抵抗 ＷＬ…ワード線 ＧＮＡ１、ＧＮＡ２…ＮＡＮＤ回路 ＧＮＯ１、ＧＮＯ２…ＮＯＲ回路 １１…セルウェル駆動回路 １２…ロウデコーダ １３…短絡回路 ２１、２２…レベルシフタ ３１…アドレスバッファ ３２…メモリセルアレイ ３３…カラムデコーダ ３４…ＩＯバッファ ３５…センスアンプ ３６…プログラム回路 ３７…コマンドレジスタ ３８…コントローラ ３９…カラムゲート ４０…チャージポンプ ４１…レギュレータ ４２…Ｖbbスイッチ回路
トランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、
Ｎ１５、Ｎ１６、Ｎ１７…ｎＭＯＳトランジスタ ＣＬ…ウェル電位供給線 Ｒ１…抵抗 ＷＬ…ワード線 ＧＮＡ１、ＧＮＡ２…ＮＡＮＤ回路 ＧＮＯ１、ＧＮＯ２…ＮＯＲ回路 １１…セルウェル駆動回路 １２…ロウデコーダ １３…短絡回路 ２１、２２…レベルシフタ ３１…アドレスバッファ ３２…メモリセルアレイ ３３…カラムデコーダ ３４…ＩＯバッファ ３５…センスアンプ ３６…プログラム回路 ３７…コマンドレジスタ ３８…コントローラ ３９…カラムゲート ４０…チャージポンプ ４１…レギュレータ ４２…Ｖbbスイッチ回路
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD08 AD09 AE07 AE08
Claims (23)
- 【請求項１】 第１電圧または第２電圧となる第１ノー
ドと、第２電圧または第１電圧となる第２ノードを有す
るラッチ回路と、 一端が第１ノードに接続された第１キャパシタと、 一端が第２ノードに接続された第２キャパシタとを具備
し、 前記第１キャパシタの他端には第１信号が入力され、前
記第２キャパシタの他端には前記第１信号の反転信号が
入力されることを特徴とするレベルシフタ。 - 【請求項２】 前記ラッチ回路は、複数の反転素子を有
し、この複数の反転素子のうち、第１反転素子の出力端
と第２反転素子の入力端とが接続されて形成されている
ことを特徴とする請求項１に記載のレベルシフタ。 - 【請求項３】 前記第１電圧をＶＨ、前記第２電圧をＶ
Ｌ、前記第１信号の第１論理の電圧をＶｈ、前記第１信
号の反転信号である第２論理の電圧をＶｌとするとき、
ＶＨ−Ｖｈ＋Ｖｌの値はＶＬ＋Ｖｈ−Ｖｌの値より小さ
いことを特徴とする請求項１または２に記載のレベルシ
フタ。 - 【請求項４】 前記ＶＨ−Ｖｈ＋Ｖｌの値はＶＬより大
きく、かつ前記ＶＬ＋Ｖｈ−Ｖｌの値はＶＨより小さい
ことを特徴とする請求項３に記載のレベルシフタ。 - 【請求項５】 前記Ｖｈ−ＶＨの値がＶＨ−ＶＬの値に
等しいか、またはＶＨ−ＶＬの値より小さく、かつＶｌ
−ＶＬの値がＶＨ−ＶＬの値に等しいか、またはＶＨ−
ＶＬの値より小さいことを特徴とする請求項３または４
に記載のレベルシフタ。 - 【請求項６】 前記ＶＨ−ＶＬの値が前記ラッチ回路の
耐圧より小さいことを特徴とする請求項３乃至５のいず
れか１つに記載のレベルシフタ。 - 【請求項７】 前記Ｖｈ及びＶｌを生成する複数の反転
素子をさらに具備することを特徴とする請求項３乃至６
のいずれか１つに記載のレベルシフタ。 - 【請求項８】 前記Ｖｈ−Ｖｌの値が前記反転素子の耐
圧より小さいことを特徴とする請求項７に記載のレベル
シフタ。 - 【請求項９】 前記第１及び第２ノードの電位を初期化
するリセットトランジスタをさらに具備することを特徴
とする請求項１乃至８のいずれか１つに記載のレベルシ
フタ。 - 【請求項１０】 半導体基板上に形成され、浮遊ゲート
と制御ゲートとを有し、前記浮遊ゲートに蓄えられた電
荷量によってデータを記憶する不揮発性メモリセルと、 前記制御ゲートに接続されたワード線を選択し駆動する
ロウデコーダと、 前記半導体基板の電位を制御する駆動回路と、 前記半導体基板と前記ワード線とを短絡する短絡回路
と、 第１電圧または第２電圧となる第１ノードと第２電圧ま
たは第１電圧となる第２ノードを有するラッチ回路、一
端が第１ノードに接続された第１キャパシタ、一端が第
２ノードに接続された第２キャパシタを有する第１レベ
ルシフタとを具備し、 前記不揮発性メモリセルのデータ消去は前記ワード線に
負電圧を印加し前記半導体基板に正電圧を印加すること
によって行われ、前記第１レベルシフタは前記第１キャ
パシタの他端に第１信号が入力され、前記第２キャパシ
タの他端に前記第１信号の反転信号が入力されて前記第
１信号の電圧と異なる電圧を出力し、前記短絡回路は前
記第１レベルシフタの出力に応じて、前記データ消去の
動作終了後に前記半導体基板と前記ワード線とを短絡す
ることを特徴とする半導体記憶装置。 - 【請求項１１】 前記ラッチ回路は、複数の反転素子を
有し、この複数の反転素子のうち、第１反転素子の出力
端と第２反転素子の入力端とが接続されて形成されてい
ることを特徴とする請求項１０に記載のレベルシフタ。 - 【請求項１２】 前記第１電圧をＶＨ、前記第２電圧を
ＶＬ、前記第１信号の第１論理の電圧をＶｈ、前記第１
信号の反転信号である第２論理の電圧をＶｌとすると
き、ＶＨ−Ｖｈ＋Ｖｌの値はＶＬ＋Ｖｈ−Ｖｌの値より
小さいことを特徴とする請求項１０または１１に記載の
半導体記憶装置。 - 【請求項１３】 前記ＶＨ−Ｖｈ＋Ｖｌの値はＶＬより
大きく、かつ前記ＶＬ＋Ｖｈ−Ｖｌの値はＶＨより小さ
いことを特徴とする請求項１２に記載の半導体記憶装
置。 - 【請求項１４】 前記Ｖｈ−ＶＨの値がＶＨ−ＶＬの値
に等しいか、またはＶＨ−ＶＬの値より小さく、かつＶ
ｌ−ＶＬの値がＶＨ−ＶＬの値に等しいか、またはＶＨ
−ＶＬの値より小さいことを特徴とする請求項１２また
は１３に記載の半導体記憶装置。 - 【請求項１５】 前記ＶＨ−ＶＬの値が前記ラッチ回路
の耐圧より小さいことを特徴とする請求項１２乃至１４
のいずれか１つに記載の半導体記憶装置。 - 【請求項１６】 前記Ｖｈ及びＶｌを生成する複数の反
転素子をさらに具備することを特徴とする請求項１２乃
至１５のいずれか１つに記載の半導体記憶装置。 - 【請求項１７】 前記Ｖｈ−Ｖｌの値が前記反転素子の
耐圧より小さいことを特徴とする請求項１６に記載のレ
ベルシフタ。 - 【請求項１８】 前記Ｖｈは消去時の前記半導体基板の
電位であることを特徴とする請求項１２乃至１７のいず
れか１つに記載の半導体記憶装置。 - 【請求項１９】 前記ＶＬは消去時の前記ワード線の電
位であることを特徴とする請求項１２乃至１７のいずれ
か１つに記載の半導体記憶装置。 - 【請求項２０】 前記ＶＨとＶｌは等しいことを特徴と
する請求項１２乃至１７のいずれか１つに記載の半導体
記憶装置。 - 【請求項２１】 第１電圧または第２電圧となる第１ノ
ードと第２電圧または第１電圧となる第２ノードを有す
るラッチ回路、一端が第１ノードに接続された第１キャ
パシタ、一端が第２ノードに接続された第２キャパシタ
を有する第２レベルシフタと、 前記第２レベルシフタの出力に応じて前記負電圧を前記
ワード線に供給する第１スイッチ回路と、 をさらに具備することを特徴とする請求項１０乃至２０
のいずれかに記載の半導体記憶装置。 - 【請求項２２】 第１電圧または第２電圧となる第１ノ
ードと第２電圧または第１電圧となる第２ノードを有す
るラッチ回路、一端が第１ノードに接続された第１キャ
パシタ、一端が第２ノードに接続された第２キャパシタ
を有する第３レベルシフタと、 前記第３レベルシフタの出力に応じて所定電圧を前記ワ
ード線に供給する第２スイッチ回路と、 をさらに具備することを特徴とする請求項１０乃至２１
のいずれかに記載の半導体記憶装置。 - 【請求項２３】 前記第１及び第２ノードの電位を初期
化するリセットトランジスタをさらに具備することを特
徴とする請求項１０乃至２２のいずれか１つに記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398388A JP2002197881A (ja) | 2000-12-27 | 2000-12-27 | レベルシフタ及びレベルシフタを備えた半導体記憶装置 |
| KR10-2001-0085001A KR100458412B1 (ko) | 2000-12-27 | 2001-12-26 | 전압 레벨을 변환하는 레벨 시프터 및 상기 레벨 시프터를구비한 반도체 기억 장치 |
| US10/033,442 US6600679B2 (en) | 2000-12-27 | 2001-12-27 | Level shifter for converting a voltage level and a semiconductor memory device having the level shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398388A JP2002197881A (ja) | 2000-12-27 | 2000-12-27 | レベルシフタ及びレベルシフタを備えた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002197881A true JP2002197881A (ja) | 2002-07-12 |
Family
ID=18863368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398388A Abandoned JP2002197881A (ja) | 2000-12-27 | 2000-12-27 | レベルシフタ及びレベルシフタを備えた半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6600679B2 (ja) |
| JP (1) | JP2002197881A (ja) |
| KR (1) | KR100458412B1 (ja) |
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| JP2012010336A (ja) * | 2010-06-25 | 2012-01-12 | Xerox Corp | 容量性結合を用いる低電圧から高電圧へのレベル変換 |
| JP2012501512A (ja) * | 2008-08-27 | 2012-01-19 | フリースケール セミコンダクター インコーポレイテッド | メモリデバイスとその駆動方法 |
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|---|---|---|---|---|
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| US7002371B2 (en) | 2003-12-29 | 2006-02-21 | Freescale Semiconductor, Inc. | Level shifter |
| DE102004004271A1 (de) * | 2004-01-28 | 2005-08-18 | Texas Instruments Deutschland Gmbh | Hochgeschwindigkeits-Pegelumsetzter mit Wechselstrom-Vorwärtskopplung |
| US20050174158A1 (en) * | 2004-02-06 | 2005-08-11 | Khan Qadeer A. | Bidirectional level shifter |
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