JP2002197881A - レベルシフタ及びレベルシフタを備えた半導体記憶装置 - Google Patents
レベルシフタ及びレベルシフタを備えた半導体記憶装置Info
- Publication number
- JP2002197881A JP2002197881A JP2000398388A JP2000398388A JP2002197881A JP 2002197881 A JP2002197881 A JP 2002197881A JP 2000398388 A JP2000398388 A JP 2000398388A JP 2000398388 A JP2000398388 A JP 2000398388A JP 2002197881 A JP2002197881 A JP 2002197881A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- level shifter
- node
- value
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
- G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
- G11C2216/18—Flash erasure of all the cells in an array, sector or block simultaneously
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】動作電圧が低下しても十分に動作可能なレベル
シフタ、さらに高集積化が可能な前記レベルシフタを備
えた半導体記憶装置を提供する。 【解決手段】電圧VHまたは電圧VLとなるノードND
1と、電圧VLまたは電圧VHとなるノードND2を有
するラッチ回路と、一端がノードND1に接続されたキ
ャパシタC1と、一端がノードND2に接続されたキャ
パシタC2とを有し、キャパシタC1の他端には電圧V
hが入力され、キャパシタC2の他端には前記電圧Vh
の反転信号である電圧Vlが入力される。
シフタ、さらに高集積化が可能な前記レベルシフタを備
えた半導体記憶装置を提供する。 【解決手段】電圧VHまたは電圧VLとなるノードND
1と、電圧VLまたは電圧VHとなるノードND2を有
するラッチ回路と、一端がノードND1に接続されたキ
ャパシタC1と、一端がノードND2に接続されたキャ
パシタC2とを有し、キャパシタC1の他端には電圧V
hが入力され、キャパシタC2の他端には前記電圧Vh
の反転信号である電圧Vlが入力される。
Description
【0001】
【発明の属する技術分野】この発明は、入力された電圧
レベルを変換して出力するレベルシフタ及びレベルシフ
タを備えた半導体記憶装置に関し、特にレベルシフタを
備えた不揮発性半導体記憶装置に関するものである。
レベルを変換して出力するレベルシフタ及びレベルシフ
タを備えた半導体記憶装置に関し、特にレベルシフタを
備えた不揮発性半導体記憶装置に関するものである。
【0002】
【従来の技術】従来より、不揮発性半導体記憶装置の一
つとして、フラッシュメモリが知られている。このフラ
ッシュメモリは、電気的な消去及び書き込みが可能なメ
モリであり、ブロックに属するメモリセルに記憶された
データを一括して消去することができる。
つとして、フラッシュメモリが知られている。このフラ
ッシュメモリは、電気的な消去及び書き込みが可能なメ
モリであり、ブロックに属するメモリセルに記憶された
データを一括して消去することができる。
【0003】以下に、従来のフラッシュメモリについて
説明する。
説明する。
【0004】図8は、従来のフラッシュメモリを構成す
るメモリセルの断面図である。
るメモリセルの断面図である。
【0005】p型シリコン半導体基板101には、n型
ウェル領域102が形成され、さらにこのn型ウェル領
域102内にp型ウェル領域103が形成されている。
p型ウェル領域103には、ドレイン拡散領域(n+型
領域)104とソース拡散領域(n+型領域)105と
が所定距離だけ離間して形成されている。
ウェル領域102が形成され、さらにこのn型ウェル領
域102内にp型ウェル領域103が形成されている。
p型ウェル領域103には、ドレイン拡散領域(n+型
領域)104とソース拡散領域(n+型領域)105と
が所定距離だけ離間して形成されている。
【0006】前記ドレイン拡散領域104とソース拡散
領域105間のp型ウェル領域103上には、ゲート絶
縁膜106を介してフローティングゲート107が形成
されている。さらに、このフローティングゲート107
上には、絶縁膜108を介してコントロールゲート10
9が形成されている。
領域105間のp型ウェル領域103上には、ゲート絶
縁膜106を介してフローティングゲート107が形成
されている。さらに、このフローティングゲート107
上には、絶縁膜108を介してコントロールゲート10
9が形成されている。
【0007】このような構造をもつメモリセルでは、フ
ローティングゲート107に蓄積される電子の数によっ
てコントロールゲート109からみたしきい値電圧が変
化する。
ローティングゲート107に蓄積される電子の数によっ
てコントロールゲート109からみたしきい値電圧が変
化する。
【0008】図9は、前記メモリセルがマトリクス状に
配列されたメモリセルアレイの構成を示す回路図であ
る。
配列されたメモリセルアレイの構成を示す回路図であ
る。
【0009】メモリセルのコントロールゲート109
は、ワード線WL0〜WLnのいずれかに接続される。
メモリセルのドレインは、ビット線BL0〜BLmのい
ずれかに接続され、ソースは接地電位端に接続される。
は、ワード線WL0〜WLnのいずれかに接続される。
メモリセルのドレインは、ビット線BL0〜BLmのい
ずれかに接続され、ソースは接地電位端に接続される。
【0010】図10は、前記メモリセルトランジスタの
ドレイン電流を示すグラフである。フローティングゲー
ト107に蓄積される電子の数が比較的多数の状態(す
なわち、しきい値電圧Vtが高い状態)をデータ“0”
とし、逆に蓄積される電子の数が比較的少ない状態(す
なわち、しきい値電圧Vtが低い状態)をデータ“1”
としている。
ドレイン電流を示すグラフである。フローティングゲー
ト107に蓄積される電子の数が比較的多数の状態(す
なわち、しきい値電圧Vtが高い状態)をデータ“0”
とし、逆に蓄積される電子の数が比較的少ない状態(す
なわち、しきい値電圧Vtが低い状態)をデータ“1”
としている。
【0011】データの読み出し、書き込み、消去のバイ
アス条件を図11に示す。読み出しは、ゲート電圧Vg
が5V、ドレイン電圧Vdが1Vに設定され、セル電流
が流れるか否かで“0”、“1”が判定される。消去
は、ソース拡散領域105とpウェル領域103を共有
する複数のメモリセルごとに一括して行われ、ゲート電
圧Vgが−7.5Vに、ソース電圧Vsが9Vに設定さ
れる。消去では、F−Nトンネル現象によって、フロー
ティングゲート107から電子が基板(p型ウェル領域
103)に流れ、消去対象のメモリセルは全て“1”と
なる。
アス条件を図11に示す。読み出しは、ゲート電圧Vg
が5V、ドレイン電圧Vdが1Vに設定され、セル電流
が流れるか否かで“0”、“1”が判定される。消去
は、ソース拡散領域105とpウェル領域103を共有
する複数のメモリセルごとに一括して行われ、ゲート電
圧Vgが−7.5Vに、ソース電圧Vsが9Vに設定さ
れる。消去では、F−Nトンネル現象によって、フロー
ティングゲート107から電子が基板(p型ウェル領域
103)に流れ、消去対象のメモリセルは全て“1”と
なる。
【0012】また、書き込みはビットごとに行われる。
“0”に書き込むセルのビット線(Vd)を5Vにバイ
アスして、チャネルホットエレクトロン現象で発生した
高エネルギーの電子をフローティングゲート107に注
入する。このとき“1”のまま保持したいセルのビット
線は0Vに設定される。この場合、電子注入は起きず、
しきい値電圧の変化は生じない。
“0”に書き込むセルのビット線(Vd)を5Vにバイ
アスして、チャネルホットエレクトロン現象で発生した
高エネルギーの電子をフローティングゲート107に注
入する。このとき“1”のまま保持したいセルのビット
線は0Vに設定される。この場合、電子注入は起きず、
しきい値電圧の変化は生じない。
【0013】また、書き込みや消去が正しく行われたか
否かを確認するために、書き込みベリファイや消去ベリ
ファイが行われる。書き込みベリファイは、ゲートを読
み出し時の電圧Vreadに比べて高い電圧Vpvとして
“0”の読み出しを行う(図10参照)。書き込みと書
き込みベリファイを交互に実行して行き、書き込み対象
のセルが全て“0”になったら書き込み動作を終了す
る。
否かを確認するために、書き込みベリファイや消去ベリ
ファイが行われる。書き込みベリファイは、ゲートを読
み出し時の電圧Vreadに比べて高い電圧Vpvとして
“0”の読み出しを行う(図10参照)。書き込みと書
き込みベリファイを交互に実行して行き、書き込み対象
のセルが全て“0”になったら書き込み動作を終了す
る。
【0014】消去も同様に、読み出し時の電圧Vreadに
比べて低い電圧Vevをゲートに与えて“1”の読み出し
を行う消去ベリファイを実行して、セル電流Icellを十
分に確保する。このように、メモリセルのワード線電圧
(ゲート電圧)は動作モードによって様々に変わる。
比べて低い電圧Vevをゲートに与えて“1”の読み出し
を行う消去ベリファイを実行して、セル電流Icellを十
分に確保する。このように、メモリセルのワード線電圧
(ゲート電圧)は動作モードによって様々に変わる。
【0015】そこで、メモリセルのワード線電圧を、電
源電圧以上または負電圧に切り換えるためにレベルシフ
タが用いられている。
源電圧以上または負電圧に切り換えるためにレベルシフ
タが用いられている。
【0016】図12(a)は、従来のレベルシフタの構
成を示す回路図である。
成を示す回路図である。
【0017】ハイレベルシフタ101は、入力信号IN
のハイ側の電圧Vccを変換するための回路であり、nM
OSトランジスタN21、N22、pMOSトランジス
タP21、P22から構成されている。ロウレベルシフ
タ102は、入力信号INのロウ側の電圧Vssを変換す
るための回路であり、nMOSトランジスタN23〜N
26、pMOSトランジスタP23、P24から構成さ
れている。
のハイ側の電圧Vccを変換するための回路であり、nM
OSトランジスタN21、N22、pMOSトランジス
タP21、P22から構成されている。ロウレベルシフ
タ102は、入力信号INのロウ側の電圧Vssを変換す
るための回路であり、nMOSトランジスタN23〜N
26、pMOSトランジスタP23、P24から構成さ
れている。
【0018】次に、前記レベルシフタの動作を、図従4
(b)を用いて説明する。
(b)を用いて説明する。
【0019】図12(b)は、前記レベルシフタの動作
を示すタイミングチャートである。
を示すタイミングチャートである。
【0020】入力信号INが“0V”のとき、ノードM
IDは“0V”となり、ノードMIDBは電圧Vswとな
る。そして、出力信号OUTは電圧Vbbとなる。
IDは“0V”となり、ノードMIDBは電圧Vswとな
る。そして、出力信号OUTは電圧Vbbとなる。
【0021】その後、入力信号INが“0V”から電圧
Vccに変化すると、ノードMIDは“0V”から電圧V
swに変化し、さらにノードMIDBは電圧Vswから“0
V”に変化する。そして、出力信号OUTは電圧Vbbか
ら電圧Vswとなる。
Vccに変化すると、ノードMIDは“0V”から電圧V
swに変化し、さらにノードMIDBは電圧Vswから“0
V”に変化する。そして、出力信号OUTは電圧Vbbか
ら電圧Vswとなる。
【0022】ところで、フラッシュメモリも他のメモリ
デバイスと同様に、メモリセルの微細化によって高集積
化が行われつつある。高電圧用トランジスタは、ロウデ
コーダやカラムゲートに用いられるが、これらはメモリ
セルのピッチでレイアウトしなければならないため、こ
れらのトランジスタのスケーリング(縮小化)が高集積
化にとって重要である。セルの書き込みや消去に必要な
高電圧を低電圧化することによって、高電圧用トランジ
スタのスケーリング(縮小化)が可能になる。
デバイスと同様に、メモリセルの微細化によって高集積
化が行われつつある。高電圧用トランジスタは、ロウデ
コーダやカラムゲートに用いられるが、これらはメモリ
セルのピッチでレイアウトしなければならないため、こ
れらのトランジスタのスケーリング(縮小化)が高集積
化にとって重要である。セルの書き込みや消去に必要な
高電圧を低電圧化することによって、高電圧用トランジ
スタのスケーリング(縮小化)が可能になる。
【0023】
【発明が解決しようとする課題】しかしながら、セルの
書き込みや消去に必要な高電圧を低電圧化すると、図1
2(a)に示すレベルシフタの回路動作が困難になって
しまう。前記レベルシフタにおいて、従来の消去時の電
圧条件Vsw=2.5V、Vbb=−7.5Vではハイレベ
ルシフタもロウレベルシフタも十分に動作が可能であ
る。このとき、トランジスタにはゲート−ソース間また
はソース−ドレイン間に10Vの最大電圧がかかる。高
電圧用トランジスタの縮小化のため、最大電圧を例えば
9Vとする場合を考えると、ワード線電圧を−7.5V
で一定としたとき、消去時の電圧条件はVsw=1.5
V、Vbb=−7.5Vとなってしまう。このとき、Vsw
=1.5Vでは、pMOSトランジスタのオン抵抗が大
きいため、レベルシフタの出力を反転することが困難に
なる。
書き込みや消去に必要な高電圧を低電圧化すると、図1
2(a)に示すレベルシフタの回路動作が困難になって
しまう。前記レベルシフタにおいて、従来の消去時の電
圧条件Vsw=2.5V、Vbb=−7.5Vではハイレベ
ルシフタもロウレベルシフタも十分に動作が可能であ
る。このとき、トランジスタにはゲート−ソース間また
はソース−ドレイン間に10Vの最大電圧がかかる。高
電圧用トランジスタの縮小化のため、最大電圧を例えば
9Vとする場合を考えると、ワード線電圧を−7.5V
で一定としたとき、消去時の電圧条件はVsw=1.5
V、Vbb=−7.5Vとなってしまう。このとき、Vsw
=1.5Vでは、pMOSトランジスタのオン抵抗が大
きいため、レベルシフタの出力を反転することが困難に
なる。
【0024】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、動作電圧が低下しても十分に動作可能
なレベルシフタを提供すること、さらに高集積化が可能
な前記レベルシフタを備えた半導体記憶装置を提供する
ことを目的とする。
れたものであり、動作電圧が低下しても十分に動作可能
なレベルシフタを提供すること、さらに高集積化が可能
な前記レベルシフタを備えた半導体記憶装置を提供する
ことを目的とする。
【0025】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係るレベルシフタは、第1電圧または第
2電圧となる第1ノードと、第2電圧または第1電圧と
なる第2ノードを有するラッチ回路と、一端が第1ノー
ドに接続された第1キャパシタと、一端が第2ノードに
接続された第2キャパシタとを具備し、前記第1キャパ
シタの他端には第1信号が入力され、前記第2キャパシ
タの他端には前記第1信号の反転信号が入力されること
を特徴とする。
に、この発明に係るレベルシフタは、第1電圧または第
2電圧となる第1ノードと、第2電圧または第1電圧と
なる第2ノードを有するラッチ回路と、一端が第1ノー
ドに接続された第1キャパシタと、一端が第2ノードに
接続された第2キャパシタとを具備し、前記第1キャパ
シタの他端には第1信号が入力され、前記第2キャパシ
タの他端には前記第1信号の反転信号が入力されること
を特徴とする。
【0026】また、前記目的を達成するために、この発
明に係る半導体記憶装置は、半導体基板上に形成され、
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートに蓄
えられた電荷量によってデータを記憶する不揮発性メモ
リセルと、前記制御ゲートに接続されたワード線を選択
し駆動するロウデコーダと、前記半導体基板の電位を制
御する駆動回路と、前記半導体基板と前記ワード線とを
短絡する短絡回路と、第1電圧または第2電圧となる第
1ノードと第2電圧または第1電圧となる第2ノードを
有するラッチ回路、一端が第1ノードに接続された第1
キャパシタ、一端が第2ノードに接続された第2キャパ
シタを有する第1レベルシフタとを具備し、前記不揮発
性メモリセルのデータ消去は前記ワード線に負電圧を印
加し前記半導体基板に正電圧を印加することによって行
われ、前記第1レベルシフタは前記第1キャパシタの他
端に第1信号が入力され、前記第2キャパシタの他端に
前記第1信号の反転信号が入力されて前記第1信号の電
圧と異なる電圧を出力し、前記短絡回路は前記第1レベ
ルシフタの出力に応じて、前記データ消去の動作終了後
に前記半導体基板と前記ワード線とを短絡することを特
徴とする。
明に係る半導体記憶装置は、半導体基板上に形成され、
浮遊ゲートと制御ゲートとを有し、前記浮遊ゲートに蓄
えられた電荷量によってデータを記憶する不揮発性メモ
リセルと、前記制御ゲートに接続されたワード線を選択
し駆動するロウデコーダと、前記半導体基板の電位を制
御する駆動回路と、前記半導体基板と前記ワード線とを
短絡する短絡回路と、第1電圧または第2電圧となる第
1ノードと第2電圧または第1電圧となる第2ノードを
有するラッチ回路、一端が第1ノードに接続された第1
キャパシタ、一端が第2ノードに接続された第2キャパ
シタを有する第1レベルシフタとを具備し、前記不揮発
性メモリセルのデータ消去は前記ワード線に負電圧を印
加し前記半導体基板に正電圧を印加することによって行
われ、前記第1レベルシフタは前記第1キャパシタの他
端に第1信号が入力され、前記第2キャパシタの他端に
前記第1信号の反転信号が入力されて前記第1信号の電
圧と異なる電圧を出力し、前記短絡回路は前記第1レベ
ルシフタの出力に応じて、前記データ消去の動作終了後
に前記半導体基板と前記ワード線とを短絡することを特
徴とする。
【0027】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【0028】[第1の実施の形態]まず、この発明の第
1の実施の形態のレベルシフタについて述べる。
1の実施の形態のレベルシフタについて述べる。
【0029】図1は、第1の実施の形態のレベルシフタ
の構成を示す回路図である。
の構成を示す回路図である。
【0030】このレベルシフタは、ラッチ回路を形成す
る2つの反転素子I1、I2と、このラッチ回路の一方
のノードND1に一端が接続されたキャパシタC1と、
ラッチ回路の他方のノードND2に一端が接続されたキ
ャパシタC2とを有する。さらに、キャパシタC1、C
2にそれぞれ反転電位を供給するための反転素子I3、
I4を有する。
る2つの反転素子I1、I2と、このラッチ回路の一方
のノードND1に一端が接続されたキャパシタC1と、
ラッチ回路の他方のノードND2に一端が接続されたキ
ャパシタC2とを有する。さらに、キャパシタC1、C
2にそれぞれ反転電位を供給するための反転素子I3、
I4を有する。
【0031】前記反転素子I3の入力端には入力信号I
Nが入力され、この反転素子I3の出力端は、キャパシ
タC1の他端に接続されると共に、反転素子I4の入力
端に接続される。反転素子I4の出力端は、キャパシタ
C2の他端に接続される。キャパシタC1の一端は、反
転素子I1の入力端及び反転素子2の出力端に接続され
る。さらに、キャパシタC2の一端は、反転素子I1の
出力端及び反転素子2の入力端に接続される。
Nが入力され、この反転素子I3の出力端は、キャパシ
タC1の他端に接続されると共に、反転素子I4の入力
端に接続される。反転素子I4の出力端は、キャパシタ
C2の他端に接続される。キャパシタC1の一端は、反
転素子I1の入力端及び反転素子2の出力端に接続され
る。さらに、キャパシタC2の一端は、反転素子I1の
出力端及び反転素子2の入力端に接続される。
【0032】前記反転素子I1、I2は、ともに電圧V
Hと電圧VLとの電位差で駆動される素子である。ま
た、反転素子I3、I4は、ともに電圧Vhと電圧Vl
との電位差で駆動される素子である。
Hと電圧VLとの電位差で駆動される素子である。ま
た、反転素子I3、I4は、ともに電圧Vhと電圧Vl
との電位差で駆動される素子である。
【0033】前記レベルシフタの動作は以下のようにな
る。図2は、このレベルシフタの各ノードの電位を示す
図表である。
る。図2は、このレベルシフタの各ノードの電位を示す
図表である。
【0034】初期状態では、入力信号INとして、反転
素子I3の回路しきい値より低い電圧Vssが反転素子I
3に入力されているものとする。この場合、図2に示す
ように、反転素子I3からは電圧Vhが出力され、ノー
ドND3の電位は電圧Vhとなる。この電圧Vhはキャ
パシタC1の他端と反転素子I4に入力される。反転素
子I4からは電圧Vlが出力され、ノードND4の電位
は電圧Vlとなる。この電圧VlはキャパシタC2の他
端に入力される。
素子I3の回路しきい値より低い電圧Vssが反転素子I
3に入力されているものとする。この場合、図2に示す
ように、反転素子I3からは電圧Vhが出力され、ノー
ドND3の電位は電圧Vhとなる。この電圧Vhはキャ
パシタC1の他端と反転素子I4に入力される。反転素
子I4からは電圧Vlが出力され、ノードND4の電位
は電圧Vlとなる。この電圧VlはキャパシタC2の他
端に入力される。
【0035】すると、キャパシタC1の一端と他端間の
電位差VCAP1は、ノードND1が電圧VHになって
いるため、電位“|Vh−VH|”となる。また、キャ
パシタC2の一端と他端間の電位差VCAP2は、ノー
ドND2が電圧VLになっているため、電位“|Vl−
VL|”となる。
電位差VCAP1は、ノードND1が電圧VHになって
いるため、電位“|Vh−VH|”となる。また、キャ
パシタC2の一端と他端間の電位差VCAP2は、ノー
ドND2が電圧VLになっているため、電位“|Vl−
VL|”となる。
【0036】次に、入力信号INとして、反転素子I3
の回路しきい値より高い電圧Vccが反転素子I3に入力
される。すると、反転素子I3からは電圧Vlが出力さ
れ、ノードND3の電位は電圧Vlとなる。この電圧V
lはキャパシタC1の他端と反転素子I4に入力され
る。反転素子I4からは電圧Vhが出力され、ノードN
D4の電位は電圧Vhとなる。この電圧Vhは、キャパ
シタC2の他端に入力される。
の回路しきい値より高い電圧Vccが反転素子I3に入力
される。すると、反転素子I3からは電圧Vlが出力さ
れ、ノードND3の電位は電圧Vlとなる。この電圧V
lはキャパシタC1の他端と反転素子I4に入力され
る。反転素子I4からは電圧Vhが出力され、ノードN
D4の電位は電圧Vhとなる。この電圧Vhは、キャパ
シタC2の他端に入力される。
【0037】ノードND3の電位が、電圧Vhから電圧
Vlに変化すると、キャパシタC1の電位差VCAP1
は、“|Vh−VH|”に保たれるため、容量カップリ
ングにより、ノードND1の電位は、VH−(Vh−V
l)に遷移する。
Vlに変化すると、キャパシタC1の電位差VCAP1
は、“|Vh−VH|”に保たれるため、容量カップリ
ングにより、ノードND1の電位は、VH−(Vh−V
l)に遷移する。
【0038】一方、ノードND4の電位が、電圧Vlか
ら電圧Vhに変化すると、キャパシタC2の電位差VC
AP2は、“|Vl−VL|”に保たれるため、容量カ
ップリングにより、ノードND2の電位は、VL+(V
h−Vl)に遷移する。
ら電圧Vhに変化すると、キャパシタC2の電位差VC
AP2は、“|Vl−VL|”に保たれるため、容量カ
ップリングにより、ノードND2の電位は、VL+(V
h−Vl)に遷移する。
【0039】ここで、ノードND1の電位がノードND
2の電位より低くなるように、すなわちVH−(Vh−
Vl)<VL+(Vh−Vl)になるように、各電圧V
H、VL、Vh、Vlを設定しておけば、ノードND1
とノードND2の電位が反転し、ノードND1の電位は
電圧VLとなり、ノードND2の電位は電圧VHとな
る。ノードND1とND2の電位が反転し安定すると、
電位差VCAP1は“|Vl−VL|”となり、電位差
VCAP2は“|Vh−VH|”となる。なお、遷移状
態では、ノードND1が電圧VLより高く、ノードND
2が電圧VHより低くなければならないことから、VH
−(Vh−Vl)<VL、及びVL+(Vh−Vl)<
VHを満足する必要がある。
2の電位より低くなるように、すなわちVH−(Vh−
Vl)<VL+(Vh−Vl)になるように、各電圧V
H、VL、Vh、Vlを設定しておけば、ノードND1
とノードND2の電位が反転し、ノードND1の電位は
電圧VLとなり、ノードND2の電位は電圧VHとな
る。ノードND1とND2の電位が反転し安定すると、
電位差VCAP1は“|Vl−VL|”となり、電位差
VCAP2は“|Vh−VH|”となる。なお、遷移状
態では、ノードND1が電圧VLより高く、ノードND
2が電圧VHより低くなければならないことから、VH
−(Vh−Vl)<VL、及びVL+(Vh−Vl)<
VHを満足する必要がある。
【0040】なお、反転素子I1、I2の耐圧(最大電
圧)をVmax1とし、反転素子I3、I4の耐圧をVmax2
とし、さらにキャパシタC1、C2の耐圧をVmax3とす
る。このとき、反転素子I1、I2が耐圧を超えない条
件は、VH−VL≦Vmax1となり、反転素子I3、I4
が耐圧を超えない条件は、Vh−Vl≦Vmax2となる。
さらに、キャパシタC1、C2の両端の電位が耐圧を超
えない条件は、Vh−VH≦Vmax3、Vl−VL≦Vma
x3となる。
圧)をVmax1とし、反転素子I3、I4の耐圧をVmax2
とし、さらにキャパシタC1、C2の耐圧をVmax3とす
る。このとき、反転素子I1、I2が耐圧を超えない条
件は、VH−VL≦Vmax1となり、反転素子I3、I4
が耐圧を超えない条件は、Vh−Vl≦Vmax2となる。
さらに、キャパシタC1、C2の両端の電位が耐圧を超
えない条件は、Vh−VH≦Vmax3、Vl−VL≦Vma
x3となる。
【0041】以上説明したようにこの第1の実施の形態
では、キャパシタC1、C2のそれぞれの一端の電位を
互いに反転させたときに、容量カップリングによりノー
ドND1とノードND2の大小関係が変わるような電圧
の組合せを用いることにより、反転素子I1、I2で構
成されるラッチ回路のラッチ状態を反転する。これによ
り、反転素子I3に入力される振幅Vss〜Vccの信号
を、降圧電圧VLから昇圧電圧VHの信号に変換するこ
とができる。
では、キャパシタC1、C2のそれぞれの一端の電位を
互いに反転させたときに、容量カップリングによりノー
ドND1とノードND2の大小関係が変わるような電圧
の組合せを用いることにより、反転素子I1、I2で構
成されるラッチ回路のラッチ状態を反転する。これによ
り、反転素子I3に入力される振幅Vss〜Vccの信号
を、降圧電圧VLから昇圧電圧VHの信号に変換するこ
とができる。
【0042】[第2の実施の形態]次に、この発明の第
2の実施の形態として、レベルシフタのより具体的構成
について述べる。
2の実施の形態として、レベルシフタのより具体的構成
について述べる。
【0043】図3は、第2の実施の形態のレベルシフタ
の構成を示す回路図である。
の構成を示す回路図である。
【0044】このレベルシフタは、図3に示すように、
前記第1の実施の形態の構成に対して、反転素子I3の
入力端に他のレベルシフタを接続し、ノードND1、N
D2にそれぞれpMOSトランジスタP1、nMOSト
ランジスタN1を接続したものである。前記第1の実施
の形態における構成と同様の部分には同じ符号を付して
その説明は省略し、以下に、異なる構成部分のみを説明
する。
前記第1の実施の形態の構成に対して、反転素子I3の
入力端に他のレベルシフタを接続し、ノードND1、N
D2にそれぞれpMOSトランジスタP1、nMOSト
ランジスタN1を接続したものである。前記第1の実施
の形態における構成と同様の部分には同じ符号を付して
その説明は省略し、以下に、異なる構成部分のみを説明
する。
【0045】反転素子I3の入力端に接続されるレベル
シフタは、pMOSトランジスタP2、P3、nMOS
トランジスタN2、N3、及び反転素子I5からなり、
振幅0V〜Vcc(5V)の信号を振幅0V〜9V(Vdd
h)の信号に変換する。pMOSトランジスタP1は、
電圧Vswにプルアップするためのトランジスタであり、
このpMOSトランジスタP1のゲートには信号RSTBが
入力されている。nMOSトランジスタN1は、電圧V
bbにプルダウンするためのトランジスタであり、このn
MOSトランジスタN1のゲートには信号RSTが入力さ
れている。
シフタは、pMOSトランジスタP2、P3、nMOS
トランジスタN2、N3、及び反転素子I5からなり、
振幅0V〜Vcc(5V)の信号を振幅0V〜9V(Vdd
h)の信号に変換する。pMOSトランジスタP1は、
電圧Vswにプルアップするためのトランジスタであり、
このpMOSトランジスタP1のゲートには信号RSTBが
入力されている。nMOSトランジスタN1は、電圧V
bbにプルダウンするためのトランジスタであり、このn
MOSトランジスタN1のゲートには信号RSTが入力さ
れている。
【0046】図3に示す前記レベルシフタの動作は以下
のようになる。
のようになる。
【0047】図3中の反転素子I1、I2は電源電圧V
sw(1.5V)とVbb(−7.5V)で駆動される素子
であり、反転素子I3、I4は電源電圧Vddh(9V)
とVsw(1.5V)で駆動される素子である。さらに、
反転素子I5は、電源電圧Vccと0Vで駆動される素子
である。
sw(1.5V)とVbb(−7.5V)で駆動される素子
であり、反転素子I3、I4は電源電圧Vddh(9V)
とVsw(1.5V)で駆動される素子である。さらに、
反転素子I5は、電源電圧Vccと0Vで駆動される素子
である。
【0048】初期状態では、信号RSTB、RSTによりトラ
ンジスタP1、N1がオンされ、ノードND1の電位が
1.5Vに設定され、ノードND2の電位が−7.5V
に設定される。反転素子I5の入力端に0Vの入力信号
INが入力されると、反転素子I3に0Vが入力され
る。この場合、反転素子I3からは9Vが出力され、ノ
ードND3の電位は9Vになり、キャパシタC1の他端
と反転素子I4に入力される。反転素子I4からは1.
5Vが出力され、ノードND4の電位は1.5Vにな
り、キャパシタC2の他端に入力される。
ンジスタP1、N1がオンされ、ノードND1の電位が
1.5Vに設定され、ノードND2の電位が−7.5V
に設定される。反転素子I5の入力端に0Vの入力信号
INが入力されると、反転素子I3に0Vが入力され
る。この場合、反転素子I3からは9Vが出力され、ノ
ードND3の電位は9Vになり、キャパシタC1の他端
と反転素子I4に入力される。反転素子I4からは1.
5Vが出力され、ノードND4の電位は1.5Vにな
り、キャパシタC2の他端に入力される。
【0049】すると、キャパシタC1の一端と他端間の
電位差VCAP1は、ノードND1が1.5Vになって
いるため、7.5Vとなる。また、キャパシタC2の一
端と他端間の電位差VCAP2は、ノードND2が−
7.5Vになっているため、9Vとなる。
電位差VCAP1は、ノードND1が1.5Vになって
いるため、7.5Vとなる。また、キャパシタC2の一
端と他端間の電位差VCAP2は、ノードND2が−
7.5Vになっているため、9Vとなる。
【0050】次に、反転素子I5の入力端に電圧Vccの
入力信号INが入力されると、反転素子I3に9Vが入
力される。すると、反転素子I3からは1.5Vが出力
され、ノードND3の電位は1.5Vとなり、キャパシ
タC1の他端と反転素子I4に入力される。反転素子I
4からは9Vが出力され、ノードND4の電位は9Vに
なり、キャパシタC2の他端に入力される。
入力信号INが入力されると、反転素子I3に9Vが入
力される。すると、反転素子I3からは1.5Vが出力
され、ノードND3の電位は1.5Vとなり、キャパシ
タC1の他端と反転素子I4に入力される。反転素子I
4からは9Vが出力され、ノードND4の電位は9Vに
なり、キャパシタC2の他端に入力される。
【0051】ノードND3の電位が、9Vから1.5V
に変化すると、キャパシタC1の電位差VCAP1は、
7.5Vに保たれるため、容量カップリングにより、ノ
ードND1の電位は、−6Vに遷移する。
に変化すると、キャパシタC1の電位差VCAP1は、
7.5Vに保たれるため、容量カップリングにより、ノ
ードND1の電位は、−6Vに遷移する。
【0052】一方、ノードND4の電位が、1.5Vか
ら9Vに変化すると、キャパシタC2の電位差VCAP
2は、9Vに保たれるため、容量カップリングにより、
ノードND2の電位は、0Vに遷移する。
ら9Vに変化すると、キャパシタC2の電位差VCAP
2は、9Vに保たれるため、容量カップリングにより、
ノードND2の電位は、0Vに遷移する。
【0053】ここで、“ノードND1の電位(−6V)
<ノードND2の電位(0V)”となるため、反転素子
I1、I2からなるラッチ回路は遷移直後の電圧を増幅
してノードND1を−7.5Vに、ノードND2を1.
5Vにする。このように、ノードND1とノードND2
の電位はキャパシタC1、C2の容量カップリングによ
り反転され、ノードND1の電位は1.5Vから−7.
5Vになり、ノードN2の電位は−7.5Vから1.5
Vとなる。
<ノードND2の電位(0V)”となるため、反転素子
I1、I2からなるラッチ回路は遷移直後の電圧を増幅
してノードND1を−7.5Vに、ノードND2を1.
5Vにする。このように、ノードND1とノードND2
の電位はキャパシタC1、C2の容量カップリングによ
り反転され、ノードND1の電位は1.5Vから−7.
5Vになり、ノードN2の電位は−7.5Vから1.5
Vとなる。
【0054】以上説明したように、キャパシタC1、C
2のそれぞれの一端の電位を互いに反転させたときに、
容量カップリングによりノードND1とノードND2の
大小関係が変わるような電圧の組合せを用いることによ
り、反転素子I1、I2で構成されるラッチ回路のラッ
チ状態を反転する。これにより、反転素子I5に入力さ
れる振幅0V〜Vccの信号を、電圧Vsw(−7.5V)
から電圧Vbb(1.5V)の信号に変換することができ
る。
2のそれぞれの一端の電位を互いに反転させたときに、
容量カップリングによりノードND1とノードND2の
大小関係が変わるような電圧の組合せを用いることによ
り、反転素子I1、I2で構成されるラッチ回路のラッ
チ状態を反転する。これにより、反転素子I5に入力さ
れる振幅0V〜Vccの信号を、電圧Vsw(−7.5V)
から電圧Vbb(1.5V)の信号に変換することができ
る。
【0055】次に、図3に示す前記レベルシフタを用い
た消去電圧リセット回路について説明する。
た消去電圧リセット回路について説明する。
【0056】図4は、前記レベルシフタを用いた消去電
圧リセット回路の構成を示す回路図である。図5は、前
記消去電圧リセット回路の動作波形図である。
圧リセット回路の構成を示す回路図である。図5は、前
記消去電圧リセット回路の動作波形図である。
【0057】この消去電圧リセット回路は、セルウェル
駆動回路11、ロウデコーダ12、短絡回路13、レベ
ルシフタ21、22、23、nMOSトランジスタN1
2、N13から構成されている。セルウェル駆動回路1
1は、消去動作時にウェル領域に所定電位を供給する。
ロウデコーダ12は、ワード線を選択し駆動する回路で
ある。nMOSトランジスタN12は、レベルシフタ2
1の出力に応じてロウデコーダに0Vを供給し、nMO
SトランジスタN13はレベルシフタ23の出力に応じ
てロウデコーダに電圧Vbbを供給する。短絡回路13
は、レベルシフタ22の出力に応じてウェル領域とワー
ド線を短絡する回路である。
駆動回路11、ロウデコーダ12、短絡回路13、レベ
ルシフタ21、22、23、nMOSトランジスタN1
2、N13から構成されている。セルウェル駆動回路1
1は、消去動作時にウェル領域に所定電位を供給する。
ロウデコーダ12は、ワード線を選択し駆動する回路で
ある。nMOSトランジスタN12は、レベルシフタ2
1の出力に応じてロウデコーダに0Vを供給し、nMO
SトランジスタN13はレベルシフタ23の出力に応じ
てロウデコーダに電圧Vbbを供給する。短絡回路13
は、レベルシフタ22の出力に応じてウェル領域とワー
ド線を短絡する回路である。
【0058】前記セルウェル駆動回路11の回路構成は
以下のようになっている。
以下のようになっている。
【0059】pMOSトランジスタP11のドレイン
は、nMOSトランジスタN11のドレインに接続され
ている。この接続点には、メモリセルのウェル領域に接
続されたウェル電位供給線CLが接続されている。
は、nMOSトランジスタN11のドレインに接続され
ている。この接続点には、メモリセルのウェル領域に接
続されたウェル電位供給線CLが接続されている。
【0060】pMOSトランジスタP11のゲートには
信号PREWELLBが入力され、そのソースには電圧Vddhが
供給されている。nMOSトランジスタN11のゲート
には信号RSTWELLLが入力され、そのソースには0Vが供
給されている。
信号PREWELLBが入力され、そのソースには電圧Vddhが
供給されている。nMOSトランジスタN11のゲート
には信号RSTWELLLが入力され、そのソースには0Vが供
給されている。
【0061】前記ロウデコーダ12の回路構成は以下の
ようになっている。
ようになっている。
【0062】nMOSトランジスタN14のドレイン、
pMOSトランジスタP12のドレイン、及びnMOS
トランジスタN15のソースは、ワード線WLに接続さ
れている。nMOSトランジスタN14のゲート及びp
MOSトランジスタP12のゲートには信号SELWLBが供
給され、pMOSトランジスタP12のソース及びnM
OSトランジスタN15のドレインには電圧GWLが供
給されている。さらに、nMOSトランジスタN15の
ゲートには信号SELWLが入力されている。
pMOSトランジスタP12のドレイン、及びnMOS
トランジスタN15のソースは、ワード線WLに接続さ
れている。nMOSトランジスタN14のゲート及びp
MOSトランジスタP12のゲートには信号SELWLBが供
給され、pMOSトランジスタP12のソース及びnM
OSトランジスタN15のドレインには電圧GWLが供
給されている。さらに、nMOSトランジスタN15の
ゲートには信号SELWLが入力されている。
【0063】また、ロウデコーダ内のnMOSトランジ
スタN14のソースには、nMOSトランジスタN12
のソース、及びnMOSトランジスタN13のドレイン
が接続されている。nMOSトランジスタN12のゲー
トには、レベルシフタ21の出力端が接続され、nMO
SトランジスタN13のゲートには、レベルシフタ23
の出力端が接続されている。
スタN14のソースには、nMOSトランジスタN12
のソース、及びnMOSトランジスタN13のドレイン
が接続されている。nMOSトランジスタN12のゲー
トには、レベルシフタ21の出力端が接続され、nMO
SトランジスタN13のゲートには、レベルシフタ23
の出力端が接続されている。
【0064】前記レベルシフタ21の入力端には信号RS
TWLが入力され、レベルシフタ23の入力端には信号PRE
WLが入力されている。nMOSトランジスタN12のド
レインには0Vが供給されている。さらに、nMOSト
ランジスタN13のソースには電圧Vbbが供給されてい
る。
TWLが入力され、レベルシフタ23の入力端には信号PRE
WLが入力されている。nMOSトランジスタN12のド
レインには0Vが供給されている。さらに、nMOSト
ランジスタN13のソースには電圧Vbbが供給されてい
る。
【0065】前記短絡回路13の回路構成は以下のよう
になっている。
になっている。
【0066】nMOSトランジスタN16のソースは、
前記ロウデコーダ内のnMOSトランジスタN14のソ
ースに接続されている。nMOSトランジスタN16の
ドレインは、抵抗R1を介してpMOSトランジスタP
13のドレインに接続されている。pMOSトランジス
タP13のソースは、イントリンシック型のnMOSト
ランジスタN17のソースに接続され、このnMOSト
ランジスタN17のドレインは前記ウェル電位供給線C
Lに接続されている。
前記ロウデコーダ内のnMOSトランジスタN14のソ
ースに接続されている。nMOSトランジスタN16の
ドレインは、抵抗R1を介してpMOSトランジスタP
13のドレインに接続されている。pMOSトランジス
タP13のソースは、イントリンシック型のnMOSト
ランジスタN17のソースに接続され、このnMOSト
ランジスタN17のドレインは前記ウェル電位供給線C
Lに接続されている。
【0067】前記pMOSトランジスタP13のゲート
には0Vが供給されている。さらに、nMOSトランジ
スタN17のゲートには、反転素子I11の出力端が接
続され、この反転素子I11の入力端には信号SHORTBが
入力されている。
には0Vが供給されている。さらに、nMOSトランジ
スタN17のゲートには、反転素子I11の出力端が接
続され、この反転素子I11の入力端には信号SHORTBが
入力されている。
【0068】また、前記nMOSトランジスタN16の
ゲートには、レベルシフタ22の出力端が接続され、こ
のレベルシフタ22の入力端には信号SHORTが入力され
ている。
ゲートには、レベルシフタ22の出力端が接続され、こ
のレベルシフタ22の入力端には信号SHORTが入力され
ている。
【0069】前記消去電圧リセット回路の動作は以下の
ようになる。
ようになる。
【0070】まず、消去動作の開始時にレベルシフタを
トランジスタRST、RSTBによって初期化する。そ
の後、nMOSトランジスタP11のゲートに入力され
る信号PREWELLBを0Vにして、ウェル電位供給線CLに
電圧Vddhを出力し、セルアレイのウェル領域に電圧Vd
dh(9V)を供給して、ウェル領域を9Vまで充電す
る。さらに、信号PREWLが入力されるレベルシフタ23
の出力を1.5Vに、信号SELWLBを“H”に、信号SELW
Lを“L”にして、ワード線WLに電圧Vbb(−7.5
V)を供給し、ワード線WLを−7.5Vまで充電す
る。これにより、メモリセルのフローティングゲートに
蓄積された電子をウェル領域に逃がし、データを消去す
る所定の消去時間が経過したら、期間T1のあいだ、信
号PREWELLBを電圧VddhにしてトランジスタP11をオ
フし、ウェル電位供給線CLへの電圧Vddhの供給を停
止する。これと同時に、信号PREWLによりレベルシフタ
23の出力を−7.5VにしてトランジスタN13をオ
フし、ワード線WLへの電圧Vbbの供給を停止する。
トランジスタRST、RSTBによって初期化する。そ
の後、nMOSトランジスタP11のゲートに入力され
る信号PREWELLBを0Vにして、ウェル電位供給線CLに
電圧Vddhを出力し、セルアレイのウェル領域に電圧Vd
dh(9V)を供給して、ウェル領域を9Vまで充電す
る。さらに、信号PREWLが入力されるレベルシフタ23
の出力を1.5Vに、信号SELWLBを“H”に、信号SELW
Lを“L”にして、ワード線WLに電圧Vbb(−7.5
V)を供給し、ワード線WLを−7.5Vまで充電す
る。これにより、メモリセルのフローティングゲートに
蓄積された電子をウェル領域に逃がし、データを消去す
る所定の消去時間が経過したら、期間T1のあいだ、信
号PREWELLBを電圧VddhにしてトランジスタP11をオ
フし、ウェル電位供給線CLへの電圧Vddhの供給を停
止する。これと同時に、信号PREWLによりレベルシフタ
23の出力を−7.5VにしてトランジスタN13をオ
フし、ワード線WLへの電圧Vbbの供給を停止する。
【0071】続いて、期間T2のあいだ、レベルシフタ
22に入力する信号SHORTを電圧Vccにしてレベルシフ
タ22から出力される信号SHORTHを1.5Vにし、nM
OSトランジスタN16をオンしてウェル電位供給線C
L(ウェル領域)とワード線WLをショートする。次
に、期間T3のあいだ、トランジスタN11をオンして
ウェル領域を接地電位(0V)に放電すると共に、トラ
ンジスタN12をオンしてワード線WLを接地電位に放
電する。その後、電圧Vddh、Vsw、Vbbを待機状態の
電圧値に戻す。
22に入力する信号SHORTを電圧Vccにしてレベルシフ
タ22から出力される信号SHORTHを1.5Vにし、nM
OSトランジスタN16をオンしてウェル電位供給線C
L(ウェル領域)とワード線WLをショートする。次
に、期間T3のあいだ、トランジスタN11をオンして
ウェル領域を接地電位(0V)に放電すると共に、トラ
ンジスタN12をオンしてワード線WLを接地電位に放
電する。その後、電圧Vddh、Vsw、Vbbを待機状態の
電圧値に戻す。
【0072】前記消去電圧リセット回路が有するレベル
シフタでは、昇圧電圧または降圧電圧の論理信号を直接
トランジスタによってではなく、キャパシタのカップリ
ング(容量結合)によって反転させるため、動作電圧の
低下に伴うトランジスタのオン抵抗の高抵抗化によって
動作が制限されることなく、低動作電圧下でもレベルシ
フタ動作が可能になる。これにより、レベルシフタに供
給される電圧Vswを低電圧化しても、レベルシフタの動
作が可能であるため、消去電圧リセット回路を正常に動
作させることができる。さらに、レベルシフタの低動作
電圧化によって、高電圧用トランジスタのスケーリング
(縮小化)が可能なため、高集積化が可能なフラッシュ
メモリを提供することができる。
シフタでは、昇圧電圧または降圧電圧の論理信号を直接
トランジスタによってではなく、キャパシタのカップリ
ング(容量結合)によって反転させるため、動作電圧の
低下に伴うトランジスタのオン抵抗の高抵抗化によって
動作が制限されることなく、低動作電圧下でもレベルシ
フタ動作が可能になる。これにより、レベルシフタに供
給される電圧Vswを低電圧化しても、レベルシフタの動
作が可能であるため、消去電圧リセット回路を正常に動
作させることができる。さらに、レベルシフタの低動作
電圧化によって、高電圧用トランジスタのスケーリング
(縮小化)が可能なため、高集積化が可能なフラッシュ
メモリを提供することができる。
【0073】[第3の実施の形態]次に、この発明の第
3の実施の形態として、前記第2の実施の形態の消去電
圧リセット回路を備えた半導体記憶装置について述べ
る。
3の実施の形態として、前記第2の実施の形態の消去電
圧リセット回路を備えた半導体記憶装置について述べ
る。
【0074】図6は、第3の実施の形態の半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【0075】アドレスバッファ31は、読み出しまたは
書き込み、消去を行う、メモリセルアレイ32内のメモ
リセルのアドレスをロウデコーダ12、及びカラムデコ
ーダ33に入力する。IOバッファ34は、読み出し時
に、センスアンプ35でセンスされたメモリセルのデー
タを出力し、また書き込み時に書き込むべきデータが入
力されて、プログラム回路36がメモリセルのドレイン
に書き込み電圧を出力する。
書き込み、消去を行う、メモリセルアレイ32内のメモ
リセルのアドレスをロウデコーダ12、及びカラムデコ
ーダ33に入力する。IOバッファ34は、読み出し時
に、センスアンプ35でセンスされたメモリセルのデー
タを出力し、また書き込み時に書き込むべきデータが入
力されて、プログラム回路36がメモリセルのドレイン
に書き込み電圧を出力する。
【0076】コマンドレジスタ37は、書き込みや消去
などの入力されたコマンドを保持する。コントローラ3
8は制御回路を制御する信号を発生して、半導体記憶装
置の動作を制御する。ロウデコーダ12は、メモリセル
のワード線を選択し、カラムデコーダ33はカラムゲー
ト39を選択してビット線をセンスアンプ35またはプ
ログラム回路36に接続する。チャージポンプ40は、
読み出しまたは書き込み、消去の各電圧を発生する。
などの入力されたコマンドを保持する。コントローラ3
8は制御回路を制御する信号を発生して、半導体記憶装
置の動作を制御する。ロウデコーダ12は、メモリセル
のワード線を選択し、カラムデコーダ33はカラムゲー
ト39を選択してビット線をセンスアンプ35またはプ
ログラム回路36に接続する。チャージポンプ40は、
読み出しまたは書き込み、消去の各電圧を発生する。
【0077】レギュレータ41は、制御された電圧Vsw
を発生し、この電圧Vswを選択ワード線WLに供給す
る。セルウェル駆動回路11は、メモリセルのウェル領
域に充放電を行う。Vbbスイッチ回路42は、消去動作
時にオンして電圧Vbb(−7.5V)を供給し、それ以
外の時はオフする。短絡回路13は、消去動作後のウェ
ル領域とワード線WLをショートする。
を発生し、この電圧Vswを選択ワード線WLに供給す
る。セルウェル駆動回路11は、メモリセルのウェル領
域に充放電を行う。Vbbスイッチ回路42は、消去動作
時にオンして電圧Vbb(−7.5V)を供給し、それ以
外の時はオフする。短絡回路13は、消去動作後のウェ
ル領域とワード線WLをショートする。
【0078】前記半導体記憶装置が有するレベルシフタ
では、昇圧電圧または降圧電圧の論理信号を直接トラン
ジスタによってではなく、キャパシタのカップリング
(容量結合)によって反転させるため、動作電圧の低下
に伴うトランジスタのオン抵抗の高抵抗化によって動作
が制限されることなく、低動作電圧下でもレベルシフタ
動作が可能になる。さらに、低動作電圧化によって、高
電圧用トランジスタのスケーリング(縮小化)が可能な
ため、高集積なフラッシュメモリを提供することができ
る。
では、昇圧電圧または降圧電圧の論理信号を直接トラン
ジスタによってではなく、キャパシタのカップリング
(容量結合)によって反転させるため、動作電圧の低下
に伴うトランジスタのオン抵抗の高抵抗化によって動作
が制限されることなく、低動作電圧下でもレベルシフタ
動作が可能になる。さらに、低動作電圧化によって、高
電圧用トランジスタのスケーリング(縮小化)が可能な
ため、高集積なフラッシュメモリを提供することができ
る。
【0079】なお、図1に示した第1の実施の形態や図
3に示した第2の実施の形態では、ラッチ回路を2つの
反転素子で構成した場合を示したが、このような構成の
ラッチ回路に限るわけではなく、これ以外のラッチ回
路、例えば図7(a)や図7(b)に示すようなラッチ
回路を用いてもよい。
3に示した第2の実施の形態では、ラッチ回路を2つの
反転素子で構成した場合を示したが、このような構成の
ラッチ回路に限るわけではなく、これ以外のラッチ回
路、例えば図7(a)や図7(b)に示すようなラッチ
回路を用いてもよい。
【0080】図7(a)に示すラッチ回路は、2つのN
AND回路GNA1、GNA2で構成されている。NA
ND回路GNA1の出力端(ノードND2)がNAND
回路GNA2の第1入力端に接続され、このNAND回
路GNA2の出力端(ノードND1)がNAND回路G
NA1の第1入力端に接続されている。NAND回路G
NA1の第2入力端には、信号IN1が入力され、NA
ND回路GNA2の第2入力端には、信号IN2が入力
されている。
AND回路GNA1、GNA2で構成されている。NA
ND回路GNA1の出力端(ノードND2)がNAND
回路GNA2の第1入力端に接続され、このNAND回
路GNA2の出力端(ノードND1)がNAND回路G
NA1の第1入力端に接続されている。NAND回路G
NA1の第2入力端には、信号IN1が入力され、NA
ND回路GNA2の第2入力端には、信号IN2が入力
されている。
【0081】図7(a)に示すラッチ回路において、例
えばノードND1を電圧VHに、ノードND2を電圧V
Lに初期化する場合は、信号IN1を“H”、信号IN
2を“L”として、ノードND1を電圧VHに、ノード
ND2を電圧VLにする。さらに、ノードND1とノー
ドND2の電位が反転できるように、信号IN2を
“H”にしておく。その後、ノードND1、ND2の電
位を反転させる場合は、第1の実施の形態で述べたよう
に、ノードND1、ND2にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
えばノードND1を電圧VHに、ノードND2を電圧V
Lに初期化する場合は、信号IN1を“H”、信号IN
2を“L”として、ノードND1を電圧VHに、ノード
ND2を電圧VLにする。さらに、ノードND1とノー
ドND2の電位が反転できるように、信号IN2を
“H”にしておく。その後、ノードND1、ND2の電
位を反転させる場合は、第1の実施の形態で述べたよう
に、ノードND1、ND2にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
【0082】また、図7(b)に示すラッチ回路は、2
つのNOR回路GNO1、GNO2で構成されている。
NOR回路GNO1の出力端(ノードND2)がNOR
回路GNO2の第1入力端に接続され、このNOR回路
GNO2の出力端(ノードND1)がNOR回路GNO
1の第1入力端に接続されている。NOR回路GNO1
の第2入力端には、信号IN1が入力され、NOR回路
GNO2の第2入力端には、信号IN2が入力されてい
る。
つのNOR回路GNO1、GNO2で構成されている。
NOR回路GNO1の出力端(ノードND2)がNOR
回路GNO2の第1入力端に接続され、このNOR回路
GNO2の出力端(ノードND1)がNOR回路GNO
1の第1入力端に接続されている。NOR回路GNO1
の第2入力端には、信号IN1が入力され、NOR回路
GNO2の第2入力端には、信号IN2が入力されてい
る。
【0083】図7(b)に示すラッチ回路において、例
えばノードND1を電圧VHに、ノードND2を電圧V
Lに初期化する場合は、信号IN1を“H”、信号IN
2を“L”として、ノードND1を電圧VHに、ノード
ND2を電圧VLにする。さらに、ノードND1とノー
ドND2の電位が反転できるように、信号IN1を
“L”にしておく。その後、ノードND1、ND2の電
位を反転させる場合は、第1の実施の形態で述べたよう
に、ノードND1、ND2にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
えばノードND1を電圧VHに、ノードND2を電圧V
Lに初期化する場合は、信号IN1を“H”、信号IN
2を“L”として、ノードND1を電圧VHに、ノード
ND2を電圧VLにする。さらに、ノードND1とノー
ドND2の電位が反転できるように、信号IN1を
“L”にしておく。その後、ノードND1、ND2の電
位を反転させる場合は、第1の実施の形態で述べたよう
に、ノードND1、ND2にそれぞれ接続されたキャパ
シタを用いて反転を行えばよい。
【0084】
【発明の効果】以上述べたようにこの発明によれば、動
作電圧が低下しても十分に動作可能なレベルシフタを提
供することができ、さらに高集積化が可能な前記レベル
シフタを備えた半導体記憶装置を提供することができ
る。
作電圧が低下しても十分に動作可能なレベルシフタを提
供することができ、さらに高集積化が可能な前記レベル
シフタを備えた半導体記憶装置を提供することができ
る。
【図1】この発明の第1の実施の形態のレベルシフタの
構成を示す回路図である。
構成を示す回路図である。
【図2】前記第1の実施の形態のレベルシフタの各ノー
ドの電位を示す図である。
ドの電位を示す図である。
【図3】この発明の第2の実施の形態のレベルシフタの
構成を示す回路図である。
構成を示す回路図である。
【図4】前記第2の実施の形態のレベルシフタを用いた
消去電圧リセット回路の構成を示す回路図である。
消去電圧リセット回路の構成を示す回路図である。
【図5】前記消去電圧リセット回路の動作波形図であ
る。
る。
【図6】この発明の第3の実施の形態の半導体記憶装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図7】前記レベルシフタ内のラッチ回路の他の構成例
を示す回路図である。
を示す回路図である。
【図8】従来のフラッシュメモリを構成するメモリセル
の断面図である。
の断面図である。
【図9】前記メモリセルがマトリクス状に配列されたメ
モリセルアレイの構成を示す回路図である。
モリセルアレイの構成を示す回路図である。
【図10】前記メモリセルトランジスタのドレイン電流
を示す図である。
を示す図である。
【図11】従来のフラッシュメモリにおけるデータの読
み出し、書き込み、消去のバイアス条件を示す図であ
る。
み出し、書き込み、消去のバイアス条件を示す図であ
る。
【図12】(a)は従来のレベルシフタの構成を示す回
路図であり、(b)は前記レベルシフタの動作を示すタ
イミングチャートである。
路図であり、(b)は前記レベルシフタの動作を示すタ
イミングチャートである。
I1、I2、I3、I4、I5、I11…反転素子 ND1、ND2、ND3、ND4…ノード C1、C2…キャパシタ P1、P2、P3、P11、P12、P13…pMOS
トランジスタ N1、N2、N3、N11、N12、N13、N14、
N15、N16、N17…nMOSトランジスタ CL…ウェル電位供給線 R1…抵抗 WL…ワード線 GNA1、GNA2…NAND回路 GNO1、GNO2…NOR回路 11…セルウェル駆動回路 12…ロウデコーダ 13…短絡回路 21、22…レベルシフタ 31…アドレスバッファ 32…メモリセルアレイ 33…カラムデコーダ 34…IOバッファ 35…センスアンプ 36…プログラム回路 37…コマンドレジスタ 38…コントローラ 39…カラムゲート 40…チャージポンプ 41…レギュレータ 42…Vbbスイッチ回路
トランジスタ N1、N2、N3、N11、N12、N13、N14、
N15、N16、N17…nMOSトランジスタ CL…ウェル電位供給線 R1…抵抗 WL…ワード線 GNA1、GNA2…NAND回路 GNO1、GNO2…NOR回路 11…セルウェル駆動回路 12…ロウデコーダ 13…短絡回路 21、22…レベルシフタ 31…アドレスバッファ 32…メモリセルアレイ 33…カラムデコーダ 34…IOバッファ 35…センスアンプ 36…プログラム回路 37…コマンドレジスタ 38…コントローラ 39…カラムゲート 40…チャージポンプ 41…レギュレータ 42…Vbbスイッチ回路
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD08 AD09 AE07 AE08
Claims (23)
- 【請求項1】 第1電圧または第2電圧となる第1ノー
ドと、第2電圧または第1電圧となる第2ノードを有す
るラッチ回路と、 一端が第1ノードに接続された第1キャパシタと、 一端が第2ノードに接続された第2キャパシタとを具備
し、 前記第1キャパシタの他端には第1信号が入力され、前
記第2キャパシタの他端には前記第1信号の反転信号が
入力されることを特徴とするレベルシフタ。 - 【請求項2】 前記ラッチ回路は、複数の反転素子を有
し、この複数の反転素子のうち、第1反転素子の出力端
と第2反転素子の入力端とが接続されて形成されている
ことを特徴とする請求項1に記載のレベルシフタ。 - 【請求項3】 前記第1電圧をVH、前記第2電圧をV
L、前記第1信号の第1論理の電圧をVh、前記第1信
号の反転信号である第2論理の電圧をVlとするとき、
VH−Vh+Vlの値はVL+Vh−Vlの値より小さ
いことを特徴とする請求項1または2に記載のレベルシ
フタ。 - 【請求項4】 前記VH−Vh+Vlの値はVLより大
きく、かつ前記VL+Vh−Vlの値はVHより小さい
ことを特徴とする請求項3に記載のレベルシフタ。 - 【請求項5】 前記Vh−VHの値がVH−VLの値に
等しいか、またはVH−VLの値より小さく、かつVl
−VLの値がVH−VLの値に等しいか、またはVH−
VLの値より小さいことを特徴とする請求項3または4
に記載のレベルシフタ。 - 【請求項6】 前記VH−VLの値が前記ラッチ回路の
耐圧より小さいことを特徴とする請求項3乃至5のいず
れか1つに記載のレベルシフタ。 - 【請求項7】 前記Vh及びVlを生成する複数の反転
素子をさらに具備することを特徴とする請求項3乃至6
のいずれか1つに記載のレベルシフタ。 - 【請求項8】 前記Vh−Vlの値が前記反転素子の耐
圧より小さいことを特徴とする請求項7に記載のレベル
シフタ。 - 【請求項9】 前記第1及び第2ノードの電位を初期化
するリセットトランジスタをさらに具備することを特徴
とする請求項1乃至8のいずれか1つに記載のレベルシ
フタ。 - 【請求項10】 半導体基板上に形成され、浮遊ゲート
と制御ゲートとを有し、前記浮遊ゲートに蓄えられた電
荷量によってデータを記憶する不揮発性メモリセルと、 前記制御ゲートに接続されたワード線を選択し駆動する
ロウデコーダと、 前記半導体基板の電位を制御する駆動回路と、 前記半導体基板と前記ワード線とを短絡する短絡回路
と、 第1電圧または第2電圧となる第1ノードと第2電圧ま
たは第1電圧となる第2ノードを有するラッチ回路、一
端が第1ノードに接続された第1キャパシタ、一端が第
2ノードに接続された第2キャパシタを有する第1レベ
ルシフタとを具備し、 前記不揮発性メモリセルのデータ消去は前記ワード線に
負電圧を印加し前記半導体基板に正電圧を印加すること
によって行われ、前記第1レベルシフタは前記第1キャ
パシタの他端に第1信号が入力され、前記第2キャパシ
タの他端に前記第1信号の反転信号が入力されて前記第
1信号の電圧と異なる電圧を出力し、前記短絡回路は前
記第1レベルシフタの出力に応じて、前記データ消去の
動作終了後に前記半導体基板と前記ワード線とを短絡す
ることを特徴とする半導体記憶装置。 - 【請求項11】 前記ラッチ回路は、複数の反転素子を
有し、この複数の反転素子のうち、第1反転素子の出力
端と第2反転素子の入力端とが接続されて形成されてい
ることを特徴とする請求項10に記載のレベルシフタ。 - 【請求項12】 前記第1電圧をVH、前記第2電圧を
VL、前記第1信号の第1論理の電圧をVh、前記第1
信号の反転信号である第2論理の電圧をVlとすると
き、VH−Vh+Vlの値はVL+Vh−Vlの値より
小さいことを特徴とする請求項10または11に記載の
半導体記憶装置。 - 【請求項13】 前記VH−Vh+Vlの値はVLより
大きく、かつ前記VL+Vh−Vlの値はVHより小さ
いことを特徴とする請求項12に記載の半導体記憶装
置。 - 【請求項14】 前記Vh−VHの値がVH−VLの値
に等しいか、またはVH−VLの値より小さく、かつV
l−VLの値がVH−VLの値に等しいか、またはVH
−VLの値より小さいことを特徴とする請求項12また
は13に記載の半導体記憶装置。 - 【請求項15】 前記VH−VLの値が前記ラッチ回路
の耐圧より小さいことを特徴とする請求項12乃至14
のいずれか1つに記載の半導体記憶装置。 - 【請求項16】 前記Vh及びVlを生成する複数の反
転素子をさらに具備することを特徴とする請求項12乃
至15のいずれか1つに記載の半導体記憶装置。 - 【請求項17】 前記Vh−Vlの値が前記反転素子の
耐圧より小さいことを特徴とする請求項16に記載のレ
ベルシフタ。 - 【請求項18】 前記Vhは消去時の前記半導体基板の
電位であることを特徴とする請求項12乃至17のいず
れか1つに記載の半導体記憶装置。 - 【請求項19】 前記VLは消去時の前記ワード線の電
位であることを特徴とする請求項12乃至17のいずれ
か1つに記載の半導体記憶装置。 - 【請求項20】 前記VHとVlは等しいことを特徴と
する請求項12乃至17のいずれか1つに記載の半導体
記憶装置。 - 【請求項21】 第1電圧または第2電圧となる第1ノ
ードと第2電圧または第1電圧となる第2ノードを有す
るラッチ回路、一端が第1ノードに接続された第1キャ
パシタ、一端が第2ノードに接続された第2キャパシタ
を有する第2レベルシフタと、 前記第2レベルシフタの出力に応じて前記負電圧を前記
ワード線に供給する第1スイッチ回路と、 をさらに具備することを特徴とする請求項10乃至20
のいずれかに記載の半導体記憶装置。 - 【請求項22】 第1電圧または第2電圧となる第1ノ
ードと第2電圧または第1電圧となる第2ノードを有す
るラッチ回路、一端が第1ノードに接続された第1キャ
パシタ、一端が第2ノードに接続された第2キャパシタ
を有する第3レベルシフタと、 前記第3レベルシフタの出力に応じて所定電圧を前記ワ
ード線に供給する第2スイッチ回路と、 をさらに具備することを特徴とする請求項10乃至21
のいずれかに記載の半導体記憶装置。 - 【請求項23】 前記第1及び第2ノードの電位を初期
化するリセットトランジスタをさらに具備することを特
徴とする請求項10乃至22のいずれか1つに記載の半
導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000398388A JP2002197881A (ja) | 2000-12-27 | 2000-12-27 | レベルシフタ及びレベルシフタを備えた半導体記憶装置 |
KR10-2001-0085001A KR100458412B1 (ko) | 2000-12-27 | 2001-12-26 | 전압 레벨을 변환하는 레벨 시프터 및 상기 레벨 시프터를구비한 반도체 기억 장치 |
US10/033,442 US6600679B2 (en) | 2000-12-27 | 2001-12-27 | Level shifter for converting a voltage level and a semiconductor memory device having the level shifter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000398388A JP2002197881A (ja) | 2000-12-27 | 2000-12-27 | レベルシフタ及びレベルシフタを備えた半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002197881A true JP2002197881A (ja) | 2002-07-12 |
Family
ID=18863368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000398388A Abandoned JP2002197881A (ja) | 2000-12-27 | 2000-12-27 | レベルシフタ及びレベルシフタを備えた半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6600679B2 (ja) |
JP (1) | JP2002197881A (ja) |
KR (1) | KR100458412B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003021603A1 (en) * | 2001-08-31 | 2003-03-13 | Renesas Technology Corp. | Semiconductor integrated circuit, semiconductor non-volatile memory, memory card, and microcomputer |
JP2012010336A (ja) * | 2010-06-25 | 2012-01-12 | Xerox Corp | 容量性結合を用いる低電圧から高電圧へのレベル変換 |
JP2012501512A (ja) * | 2008-08-27 | 2012-01-19 | フリースケール セミコンダクター インコーポレイテッド | メモリデバイスとその駆動方法 |
Families Citing this family (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10246083B3 (de) * | 2002-09-27 | 2004-03-04 | Alpha Microelectronics Gmbh | Schaltungsanordnung zur Überbrückung hoher Spannungen mit einem Schaltsignal |
US6954100B2 (en) * | 2003-09-12 | 2005-10-11 | Freescale Semiconductor, Inc. | Level shifter |
US7002371B2 (en) | 2003-12-29 | 2006-02-21 | Freescale Semiconductor, Inc. | Level shifter |
DE102004004271A1 (de) * | 2004-01-28 | 2005-08-18 | Texas Instruments Deutschland Gmbh | Hochgeschwindigkeits-Pegelumsetzter mit Wechselstrom-Vorwärtskopplung |
US20050174158A1 (en) * | 2004-02-06 | 2005-08-11 | Khan Qadeer A. | Bidirectional level shifter |
US20050285658A1 (en) * | 2004-06-29 | 2005-12-29 | Schulmeyer Kyle C | Level shifter with reduced duty cycle variation |
US7564263B2 (en) * | 2005-04-21 | 2009-07-21 | Supertex, Inc. | High-speed logic signal level shifter |
JP2006311419A (ja) * | 2005-05-02 | 2006-11-09 | Nec Electronics Corp | 信号出力回路 |
US7183817B2 (en) * | 2005-06-29 | 2007-02-27 | Freescale Semiconductor, Inc. | High speed output buffer with AC-coupled level shift and DC level detection and correction |
US7268588B2 (en) | 2005-06-29 | 2007-09-11 | Freescale Semiconductor, Inc. | Cascadable level shifter cell |
US7480191B2 (en) * | 2005-09-21 | 2009-01-20 | Supertex, Inc. | High speed logic level shifter |
WO2008033674A2 (en) * | 2006-09-15 | 2008-03-20 | Powerprecise Solutions, Inc. | High voltage latching and dc restoration isolation and level shifting method and apparatus |
US7948810B1 (en) | 2007-10-15 | 2011-05-24 | Marvell International Ltd. | Positive and negative voltage level shifter circuit |
US7683668B1 (en) | 2008-11-05 | 2010-03-23 | Freescale Semiconductor, Inc. | Level shifter |
US8248152B2 (en) * | 2009-02-25 | 2012-08-21 | International Business Machines Corporation | Switched capacitor voltage converters |
KR101046570B1 (ko) * | 2009-03-27 | 2011-07-05 | 단국대학교 산학협력단 | 부트스트랩 다이오드 및 래치신호를 이용한 레벨 쉬프터, 및 상기 레벨 쉬프터를 포함하는 인버터 |
US8174288B2 (en) | 2009-04-13 | 2012-05-08 | International Business Machines Corporation | Voltage conversion and integrated circuits with stacked voltage domains |
US20110063012A1 (en) * | 2009-09-11 | 2011-03-17 | Kok Lim Chan | Circuit arrangement |
US8276002B2 (en) * | 2009-11-23 | 2012-09-25 | International Business Machines Corporation | Power delivery in a heterogeneous 3-D stacked apparatus |
KR101777643B1 (ko) * | 2009-12-11 | 2017-09-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 논리 회로, 및 cpu |
US8629705B2 (en) | 2010-06-07 | 2014-01-14 | International Business Machines Corporation | Low voltage signaling |
US8324955B2 (en) | 2011-03-18 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Level shifter design |
US8736315B2 (en) | 2011-09-30 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
US9197200B2 (en) * | 2013-05-16 | 2015-11-24 | Dialog Semiconductor Gmbh | Dynamic level shifter circuit |
US9337776B1 (en) * | 2014-12-23 | 2016-05-10 | Micron Technology, Inc. | High-input common-mode differential amplifiers |
US10050625B2 (en) * | 2015-02-27 | 2018-08-14 | Empower Semiconductor, Inc. | Techniques and devices for level-shifting a signal |
US9473116B1 (en) * | 2015-04-15 | 2016-10-18 | Balanstring Technology, Llc | Low-cost, capacitive-coupled level shifter scalable for high-voltage applications |
US9912335B2 (en) | 2015-07-08 | 2018-03-06 | Nxp B.V. | Configurable power domain and method |
US9917588B2 (en) | 2015-07-08 | 2018-03-13 | Nxp B.V. | Level shifter and approach therefor |
US9492144B1 (en) * | 2015-12-02 | 2016-11-15 | Butterfly Network, Inc. | Multi-level pulser and related apparatus and methods |
US9721638B1 (en) | 2016-05-10 | 2017-08-01 | Micron Technology, Inc. | Boosting a digit line voltage for a write operation |
US10158292B2 (en) | 2017-01-23 | 2018-12-18 | Nxp B.V. | Power configuration |
IT201800003622A1 (it) * | 2018-03-15 | 2019-09-15 | St Microelectronics Srl | Circuito traslatore di livello con migliorata efficienza e capacita' di traslazione di livello in due domini, in particolare per l'utilizzo in un dispositivo di memoria |
US10396795B1 (en) * | 2018-03-20 | 2019-08-27 | Micron Technology, Inc. | Boosted high-speed level shifter |
US10270448B1 (en) | 2018-05-16 | 2019-04-23 | Nxp B.V. | Level shifter circuit with transistor drive strength variation compensation |
US10277226B1 (en) * | 2018-06-11 | 2019-04-30 | Semiconductor Components Industries, Llc | Voltage translator device |
KR102674627B1 (ko) | 2019-08-07 | 2024-06-13 | 에스케이하이닉스 주식회사 | 레벨 쉬프터 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4109163A (en) * | 1977-03-11 | 1978-08-22 | Westinghouse Electric Corp. | High speed, radiation hard complementary mos capacitive voltage level shift circuit |
US4110841A (en) * | 1977-12-06 | 1978-08-29 | Bell Telephone Laboratories, Incorporated | Level shifter and sense-refresh detector |
JP2774244B2 (ja) * | 1993-12-03 | 1998-07-09 | 松下電器産業株式会社 | レベル変換回路、半導体集積回路及びこれ等の制御方法 |
US5581506A (en) * | 1994-06-03 | 1996-12-03 | Matsushita Electric Industrial Co., Ltd. | Level-shifter, semiconductor integrated circuit, and control methods thereof |
JP3204848B2 (ja) * | 1994-08-09 | 2001-09-04 | 株式会社東芝 | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 |
US5969542A (en) * | 1997-05-21 | 1999-10-19 | Advanced Micro Devices, Inc. | High speed gate oxide protected level shifter |
JPH11205113A (ja) * | 1998-01-09 | 1999-07-30 | Mitsubishi Electric Corp | スイッチング回路およびスイッチドキャパシタフィルタ |
JP3481121B2 (ja) * | 1998-03-20 | 2003-12-22 | 松下電器産業株式会社 | レベルシフト回路 |
JP2000286391A (ja) | 1999-03-31 | 2000-10-13 | Fuji Electric Co Ltd | レベルシフタ |
-
2000
- 2000-12-27 JP JP2000398388A patent/JP2002197881A/ja not_active Abandoned
-
2001
- 2001-12-26 KR KR10-2001-0085001A patent/KR100458412B1/ko not_active IP Right Cessation
- 2001-12-27 US US10/033,442 patent/US6600679B2/en not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003021603A1 (en) * | 2001-08-31 | 2003-03-13 | Renesas Technology Corp. | Semiconductor integrated circuit, semiconductor non-volatile memory, memory card, and microcomputer |
US7072218B2 (en) | 2001-08-31 | 2006-07-04 | Renesas Technology Corp. | Semiconductor integrated circuit, semiconductor non-volatile memory, memory card, and microcomputer |
JP2012501512A (ja) * | 2008-08-27 | 2012-01-19 | フリースケール セミコンダクター インコーポレイテッド | メモリデバイスとその駆動方法 |
JP2012010336A (ja) * | 2010-06-25 | 2012-01-12 | Xerox Corp | 容量性結合を用いる低電圧から高電圧へのレベル変換 |
Also Published As
Publication number | Publication date |
---|---|
KR20030009034A (ko) | 2003-01-29 |
KR100458412B1 (ko) | 2004-11-26 |
US6600679B2 (en) | 2003-07-29 |
US20020080651A1 (en) | 2002-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100458412B1 (ko) | 전압 레벨을 변환하는 레벨 시프터 및 상기 레벨 시프터를구비한 반도체 기억 장치 | |
KR100454116B1 (ko) | 비휘발성 메모리를 프로그래밍하기 위한 비트라인 셋업 및디스차지 회로 | |
US6487120B2 (en) | Boosted voltage generating circuit and semiconductor memory device having the same | |
US6587375B2 (en) | Row decoder for a nonvolatile memory device | |
JP3098189B2 (ja) | 不揮発性半導体メモリのデータ読出回路 | |
JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
JP2010073246A (ja) | 不揮発性半導体記憶装置 | |
JP3702229B2 (ja) | 半導体記憶装置 | |
JPH07182884A (ja) | 不揮発性半導体記憶装置 | |
JP4426082B2 (ja) | 読出時間を短縮させる不揮発性半導体メモリ装置 | |
JP3883391B2 (ja) | 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 | |
US20080247237A1 (en) | Semiconductor memory device in which sense timing of sense amplifier can be controlled by constant current charge | |
US20100232233A1 (en) | Nonvolatile semiconductor memory device | |
US5917354A (en) | Circuit for resetting output of positive/negative high voltage generating circuit to VCC/VSS | |
JP5183677B2 (ja) | 半導体記憶装置 | |
JP3615041B2 (ja) | 不揮発性半導体記憶装置 | |
JP2007080338A (ja) | 不揮発性半導体記憶装置およびその読み書き制御方法 | |
JP2002245786A (ja) | 半導体集積回路装置およびその制御方法 | |
JPH08255491A (ja) | 正または負の高電圧のリセット回路 | |
JP3181478B2 (ja) | 不揮発性半導体記憶装置 | |
JPH04229655A (ja) | 不揮発性半導体記憶装置における消去方式 | |
JPH1186573A (ja) | 不揮発性半導体記憶装置 | |
JP4615297B2 (ja) | 半導体記憶装置 | |
JP2005100625A (ja) | 不揮発性半導体記憶装置 | |
JP2001291392A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060120 |