JP2012010336A - 容量性結合を用いる低電圧から高電圧へのレベル変換 - Google Patents

Abstract

【課題】高電圧出力トランジスタまたは回路のゲートを駆動するのに必要な電圧に達することができる。
【解決手段】電圧レベル変換回路は、デジタル論理回路と、第１および第２接続部を有するキャパシタであって、第１および第２接続部のうちの一方がデジタル論理信号へ電気的に結合された、少なくとも１つの高電圧キャパシタと、インバータ対であって、インバータ対のうちの少なくとも１つのインバータの出力が、少なくとも１つの高電圧キャパシタの他方の接続部へ電気的に結合された、たすき掛け結合型インバータ対とを備える。高電圧駆動回路は、２つの低電圧入力信号と、２つの信号であって、第１信号が高位側駆動信号であり、第２信号が低位側駆動信号である、２つの高電圧出力信号と、２つのレベル変換部であって、第１レベル変換部が高位側駆動信号に対応し、第２レベル変換部が低位側駆動信号に対応する。
【選択図】図１

Description

フラット・パネル・ディスプレイおよび非サーマルのダイレクト・マーキング・プリントヘッドなどの多くのタイプのイメージングシステムは、多数の高電圧エレメントを双方向に駆動する必要がある。これらのイメージングシステムは、典型的にはイメージングエレメントを選択的にオン、オフすることでディスプレイ上にまたは印刷表面上に画像を形成するイメージングエレメント配列を有する。高電圧出力トランジスタは一般に、選択的にエレメントを正か負かいずれかの高電圧供給レールに接続する、またはいずれにも接続しないことによって、エレメントのオンまたはオフ状態を制御する。

一般に、イメージングエレメント用の駆動信号に関連して、駆動信号のタイミングおよび状態を低電圧信号が制御する。ディスプレイおよびプリントヘッド駆動コントローラ、またはチップは、相対的に低電圧の画像データのシリアル・デジタル・ビットストリームを受け、９６ビットから６４０ビット幅のパラレルデータへ変換する。次いでドライバチップは、低電圧信号のレベルを変換して高電圧供給レールをたどり、これらのレベル変換信号を用いて、イメージングエレメントのオンおよびオフ状態を制御する高電圧出力トランジスタをスイッチングする。

ここで使用される用語「低電圧」と「高電圧」とは、互いに関係がある。「低電圧」信号は、一般に２．５Ｖと５Ｖとの間の論理回路を駆動するために使用される信号である。「高電圧」信号は、１０Ｖと１００Ｖとの間の信号など、論理回路を駆動するために使用される電圧を超える信号である。

従来のドライバチップは、直流結合構成において高電圧トランジスタを用いて、このレベル変換を成し遂げている。これらの高電圧トランジスタは、典型的には、各トランジスタの周囲に広い絶縁領域を必要とし、それゆえにシリコンなどのチップ基板に広い領域を必要として、チップコストを増加させることになる。

１つの解決法として、比較的小さい領域を必要とし、それゆえに低コストチップを可能にする、容量性で結合されたレベル変換を用いることがある。しかしながら、従来の容量性で結合された絶縁回路は、一般に多くの領域を取りすぎ、かつ余りにも複雑なので、単一チップ上に数百の複製を取り付けることができない。

高電圧出力を有する単純化された駆動回路の一実施形態を示す。 容量性結合レベル変換回路の一実施形態を示す。 クロス導通防止機能を有する容量性結合レベル変換回路の一実施形態を示す。 容量性結合レベル変換回路の一実施形態の詳細図を示す。

図１は、高位側出力駆動信号および低位側出力駆動信号を有する駆動回路用に単純化された概念的な回路図を示す。入力信号Ｖｓｓ＿ｓｅｌおよびＶｐｐ＿ｓｅｌは、回路が高位側レール電圧ＶＰＰもしくは低位側レール電圧ＶＳＳを出力するか、またはオープン（高インピーダンス）かを選択する。Ｖｐｐ＿ｓｅｌが真になると、出力Ｖｏｕｔ１６はＰＦＥＴ１２を通って高位側レール電圧ＶＰＰへ接続する。同様に、低位側選択信号Ｖｓｓ＿ｓｅｌが真になると、出力ＶｏｕｔはＮＦＥＴ１４を通って低位側レール電圧ＶＳＳへ接続する。Ｖｐｐ＿ｓｅｌもＶｓｓ＿ｓｅｌもいずれも真でない場合、出力Ｖｏｕｔはオープン（高インピーダンス）である。一般に、電圧源ＶＰＰおよびＶＳＳは、画素またはノズルなどの、ディスプレイまたはイメージング機器エレメントを駆動するのに適切な電圧にある高電圧供給レールである。

電圧ＶＤＤは、論理回路へパワー（電力）を供給する低電圧論理供給電圧である。この電圧における論理信号は、高電圧出力ＦＥＴ１２および１４を制御するのに十分に高く変換される必要がある。図２は、ラッチ２８を形成する、弱くたすき掛けに結合されたインバータの対を示す。インバータノードのうちの一方または両方へ流入する、容量性で結合された電流によって、ラッチ状態は切り替えられる。両方のノードが容量性で結合されることを現在の図は示しているのに対して、一方のノードだけが容量性で結合される可能性があることに留意されたい。

２つのキャパシタＣ１およびＣ２は、それぞれ２４および２６として参照され、入力信号Ｖｐｐ＿ｓｅｌに応答する論理回路２２からもたらされるデジタル論理信号を入力として受ける。キャパシタの出力は、インバータ対のノードへ電気的に結合される。図２に関するこの実施形態では、キャパシタＣ１の出力は、ラッチ回路２８内のノードｐ１へ結合する。キャパシタＣ２の出力は、ラッチ回路２８内のノードｐ２へ結合する。検知回路３０は、ラッチ２８の状態を検知することができる。検知回路３０の出力は信号ｐ３＿ｎであり、次いで信号ｐ３＿ｎはバッファ３１を通って出力ＦＥＴ１２に供給する。ラッチ回路２８、検知回路３０およびバッファ３１は、これらの構成要素への負の論理電源であるＶＰＰ２へ接続され、ＶＰＰ２はＶＰＰを大略２．５Ｖ下回る電圧をたどる。

Ｖｓｓ＿ｓｅｌからもたらされる低位側出力は、高位側に対応する構成要素を有する。論理回路４２は論理回路２２に対応し、ラッチ４８はラッチ２８対応する。キャパシタＣ３およびＣ４は、それぞれキャパシタＣ１およびＣ２に対応する。最後のゲート駆動信号ｓｇが反対の極性をしているという理解のもとでは、低位側回路の動作は、高位側回路と極めて類似している。高位側回路内の対応要素と同様に、ラッチ回路４８、検知回路５０およびバッファ５１は、正の論理電源ＶＳＳ２へ接続され、ＶＳＳ２はＶＳＳを大略２．５Ｖ上回る電圧をたどることになる。図３に関して説明される低位側上のインバータＡ１も、この電源へ接続することになる。

容量性レベル変換に関して生じる可能性がある１つの問題は、レベル変換部入力から出力への直流（ＤＣ）経路が無いことである。電源投入時または静電気放電などの異常な出来事の後、レベル変換部の入力および出力は、最後は別々の状態となりうる。レベル変換部の出力状態が不正確なため、同時に高位側出力ＦＥＴ１２も低位側出力ＦＥＴ１４も共にオンする可能性があり、ドライバチップがダメージを受けるようになる。この状態は、クロス導通と呼ばれる。

図３は、この問題を制御する仕組みを備えた変換回路の一実施形態を示す。低位側変換部出力は、ドライバチップへパワーが加えられると、オフ状態をリセットするように構成される。この特徴は、一般に「パワー・オン・リセット」と呼ばれる。加えて、１対の小信号用高電圧トランジスタ３２および３４が各出力に追加されて、高出力および低出力トランジスタ１２および１４が同時に有効化されることを検出する。この説明は、「クロス導通防止機能」として参照される。同時有効化が生じる場合、回路の低位側は直ちにオフ状態に設定される。

ＰＦＥＴ３２およびＮＦＥＴ３４は、抵抗Ｒ１およびインバータＡ１とともに、信号ｃｃ＿ｎを発生させ、クロス導通が生じる場合には、信号ｃｃ＿ｎは真（ロー）となる。ゲート６０は、一方の入力としてクロス導通信号を受け、他方の入力としてローが真のパワー・オン・リセット信号ｐｏｒ−＿ｎを受ける。ｃｃ＿ｎもｐｏｒ＿ｎも共に偽（ハイ）のときだけ、ゲート６２からの出力ｓ２上で、低位側レベル変換部ラッチ４８を真（ハイ）状態に切り替えることが可能となる。これにより、ＰＦＥＴ１２がオンであるときにＮＦＥＴ１４が同時にはオンしないことが確実にされる。パワー・オン・リセット信号により、回路が最初に電源オンされるときにＮＦＥＴがオフであることが確実にされ、クロス導通も回避される。

用いられる半導体技術に依存して、別のレベル変換がさらに必要となる可能性があることに留意されたい。ＦＥＴ１２および１４のゲート用の論理レベルは、現在の回路よりもさらに増加させる必要がある場合があり、図２および図３内のバッファ３１および５１のように示される、従来のレベル変換部が用いられてもよい。

キャパシタにかかるどんな負荷も考慮すべきであることに留意されたい。一方のキャパシタの入力側が他方にはない負荷を有する場合、タイミング問題が生じることがある。キャパシタの入力から負荷を取り除くか、負荷の釣り合いをとるかのいずれかが賢明かもしれない。これにより、２つのキャパシタのタイミングがさらに密接に連結されることが可能となり、キャパシタを駆動するバッファが可能な限り同時に近くスイッチングすることが望みとなるようになる。キャパシタの出力側上の浮遊容量を最小化して、ラッチ２８および４８の状態を切り替えるのに役立つ電圧振幅を最大化しようとしていることにも留意されたい。

検知回路３０は、ノードｐ２だけを信頼するよりも、ノードｐ１とノードｐ２の両方の電圧を比較して、ＶＰＰ上の急速な電圧振幅に対する堅牢性を改善することができる。図４は、図３の３０として示された回路とは異なる検知回路の実施形態を示す。図４では、インバータ対のノードは、この場合もｐ１およびｐ２として識別され、これらはキャパシタから容量性で結合された電流を受ける。

図３の出力インバータ３０は、トランジスタＵ１００、１０１、１０２、１０３、１０４および１０５と置き換えられている。供給電圧ｖｐｐ０およびｖｐｐ１は、インバータ対への低減された供給電圧であり、本明細書では「弱い」インバータとして参照される。これらのトランジスタは、疑似差動受信部を形成して、ラッチ状態を検知する。受信部の出力はノードｐ３にある。このラッチ検知回路は、高電圧供給レール上の極めて急速なスルーレートに対する堅牢性を改善する。図４には示してはいないが、疑似差動検知回路を含むレベル変換回路は、低位側高電圧回路用にも複製される。

このように、さらに複雑なかつ大きな直流結合回路を用いるよりむしろ容量性結合インバータを用いて、ドライバチップは、高電圧出力トランジスタまたは回路のゲートを駆動するのに必要な電圧に達することができる。加えてこの回路は、直流結合回路よりもさらに急速に動作し、交流結合から生じる可能性がある問題に対する防御力を有している。

Claims (4)

1. デジタル論理信号を有するデジタル論理回路と、
   第１および第２接続部を有するキャパシタであって、該第１および第２接続部のうちの一方が前記デジタル論理信号へ電気的に結合された、少なくとも１つの高電圧キャパシタと、
   インバータ対であって、該インバータ対のうちの少なくとも１つのインバータの出力が、前記少なくとも１つの高電圧キャパシタの他方の接続部へ電気的に結合された、たすき掛け結合型インバータ対とを備えた、電圧レベル変換回路。
2. さらに、前記たすき掛け結合型インバータ対の状態を検知するように構成された検知回路を備えた、請求項１に記載の電圧レベル変換回路。
3. 前記たすき掛け結合型インバータ対のうちの少なくとも１つのインバータは、前記デジタル論理信号のインピーダンスに比較して高インピーダンスを有することで弱い、請求項１に記載の電圧レベル変換回路。
4. 前記たすき掛け結合型インバータ対は、前記デジタル論理回路への供給電圧と比較して低減された供給電圧を受ける、請求項１に記載の電圧レベル変換回路。