JP2001223575A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JP2001223575A JP2001223575A JP2000035137A JP2000035137A JP2001223575A JP 2001223575 A JP2001223575 A JP 2001223575A JP 2000035137 A JP2000035137 A JP 2000035137A JP 2000035137 A JP2000035137 A JP 2000035137A JP 2001223575 A JP2001223575 A JP 2001223575A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- low
- transistor
- pmos transistor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
可能なレベル変換回路を提供する。 【解決手段】 入力信号の低振幅レベルに応じNMOS
トランジスタM4がON−OFFされ、コンデンサC1
からラッチ回路3に駆動信号が入力され、ラッチ回路3
から低耐圧CMOSインバータ5を介して出力される制
御信号によって、PMOSトランジスタM3がOFF−
ONされ高振幅の出力信号が得られ、駆動信号がリーク
なしにラッチされ、低耐圧CMOSインバータ5により
PMOSトランジスタM3は確実にON−OFFされ、
高精度のレベル変換動作が可能となり、PMOSトラン
ジスタM3とNMOSトランジスタM4部分での耐圧構
造が不要で、PMOSトランジスタM9、M7、M5
を、PMOSトランジスタM3とN+ 不純物領域15c
とNウエルを共通に形成し全体の小面積形成が可能にな
る。
Description
信号の信号レベルを変換し、高電圧振幅の出力信号とし
て出力するレベル変換回路に関する。
P;Plasma Display Panel)の駆
動用ICでは、100V程度の高電圧振幅の駆動信号が
必要で、この種の駆動用ICには、5V程度の低振幅の
入力信号を100V程度の高電圧振幅の出力信号にレベ
ル変換するレベル変換回路が設けられている。
は、図6に示すように、入力信号INの入力端子tiを
備えた低耐圧特性のCMOSインバータ(Comple
mentary Metal Oxide Semic
onductor Inverter)1Aが設けら
れ、このCMOSインバータ1Aは、PMOSトランジ
スタM11とNMOSトランジスタM21とで構成され
ている。この場合、PMOSトランジスタM11のソー
スが低電圧電源端子t3に接続され、NMOSトランジ
スタM21のソースがアース端子tgに接続され、PM
OSトランジスタM11のドレインとNMOSトランジ
スタM21のドレインとが互いに接続された状態で、低
電源端子t3とアース端子tg間に、PMOSトランジ
スタM11とNMOSトランジスタM21が直列に接続
され、PMOSトランジスタM11のゲートとNMOS
トランジスタM21のゲートとの接続点に入力端子ti
が設けられている。
g間に、高耐圧特性のCMOSインバータ2Aが接続さ
れ、このCMOSインバータ2Aは、高耐圧特性のPM
OCトランジスタM31と、高耐圧特性のNMOSトラ
ンジスタM41からなっている。そして、PMOSトラ
ンジスタM31のソースが高電圧電源端子t1に接続さ
れ、NMOSトランジスM41のソースがアース端子t
gに接続され、PMOSトランジスタM31のドレイン
と、NMOSトランジスタM41のドレインとが互いに
接続された状態で、高電圧電源端子t1とアース端子t
g間に、PMOSトランジスタM31とNMOSトラン
ジスタM41とが互いに直列に接続され、相互の接続点
に出力端子toが設けられている。
g間に、抵抗R1、抵抗R2及び高耐圧性のNMOSト
ランジスタM3の直列接続回路が接続され、抵抗R1と
抵抗R2の接続点がPMOSトランジスタM31のゲー
トに接続され、CMOSインバータ1Aの出力端子が、
NMOSトランジスタM3のゲートに接続され、入力端
子t1がNMOSトランジスタM41のゲートに接続さ
れている。
Lレベルであると、PMOSトランジスタM11は、ゲ
ート電圧が基板に対して負電圧になり、ドレイン電流が
流れてONとなり、NMOSトランジスタM21では、
ゲート電圧が基板とほぼ同電位になるためにOFFとな
り、低耐圧CMOSインバータ1Aの出力信号はHレベ
ルとなる。このために、NMOSトランジスタM3がO
Nとなり、NMOSトランジスタM41は、ゲートにL
レベルの入力信号INが入力されるのでOFFとなる。
そして、NMOSトランジスタM3がONとなるため
に、PMOSトランジスタM31のゲートはLレベルと
なり、PMOSトランジスタM31はONとなり、出力
端子toの出力信号OUTはHレベルとなる。
ルになると、PMOSトランジスタM11はOFFとな
り、NMOSトランジスタM21がONとなって、低耐
圧CMOSインバータ1Aの出力端子はLレベルとな
り、NMOSトランジスタM3はOFFとなり、NMO
SトランジスタM41はONとなる。そして、NMOS
トランジスタM3がOFFとなるために、PMOSトラ
ンジスタM31のゲートはHレベルとなって、PMOS
トランジスタM31はOFFとなり、出力端子toの出
力信号OUTはLレベルとなる。
路によると、例えば、アース端子tgと低電圧電源端子
t3間の5Vの電圧振幅の入力信号INが、アース端子
tgと高電圧電源端子t1間の100Vの電圧振幅の逆
極性の出力信号OUTに信号レベルが変換される。
図7に示すような構成を有し、第1のレベル変換回路と
同様に、PMOSトランジスタM12とNMOSトラン
ジスタM22からなる低耐圧特性のCMOSインバータ
1Bと、PMOSトランジスタM32とNMOSトラン
ジスタM42からなる高耐圧特性のCMOSインバータ
2Bとが設けられている。この第2のレベル変換回路で
は、CMOSインバータ1Bの出力端子がNMOSトラ
ンジスタM42のゲートに接続され、高電圧電源端子t
1と、CMOSインバータ1BとNMOSトランジスタ
M42の接続点(ノードN)間に、クランプ回路6とコ
ンデンサC2の直列接続回路が接続されている。
が接続されたPMOSトランジスタM5と、ゲートとド
レインが接続されたPMOSトランジスタM6とからな
り、PMOSトランジスタM5のソースが高電圧電源端
子t1に接続され、PMOSトランジスタM5のドレイ
ンとPMOSトランジスタM6のソースとが互いに接続
されている。そして、PMOSトランジスタM6のドレ
インがノードN’でコンデンサC2とPMOSトランジ
スタM32のゲートとに接続されている。
INがLレベルであると、CMOSインバータ1Bの出
力端子(ノードN)の信号がHレベルとなり、NMOS
トランジスタM42がONとなり、コンデンサC2を介
して、ノードN’の信号がHレベルとなり、高レベル方
向に変化する駆動信号がクランプ回路6に入力されると
共に、PMOSトランジスタM32のゲートに入力され
る。このために、PMOSトランジスタM32はOFF
となり、出力端子toの出力信号OUTはLレベルにな
る。この場合には、PMOSトランジスタM5、M6は
OFFとなり、クランプ回路6はOFF状態にある。
化すると、ノードNの信号がLレベルになり、NMOS
トランジスタM42がOFFとなり、コンデンサC2を
介してノードN’の信号がLレベルとなり、PMOSト
ランジスタM32のゲートの駆動信号がLレベルとな
り、PMOSトランジスタM32はONとなるので、出
力端子toの出力信号OUTがHレベルとなる。この場
合、ノードN’の信号のレベルが、所定値を越えて低下
すると、PMOSトランジスタM5、M6がONとな
り、高電圧電源端子t1から、クランプ回路6を通って
電流が流入し、ノードN’の信号のレベルはほぼ一定値
に保持され、安定したレベル変換動作が行われる。
路によると、例えば、アース端子tgと低電圧電源端子
t3間の5Vの電圧振幅の入力信号INが、アース端子
tgと高電圧電源端子t1間の100Vの電圧振幅の逆
極性の出力信号OUTに信号レベルが変換される。
図8に示すような構成を有し、第1のレベル変換回路と
同様に、PMOSトランジスタM13とNMOSトラン
ジスタM23からなる低耐圧特性のCMOSインバータ
1Cと、PMOSトランジスタM33とNMOSトラン
ジスタM43からなる高低圧特性のCMOSインバータ
2Cとが設けられ、入力端子tiがNMOSトランジス
タM43のゲートに接続されている。この第3のレベル
変換回路では、高電圧電源端子t1とアース端子tg間
に、PMOSトランジスタM7とNMOSトランジスタ
M8とが直列に接続され、PMOSトランジスタM7の
ソースが高電圧電源端子t1に接続され、PMOSトラ
ンジスタM7のドレインが、NMOSトランジスタM8
のドレインに接続され、NMOSトランジスタM8のソ
ースがアース端子tgに接続されている。そして、NM
OSトランジスタM8のゲートが、CMOSインバータ
1Cの出力端子に接続され、NMOSトランジスタM8
のドレインが、PMOSトランジスタM33のゲートに
接続され、PMOSトランジスタM7のゲートが出力端
子toに接続されている。
INがLレベルであると、NMOSトランジスタM43
がOFFとなると共に、CMOSインバータ1Cの出力
信号がHレベルとなり、NMOSトランジスタM8がO
Nとなり、PMOSトランジスタM33のゲートの信号
がLレベルとなり、PMOSトランジスタM33がON
となり、出力端子toの出力信号OUTはHレベルとな
る。
化すると、NMOSトランジスタM43がONになると
共に、CMOSインバータ1Cの出力信号がLレベルと
なって、NMOSトランジスタM8がOFFとなる。こ
のために、PMOSトランジスタM33のゲートの信号
がHレベルとなり、PMOSトランジスタM33がOF
Fとなり、出力端子toの出力信号OUTはLレベルと
なる。
路によると、例えば、アース端子tgと低電圧電源端子
t3間の5Vの電圧振幅の入力信号INが、アース端子
tgと高電圧電源端子t1間の100Vの電圧振幅の逆
極性の出力信号OUTに信号レベルが変換される。
ル変換回路では、高電圧電源端子t1から、抵抗R1、
R2を通してアース端子tgに直流電流が流れるので、
抵抗R1、R2での電力消費が大きくなり、電力消費を
少なくするために、抵抗値を大きくして電流を少なくす
ると、動作速度が低下して、低消費電力と高速動作を両
立することができない。また、図7に示した第2のレベ
ル変換回路では、消費電力を低減することはできるが、
ノードNの信号の振幅に対してノードN’の信号の振幅
が、コンデンサC2とノードN’の寄生容量で分圧され
て小さくなり、高速動作を行わせるためには、PMOS
トランジスタM32のゲート幅を大きくし、コンデンサ
C2を大容量にする必要があり、レベル変換回路の形成
面積が大型化すると共に、ノードN’の電位が高電圧電
源の電圧HVDDに近付き動作停止時間に制限が生じて
しまう。さらに、図8に示した第3のレベル変換回路で
は、10数V程度までのレベル変換は可能であるが、P
MOSトランジスタM33、PMOSトランジスタM7
のゲートとソース間の電圧が、高電圧電源の電圧HVD
Dにほぼ等しくなるので、高耐圧性の構造とする必要が
あり、レベル変換回路の形成面積が大型化すると共に、
変換レベルを拡大使用とすると駆動能力が低下し変換レ
ベルが制限される。
換回路の現状に鑑みてなされたものであり、その目的
は、低消費電力での安定駆動が可能で、全体を小面積に
形成可能なレベル変換回路を提供することにある。
に、請求項1記載の発明は、低電圧振幅の入力信号が入
力され、該入力信号に応じて予め設定される論理値の第
1の制御信号を出力する第1の制御信号出力手段と、前
記第1の制御信号がコンデンサを介して入力され、前記
第1の制御信号に対応する駆動信号がラッチされるラッ
チ回路と、該ラッチ回路から出力される前記駆動信号に
よって、前記低電圧振幅の入力信号に対応して、予め設
定される論理値の第2の制御信号を出力する第2の制御
信号出力回路と、前記第1の制御信号及び前記第2の制
御信号が入力され、前記低電圧振幅の入力信号に対応す
る高電圧振幅の出力信号を出力する出力インバータ回路
とを有することを特徴とするものである。
力信号の入力により、第1の制御信号出力手段から、入
力信号に応じて予め設定される論理値の第1の制御信号
が出力され、第1の制御信号がコンデンサを介して、ラ
ッチ回路に入力されて、第1の制御信号に対応する駆動
信号がラッチされ、ラッチ回路から出力される駆動信号
によって、第2の制御信号出力回路から、低電圧振幅の
入力信号に対応して、予め設定される論理値の第2の制
御信号が出力される。そして、第1の制御信号及び第2
の制御信号が、出力インバータ回路に入力され、出力イ
ンバータ回路から、低電圧振幅の入力信号に対応する高
電圧振幅の出力信号が出力される。このために、コンデ
ンサを介しての交流パスにより低消費電力による安定駆
動が行われ、第1の制御信号出力手段からの第1の制御
信号と、ラッチ回路によりラッチされる駆動信号で適確
に作動する第2の制御信号出力回路からの第2の制御信
号とにより、出力インバータ回路から、高精度にレベル
変換された高電圧振幅の出力信号が外部に供給に供給さ
れる。
記載の発明は、請求項1記載の発明において、前記第1
の制御信号出力手段が、第1の低耐圧CMOSインバー
タであり、前記ラッチ回路が、低耐圧PMOSトランジ
スタと低耐圧NMOSトランジスタからなり、前記第2
の制御信号出力回路が、第2の低耐圧CMOSインバー
タであり、前記出力インバータ回路が、高耐圧CMOS
インバータであることを特徴とするもののである。
MOSインバータを第1の制御信号出力手段とし、ラッ
チ回路を低耐圧PMOSトランジスタと低耐圧NMOS
トランジスタとで形成し、第2の低耐圧CMOSインバ
ータを第2の制御信号出力回路とし、高耐圧CMOSイ
ンバータを出力インバータ回路として、請求項1記載の
発明での作用が実行される。
3記載の発明は、請求項1記載の発明において、前記高
耐圧CMOSインバータに対して、前記ラッチ回路を構
成する低耐圧CMOSトランジスタと、前記第2の低耐
圧CMOSインバータを構成する低耐圧CMOSトラン
ジスタとが、埋め込み層を共通にして素子分離領域を設
けることなく一体に形成されていることを特徴とするも
のである。
発明での作用に加えて、高耐圧CMOSインバータに対
して、ラッチ回路を構成する低耐圧CMOSトランジス
タと、第2の低耐圧CMOSインバータを構成する低耐
圧CMOSトランジスタとが、埋め込み層を共通にして
素子分離領域を設けることなく一体に形成され、回路全
体の形成面積が大幅に縮小される。
図1ないし図5を参照して説明する。図1は本実施の形
態の構成を示す回路図、図2は本実施の形態の高耐圧N
MOSトランジスタの構成を示す説明図、図3は本実施
の形態の高耐圧PMOSトランジスタの構成を示す説明
図、図4は本実施の形態の低耐圧CMOSインバータの
構成を示す説明図、図5は本実施の形態の動作を示すタ
イミングチャートである。
力信号INの入力端子tiを備えた低耐圧特性のCMO
Sインバータ1が設けられ、このCMOSインバータ1
は、PMOSトランジスタM1とNMOSトランジスタ
M2から構成されている。このCMOSインバータ1で
は、PMOSトランジスタM1のソースが低電圧電源端
子t3に接続され、NMOSトランジスタM2のソース
がアース端子tgに接続され、PMOSトランジスタM
1のドレインとNMOSトランジスタM2のドレインが
互いに接続された状態で、低電圧電源端子t3とアース
端子tg間に、PMOSトランジスタM1とNMOSト
ランジスタM2とが互いに直列に接続され、PMOSト
ランジスタM1のゲートとNMOSトランジスタM2の
ゲートとの接続点に入力端子tiが設けられている。
g間に、高耐圧特性のCMOSインバータ2が接続さ
れ、このCMOSインバータ2は、高耐圧特性のPMO
SトランジスタM3と、高耐圧特性のNMOSトランジ
スタM4から構成されている。このCMOSインバータ
2では、PMOSトランジスタM3のソースが高電圧電
源端子t1に接続され、NMOSトランジスM4のソー
スがアース端子tgに接続され、PMOSトランジスタ
M3のドレインと、NMOSトランジスタM4のドレイ
ンとが互いに接続された状態で、高電圧電源端子t1と
アース端子tg間に、PMOSトランジスタM3とNM
OSトランジスタM4とが互いに直列に接続され、その
接続点に出力端子toが設けられている。
SトランジスタM6、PMOSトランジスタM7及びN
MOSトランジスタM8からなるラッチ回路3が設けら
れ、このラッチ回路3では、PMOSトランジスタM5
のソースが、高電圧電源端子t1に接続され、PMOS
トランジスタM5のドレインが、NMOSトランジスタ
M6のドレインに接続され、NMOSトランジスタM6
のソースが低電圧ロジック端子t2に接続されている。
同様にして、ラッチ回路3では、PMOSトランジスタ
M7のソースが、高電圧電源端子t1に接続され、PM
OSトランジスタM7のドレインが、NMOSトランジ
スタM8のドレインに接続され、NMOSトランジスタ
M8のソースが低電圧ロジック端子t2に接続されてい
る。そして、NMOSトランジスタM6のドレインと、
NMOSトランジスタM8のゲートが互いに接続され、
PMOSトランジスタM5のゲートとNMOSトランジ
スタM6のゲートが互いに接続され、この接続点とNM
OSトランジスタM8のドレインとが互いに接続されて
いる。
ンジスタM9とNMOSトランジスタM10からなる低
耐圧CMOSインバータ5が設けられ、このCMOSイ
ンバータでは、PMOSトランジスタM9のソースが、
高電圧電源端子t1に接続され、PMOSトランジスタ
M9のドレインが、NMOSトランジスタM10のドレ
インに接続され、NMOSトランジスタM10のソース
が低電圧ロジック端子t2に接続されている。そして、
PMOSトランジスタM9のゲートと、NMOSトラン
ジスタM10のゲートが互いに接続され、この接続点
に、ラッチ回路3の出力端子となるNMOSトランジス
タM8のドレインが接続され、低耐圧CMOSインバー
タ5の出力端子となるNMOSトランジスタM10のド
レインが、高耐圧CMOSインバータ2のPMOSトラ
ンジスタM3のゲートに接続されている。
OSトランジスタM4は、図2に示すような構成となっ
ていて、P型半導体基板10の表面側に、P+ 不純物領
域15とNエピタキシャル膜17aとがそれぞれ形成さ
れ、P+不純物領域15の表面側にPウエル13が、N
エピタキシャル膜17aの表面側にNウエル12がそれ
ぞれ形成されている。さらに、Pウエル13の表面側
に、バックゲート領域となるP+ 不純物領域14aと、
ソース領域となるN+ 不純物領域15aとが形成され、
Nウエル12の表面側にドレイン領域となるN+ 不純物
領域15bが形成されている。
物領域14aの外側、Nウエル12の表面側のPウエル
13との境界近傍領域、及びNウエル12の表面側のN
+ 不純物領域15bの外側に、二酸化珪素などの耐圧絶
縁層11が形成され、Pウエル13の表面側のNウエル
12との境界領域に、ゲート絶縁膜18が形成され、ゲ
ート絶縁膜18上と、Nウエル12上の耐圧絶縁層11
の端部とにわたって、ゲート電極Gが形成されている。
は、図3に示すような構成となっていて、P型半導体基
板10の表面側に、N+ 不純物領域16が形成され、N
+ 不純物領域16の表面側にNウエル12と、Pウエル
13がそれぞれ形成されている。また、Nウエル12の
表面側に、バックゲート領域となるN+ 不純物領域15
cと、ソース領域となるP+ 不純物領域14bとが形成
され、Pウエル13の表面側にドレイン領域となるP+
不純物領域14cが形成されている。
物領域15cの外側、Pウエル13の表面側のNウエル
12との境界近傍領域、及びPウエル13の表面側のP
+ 不純物領域14cの外側に、二酸化珪素などの耐圧絶
縁層11が形成されている。そして、Nウエル12の表
面側のPウエル13との境界領域に、ゲート絶縁膜18
が形成され、ゲート絶縁膜18上と、Pウエル13上の
耐圧絶縁層11の端部とにわたって、ゲート電極Gが形
成されている。
5及びラッチ回路3の対応する構成要素部分は、図4に
示すような構成となっていて、P型半導体基板10の表
面に、N+ 不純物領域16が形成され、N+ 不純物領域
16の表面側に、Nエピタキシャル膜17b及びPウエ
ル13と、Nウエル12及びNエピタキシャル膜17b
とがそれぞれ形成されている。さらに、Pウエル13の
表面側に、バックゲート領域となるP+ 不純物領域14
d、ソース領域となるN+ 不純物領域15、及びドレイ
ン領域となるN+ 不純物領域15とが形成され、Nウエ
ル12の表面側に、バックゲート領域となるN + 不純物
領域15、ソース領域となるP+ 不純物領域14e、及
びドレイン領域となるP+ 不純物領域14fが形成され
ている。そして、Pウエル13とNウエル12との境界
位置、Pウエル13の表面側のP+ 不純物領域14dの
外側、及びNウエル12の表面側のP+ 不純物領域14
fの外側に耐圧絶縁層11が形成されている。
ース領域となるN+ 不純物領域15と、ドレイン領域と
なるN+ 不純物領域15間に、ゲート絶縁膜18が形成
され、ゲート絶縁膜18上にゲートGが形成されてお
り、Nウエル12の表面側において、ソース領域となる
P+ 不純物領域14eと、ドレイン領域となるP+ 不純
物領域14f間に、ゲート絶縁膜18が形成され、ゲー
ト絶縁膜18上にゲートGが形成されている。
して形成される低耐圧CMOSインバータ5とラッチ回
路3において、PMOSトランジスタM9、M7、M5
に対して、N+ 不純物領域15とNウエル12とを、高
耐圧CMOS2のPMOSトランジスタM3のN+ 不純
物領域15cとNウエルとに共通化して形成することに
より、素子分離領域が不要となり全体が小面積化されて
いる。
明する。本実施の形態では、初期の不定状態から入力信
号INが、図5(a)に示すように、Lレベル(VS
S)に設定されると、低耐圧CMOSインバータ1にお
いて、PMOSトランジスタM1がON、NMOSトラ
ンジスタM2がOFFとなり、低耐圧CMOSインバー
タ1の出力信号はHレベル(VDD)となり、高耐圧C
MOSインバータ2のNMOSトランジスタM4がON
となる。同時にコンデンサC1を介して、ラッチ回路3
に入力される駆動信号はHレベルとなり、ラッチ回路3
のPMOSトランジスタM7がOFF、NMOSトラン
ジスタM8がONとなる。
ドレインの信号が、図5(b)に示すように、Lレベル
(HVSS)となり、低耐圧CMOSインバータ5の入
力信号がLレベルとなり、低耐圧CMOSインバータ5
のPMOSトランジスタM9がON、NMOSトランジ
スタM10がOFFとなり、PMOSトランジスタM9
のドレイン(Bノード)の信号が、同図(c)に示すよ
うに、Hレベル(HVDD)となる。このために、高耐
圧CMOSインバータ2のPMOSトランジスタM3が
OFFとなり、出力端子toの出力信号OUTは、同図
(d)に示すようにLレベル(VSS)となる。
ランジスタM7OFF、NMOSトランジスタM8O
N、PMOSトランジスタM5ON、NMOSトランジ
スタM6OFFの状態が維持され、駆動信号のHレベル
状態がラッチされ、低耐圧CMOSインバータ5による
高耐圧CMOSインバータ2の動作制御が安定確実に行
われる。
ように、LレベルからHレベル(VDD)に変化する
と、低耐圧CMOSインバータ1において、PMOSト
ランジスタM1がOFF、NMOSトランジスタM2が
ONとなり、低耐圧CMOSインバータ1の出力信号は
Lレベルとなり、高耐圧CMOSインバータ2のNMO
SトランジスタM4がOFFとなる。同時にコンデンサ
C1を介して、ラッチ回路3に入力される駆動信号はL
レベルとなり、ラッチ回路3のPMOSトランジスタM
7がON、NMOSトランジスタM8がOFFとなる。
ドレインの信号が、図5(b)に示すようにHレベル
(HVDD)となり、低耐圧CMOSインバータ5の入
力信号がHレベルとなり、低耐圧CMOSインバータ5
のPMOSトランジスタM9がOFF、NMOSトラン
ジスタM10がONとなり、NMOSトランジスタM1
0のドレイン(Bノード)の信号が、同図(c)に示す
ように、Lレベル(HVSS)となる。このために、高
耐圧CMOSインバータ2のPMOSトランジスタM3
がONとなり、出力端子toの出力信号OUTは、同図
(d)に示すようにHレベル(HVDD)となる。
ランジスタM7ON、NMOSトランジスタM8OF
F、PMOSトランジスタM5OFF、NMOSトラン
ジスタM6ONの状態が維持され、駆動信号のLレベル
状態がラッチされ、低耐圧CMOSインバータ5による
高耐圧CMOSインバータ2の動作制御が安定確実に行
われる。
ると、入力端子tiから、低電源電圧VDDとアース端
子tgのアース電圧VSSの間でのロジック信号が、入
力信号INとして入力されると、入力信号INがLレベ
ルの場合には、高耐圧CMOSインバータ2のNMOS
トランジスタM4がONとなり、コンデンサC1を介し
てラッチ回路3にHレベルの駆動信号が入力され、この
駆動信号に基づき低耐圧CMOSインバータ2から出力
される制御信号によって、高耐圧CMOSインバータ2
のPMOSトランジスタM3がOFFとなり、出力端子
toの出力信号OUTはアース電圧VSSとなる。ま
た、入力信号INがHレベルの場合には、高耐圧CMO
Sインバータ2のNMOSトランジスタM4がOFFと
なり、コンデンサC1を介してラッチ回路3にLレベル
の駆動信号が入力され、この駆動信号に基づき低耐圧C
MOSインバータ2から出力される制御信号によって、
高耐圧CMOSインバータ2のPMOSトランジスタM
3がONとなり、出力端子toの出力信号OUTは、高
電源電圧HVDDの振幅の高レベル信号となり、低電源
電圧VSSの振幅の入力信号が高レベル変換されて出力
される。
により、ラッチ回路3を介して低耐圧CMOSインバー
タ5から制御信号が高耐圧CMOSインバータ2に供給
され、直流パスが存在しないので、低消費電力での動作
が可能となり、ラッチ回路3によってリーク電流の発生
なしに、駆動信号が安定にラッチされ、低耐圧CMOS
インバータ2によって、確実に高耐圧CMOSインバー
タ2が駆動され、高精度で適確なレベル変換が可能にな
る。また、高耐圧CMOSインバータ2のPMOSトラ
ンジスタM3とNMOSトランジスタM4では、ゲート
とソース間に、低電圧ロジック端子t2と高電圧電源端
子t1間の低電圧振幅の信号が印加されるので、この部
分での耐圧構造が不要となり、サイズを増大させること
なく高耐圧CMOSインバータ2を小面積で形成するこ
とが可能になる。さらに、低耐圧CMOSインバータ5
とラッチ回路3では、PMOSトランジスタM9、M
7、M5に対して、N+ 不純物領域15とNウエル12
とを、高耐圧CMOS2のPMOSトランジスタM3の
N+ 不純物領域15cとNウエルとに共通化して形成す
ることにより素子分離領域が不要となり、回路全体の形
成面積の小面積化が可能になる。
1の制御信号出力手段が低耐圧CMOSインバータ1で
ある場合を説明したが、本発明は、この実施の形態に限
定されるものではなく、高耐圧CMOSインバータ2の
NMOSトランジスタM4のゲートと、コンデンサC1
とに、低電源電圧VDDとアース電圧VSS間でのロジ
ック信号を入力する他の回路素子を使用することも可能
である。
幅の入力信号の入力により、第1の制御信号出力手段か
ら、入力信号に応じて予め設定される論理値の第1の制
御信号が出力され、第1の制御信号がコンデンサを介し
て、ラッチ回路に入力されて、第1の制御信号に対応す
る駆動信号がラッチされ、ラッチ回路から出力される駆
動信号によって、第2の制御信号出力回路から、低電圧
振幅の入力信号に対応して、予め設定される論理値の第
2の制御信号が安定に出力される。そして、第1の制御
信号及び第2の制御信号が、出力インバータ回路に入力
され、出力インバータ回路から、低電圧振幅の入力信号
に対応する高電圧振幅の出力信号が出力される。このた
めに、コンデンサを介しての交流パスにより低消費電力
による安定駆動が可能となり、第1の制御信号出力手段
からの第1の制御信号と、ラッチ回路によりラッチされ
る駆動信号により、適確に作動する第2の制御信号出力
回路から安定に出力される第2の制御信号とによって、
出力インバータ回路から、高精度にレベル変換された高
電圧振幅の出力信号を外部に供給することが可能にな
る。
圧CMOSインバータを第1の制御信号出力手段とし、
低耐圧PMOSトランジスタと低耐圧NMOSトランジ
スタからなるラッチ回路を使用し、第2の低耐圧CMO
Sインバータを第2の制御信号出力回路とし、高耐圧C
MOSインバータを出力インバータ回路として、請求項
1記載の発明での効果を実現することが可能になる。
載の発明で得られる効果に加えて、高耐圧CMOSイン
バータに対して、ラッチ回路を構成する低耐圧CMOS
トランジスタと、第2の低耐圧CMOSインバータを構
成する低耐圧CMOSトランジスタとが、埋め込み層を
共通にして素子分離領域を設けることなく一体に形成さ
れているので、回路全体の面積を大幅に縮小して形成す
ることが可能になる。
る。
構成を示す説明図である。
構成を示す説明図である。
成を示す説明図である。
である。
図である。
図である。
図である。
MOSインバータ、3・・ラッチ回路、M1・・PMO
Sトランジスタ、M2・・NMOSトランジスタ、M3
・・PMOSトランジスタ、M4・・NMOSトランジ
スタ、M5・・PMOSトランジスタ、M6・・NMO
Sトランジスタ、M7・・PMOSトランジスタ、M8
・・NMOSトランジスタ、M9・・PMOSトランジ
スタ、M10・・NMOSトランジスタ。
Claims (3)
- 【請求項1】 低電圧振幅の入力信号が入力され、該入
力信号に応じて予め設定される論理値の第1の制御信号
を出力する第1の制御信号出力手段と、 前記第1の制御信号がコンデンサを介して入力され、前
記第1の制御信号に対応する駆動信号がラッチされるラ
ッチ回路と、 該ラッチ回路から出力される前記駆動信号によって、前
記低電圧振幅の入力信号に対応して、予め設定される論
理値の第2の制御信号を出力する第2の制御信号出力回
路と、 前記第1の制御信号及び前記第2の制御信号が入力さ
れ、前記低電圧振幅の入力信号に対応する高電圧振幅の
出力信号を出力する出力インバータ回路とを有すること
を特徴とするレベル変換回路。 - 【請求項2】 前記第1の制御信号出力手段が、第1の
低耐圧CMOSインバータであり、前記ラッチ回路が、
低耐圧PMOSトランジスタと低耐圧NMOSトランジ
スタからなり、前記第2の制御信号出力回路が、第2の
低耐圧CMOSインバータであり、前記出力インバータ
回路が、高耐圧CMOSインバータであることを特徴と
する請求項1記載のレベル変換回路。 - 【請求項3】 前記高耐圧CMOSインバータに対し
て、前記ラッチ回路を構成する低耐圧CMOSトランジ
スタと、前記第2の低耐圧CMOSインバータを構成す
る低耐圧CMOSトランジスタとが、埋め込み層を共通
にして素子分離領域を設けることなく一体に形成されて
いることを特徴とする請求項2記載のレベル変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000035137A JP2001223575A (ja) | 2000-02-14 | 2000-02-14 | レベル変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000035137A JP2001223575A (ja) | 2000-02-14 | 2000-02-14 | レベル変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001223575A true JP2001223575A (ja) | 2001-08-17 |
Family
ID=18559379
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000035137A Pending JP2001223575A (ja) | 2000-02-14 | 2000-02-14 | レベル変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001223575A (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110419A (ja) * | 2001-06-26 | 2003-04-11 | Seiko Epson Corp | レベルシフタ及びそれを用いた電気光学装置 |
DE10246083B3 (de) * | 2002-09-27 | 2004-03-04 | Alpha Microelectronics Gmbh | Schaltungsanordnung zur Überbrückung hoher Spannungen mit einem Schaltsignal |
EP1459445A1 (en) * | 2001-12-11 | 2004-09-22 | Koninklijke Philips Electronics N.V. | High-voltage level shifter via capacitors |
KR100685700B1 (ko) | 2004-05-06 | 2007-02-26 | 세이코 엡슨 가부시키가이샤 | 주사선 구동 회로, 표시 장치 및 전자 기기 |
JP2007525875A (ja) * | 2003-10-10 | 2007-09-06 | ナノ−プロプライエタリー, インコーポレイテッド | 静電結合を用いた高電圧パルスドライバ |
US7348800B2 (en) | 2005-10-19 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Level shift circuit |
US7737735B2 (en) | 2007-04-12 | 2010-06-15 | Panasonic Corporation | Output circuit for outputting a signal with a high-voltage amplitude |
CN102340302A (zh) * | 2010-06-25 | 2012-02-01 | 施乐公司 | 使用电容耦合的低压至高压电平转换 |
DE102006053321B4 (de) * | 2006-11-13 | 2012-02-09 | Texas Instruments Deutschland Gmbh | Leistungsschalter-Schaltkreis in CMOS-Technologie, besonders geeignet zur Verwendung in einem DC-DC-Wandler |
US8154323B2 (en) | 2009-07-29 | 2012-04-10 | Samsung Electronics Co., Ltd. | Output driver operable over wide range of voltages |
KR20170030151A (ko) * | 2015-09-08 | 2017-03-17 | 주식회사 실리콘웍스 | 패널구동회로 및 게이트구동회로 |
US9608604B2 (en) | 2006-12-14 | 2017-03-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Voltage level shifter with single well voltage |
CN113422602A (zh) * | 2021-08-24 | 2021-09-21 | 深圳英集芯科技股份有限公司 | 电平移位电路及电子设备 |
-
2000
- 2000-02-14 JP JP2000035137A patent/JP2001223575A/ja active Pending
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003110419A (ja) * | 2001-06-26 | 2003-04-11 | Seiko Epson Corp | レベルシフタ及びそれを用いた電気光学装置 |
EP1459445A1 (en) * | 2001-12-11 | 2004-09-22 | Koninklijke Philips Electronics N.V. | High-voltage level shifter via capacitors |
DE10246083B3 (de) * | 2002-09-27 | 2004-03-04 | Alpha Microelectronics Gmbh | Schaltungsanordnung zur Überbrückung hoher Spannungen mit einem Schaltsignal |
JP2007525875A (ja) * | 2003-10-10 | 2007-09-06 | ナノ−プロプライエタリー, インコーポレイテッド | 静電結合を用いた高電圧パルスドライバ |
KR100685700B1 (ko) | 2004-05-06 | 2007-02-26 | 세이코 엡슨 가부시키가이샤 | 주사선 구동 회로, 표시 장치 및 전자 기기 |
US7348800B2 (en) | 2005-10-19 | 2008-03-25 | Matsushita Electric Industrial Co., Ltd. | Level shift circuit |
DE102006053321B4 (de) * | 2006-11-13 | 2012-02-09 | Texas Instruments Deutschland Gmbh | Leistungsschalter-Schaltkreis in CMOS-Technologie, besonders geeignet zur Verwendung in einem DC-DC-Wandler |
US9608604B2 (en) | 2006-12-14 | 2017-03-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Voltage level shifter with single well voltage |
US7737735B2 (en) | 2007-04-12 | 2010-06-15 | Panasonic Corporation | Output circuit for outputting a signal with a high-voltage amplitude |
US8154323B2 (en) | 2009-07-29 | 2012-04-10 | Samsung Electronics Co., Ltd. | Output driver operable over wide range of voltages |
CN102340302A (zh) * | 2010-06-25 | 2012-02-01 | 施乐公司 | 使用电容耦合的低压至高压电平转换 |
CN102340302B (zh) * | 2010-06-25 | 2017-09-05 | 施乐公司 | 使用电容耦合的低压至高压电平转换 |
KR20170030151A (ko) * | 2015-09-08 | 2017-03-17 | 주식회사 실리콘웍스 | 패널구동회로 및 게이트구동회로 |
KR102371821B1 (ko) | 2015-09-08 | 2022-03-08 | 주식회사 엘엑스세미콘 | 패널구동회로 및 게이트구동회로 |
CN113422602A (zh) * | 2021-08-24 | 2021-09-21 | 深圳英集芯科技股份有限公司 | 电平移位电路及电子设备 |
CN113422602B (zh) * | 2021-08-24 | 2021-11-05 | 深圳英集芯科技股份有限公司 | 电平移位电路及电子设备 |
WO2023024805A1 (zh) * | 2021-08-24 | 2023-03-02 | 深圳英集芯科技股份有限公司 | 电平移位电路及电子设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6064227A (en) | Output buffer circuit having low breakdown voltage | |
US4820936A (en) | Integrated CMOS circuit comprising a substrate bias voltage generator | |
EP0616329B1 (en) | Voltage booster circuit | |
US6373321B1 (en) | CMOS semiconductor device | |
JP2001223575A (ja) | レベル変換回路 | |
Pan et al. | A low voltage to high voltage level shifter circuit for MEMS application | |
US7046067B2 (en) | Thin-oxide devices for high voltage I/O drivers | |
JPH1041806A (ja) | レベルシフトと電圧保護を行う出力ドライバ | |
JPH11163359A (ja) | Soi構造のcmos回路 | |
JPS6153759A (ja) | 発振回路 | |
US7482847B2 (en) | Power-on reset circuit | |
JPH0917181A (ja) | 半導体メモリ装置の定電圧発生回路 | |
US6794905B2 (en) | CMOS inverter | |
US4804929A (en) | Control pulse generator | |
JP3285443B2 (ja) | チャージポンプ | |
JPH1168534A (ja) | 高電圧駆動回路 | |
US7218162B2 (en) | Semiconductor integrated circuit having output circuit | |
JP2003233985A (ja) | 電圧生成回路 | |
US20020140455A1 (en) | Level shift circuit for stepping up logic signal amplitude with improved operating speed | |
JP3053062B2 (ja) | 電圧オンリセット回路 | |
JP2001044819A (ja) | 高電圧出力インバーター | |
JPH07111314A (ja) | 半導体集積回路装置 | |
JP2768851B2 (ja) | 半導体装置 | |
JPH0531381B2 (ja) | ||
JPH059963B2 (ja) |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20061018 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061211 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090331 |