JPS6153759A - 発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体記憶装置などに用いられる基板バイア
ス発生器。

〔従来の技術〕

半導体記憶装置などではチップ（半導体基４Ｆｊ、）の
電位を負に保持することが行なわれており、そして該電
位を外部から供給すると端子ピンが１箇増加するので、
チップ内で発生するようにしており、該負電位を発生ず
るものが基板バイアス発生器である。基板バイアス発生
器には一般に第１図に示す如きチャージポンプ回路が用
いられる。コンデンサＣ、ドレイン・ゲートを短絡され
てダイオードとして動作するＭＯＳ）ランジスタＱ　＋
　。

Ｑ２が該基板バイアス発生器１０を構成する。この発生
器１０は入力端が発振器２０の出力端■に接続され、出
力端■が基板に接続される。動作は、ノード■がＨ（ハ
イ）レヘルならＣ，Ｑ２．ＶＳＳの経路で電流が流れて
コンデンサＣは０例が正に充電され、次にノード■がＬ
（ロー）レヘルになると■、Ｑ１．Ｃの経路で電流が流
れ、ノード■のＨ，Ｌに応じて上記動作が繰り返され、
基板から電流（チャージ）が抽出されて該基板は負にな
る、というものである。

ノード■の電位をＨ，Ｌにする発振器２０は、奇数個の
ＣＭＯＳインバータなどで構成される。

１２．１４，１６．１８．２２は該ＣＭＯＳインハーク
で、ＰチャネルＭＯ３Ｉ−ランジスクＱｐ。

ＮチャネルＭＯ３）ランジスタＱｎを電源Ｖ　ｃｃ。

ＶＳ２間に直列に接続してなる。２４は遅延（時定数）
回路の抵抗素子、２６は同容量素子で、抵抗素子２４は
図示のようにゲートがＶＣＣへ接続されたＮチャネルＭ
ＯＳトランジスタと、ゲートがＶｓｓへ接続されたＰチ
ャネルＭｏＳトランジスタを並列に接続してなる。また
容量素子２６はＰチャネルＭＯＳキャパシタとＮチャネ
ルＭＯＳキャパシタを並列に接続してなる。

動作は、例えばノード■がＨなら、インバータ１２で反
転されてノード■はし、同様にしてノード■はＨ１時定
数回路２４．２６による遅延を受けたのちノード■はし
、ノード■はＨとなる。従ってノード■はＬとなり、こ
れは上記と矛盾しているから各ノードは逐次反転される
ことになり、以下これが繰り返される。つまり発振が行
なわれる。

〔発明が解決しようとする問題点〕

発掘回路２０の発振周波数は遅延回路２４．２６の時定
数により定まり、基板バイアス発生に適当な周波数にす
るには該時定数をかなり大きくしなげればならない。し
かし、この時定数が大きいと、ノード■、■、■、■、
■間の遅延は微小なので、例えばノード■がＬになって
ノード■が徐々にＬになり、これがインバータ１６によ
りＬ判定されて該インバータ１６の出力がＨになると、
この変化は直ちに一循してノード■をＨにしてしまう。

従ってノード■のＬ変化はＶｓｓまで行くことなく停止
してしまい、今度はＨに変化し始める。このＨへの変化
も、インバータ１６により判定されるとそれが直ちにノ
ード■へ伝わって該ノード■をＬへ持ち上げてしまい、
これによりノード■のＨ変化はＶｃｃへ行くことなく停
止してしまう。以下これが繰り返され、結局ノード■は
インバータのＨ，Ｌ判定点（闇値で、一般にはＶｃｃ／
２）を僅かに上、下するだけになる。これでは、キャパ
シタ２６が充分充放電されず、従って充分なｉ！Ｎ！延
か　　　　。

とれず、弗素に大きな時定数の遅延回路を用いないと所
望の発振周波数が得られない。

本発明はか＼る点を改善し、キャパシタの充放電を充分
行なわせて遅延を充分とれるようにしよう匪するもので
ある。

〔問題点を解決するための手段〕

本発明は、遅延回路と奇数個のインバータで構成された
発振回路と、該発振回路の出力で駆動されるチャージポ
ンプ回路と、該遅延回路の出力端の電位が次段インバー
タの高レベル判定点へ上昇するとき該出力端を所定時間
プルアップし、該出力端の電位が次段インバータの低レ
ベル判定点へ下降するとき該出力端を所定時間プルダウ
ンする回路とを具備することを特徴とするものであるが
、次に実施例を参照しながら構成、作用を説明する。

〔実施例〕

第１図は本発明の実施例を示し、従来回路と異なる点は
遅延回路２４．２６の出力端がプルアンプおよびプルダ
ウン回路３０を接続した点である。

この回路３０は、電源Ｖｃｃとノード■との間に直列に
接続された２個のＰチャネルＭＯ３Ｉ−ランジスタ３２
．３４と、ノード■と電源Ｖｓｓとの間に接続された２
個のＮチャネルＭＯ３Ｉ−ランジスタ３６．３８からな
り、Ｐチャネルトランジスタ３２．３４のゲートはノー
ド■、■に、Ｎチャネルトランジスタ３６．３８のゲー
トもノード■、■に接続される。

動作を説明すると、ノード■がインバータ１６のＨ判定
レベルへ上昇すると該インバータの出力即ちノード■の
レベルはＬになり、Ｐチャネルトランジスタ３４をオン
にする。上記のノード■がＨレベルへ上昇中ということ
はソード■がＨレベル、従ってノード■はＬレベルであ
るということであり、従ってＰチャネルトランジスタ３
２はオンである。ノード■、■がＬならばＮチャネルト
ランジスタ３６．３８はオフであり、従ってノード■は
Ｖｃｃへ急速にプルアップされる。ノード■のＬレベル
は直ちに伝達されてノード■をＨレベルにし、トランジ
スタ３２をオフにするから、ノード■のプルアップはノ
ード■のレベル変化がノード■、■を通って■へ伝えら
れるまでの僅かな時間であるが、トランジスタ３２．３
４のｇｍを大にしておけばこの僅かな時間でノード■を
ＶＣＣ近傍ヘプルプルアップことが可能である。

ノード■がインバータ■のＬ判定レベルへ下降するとノ
ード■はＨレベルになり、Ｎチャネルトランジスタ３８
がオンになる。そしてノード■がＬレベルヘ下降中とい
うことはノード■がＬレベル、ノード■はＨレベルであ
るからＮチャネルトランジスタ３６はオンであり、従っ
てノード■はＶＳＳヘプルダウンされる。このプルダウ
ンはノード■のＬ−Ｈ変化がノード■に伝わって該ノー
ドがＨ−Ｌ変化すると停止するが、トランジスタ３６．
３８のｇｍを大にすればその僅かな時間にノード■をＶ
ＳＳへ充分プルダウンすることができる。

第２図はノード■〜■のレベル変化を示す。ノード■が
■（のとき、ノード■はし、ノード■はＨであるからノ
ード■はレベル上昇中である。時点ｔ１でノード■がＨ
−Ｌ変化すると、プルア・７プが行なわれ、ノード■は
Ｖｃｃへ持ち上げられる。

その後ノード■のＨ−Ｌ変化がノード■へ伝わって該ノ
ードはＨになり、プルアップは中断・ノード■はＬにな
ってノード■のレベルは下降を始める。時点ｔ２でノー
ド■がＬ−Ｈ変化すると、ノード■のプルダウン、ノー
ド■ばＨ、ノート■はＶＣＣへ向けて上昇となる。以下
上記動作を繰り返す。

ノード■をプルアンプ、プルダウンするにはトランジス
タ３４．３８があればよいが、これらのトランジスタの
みではノード■はプルアップ又はプルダウンされた状態
にラッチされてしまい、発振しない。トランジスタ３２
．３６はこのランチがか＼るのを阻止するもの、或いは
プルアップ、プルダウンが行なわれる時間を決定するも
のである。ノード■、■、■、■間に遅延回路を装入す
れば上記時間を長くすることができる。またプルアップ
、プルダウン回路は一方のみ設けることも考えられるが
、両方設ければ遅延回路出力端をＶｃｃ及びＶＳＳへ充
分振ることができ、有効である。

〔発明の効果〕

以上説明したように本発明によれば、遅延回路の出力端
に、レベル変化時に所定時間動作するプルアップ、プル
ダウン回路を設けたので、ＣＲ遅延回路を充分に動作さ
せることができ、遅延時間を充分とれる、遅延回路のキ
ャパシタを小にし得る、発振周波数が安定するなどの利
点が得られる。

【図面の簡単な説明】 第１図は本発明の実施例を示す回路図、第２図は各部の
レベル変化を示す波形図である。 図面で２４は抵抗素子、２６は容量素子、１２゜１４．
１６，１８．２２は奇数個のインバータ、１０はチャー
ジポンプ回路、３０はプルアップ、プルダウン回路であ
る。

Claims (1)

1. 【特許請求の範囲】 遅延回路と奇数個のインバータで構成された発振回路と
   、該発振回路の出力で駆動されるチャージポンプ回路と
   、 該遅延回路の出力端の電位が次段インバータの高レベル
   判定点へ上昇するとき該出力端を所定時間プルアップし
   、該出力端の電位が次段インバータの低レベル判定点へ
   下降するとき該出力端を所定時間プルダウンする回路と
   を具備することを特徴とする基板バイアス発生器。