KR101477052B1 - 링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩 - Google Patents

링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩 Download PDF

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KR101477052B1
KR101477052B1 KR1020140041312A KR20140041312A KR101477052B1 KR 101477052 B1 KR101477052 B1 KR 101477052B1 KR 1020140041312 A KR1020140041312 A KR 1020140041312A KR 20140041312 A KR20140041312 A KR 20140041312A KR 101477052 B1 KR101477052 B1 KR 101477052B1
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정성욱
안영재
정동훈
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연세대학교 산학협력단
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Abstract

본 발명은 링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩에 관한 것이다. 본 발명의 일 실시예에 따른 링 오실레이터는 풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS 또는 NMOS로 구성된 단일 트랜지스터 타입 인버터를 포함할 수 있다.

Description

링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩{RING OSCILLATOR, PROCESS VARIATION SENSING DEVICE AND SEMICONDUCTOR CHIP COMPRISING THE SAME}
본 발명은 링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩에 관한 것이다.
본 발명은 과제번호 1345209877, "TSV구조의 열 발산 문제 해결에 최적화된 30% 이상의 전력 감소를 하는 전력 관리 모듈 개발"에 관한 연구과제의 성과물이다.
반도체 회로 장치 제조 시, 공정 상 다양한 변수가 작용한 결과, 웨이퍼 내 모든 회로 장치들이 동일한 조건으로 제조되지 않고 장치마다 다르게 동작할 수 있다. 특히, 최근 들어 적용되고 있는 딥 서브 마이크론 공정에서는, 작은 변수가 트랜지스터의 동작에 큰 영향을 미칠 수 있다.
따라서, 반도체 회로 장치 제조 후, 회로 장치 내 NMOS 트랜지스터와 PMOS 트랜지스터의 동작 속도를 측정하여 공정 변이(process variation)를 감지하고, 이 공정 변이에 따라 회로 장치의 동작을 보상하는 방법이 연구되고 있다.
본 발명의 실시예는 반도체 회로 장치의 공정 변이를 정확하게 감지하기 위한 링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 NMOS의 동작 속도와 PMOS의 동작 속도를 정확하게 판별하기 위한 링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩을 제공하는 것을 목적으로 한다.
본 발명의 실시예는 NMOS의 동작 속도가 빠르고 PMOS의 동작 속도가 느린 공정 변이와, NMOS의 동작 속도와 PMOS의 동작 속도가 정상인 공정 변이와, NMOS의 동작 속도가 느리고 PMOS의 동작 속도가 빠른 공정 변이를 정확하게 구분하기 위한 링 오실레이터, 공정 변이 감지 장치 및 그를 포함하는 반도체 칩을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 링 오실레이터는 풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS 또는 NMOS로 구성된 단일 트랜지스터 타입 인버터를 포함할 수 있다.
상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 상기 PMOS로 구성된 경우, 상기 풀-업 트랜지스터의 게이트는 신호를 입력받고, 상기 풀-다운 트랜지스터의 게이트는 접지될 수 있다.
상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 상기 NMOS로 구성된 경우, 상기 풀-업 트랜지스터의 게이트는 상기 단일 트랜지스터 타입 인버터의 구동 전압을 인가받고, 상기 풀-다운 트랜지스터의 게이트는 신호를 입력받을 수 있다.
상기 링 오실레이터는 상기 풀-업 트랜지스터가 PMOS로 구성되고, 상기 풀-다운 트랜지스터가 NMOS로 구성된 복합 트랜지스터 타입 인버터를 더 포함할 수 있다.
상기 단일 트랜지스터 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 종속 접속될 수 있다.
상기 단일 트랜지스터 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 교대로 배치될 수 있다.
상기 링 오실레이터에 포함된 인버터의 전체 개수는 홀수일 수 있다.
본 발명의 일 실시예에 따른 공정 변이 감지 장치는, 풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS로 구성된 PMOS 타입 인버터를 포함하는 PMOS 타입 링 오실레이터; 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 NMOS로 구성된 NMOS 타입 인버터를 포함하는 NMOS 타입 링 오실레이터; 상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터로부터 출력된 펄스의 개수를 카운팅하는 펄스 카운터; 상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터가 기 설정된 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 카운팅하는 클럭 카운터; 및 상기 클럭의 개수를 기반으로 공정 변이를 결정하는 공정 변이 결정부;를 포함할 수 있다.
상기 PMOS 타입 인버터는: 상기 풀-업 트랜지스터의 게이트가 신호를 입력받고, 상기 풀-다운 트랜지스터의 게이트가 접지되며, 상기 NMOS 타입 인버터는: 상기 풀-업 트랜지스터의 게이트가 상기 NMOS 타입 인버터의 구동 전압을 인가받고, 상기 풀-다운 트랜지스터의 게이트가 신호를 입력받을 수 있다.
상기 PMOS 타입 링 오실레이터 및 상기 NMOS 타입 링 오실레이터 중 적어도 하나는: 상기 풀-업 트랜지스터가 PMOS로 구성되고, 상기 풀-다운 트랜지스터가 NMOS로 구성된 복합 트랜지스터 타입 인버터를 더 포함할 수 있다.
상기 PMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 종속 접속되고, 상기 NMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 종속 접속될 수 있다.
상기 PMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 교대로 배치되고, 상기 NMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 교대로 배치될 수 있다.
상기 PMOS 타입 링 오실레이터에 포함된 인버터의 전체 개수는 홀수이고, 상기 NMOS 타입 링 오실레이터에 포함된 인버터의 전체 개수는 홀수일 수 있다.
상기 펄스 카운터는: 상기 펄스의 개수를 상기 기준 개수와 비교하여, 상기 펄스의 개수가 상기 기준 개수에 도달하면 상기 클럭 카운터의 카운팅을 중단시키는 비교기를 포함할 수 있다.
상기 공정 변이 결정부는: 상기 클럭의 개수를 기 결정된 기준 범위와 비교하여, PMOS 또는 NMOS의 동작 속도를 분류할 수 있다.
상기 공정 변이 결정부는: 상기 클럭의 개수가 제 1 기준 범위에 속하면, 상기 동작 속도를 빠름으로 분류하고, 상기 클럭의 개수가 상기 제 1 기준 범위보다 상한 및 하한이 더 큰 제 2 기준 범위에 속하면, 상기 동작 속도를 정상으로 분류하고, 상기 클럭의 개수가 상기 제 2 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 3 기준 범위에 속하면, 상기 동작 속도를 느림으로 분류할 수 있다.
상기 공정 변이 결정부는: 상기 PMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 PMOS 기준 범위와 비교하여, 상기 PMOS의 동작 속도를 분류하고, 상기 NMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 NMOS 기준 범위와 비교하여, 상기 NMOS의 동작 속도를 분류할 수 있다.
상기 공정 변이 결정부는: 상기 PMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수가 제 1 PMOS 기준 범위에 속하면, 상기 PMOS의 동작 속도를 빠름으로 분류하고; 상기 제 1 PMOS 기준 범위보다 상한 및 하한이 더 큰 제 2 PMOS 기준 범위에 속하면, 상기 PMOS의 동작 속도를 정상으로 분류하고; 상기 제 2 PMOS 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 3 PMOS 기준 범위에 속하면, 상기 PMOS의 동작 속도를 느림으로 분류하며, 상기 NMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수가 제 1 NMOS 기준 범위에 속하면, 상기 NMOS의 동작 속도를 빠름으로 분류하고; 상기 제 1 NMOS 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 2 NMOS 기준 범위에 속하면, 상기 NMOS의 동작 속도를 정상으로 분류하고; 상기 제 2 NMOS 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 3 NMOS 기준 범위에 속하면, 상기 NMOS의 동작 속도를 느림으로 분류할 수 있다.
본 발명의 일 실시예에 따른 반도체 칩은, 반도체 회로; 상기 반도체 회로의 공정 변이를 감지하는 공정 변이 감지 장치; 및 상기 공정 변이를 기반으로 상기 반도체 회로의 동작을 보상하는 보상 장치를 포함하며, 상기 공정 변이 감지 장치는: 풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS로 구성된 PMOS 타입 인버터를 포함하는 PMOS 타입 링 오실레이터; 상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 NMOS로 구성된 NMOS 타입 인버터를 포함하는 NMOS 타입 링 오실레이터; 상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터로부터 출력된 펄스의 개수를 카운팅하는 펄스 카운터; 상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터가 기 설정된 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 카운팅하는 클럭 카운터; 및 상기 클럭의 개수를 기반으로 상기 공정 변이를 결정하는 공정 변이 결정부를 포함할 수 있다.
본 발명의 실시예에 따르면, 반도체 회로 장치의 공정 변이를 정확하게 감지할 수 있다.
본 발명의 실시예에 따르면, NMOS의 동작 속도와 PMOS의 동작 속도를 정확하게 판별할 수 있다.
본 발명의 실시예에 따르면, NMOS의 동작 속도가 빠르고 PMOS의 동작 속도가 느린 공정 변이와, NMOS의 동작 속도와 PMOS의 동작 속도가 정상인 공정 변이와, NMOS의 동작 속도가 느리고 PMOS의 동작 속도가 빠른 공정 변이를 정확하게 구분할 수 있다.
도 1은 본 발명의 일 실시예에 따른 PMOS 타입 인버터의 예시적인 회로도다.
도 2는 본 발명의 일 실시예에 따른 NMOS 타입 인버터의 예시적인 회로도다.
도 3은 본 발명의 일 실시예에 따른 PMOS 타입 링 오실레이터의 예시적인 회로도다.
도 4는 본 발명의 일 실시예에 따른 NMOS 타입 링 오실레이터의 예시적인 회로도다.
도 5는 본 발명의 일 실시예에 따른 공정 변이 감지 장치의 예시적인 블록도다.
도 6은 본 발명의 일 실시예에 따른 링 오실레이터의 출력 펄스 파형과 클럭 파형을 나타내는 타이밍 다이어그램이다.
도 7은 본 발명의 일 실시예에 따라 공정 변이를 결정하는 과정을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 칩의 예시적인 블록도다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예들을 상세하게 설명한다.
본 발명의 실시예는 링 오실레이터가 기 설정된 기준 개수의 펄스를 출력하는 동안 공정 변이 감지 장치에 인가되는 클럭의 개수를 카운팅한 뒤, 상기 클럭의 개수를 기 결정된 기준 범위와 비교하여 트랜지스터의 동작 속도, 예컨대 천이 속도(transition speed)를 측정할 수 있다.
상기 링 오실레이터가 기준 개수의 펄스를 출력하는 동안 인가되는 클럭의 개수가 적을수록 상기 링 오실레이터를 구성하는 트랜지스터의 동작 속도는 빠르며, 상기 클럭의 개수가 많을수록 트랜지스터의 동작 속도는 느린 것으로 결정할 수 있다.
일반적인 링 오실레이터에 포함되는 인버터는 NMOS의 개수와 PMOS의 개수가 동일하여, 상기 NMOS와 상기 PMOS의 동작 속도가 모두 빠름에 해당하는 공정 변이(즉, FF) 및 모두 느림에 해당하는 공정 변이(즉, SS)는 구분이 가능하다.
그러나, NMOS의 동작 속도는 빠르고 PMOS의 동작 속도는 느림에 해당하는 공정 변이(즉, FS), NMOS의 동작 속도와 PMOS의 동작 속도 둘 모두가 정상에 해당하는 공정 변이(즉, NN), 그리고 NMOS의 동작 속도는 느리고 PMOS의 동작 속도는 빠름에 해당하는 공정 변이(즉, SF)는, NMOS와 PMOS가 서로 상반되는 동작 특성을 가져 서로의 동작 속도를 보상한 결과 공정 변이의 구분이 어렵다.
이에, 본 발명의 실시예는 PMOS가 NMOS보다 더 많은 PMOS 타입 링 오실레이터와 NMOS가 PMOS보다 더 많은 NMOS 타입 링 오실레이터를 이용하여, FS에 해당하는 공정 변이와, NN에 해당하는 공정 변이와, SF에 해당하는 공정 변이를 정확하게 구분할 수 있다.
본 발명의 일 실시예에 따르면, 상기 PMOS 타입 링 오실레이터는 PMOS로만 구성된 PMOS 타입 인버터를 포함하며, 상기 NMOS 타입 링 오실레이터는 NMOS로만 구성된 NMOS 타입 인버터를 포함한다.
도 1은 본 발명의 일 실시예에 따른 PMOS 타입 인버터(10)의 예시적인 회로도다.
도 1에 도시된 바와 같이, 상기 PMOS 타입 인버터(10)는 PMOS로만 구성될 수 있다. 즉, 상기 PMOS 타입 인버터(10)의 풀-업 트랜지스터(PUT) 및 풀-다운 트랜지스터(PDT)는 둘 모두는 PMOS 트랜지스터다.
일 실시예에 따르면, 상기 PMOS 타입 인버터(10)에서 입력 신호 IN는 상기 풀-업 트랜지스터(PUT)의 게이트로 입력된다. 그리고, 상기 풀-다운 트랜지스터(PDT)의 게이트는 접지된다.
도 2는 본 발명의 일 실시예에 따른 NMOS 타입 인버터(20)의 예시적인 회로도다.
도 2에 도시된 바와 같이, 상기 NMOS 타입 인버터(20)는 NMOS로만 구성될 수 있다. 즉, 상기 NMOS 타입 인버터(20)의 풀-업 트랜지스터(PUT) 및 풀-다운 트랜지스터(PDT)는 둘 모두 NMOS 트랜지스터다.
일 실시예에 따르면, 상기 NMOS 타입 인버터(20)에서 입력 신호 IN는 상기 풀-다운 트랜지스터(PDT)의 게이트로 입력된다. 그리고, 상기 풀-업 트랜지스터(PUT)의 게이트는 구동 전압 Vd를 인가받는다.
도 3은 본 발명의 일 실시예에 따른 PMOS 타입 링 오실레이터(110)의 예시적인 회로도다.
전술한 바와 같이, 상기 PMOS 타입 링 오실레이터(110)는 상기 PMOS 타입 인버터(10)를 포함한다.
그리고, 상기 PMOS 타입 링 오실레이터(110)는 풀-업 트랜지스터(PUT)가 PMOS로 구성되고 풀-다운 트랜지스터(PDT)가 NMOS로 구성된 복합 트랜지스터 타입 인버터(30)를 더 포함할 수 있다.
이 경우, 상기 PMOS 타입 인버터(10)와 상기 복합 트랜지스터 타입 인버터(30)는 종속 접속되되, 두 인버터들은 교대로 배치될 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 상기 PMOS 타입 링 오실레이터(110)는 제 1 단에 복합 트랜지스터 타입 인버터(30)가 배치되면, 제 2 단에는 PMOS 타입 인버터(10)가 배치되고, 제 3 단에는 다시 복합 트랜지스터 타입 인버터(30)가 배치되는 식으로 구성될 수 있다.
상기 PMOS 타입 링 오실레이터(110)에 포함되는 인버터들의 전체 개수 N은 홀수이다.
그리고, 도 3에는 도시되지 않았으나, 상기 제 1 단 인버터의 입력단에는 상기 PMOS 타입 링 오실레이터(110)의 동작을 제어하기 위한 소자, 예컨대 NAND 게이트가 더 포함될 수 있다.
도 4는 본 발명의 일 실시예에 따른 NMOS 타입 링 오실레이터(120)의 예시적인 회로도다.
전술한 바와 같이, 상기 NMOS 타입 링 오실레이터(120)는 상기 NMOS 타입 인버터(20)를 포함한다.
그리고, 상기 NMOS 타입 링 오실레이터(120) 역시 상기 복합 트랜지스터 타입 인버터(30)를 더 포함할 수 있다.
이 경우, 상기 PMOS 타입 링 오실레이터(110)와 마찬가지로, 상기 NMOS 타입 인버터(20)와 상기 복합 트랜지스터 타입 인버터(30)는 종속 접속되되, 두 인버터들은 교대로 배치될 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 상기 NMOS 타입 링 오실레이터(120)는 제 1 단에 복합 트랜지스터 타입 인버터(30)가 배치되면, 제 2 단에는 NMOS 타입 인버터(20)가 배치되고, 제 3 단에는 다시 복합 트랜지스터 타입 인버터(30)가 배치되는 식으로 구성될 수 있다.
마찬가지로, 상기 NMOS 타입 링 오실레이터(120)에 포함되는 인버터들의 전체 개수 N은 홀수이다.
그리고, 도 4에는 도시되지 않았으나, 상기 제 1 단 인버터의 입력단에는 상기 NMOS 타입 링 오실레이터(120)의 동작을 제어하기 위한 소자, 예컨대 NAND 게이트가 더 포함될 수 있다.
도 5는 본 발명의 일 실시예에 따른 공정 변이 감지 장치(100)의 예시적인 블록도다.
도 5에 도시된 바와 같이, 상기 공정 변이 감지 장치(100)는 상기 PMOS 타입 링 오실레이터(110), 상기 NMOS 타입 링 오실레이터(120), 펄스 카운터(130), 클럭 카운터(140) 및 공정 변이 결정부(150)를 포함할 수 있다.
상기 PMOS 타입 링 오실레이터(110) 및 상기 NMOS 타입 링 오실레이터(120)는 각각 도 3 및 도 4를 참조로 설명된 PMOS 타입 링 오실레이터(110) 및 NMOS 타입 링 오실레이터(120)와 동일하다.
상기 펄스 카운터(130)는 상기 PMOS 타입 링 오실레이터(110) 또는 상기 NMOS 타입 링 오실레이터(120)로부터 출력된 펄스의 개수를 카운팅한다.
본 발명의 일 실시예에 따르면, 상기 펄스 카운터(130)는 상기 펄스의 개수를 기 설정된 기준 개수와 비교하여, 상기 펄스의 개수가 상기 기준 개수에 도달하면 상기 클럭 카운터(140)의 카운팅을 중단시키는 비교기를 포함할 수 있다.
예를 들어, 상기 비교기는 상기 펄스의 개수가 상기 기준 개수보다 작을 때는 클럭 카운터(140)로 신호를 출력하여 상기 클럭 카운터(140)를 인에이블시키는 반면, 상기 펄스의 개수가 상기 기준 개수와 같아지면 상기 클럭 카운터(140)로 신호를 제공하지 않아 상기 클럭 카운터(140)를 디스에이블시킬 수 있다.
그러나, 상기 비교기는 그 역으로 동작하여, 즉 상기 펄스의 개수가 상기 기준 개수보다 작을 때는 신호를 인가하지 않고, 상기 펄스의 개수가 상기 기준 개수와 같아지면 신호를 인가하여 상기 클럭 카운터(140)를 인에이블 및 디스에이블시킬 수도 있다.
상기 클럭 카운터(140)는 상기 PMOS 타입 링 오실레이터(110) 또는 상기 NMOS 타입 링 오실레이터(120)가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭(CLK)의 개수를 카운팅한다.
도 6은 본 발명의 일 실시예에 따른 링 오실레이터의 출력 펄스 파형과 클럭 파형을 나타내는 타이밍 다이어그램이다.
도 6을 참조하면, 상기 클럭 카운터(140)는 링 오실레이터가 기준 개수인 p 개의 펄스를 출력하는 동안, 상기 클럭 카운터(140)에 인가된 클럭(CLK)의 개수 q를 카운팅한다.
클럭(CLK)은 트랜지스터의 동작 특성에 관계없이 속도가 항상 일정한 반면, 펄스의 주기는 링 오실레이터를 구성하는 트랜지스터들의 동작 속도, 즉 천이 속도의 영향을 받으므로, 상기 카운팅된 클럭(CLK)의 개수 q를 이용하여 트랜지스터의 동작 속도를 측정할 수 있다.
또한, 본 발명의 실시예에 따른 공정 변이 감지 장치(100)는, PMOS보다 NMOS가 더 많은 PMOS 타입 링 오실레이터(110)와 NMOS보다 PMOS가 더 많은 NMOS 타입 링 오실레이터(120)를 공정 변이 감지에 사용하므로, PMOS 및 NMOS의 동작 속도를 정확하게 판별할 수 있다.
상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q를 기반으로 공정 변이를 결정한다.
본 발명의 일 실시예에 따르면, 상기 공정 변이 결정부(150)는 다수의 실험을 통해 얻은 통계 데이터를 이용하여 트랜지스터의 동작 속도를 빠름, 정상 및 느림으로 구분할 수 있다.
도 7은 본 발명의 일 실시예에 따라 공정 변이를 결정하는 과정을 설명하기 위한 도면이다.
상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q를 기 결정된 기준 범위와 비교하여 PMOS 또는 NMOS의 동작 속도를 분류할 수 있다.
예를 들어, 상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q가 제 1 기준 범위에 속하면, 트랜지스터의 동작 속도를 빠름으로 분류할 수 있다.
그리고, 상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q가 제 2 기준 범위에 속하면, 트랜지스터의 동작 속도를 정상으로 분류할 수 있다.
그리고, 상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q가 제 3 기준 범위에 속하면, 트랜지스터의 동작 속도를 느림으로 분류할 수 있다.
여기서, 상기 제 2 기준 범위는 상기 제 1 기준 범위보다 상한 및 하한이 더 크며, 상기 제 3 기준 범위는 상기 제 2 기준 범위보다 상한 및 하한이 더 크다.
본 발명의 일 실시예에 따르면, 상기 공정 변이 결정부(150)는, 상기 PMOS 타입 링 오실레이터(110)가 상기 기준 개수 p의 펄스를 출력하는 동안 인가된 클럭(CLK)의 개수 q를 PMOS 기준 범위와 비교하여, PMOS의 동작 속도를 분류할 수 있다.
그리고, 상기 공정 변이 결정부(150)는, 상기 NMOS 타입 링 오실레이터(120)가 상기 기준 개수 p의 펄스를 출력하는 동안 인가된 클럭(CLK)의 개수 q를 NMOS 기준 범위와 비교하여, NMOS의 동작 속도를 분류할 수 있다.
예를 들어, 도 7을 참조하면, 상기 공정 변이 결정부(150)는 상기 PMOS 타입 링 오실레이터(110)가 상기 기준 개수 p의 펄스를 출력하는 동안 인가된 클럭(CLK)의 개수 q가 제 1 PMOS 기준 범위 Rp1에 속하면, 상기 PMOS의 동작 속도를 빠름(F)으로 분류할 수 있다.
그리고, 상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q가 제 2 PMOS 기준 범위 Rp2에 속하면, 상기 PMOS의 동작 속도를 정상(N)으로 분류할 수 있다.
그리고, 상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q가 제 3 PMOS 기준 범위 Rp3에 속하면, 상기 PMOS의 동작 속도를 느림(S)으로 분류할 수 있다.
여기서, 상기 제 2 PMOS 기준 범위 Rp2의 상한 m4 및 하한 m3은 각각 상기 제 1 PMOS 기준 범위 Rp1의 상한 m2 및 하한 m1보다 더 크다. 그리고, 상기 제 3 PMOS 기준 범위 Rp3의 상한 m6 및 하한 m5은 각각 상기 제 2 PMOS 기준 범위 Rp2의 상한 m4 및 하한 m3보다 더 크다.
마찬가지로, 상기 공정 변이 결정부(150)는 상기 NMOS 타입 링 오실레이터(120)가 상기 기준 개수 p의 펄스를 출력하는 동안 인가된 클럭(CLK)의 개수 q가 제 1 NMOS 기준 범위 Rn1에 속하면, 상기 NMOS의 동작 속도를 빠름(F)으로 분류할 수 있다.
그리고, 상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q가 제 2 NMOS 기준 범위 Rn2에 속하면, 상기 NMOS의 동작 속도를 정상(N)으로 분류할 수 있다.
그리고, 상기 공정 변이 결정부(150)는 상기 클럭(CLK)의 개수 q가 제 3 NMOS 기준 범위 Rn3에 속하면, 상기 NMOS의 동작 속도를 느림(S)으로 분류할 수 있다.
여기서, 상기 제 2 NMOS 기준 범위 Rn2의 상한 n4 및 하한 n3은 각각 상기 제 1 NMOS 기준 범위 Rn1의 상한 n2 및 하한 n1보다 더 크다. 그리고, 상기 제 3 NMOS 기준 범위 Rn3의 상한 n6 및 하한 n5은 각각 상기 제 2 NMOS 기준 범위 Rn2의 상한 n4 및 하한 n3보다 더 크다.
도 8은 본 발명의 일 실시예에 따른 반도체 칩(1000)의 예시적인 블록도다.
도 8에 도시된 바와 같이, 상기 반도체 칩(1000)은 반도체 회로(300), 공정 변이 감지 장치(100) 및 보상 장치(200)를 포함할 수 있다.
상기 반도체 회로(300)는 트랜지스터들로 구성된 회로로서, 예를 들어 코어를 포함한 각종 프로세서일 수 있으나 이에 제한되지는 않는다.
상기 공정 변이 감지 장치(100)는 상기 반도체 회로(300)의 공정 변이를 감지한다. 상기 공정 변이 감지 장치(100)는 도 5를 참조로 설명된 공정 변이 감지 장치(100)와 동일하다.
상기 보상 장치(200)는 상기 공정 변이를 기반으로 상기 반도체 회로(300)의 동작을 보상한다.
일 실시예에 따르면, 상기 보상 장치(200)는 PMOS 및 NMOS의 동작 속도에 따라 결정된 공정 변이(FF, FN, FS, NF, NN, NS, SF, SN, SS)를 기반으로 상기 반도체 회로(300)에 인가되는 전압을 조절할 수 있다.
예를 들어, 상기 보상 장치(200)는 상기 공정 변이를 기반으로 상기 반도체 회로(300)에 인가되는 전원 전압 및 바이어스 전압 중 적어도 하나를 조절하여 공정 변이에 의한 트랜지스터의 동작을 보상할 수 있다.
이상에서 실시예를 통해 본 발명을 설명하였으나, 위 실시예는 단지 본 발명의 사상을 설명하기 위한 것으로 이에 한정되지 않는다. 통상의 기술자는 전술한 실시예에 다양한 변형이 가해질 수 있음을 이해할 것이다. 본 발명의 범위는 첨부된 특허청구범위의 해석을 통해서만 정해진다.
PUT: 풀-업 트랜지스터
PDT: 풀-다운 트랜지스터
10: PMOS 타입 인버터
20: NMOS 타입 인버터
30: 복합 트랜지스터 타입 인버터
100: 공정 변이 감지 장치
110: PMOS 타입 링 오실레이터
120: NMOS 타입 링 오실레이터
130: 펄스 카운터
140: 클럭 카운터
150: 공정 변이 결정부
200: 보상 장치
300: 반도체 회로
1000: 반도체 칩

Claims (19)

  1. 풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS 또는 NMOS로 구성된 단일 트랜지스터 타입 인버터를 포함하며,
    상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 상기 PMOS로 구성된 경우,
    상기 풀-업 트랜지스터의 게이트는 신호를 입력받고,
    상기 풀-다운 트랜지스터의 게이트는 접지되는 링 오실레이터.
  2. 삭제
  3. 풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS 또는 NMOS로 구성된 단일 트랜지스터 타입 인버터를 포함하며,
    상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 상기 NMOS로 구성된 경우,
    상기 풀-업 트랜지스터의 게이트는 상기 단일 트랜지스터 타입 인버터의 구동 전압을 인가받고,
    상기 풀-다운 트랜지스터의 게이트는 신호를 입력받는 링 오실레이터.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 풀-업 트랜지스터가 PMOS로 구성되고, 상기 풀-다운 트랜지스터가 NMOS로 구성된 복합 트랜지스터 타입 인버터를 더 포함하는 링 오실레이터.
  5. 제 4 항에 있어서,
    상기 단일 트랜지스터 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 종속 접속되는 링 오실레이터.
  6. 제 5 항에 있어서,
    상기 단일 트랜지스터 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 교대로 배치되는 링 오실레이터.
  7. 제 4 항에 있어서,
    상기 링 오실레이터에 포함된 인버터의 전체 개수는 홀수인 링 오실레이터.
  8. 풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS로 구성된 PMOS 타입 인버터를 포함하는 PMOS 타입 링 오실레이터;
    상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 NMOS로 구성된 NMOS 타입 인버터를 포함하는 NMOS 타입 링 오실레이터;
    상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터로부터 출력된 펄스의 개수를 카운팅하는 펄스 카운터;
    상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터가 기 설정된 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 카운팅하는 클럭 카운터; 및
    상기 클럭의 개수를 기반으로 공정 변이를 결정하는 공정 변이 결정부;
    를 포함하는 공정 변이 감지 장치.
  9. 제 8 항에 있어서,
    상기 PMOS 타입 인버터는:
    상기 풀-업 트랜지스터의 게이트가 신호를 입력받고,
    상기 풀-다운 트랜지스터의 게이트가 접지되며,
    상기 NMOS 타입 인버터는:
    상기 풀-업 트랜지스터의 게이트가 상기 NMOS 타입 인버터의 구동 전압을 인가받고,
    상기 풀-다운 트랜지스터의 게이트가 신호를 입력받는 공정 변이 감지 장치.
  10. 제 8 항에 있어서,
    상기 PMOS 타입 링 오실레이터 및 상기 NMOS 타입 링 오실레이터 중 적어도 하나는:
    상기 풀-업 트랜지스터가 PMOS로 구성되고, 상기 풀-다운 트랜지스터가 NMOS로 구성된 복합 트랜지스터 타입 인버터를 더 포함하는 공정 변이 감지 장치.
  11. 제 10 항에 있어서,
    상기 PMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 종속 접속되고,
    상기 NMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 종속 접속되는 공정 변이 감지 장치.
  12. 제 11 항에 있어서,
    상기 PMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 교대로 배치되고,
    상기 NMOS 타입 인버터와 상기 복합 트랜지스터 타입 인버터는 교대로 배치되는 공정 변이 감지 장치.
  13. 제 10 항에 있어서,
    상기 PMOS 타입 링 오실레이터에 포함된 인버터의 전체 개수는 홀수이고,
    상기 NMOS 타입 링 오실레이터에 포함된 인버터의 전체 개수는 홀수인 공정 변이 감지 장치.
  14. 제 8 항에 있어서,
    상기 펄스 카운터는:
    상기 펄스의 개수를 상기 기준 개수와 비교하여, 상기 펄스의 개수가 상기 기준 개수에 도달하면 상기 클럭 카운터의 카운팅을 중단시키는 비교기를 포함하는 공정 변이 감지 장치.
  15. 제 8 항에 있어서,
    상기 공정 변이 결정부는:
    상기 클럭의 개수를 기 결정된 기준 범위와 비교하여, PMOS 또는 NMOS의 동작 속도를 분류하는 공정 변이 감지 장치.
  16. 제 15 항에 있어서,
    상기 공정 변이 결정부는:
    상기 클럭의 개수가 제 1 기준 범위에 속하면, 상기 동작 속도를 빠름으로 분류하고,
    상기 클럭의 개수가 상기 제 1 기준 범위보다 상한 및 하한이 더 큰 제 2 기준 범위에 속하면, 상기 동작 속도를 정상으로 분류하고,
    상기 클럭의 개수가 상기 제 2 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 3 기준 범위에 속하면, 상기 동작 속도를 느림으로 분류하는 공정 변이 감지 장치.
  17. 제 15 항에 있어서,
    상기 공정 변이 결정부는:
    상기 PMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 PMOS 기준 범위와 비교하여, 상기 PMOS의 동작 속도를 분류하고,
    상기 NMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 NMOS 기준 범위와 비교하여, 상기 NMOS의 동작 속도를 분류하는 공정 변이 감지 장치.
  18. 제 17 항에 있어서,
    상기 공정 변이 결정부는:
    상기 PMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수가 제 1 PMOS 기준 범위에 속하면, 상기 PMOS의 동작 속도를 빠름으로 분류하고; 상기 제 1 PMOS 기준 범위보다 상한 및 하한이 더 큰 제 2 PMOS 기준 범위에 속하면, 상기 PMOS의 동작 속도를 정상으로 분류하고; 상기 제 2 PMOS 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 3 PMOS 기준 범위에 속하면, 상기 PMOS의 동작 속도를 느림으로 분류하며,
    상기 NMOS 타입 링 오실레이터가 상기 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수가 제 1 NMOS 기준 범위에 속하면, 상기 NMOS의 동작 속도를 빠름으로 분류하고; 상기 제 1 NMOS 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 2 NMOS 기준 범위에 속하면, 상기 NMOS의 동작 속도를 정상으로 분류하고; 상기 제 2 NMOS 기준 범위보다 상기 상한 및 상기 하한이 더 큰 제 3 NMOS 기준 범위에 속하면, 상기 NMOS의 동작 속도를 느림으로 분류하는 공정 변이 감지 장치.
  19. 반도체 회로;
    상기 반도체 회로의 공정 변이를 감지하는 공정 변이 감지 장치; 및
    상기 공정 변이를 기반으로 상기 반도체 회로의 동작을 보상하는 보상 장치를 포함하며,
    상기 공정 변이 감지 장치는:
    풀-업 트랜지스터 및 풀-다운 트랜지스터 둘 모두가 PMOS로 구성된 PMOS 타입 인버터를 포함하는 PMOS 타입 링 오실레이터;
    상기 풀-업 트랜지스터 및 상기 풀-다운 트랜지스터 둘 모두가 NMOS로 구성된 NMOS 타입 인버터를 포함하는 NMOS 타입 링 오실레이터;
    상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터로부터 출력된 펄스의 개수를 카운팅하는 펄스 카운터;
    상기 PMOS 타입 링 오실레이터 또는 상기 NMOS 타입 링 오실레이터가 기 설정된 기준 개수의 펄스를 출력하는 동안 인가된 클럭의 개수를 카운팅하는 클럭 카운터; 및
    상기 클럭의 개수를 기반으로 상기 공정 변이를 결정하는 공정 변이 결정부를 포함하는 반도체 칩.
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