KR102436360B1 - 모니터링 회로를 구비하는 반도체 장치 - Google Patents

모니터링 회로를 구비하는 반도체 장치 Download PDF

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Abstract

본 발명은 모니터링 동작을 수행하는 반도체 장치에 관한 것으로, 직렬 연결되며, 각각이 직렬 연결된 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 다수 개의 딜레이셀들; 인에이블 신호에 따라 상기 딜레이셀들이 모니터링 동작을 수행하도록 제어하는 모니터링 제어부; 및 상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터 혹은 상기 풀다운 트랜지스터의 게이트 사이에 위치하여, 상기 인에이블 신호에 따라 턴온 정도를 조절하는 연결부를 포함할 수 있다.

Description

모니터링 회로를 구비하는 반도체 장치 {SEMICONDUCTOR DEVICE INCLUDING MONITORING CIRCUIT}
본 특허문헌은 반도체 설계 기술에 관한 것으로, 구체적으로는 다수 개의 링 오실레이터 딜레이(ROD)를 이용하여 모니터링 동작을 수행하는 반도체 장치에 관한 것이다.
반도체 장치에서 트랜지스터의 특성은 공정(Process), 전압 (Voltage), 온도(Temperature)에 의해 그 특성이 변한다. 또한, 트랜지스터의 게이트 패터닝(GATE PATTERNING) 공정의 불일치, 또는 문턱 전압(Vth)을 결정하는 임플렌테이션(IMPLANTATION) 공정의 도스(DOSE) 량 차이 등에 의해 반도체 장치 내에 배치된 트랜지스터의 특성이 원래 설계 시의 의도와는 다른 특성을 나타낼 수 있고, 이는 반도체 제품의 성능 열화의 한 원인이 된다.
특히, 반도체 장치가 점차적으로 세밀화를 요구하고 있기 때문에, 반도체 장치 내에서 동일한 특성을 갖도록 구성하고 있는 트랜지스터라고 하더라도 공정 변이(process variation)로 인해 미세한 차이가 발생될 수 있다. 따라서, 반도체 장치 내 배치한 트랜지스터의 특성을 확인할 수 있는 장치의 구현이 필요하다.
최근에는, PVT에 의존하는 특성을 갖는 링 오실레이터 딜레이(Ring Oscillator Delay, ROD)를 반도체 장치에 배치하고, ROD에 구비된 NMOS 트랜지스터와 PMOS 트랜지스터의 개별 특성(예를 들어, 동작 속도)을 측정하여 공정 변이를 모니터링하고, 모니터링 결과에 따라 반도체 장치의 동작을 보상하는 스킴이 제안되었다.
본 발명의 실시 예가 해결하고자 하는 기술적 과제는, PMOS 트랜지스터와 NMOS 트랜지스터의 개별 특성을 정밀하게 모니터링 하기 위한 ROD를 구비하는 반도체 장치를 제공하는 데 있다.
본 발명의 일 실시 예에 따르면, 반도체 장치는, 각각이 직렬 연결된 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 다수 개의 딜레이셀들; 인에이블 신호에 따라 상기 딜레이셀들이 모니터링 동작을 수행하도록 제어하는 모니터링 제어부; 및 상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터 혹은 상기 풀다운 트랜지스터의 게이트 사이에 위치하여, 상기 인에이블 신호에 따라 턴온 정도를 조절하는 연결부를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, 반도체 장치는, 각각이 직렬 연결된 제 1 풀업 및 제 1 풀다운 트랜지스터를 포함하는 다수 개의 제 1 딜레이셀들이 직렬 연결되어, 제 1 인에이블 신호에 따라 모니터링 동작을 수행하는 제 1 모니터링부; 각각이 직렬 연결된 제 2 풀업 및 제 2 풀다운 트랜지스터를 포함하는 다수 개의 제 2 딜레이셀들이 직렬 연결되어, 제 2 인에이블 신호에 따라 모니터링 동작을 수행하는 제 2 모니터링부; 상기 제 1 딜레이셀들의 입력단과 상기 제 1 풀업 트랜지스터의 게이트 사이에 위치하여, 상기 제 1 인에이블 신호에 따라 턴온 정도를 조절하는 제 1 연결부; 및 상기 제 2 딜레이셀들의 입력단과 상기 제 2 풀다운 트랜지스터의 게이트 사이에 위치하여, 상기 제 2 인에이블 신호에 따라 턴온 정도를 조절하는 제 2 연결부를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 반도체 장치는, 각각이 직렬 연결된 풀업 및 풀다운 트랜지스터를 포함하는 다수 개의 딜레이 셀들이 직렬 연결되어, 인에이블 신호에 따라 모니터링 동작을 수행하는 모니터링부; 상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터의 게이트 사이에 위치하여, 제 1 제어 신호에 따라 턴온 정도를 조절하는 제 1 연결부; 상기 딜레이셀들의 입력단과 상기 풀다운 트랜지스터의 게이트단 사이에 위치하여, 제 2 제어 신호에 따라 턴온 정도를 조절하는 제 2 연결부; 및 상기 인에이블 신호가 활성화되면 모드 신호에 따라 상기 제 1 제어 신호 또는 상기 제 2 제어 신호를 활성화시키고, 상기 인에이블 신호가 비활성화되면 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 비활성화시키는 제어 신호 생성부를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따르면, 반도체 장치는, 직렬 연결되며, 각각이 직렬 연결된 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 다수 개의 딜레이셀들; 인에이블 신호에 따라 상기 딜레이셀들이 모니터링 동작을 수행하도록 제어하는 모니터링 제어부; 및 상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터 혹은 상기 풀다운 트랜지스터의 게이트 사이에 위치하여, 턴온 상태를 유지하는 연결부를 포함할 수 있다.
제안된 실시 예에 따른 반도체 장치는 공정 변이를 모니터링하기 위해 구비되는 ROD가 모니터링 동작을 수행하지 않을 때 누설 전류를 차단함으로써 실제 필드에 적용이 유리하다는 효과가 있다.
또한, 제안된 실시 예에 따른 PMOS 트랜지스터를 모니터링하는 ROD와 NMOS 트랜지스터를 모니터링하는 ROD 사이의 미스매치에 의한 영향을 최소화시킬 수 있는 효과가 있다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 장치의 블록 구성도이다.
도 2 는 도 1 의 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
도 3 은 본 발명의 제 2 실시예에 따른 반도체 장치의 블록 구성도이다.
도 4 는 도 3 의 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
도 5 는 본 발명의 제 3 실시예에 따른 반도체 장치의 블록 구성도이다.
도 6 은 도 5 의 제어 신호 생성부의 동작을 설명하기 위한 진리표 이다.
도 7 은 도 5 의 반도체 장치의 동작을 설명하기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 장치(100)의 블록 구성도이다.
도 1 을 참조하면, 반도체 장치(100)는 제 1 모니터링부(120), 제 2 모니터링부(140), 선택부(160) 및 카운팅부(180)를 포함할 수 있다.
제 1 모니터링부(120)는, PMOS 트랜지스터의 특성을 모니터링하기 위한 링 오실레이터 딜레이(Ring Oscillator Delay, ROD)로 구성될 수 있다. 제 2 모니터링부(140)는, NMOS 트랜지스터의 특성을 모니터링하기 위한 링 오실레이터 딜레이(ROD)로 구성될 수 있다.
제 1 모니터링부(120)는, 직렬 연결된 다수 개의 제 1 딜레이셀들(122_1~122_K) 및 제 1 인에이블 신호(ROD_EN1)에 따라 제 1 딜레이셀들(122_1~122_K)이 모니터링 동작을 수행하도록 제어하는 제 1 모니터링 제어부(124)를 포함할 수 있다. 제 1 딜레이셀들(122_1~122_K)은 짝수 개(즉, K는 짝수)로 구성될 수 있다. 제 1 딜레이셀들(122_1~122_K)은 다수의 인버터들로 이루어진 딜레이 체인(delay chain)을 구성한다. 제 1 딜레이셀들(122_1~122_K) 각각은 직렬 연결된 풀업 트랜지스터(PU1) 및 풀다운 트랜지스터(PD1)를 포함할 수 있다. 제 1 모니터링 제어부(124)는, 제 1 인에이블 신호(ROD_EN1)가 활성화되면 제 1 딜레이셀들(122_1~122_K) 중 마지막 단의 딜레이셀(122_K)의 출력(즉, 제 1 모니터링 신호(ROD1_OUT))을 반전하여 첫 단의 딜레이셀(122_1)의 입력단(IN1)에 제공할 수 있다. 바람직하게는, 제 1 모니터링 제어부(124)는, 제 1 인에이블 신호(ROD_EN1) 및 제 1 모니터링 신호(ROD1_OUT)를 입력받아 낸드 동작을 수행하는 낸드 게이트(ND1)로 구성될 수 있다.
또한, 제 1 모니터링부(120)는, 제 1 딜레이셀들(122_1~122_K) 각각의 입력단과 풀업 트랜지스터(PU1)의 게이트 사이에 위치하여, 턴온 상태를 유지하는 다수 개의 풀업 연결부(126_1~126_K)를 더 포함할 수 있다. 예를 들어, 제 1 풀업 연결부(126_1)는 일단이 제 1 딜레이셀(122_1)의 입력단(IN1)에 연결되고, 타단이 제 1 딜레이셀(122_1)의 풀업 트랜지스터(PU1)의 게이트에 연결되고, 게이트가 접지 전압(VSS)단에 연결된 PMOS 트랜지스터(CP1)로 구성될 수 있다. 제 1 모니터링부(120)는, 풀업 트랜지스터(PU1)의 게이트 앞에 위치한 다수 개의 풀업 연결부(126_1~126_K)를 이용하여 PMOS 트랜지스터의 특성을 모니터링할 수 있다.
제 2 모니터링부(140)는, 직렬 연결된 다수 개의 제 2 딜레이셀들(142_1~142_K) 및 제 2 인에이블 신호(ROD_EN2)에 따라 제 2 딜레이셀들(142_1~142_K)이 모니터링 동작을 수행하도록 제어하는 제 2 모니터링 제어부(144)를 포함할 수 있다. 제 2 딜레이셀들(142_1~142_K)은 짝수 개(즉, K는 짝수)로 구성될 수 있다. 제 2 딜레이셀들(142_1~142_K)은 다수의 인버터들로 이루어진 딜레이 체인을 구성하며, 제 2 딜레이셀들(142_1~142_K) 각각은 직렬 연결된 풀업 트랜지스터(PU2) 및 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제 2 모니터링 제어부(144)는, 제 2 인에이블 신호(ROD_EN2)가 활성화되면 제 2 딜레이셀들(142_1~142_K) 중 마지막 단의 딜레이셀(142_K)의 출력(즉, 제 2 모니터링 신호(ROD2_OUT))을 반전하여 첫 단의 딜레이셀(142_1)의 입력단(IN2)에 제공할 수 있다. 바람직하게는, 제 2 모니터링 제어부(144)는, 제 2 인에이블 신호(ROD_EN2) 및 제 2 모니터링 신호(ROD2_OUT)를 입력받아 낸드 동작을 수행하는 낸드 게이트(ND2)로 구성될 수 있다.
또한, 제 2 모니터링부(140)는, 제 2 딜레이셀들(142_1~142_K)의 각각의 입력단과 풀다운 트랜지스터(PD2)의 게이트 사이에 위치하여, 턴온 상태를 유지하는 다수 개의 풀다운 연결부(146_1~146_K)를 더 포함할 수 있다. 예를 들어, 제 1 풀다운 연결부(146_1)는 일단이 제 2 딜레이셀(142_1)의 입력단(IN2)에 연결되고, 타단이 제 2 딜레이셀(142_1)의 풀업 트랜지스터(PU2)의 게이트에 연결되고, 게이트가 전원 전압(VDD)단에 연결된 NMOS 트랜지스터(CN1)로 구성될 수 있다. 제 2 모니터링부(140)는, 풀다운 트랜지스터(PD2)의 게이트 앞에 위치한 다수 개의 풀다운 연결부(146_1~146_K)를 이용하여 NMOS 트랜지스터의 특성을 모니터링할 수 있다.
한편, 비록 도 1 에는, 제 1 모니터링부(120)가 다수 개의 풀업 연결부(126_1~126_K)를 포함하고, 제 2 모니터링부(140)가 다수 개의 풀다운 연결부(146_1~146_K)를 포함하는 것으로 도시되어 있지만, 본 발명은 이에 한정되지 않는다. 즉, 다수 개의 풀업 연결부(126_1~126_K)는 제 1 모니터링부(120)와는 별개로 구성되고, 다수 개의 풀다운 연결부(146_1~146_K)는 제 2 모니터링부(140)와는 별개로 구성될 수 있다.
선택부(160)는, 선택 신호(ROD_SEL)에 응답하여 제 1 모니터링 신호(ROD1_OUT) 혹은 제 2 모니터링 신호(ROD2_OUT)를 선택하여 최종 모니터링 신호(ROD_OUT)로 출력할 수 있다. 선택 신호(ROD_SEL)는, 제 1 인에이블 신호(ROD_EN1)가 활성화되면 로직 로우 레벨을 가지고, 제 2 인에이블 신호(ROD_EN2)가 활성화되면 로직 하이 레벨을 가지는 신호일 수 있다.
카운팅부(180)는 카운팅 인에이블 신호(ROD_CNT_EN)에 따라 최종 모니터링 신호(ROD_OUT)의 토글링 수를 카운팅하여 카운팅 신호(ROD_CNT<N-1:0>)로 출력할 수 있다. 카운팅 인에이블 신호(ROD_CNT_EN)는, 제 1 인에이블 신호(ROD_EN1) 혹은 제 2 인에이블 신호(ROD_EN2)가 활성화되면 활성화되는 신호일 수 있다. 카운팅부(180)는 카운팅 인에이블 신호(ROD_CNT_EN)가 비활성화되면 일정 시간 후에 리셋될 수 있다.
한편, 도면에 도시되지 않았지만, 모드 레지스터 셋(MRS) 혹은 테스트 모드 레지스터 셋(TMRS)로부터 모드 설정 신호를 입력받고, 이를 디코딩하여 제 1 인에이블 신호(ROD_EN1) 및 제 2 인에이블 신호(ROD_EN2)를 생성하는 디코더를 추가로 구비할 수 있다.
참고로, 도 1 에서, 도면 부호 "PG_1", "PG_2" 및 "PG_K"는 다수 개의 풀업 연결부(126_1~126_K)와 다수 개의 제 1 딜레이셀들(122_1~122_K) 사이의 노드를 의미하고, 도면 부호 "NG_1", "NG_2" 및 "NG_K"는 다수 개의 풀다운 연결부(146_1~146_K)와 다수 개의 제 2 딜레이셀들(142_1~142_K) 사이의 노드를 의미한다.
이하, 도면을 참조하여 도 1 의 반도체 장치(100)의 모니터링 동작을 설명하기로 한다.
도 2 는 도 1 의 반도체 장치(100)의 동작을 설명하는 타이밍도 이다.
도 2 를 참조하면, 제 1 인에이블 신호(ROD_EN1)가 로직 로우 레벨로 비활성화되는 스탠바이 모드 시, 제 1 모니터링 제어부(124)는 제 1 딜레이셀(122_1)의 입력단(IN1)에 로직 하이 레벨의 신호를 입력한다. 이에 따라 제 1 딜레이셀들(122_1~122_K)은 로직 하이 레벨로 고정된 제 1 모니터링 신호(ROD1_OUT)를 출력할 수 있다. 마찬가지로, 제 2 인에이블 신호(ROD_EN2)가 로직 로우 레벨로 비활성화되는 스탠바이 모드 시, 제 2 딜레이셀들(142_1~142_K)은 로직 하이 레벨로 고정된 제 2 모니터링 신호(ROD2_OUT)를 출력할 수 있다.
제 1 인에이블 신호(ROD_EN1)가 로직 하이 레벨로 활성화되면, 제 1 모니터링 제어부(124)는 제 1 모니터링 신호(ROD1_OUT)를 반전하여 제 1 딜레이셀(122_1)의 입력단(IN1)에 출력한다. 제 1 딜레이셀들(122_1~122_K)은 링 발진을 수행하여 해당 반도체 장치가 제작된 공정 조건(P)과 동작 전압(V), 동작 온도(T)에 의해 결정되는 주파수로 발진하는 제 1 모니터링 신호(ROD1_OUT)를 발생시킬 수 있다. 이 때, 풀업 연결부(126_1~126_K)로 인해, 제 1 딜레이셀들(122_1~122_K)의 풀업 트랜지스터(PU1)의 구동력(strength)이 감소된다. 이에 따라, 제 1 모니터링 신호(ROD1_OUT)의 라이징 에지가 수직 프로파일이 아닌 기울기(slope)를 가지는 프로파일을 가지게 된다. 즉, 제 1 모니터링부(120)는, 풀다운 트랜지스터(PD1)에 비해 풀업 트랜지스터(PU1)의 특성에 더 영향을 받는 제 1 모니터링 신호(ROD1_OUT)를 생성할 수 있다.
선택부(160)는 로직 로우 레벨의 선택 신호(ROD_SEL)에 응답하여 제 1 모니터링 신호(ROD1_OUT)를 선택하여 최종 모니터링 신호(ROD_OUT)로 출력한다. 카운팅부(180)는 카운팅 인에이블 신호(ROD_CNT_EN)에 따라 최종 모니터링 신호(ROD_OUT)의 토글링 수를 카운팅하여 카운팅 신호(ROD_CNT<N-1:0>)로 출력한다. 이 때, 카운팅 신호(ROD_CNT<N-1:0>)는, 풀업 트랜지스터(PU1)의 특성에 따라 변하는 카운팅 값을 가질 수 있다. 외부 장치(예를 들어, 컨트롤러 혹은 테스트 장치)는 카운팅 신호(ROD_CNT<N-1:0>)를 모니터링 하여 반도체 장치 내의 배치된 PMOS 트랜지스터의 크기 등을 변화시킬 수 있다. 카운팅부(180)는 카운팅 인에이블 신호(ROD_CNT_EN)가 비활성화되면 일정 시간 후에 카운팅 신호(ROD_CNT<N-1:0>)를 리셋시킬 수 있다.
마찬가지로, 제 2 인에이블 신호(ROD_EN2)가 로직 하이 레벨로 활성화되면, 제 2 모니터링 제어부(144)는 제 2 모니터링 신호(ROD2_OUT)를 반전하여 제 2 딜레이셀(142_1)의 입력단(IN2)에 출력한다. 제 2 딜레이셀들(142_1~142_K)은 링 발진을 수행하여 해당 반도체 장치가 제작된 공정 조건(P)과 동작 전압(V), 동작 온도(T)에 의해 결정되는 주파수로 발진하는 제 2 모니터링 신호(ROD2_OUT)를 발생시킬 수 있다. 이 때, 풀다운 연결부(146_1~146_K)로 인해, 제 2 딜레이셀(142_1)의 풀다운 트랜지스터(PD2)의 구동력(strength)이 감소된다. 이에 따라, 제 2 모니터링 신호(ROD2_OUT)의 폴링 에지가 수직 프로파일이 아닌 기울기(slope)를 가지는 프로파일을 가지게 된다. 즉, 제 2 모니터링부(140)는, 풀업 트랜지스터(PU2)에 비해 풀다운 트랜지스터(PD2)의 특성에 더 영향을 받는 제 2 모니터링 신호(ROD2_OUT)를 생성할 수 있다.
선택부(160)는 로직 하이 레벨의 선택 신호(ROD_SEL)에 응답하여 제 2 모니터링 신호(ROD2_OUT)를 선택하여 최종 모니터링 신호(ROD_OUT)로 출력한다. 카운팅부(180)는 카운팅 인에이블 신호(ROD_CNT_EN)에 따라 최종 모니터링 신호(ROD_OUT)의 토글링 수를 카운팅하여 카운팅 신호(ROD_CNT<N-1:0>)로 출력한다. 이 때, 카운팅 신호(ROD_CNT<N-1:0>)는, 풀다운 트랜지스터(PD2)의 특성에 따라 변하는 카운팅 값을 가질 수 있다. 외부 장치는 카운팅 신호(ROD_CNT<N-1:0>)를 모니터링 하여 반도체 장치 내의 배치된 NMOS 트랜지스터의 크기 등을 변화시킬 수 있다.
상기와 같이, 제 1 실시예에 따른 반도체 장치(100)는, 장치 내부의 ROD에 구비된 NMOS 트랜지스터와 PMOS 트랜지스터의 개별 특성을 측정하여 공정 변이를 모니터링하고, 모니터링 결과에 따라 반도체 장치의 동작을 보상할 수 있다.
한편, 제 1 실시예에 따른 반도체 장치(100)에서는, 제 1 모니터링부(120)가 모니터링 동작을 수행하지 않을 때, 즉, 제 1 인에이블 신호(ROD_EN1)가 비활성화되는 스탠바이 모드 시에 풀업 연결부(126_1~126_K)가 액티브 저항으로 동작하게 된다. 이에 따라, 도 2 에 도시된 바와 같이, 홀수 단의 노드(PG_1)는 로직 하이 레벨을 유지하지만, 짝수 단의 노드(PG_2, PG_K)는 로직 로우 레벨이 아닌, 로직 로우 레벨에서 풀업 연결부(126_1)의 PMOS 트랜지스터(CP1)의 임계 전압(Vth) 만큼 상승된 레벨을 유지하게 된다(도 2 의 음영 부분 참조). 마찬가지로, 제 2 모니터링부(140)가 모니터링 동작을 수행하지 않을 때, 즉, 제 2 인에이블 신호(ROD_EN2)가 비활성화되는 스탠바이 모드 시에 풀다운 연결부(146_1~146_K)가 액티브 저항으로 동작하게 된다. 이에 따라, 도 2 에 도시된 바와 같이, 짝수 단의 노드(NG_2, NG_K)는 로직 로우 레벨을 유지하지만, 홀수 단의 노드(NG_1)는 로직 하이 레벨에서 풀업 연결부(126_1)의 PMOS 트랜지스터(CP1)의 임계 전압(Vth) 만큼 하강된 레벨을 유지하게 된다(도 2 의 음영 부분 참조).
따라서, 스탠바이 모드 시, 풀업 연결부(126_1~126_K) 혹은 풀다운 연결부(146_1~146_K)로 인해 누설 전류가 발생할 수 있다. 이하, 제 2 실시예에서는 스탠바이 모드 시 각 모니터링부의 누설 전류를 최소화할 수 있는 회로에 대해 논의한다.
도 3 은 본 발명의 제 2 실시예에 따른 반도체 장치(200)의 블록 구성도이다.
도 3 을 참조하면, 반도체 장치(200)는 제 1 모니터링부(220), 제 2 모니터링부(240), 선택부(260) 및 카운팅부(280)를 포함할 수 있다. 도 3 의 선택부(260) 및 카운팅부(280)는 도 1 의 선택부(160) 및 카운팅부(180)와 구성 및 동작이 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.
제 1 모니터링부(220)는, PMOS 트랜지스터의 특성을 모니터링하기 위한 링 오실레이터 딜레이(Ring Oscillator Delay, ROD)로 구성될 수 있다. 제 2 모니터링부(240)는, NMOS 트랜지스터의 특성을 모니터링하기 위한 링 오실레이터 딜레이(ROD)로 구성될 수 있다.
제 1 모니터링부(220)는, 직렬 연결된 다수 개의 제 1 딜레이셀들(222_1~222_K) 및 제 1 인에이블 신호(ROD_EN1)에 따라 제 1 딜레이셀들(222_1~222_K)이 모니터링 동작을 수행하도록 제어하는 제 1 모니터링 제어부(224)를 포함할 수 있다. 제 1 딜레이셀들(222_1~222_K)은 짝수 개(즉, K는 짝수)로 구성될 수 있다. 제 1 딜레이셀들(222_1~222_K)은 다수의 인버터들로 이루어진 딜레이 체인(delay chain)을 구성한다. 제 1 딜레이셀들(222_1~222_K) 각각은 직렬 연결된 풀업 트랜지스터(PU3) 및 풀다운 트랜지스터(PD3)를 포함할 수 있다. 제 1 모니터링 제어부(224)는, 제 1 인에이블 신호(ROD_EN1)가 활성화되면 제 1 딜레이셀들(222_1~222_K) 중 마지막 단의 딜레이셀(222_K)의 출력(즉, 제 1 모니터링 신호(ROD1_OUT))을 반전하여 첫 단의 딜레이셀(222_1)의 입력단(IN1)에 제공할 수 있다. 바람직하게는, 제 1 모니터링 제어부(224)는, 제 1 인에이블 신호(ROD_EN1) 및 제 1 모니터링 신호(ROD1_OUT)를 입력받아 낸드 동작을 수행하는 낸드 게이트(ND3)로 구성될 수 있다.
또한, 제 1 모니터링부(220)는, 제 1 딜레이셀들(222_1~222_K) 각각의 입력단과 풀업 트랜지스터(PU3)의 게이트 사이에 위치하며, 제 1 인에이블 신호(ROD_EN1)에 따라 턴온 정도를 조절하는 다수 개의 풀업 연결부(226_1~226_K)를 더 포함할 수 있다. 도 1 의 풀업 연결부(126_1~126_K)와 다르게, 도 3 의 풀업 연결부(226_1~226_K)는 제 1 인에이블 신호(ROD_EN1)가 비활성화될 때의 풀업 트랜지스터(PU3)의 구동력(strength)을 제 1 인에이블 신호(ROD_EN1)가 활성화될 때의 풀업 트랜지스터(PU3)의 구동력(strength) 보다 증가시키도록 동작할 수 있다. 일 실시예로, 풀업 연결부(226_1~226_K) 각각은, 제 1 인에이블 신호(ROD_EN1)가 비활성화되면 강하게(fully) 턴온되고, 제 1 인에이블 신호(ROD_EN1)가 활성화되면 약하게(slightly) 턴온되는 트랜스미션 게이트(TG1)로 구성될 수 있다. 트랜스미션 게이트(TG1)는, PMOS 트랜지스터(CP2) 및 NMOS 트랜지스터(CN2)를 포함할 수 있다. PMOS 트랜지스터(CP2)는, 일단이 제 1 딜레이셀(222_1)의 입력단(IN1)에 연결되고, 타단이 제 1 딜레이셀(222_1)의 풀업 트랜지스터(PU3)의 게이트에 연결되고, 게이트가 접지 전압(VSS)단에 연결될 수 있다. NMOS 트랜지스터(CN2)는, 일단이 제 1 딜레이셀(222_1)의 입력단(IN1)에 연결되고, 타단이 제 1 딜레이셀(222_1)의 풀업 트랜지스터(PU3)의 게이트에 연결되고, 게이트로 제 1 인에이블 신호(ROD_EN1)의 반전 신호(ROD_ENB1)를 입력받을 수 있다.
제 2 모니터링부(240)는, 직렬 연결된 다수 개의 제 2 딜레이셀들(242_1~242_K) 및 제 2 인에이블 신호(ROD_EN2)에 따라 제 2 딜레이셀들(242_1~242_K)이 모니터링 동작을 수행하도록 제어하는 제 2 모니터링 제어부(244)를 포함할 수 있다. 제 2 딜레이셀들(242_1~242_K)은 짝수 개(즉, K는 짝수)로 구성될 수 있다. 제 2 딜레이셀들(242_1~242_K)은 다수의 인버터들로 이루어진 딜레이 체인을 구성하며, 제 2 딜레이셀들(242_1~242_K) 각각은 직렬 연결된 풀업 트랜지스터(PU4) 및 풀다운 트랜지스터(PD4)를 포함할 수 있다. 제 2 모니터링 제어부(244)는, 제 2 인에이블 신호(ROD_EN2)가 활성화되면 제 2 딜레이셀들(242_1~242_K) 중 마지막 단의 딜레이셀(242_K)의 출력(즉, 제 2 모니터링 신호(ROD2_OUT))을 반전하여 첫 단의 딜레이셀(242_1)의 입력단(IN2)에 제공할 수 있다. 바람직하게는, 제 2 모니터링 제어부(244)는, 제 2 인에이블 신호(ROD_EN2) 및 제 2 모니터링 신호(ROD2_OUT)를 입력받아 낸드 동작을 수행하는 낸드 게이트(ND4)로 구성될 수 있다.
또한, 제 2 모니터링부(240)는, 제 2 딜레이셀들(242_1~242_K)의 각각의 입력단과 풀다운 트랜지스터(PD4)의 게이트 사이에 위치하며, 제 2 인에이블 신호(ROD_EN2)에 따라 턴온 정도를 조절하는 다수 개의 풀다운 연결부(246_1~246_K)를 더 포함할 수 있다. 도 1 의 풀다운 연결부(146_1~146_K)와 다르게, 도 3 의 풀다운 연결부(246_1~246_K)는 제 2 인에이블 신호(ROD_EN2)가 비활성화될 때의 풀다운 트랜지스터(PD4)의 구동력을 제 2 인에이블 신호(ROD_EN2)의 활성화될 때의 풀다운 트랜지스터(PD4)의 구동력 보다 증가시키도록 동작할 수 있다. 일 실시예로, 풀다운 연결부(246_1~246_K) 각각은, 제 2 인에이블 신호(ROD_EN2)가 비활성화되면 강하게(fully) 턴온되고, 제 2 인에이블 신호(ROD_EN2)가 활성화되면 약하게(slightly) 턴온되는 트랜스미션 게이트(TG2)로 구성될 수 있다. 트랜스미션 게이트(TG2)는, NMOS 트랜지스터(CN3) 및 PMOS 트랜지스터(CP3)를 포함할 수 있다. NMOS 트랜지스터(CN3)는, 일단이 제 2 딜레이셀(242_1)의 입력단(IN2)에 연결되고, 타단이 제 2 딜레이셀(242_1)의 풀다운 트랜지스터(PD4)의 게이트에 연결되고, 게이트가 전원 전압(VDD)단에 연결될 수 있다. PMOS 트랜지스터(CP3)는, 일단이 제 2 딜레이셀(242_1)의 입력단(IN1)에 연결되고, 타단이 제 2 딜레이셀(242_1)의 풀다운 트랜지스터(PD4)의 게이트에 연결되고, 게이트로 제 2 인에이블 신호(ROD_EN2)를 입력받을 수 있다.
상기와 같이, 제 1 모니터링부(220)는, 풀업 트랜지스터(PU3)의 게이트 앞에 위치한 다수 개의 풀업 연결부(226_1~226_K)를 이용하여 PMOS 트랜지스터의 특성을 모니터링할 수 있다. 또한, 제 2 모니터링부(140)는, 풀다운 트랜지스터(PD4)의 게이트 앞에 위치한 다수 개의 풀다운 연결부(246_1~246_K)를 이용하여 NMOS 트랜지스터의 특성을 모니터링할 수 있다. 이 때, 제 2 실시예에 따른 반도체 장치(200)는 제 1 인에이블 신호(ROD_EN1) 혹은 제 2 인에이블 신호(ROD_EN2)가 비활성화되는 스탠바이 모드 시, 풀업 연결부(226_1~226_K) 및 풀다운 연결부(246_1~246_K)가 모두 강하게(fully) 턴온된다. 즉, 풀업 트랜지스터(PU3)의 게이트 및 풀다운 트랜지스터(PD4)의 게이트로 로직 하이 레벨 혹은 로직 로우 레벨의 정확하게 정의된 신호가 입력됨으로써 풀업 트랜지스터(PU3)의 게이트 및 풀다운 트랜지스터(PD4)에서 누설되는 전류를 최소화할 수 있다.
이하, 도면을 참조하여 도 3 의 반도체 장치(200)의 모니터링 동작을 설명하기로 한다.
도 4 는 도 3 의 반도체 장치(200)의 동작을 설명하는 타이밍도 이다.
도 4 를 참조하면, 제 1 인에이블 신호(ROD_EN1)가 로직 하이 레벨로 활성화되는 모니터링 동작 및 제 2 인에이블 신호(ROD_EN2)가 로직 하이 레벨로 활성화되는 모니터링 동작은 도 2 의 모니터링 동작과 실질적으로 동일하므로, 모니터링 동작에 관한 설명은 생략하기로 한다.
제 1 인에이블 신호(ROD_EN1)가 로직 로우 레벨로 비활성화되는 스탠바이 모드 시, 제 1 모니터링 제어부(224)는 제 1 딜레이셀(222_1)의 입력단(IN1)에 로직 하이 레벨의 신호를 입력하고, 이에 따라 제 1 딜레이셀들(222_1~222_K)은 로직 하이 레벨로 고정된 제 1 모니터링 신호(ROD1_OUT)를 출력할 수 있다. 이 때, 풀업 연결부(226_1~226_K)는 강하게(fully) 턴온되므로, 도 2 와는 다르게 짝수 단의 노드(PG_2, PG_K)가 로직 로우 레벨을 유지하게 된다.
마찬가지로, 제 2 인에이블 신호(ROD_EN2)가 로직 로우 레벨로 비활성화되는 스탠바이 모드 시, 제 2 모니터링 제어부(244)는 제 2 딜레이셀(242_1)의 입력단(IN2)에 로직 하이 레벨의 신호를 입력하고, 이에 따라 제 2 딜레이셀들(242_1~242_K)은 로직 하이 레벨로 고정된 제 2 모니터링 신호(ROD2_OUT)를 출력할 수 있다. 이 때, 풀다운 연결부(246_1~246_K)는 강하게(fully) 턴온되므로, 도 2 와는 다르게 홀수 단의 노드(NG_1)가 로직 하이 레벨을 유지하게 된다.
상기와 같이, 제 2 실시예에 따른 반도체 장치(200)는 스탠바이 모드 시 각 모니터링부의 누설 전류를 최소화할 수 있다.
이하, 제 3 실시예에서는 PMOS 트랜지스터의 특성을 모니터링과 NMOS 트랜지스터의 특성을 모니터링의 미스매치를 최소화할 수 있는 회로에 대해 논의하고자 한다.
도 5 는 본 발명의 제 3 실시예에 따른 반도체 장치(300)의 블록 구성도이다. 도 6 은 도 5 의 제어 신호 생성부(310)의 동작을 설명하기 위한 진리표 이다.
도 5 를 참조하면, 반도체 장치(300)는 제어 신호 생성부(310), 모니터링부(320) 및 카운팅부(380)를 포함할 수 있다.
제어 신호 생성부(310)는, 인에이블 신호(ROD_EN)가 활성화되면, 모드 신호(PLHN)에 따라 제 1 제어 신호(NCTRL) 또는 제 2 제어 신호(PCTRL)를 활성화시킬 수 있다. 제어 신호 생성부(310)는, 인에이블 신호(ROD_EN)가 비활성화되면, 모드 신호(PLHN)와 상관없이 제 1 제어 신호(NCTRL)는 로직 하이 레벨로 비활성화시켜 출력하고, 제 2 제어 신호(PCTRL)는 로직 로우 레벨로 비활성화시켜 출력할 수 있다.
도 6 을 참조하면, 모드 신호(PLHN)는, PMOS 트랜지스터를 모니터링할지 NMOS 트랜지스터를 모니터링할 지를 결정하기 위한 신호로, PMOS 트랜지스터를 모니터링할 때는 로직 로우 레벨이 되고, NMOS 트랜지스터를 모니터링할 때는 로직 하이 레벨이 될 수 있다. 즉, 제어 신호 생성부(310)는, 인에이블 신호(ROD_EN)가 활성화된 상태에서 모드 신호(PLHN)가 로직 로우 레벨로 입력되면, PMOS 트랜지스터의 특성을 모니터링하도록 제 1 제어 신호(NCTRL)를 로직 로우 레벨로 활성화시켜 출력 할 수 있다. 또한, 제어 신호 생성부(310)는, 인에이블 신호(ROD_EN)가 활성화된 상태에서 모드 신호(PLHN)가 로직 하이 레벨로 입력되면, NMOS 트랜지스터의 특성을 모니터링하도록 제 2 제어 신호(PCTRL)를 로직 하이 레벨로 활성화시켜 출력 할 수 있다. 제어 신호 생성부(310)는, 모니터링부(320)가 모니터링 동작을 수행하지 않을 때, 즉, 인에이블 신호(ROD_EN)가 비활성화되는 스탠바이 모드 시, 제 1 제어 신호(NCTRL)를 로직 하이 레벨로 비활성화시켜 출력하고, 제 2 제어 신호(PCTRL)는 로직 로우 레벨로 비활성화시켜 출력할 수 있다.
다시 도 5 를 참조하면, 제어 신호 생성부(310)는, 앤드 게이트(AND1), 인버터(INV1) 및 오아 게이트(OR1)로 구성될 수 있다. 앤드 게이트(AND1)는 인에이블 신호(ROD_EN) 및 모드 신호(PLHN)를 입력받아 앤드 연산하여 제 2 제어 신호(PCTRL)를 출력한다. 인버터(INV1)는 인에이블 신호(ROD_EN)를 반전한다. 오아 게이트(OR1)는 인버터(INV1)의 출력과 제 2 제어 신호(PCTRL)를 오아 연산하여 제 1 제어 신호(NCTRL)를 출력한다.
모니터링부(320)는, PMOS 트랜지스터 및 NMOS의 트랜지스터 특성을 모니터링하기 위한 링 오실레이터 딜레이(Ring Oscillator Delay, ROD)로 구성될 수 있다. 모니터링부(320)는, 직렬 연결된 다수 개의 딜레이셀들(322_1~322_K) 및 인에이블 신호(ROD_EN)에 따라 딜레이셀들(322_1~322_K)이 모니터링 동작을 수행하도록 제어하는 모니터링 제어부(324)를 포함할 수 있다. 딜레이셀들(322_1~322_K)은 짝수 개(즉, K는 짝수)로 구성될 수 있다. 딜레이셀들(322_1~322_K)은 다수의 인버터들로 이루어진 딜레이 체인(delay chain)을 구성한다. 딜레이셀들(322_1~322_K) 각각은 직렬 연결된 풀업 트랜지스터(PU5) 및 풀다운 트랜지스터(PD5)를 포함할 수 있다. 모니터링 제어부(324)는, 인에이블 신호(ROD_EN)가 활성화되면 딜레이셀들(322_1~322_K) 중 마지막 단의 딜레이셀(322_K)의 출력(즉, 모니터링 신호(ROD_OUT))을 반전하여 첫 단의 딜레이셀(322_1)의 입력단(IN1)에 제공할 수 있다. 바람직하게는, 모니터링 제어부(324)는, 인에이블 신호(ROD_EN) 및 모니터링 신호(ROD_OUT)를 입력받아 낸드 동작을 수행하는 낸드 게이트(ND5)로 구성될 수 있다.
또한, 모니터링부(320)는, 딜레이셀들(322_1~322_K) 각각의 입력단과 풀업 트랜지스터(PU5)의 게이트 사이에 위치하며, 제 1 제어 신호(NCTRL)에 따라 턴온 정도를 조절하는 다수 개의 풀업 연결부(326_1~326_K)와, 딜레이셀들(322_1~322_K)의 각각의 입력단과 풀다운 트랜지스터(PD5)의 게이트 사이에 위치하며, 제 2 제어 신호(PCTRL)에 따라 턴온 정도를 조절하는 다수 개의 풀다운 연결부(328_1~328_K)를 더 포함할 수 있다.
풀업 연결부(326_1~326_K)는 제 1 제어 신호(NCTRL)가 비활성화될 때의 풀업 트랜지스터(PU5)의 구동력을 제 1 제어 신호(NCTRL)가 활성화될 때의 풀업 트랜지스터(PU5)의 구동력 보다 증가시키도록 동작할 수 있다. 일 실시예로, 풀업 연결부(326_1~326_K) 각각은, 제 1 제어 신호(NCTRL)가 비활성화되면 강하게(fully) 턴온되고, 제 1 제어 신호(NCTRL)가 활성화되면 약하게(slightly) 턴온되는 트랜스미션 게이트(TG3)로 구성될 수 있다. 트랜스미션 게이트(TG3)는, PMOS 트랜지스터(CP4) 및 NMOS 트랜지스터(CN4)를 포함할 수 있다. PMOS 트랜지스터(CP4)는 일단이 딜레이셀(322_1)의 입력단(IN1)에 연결되고, 타단이 딜레이셀(322_1)의 풀업 트랜지스터(PU5)의 게이트에 연결되고, 게이트가 접지 전압(VSS)단에 연결될 수 있다. NMOS 트랜지스터(CN4)는, 일단이 딜레이셀(322_1)의 입력단(IN1)에 연결되고, 타단이 딜레이셀(322_1)의 풀업 트랜지스터(PU5)의 게이트에 연결되고, 게이트로 제 1 제어 신호(NCTRL)를 입력받을 수 있다. 이 때, 상기에서 설명한 바와 같이, 제 1 제어 신호(NCTRL)는 로직 로우 레벨로 활성화되는 신호로, NMOS 트랜지스터(CN4)는, 제 1 제어 신호(NCTRL)가 비활성화될 때 턴온될 수 있다.
풀다운 연결부(328_1~328_K)는 제 2 제어 신호(PCTRL)가 비활성화될 때의 풀다운 트랜지스터(PD5)의 구동력을 제 2 제어 신호(PCTRL)가 활성화될 때의 풀다운 트랜지스터(PD5)의 구동력 보다 증가시키도록 동작할 수 있다. 일 실시예로, 풀다운 연결부(328_1~328_K) 각각은, 제 2 제어 신호(PCTRL)가 비활성화되면 강하게(fully) 턴온되고, 제 2 제어 신호(PCTRL)가 활성화되면 약하게(slightly) 턴온되는 트랜스미션 게이트(TG4)로 구성될 수 있다. 트랜스미션 게이트(TG4)는, NMOS 트랜지스터(CN5)와 PMOS 트랜지스터(CP5)를 포함할 수 있다. NMOS 트랜지스터(CN5)는, 일단이 딜레이셀(322_1)의 입력단(IN1)에 연결되고, 타단이 딜레이셀(322_1)의 풀다운 트랜지스터(PD5)의 게이트에 연결되고, 게이트가 전원 전압(VDD)단에 연결될 수 있다. PMOS 트랜지스터(CP5)는, 일단이 딜레이셀(322_1)의 입력단(IN1)에 연결되고, 타단이 딜레이셀(322_1)의 풀다운 트랜지스터(PD5)의 게이트에 연결되고, 게이트로 제 2 제어 신호(PCTRL)를 입력받을 수 있다.
카운팅부(380)는 카운팅 인에이블 신호(ROD_CNT_EN)에 따라 모니터링 신호(ROD_OUT)의 토글링 수를 카운팅하여 카운팅 신호(ROD_CNT<N-1:0>)로 출력할 수 있다. 카운팅 인에이블 신호(ROD_CNT_EN)는, 인에이블 신호(ROD_EN)가 활성화되면 활성화되는 신호이다.
이하, 도면을 참조하여 도 5 의 반도체 장치(300)의 모니터링 동작을 설명하기로 한다.
도 7 은 도 5 의 반도체 장치(300)의 동작을 설명하는 타이밍도 이다.
도 7 을 참조하면, 인에이블 신호(ROD_EN)가 로직 로우 레벨일 때, 모니터링 제어부(324)는 딜레이셀(322_1)의 입력단(IN1)에 로직 하이 레벨의 신호를 입력하고, 이에 따라 딜레이셀들(322_1~322_K)은 로직 하이 레벨로 고정된 모니터링 신호(ROD_OUT)를 출력할 수 있다.
인에이블 신호(ROD_EN)가 로직 하이 레벨로 활성화되면, 제어 신호 생성부(310)는, 모드 신호(PLHN)에 따라 제 1 제어 신호(NCTRL) 또는 제 2 제어 신호(PCTRL)를 활성화시킨다.
먼저, 모드 신호(PLHN)가 로직 로우 레벨일 때, 제어 신호 생성부(310)는, PMOS 트랜지스터를 모니터링 하도록 제 1 제어 신호(NCTRL)를 로직 로우 레벨로 활성화 시키고, 제 2 제어 신호(PCTRL)를 로직 로우 레벨로 비활성화시켜 출력할 수 있다. 모니터링 제어부(324)는 모니터링 신호(ROD_OUT)를 반전하여 딜레이셀(322_1)의 입력단(IN1)에 출력한다. 딜레이셀들(322_1~322_K)은 링 발진을 수행하여 해당 반도체 장치가 제작된 공정 조건(P)과 동작 전압(V), 동작 온도(T)에 의해 결정되는 주파수로 발진하는 모니터링 신호(ROD_OUT)를 발생시킬 수 있다.
이 때, 풀업 연결부(326_1~326_K)의 트랜스미션 게이트(TG3)는, 제 1 제어 신호(NCTRL)에 응답하여 약하게(slightly) 턴온되고, 풀다운 연결부(328_1~328_K)의 트랜스미션 게이트(TG4)는, 제 2 제어 신호(PCTRL)에 응답하여 강하게(fully) 턴온된다. 결과적으로, 풀업 연결부(326_1~326_K)로 인해, 딜레이셀들(322_1~322_K)의 풀업 트랜지스터(PU5)의 구동력(strength)이 감소되고, 이에 따라, 모니터링 신호(ROD_OUT)의 라이징 에지가 수직 프로파일이 아닌 기울기(slope)를 가지는 프로파일을 가지게 된다. 즉, 모니터링부(320)는, 풀다운 트랜지스터(PD5)에 비해 풀업 트랜지스터(PU5)의 특성에 더 영향을 받는 모니터링 신호(ROD_OUT)를 생성할 수 있다.
카운팅부(380)는 카운팅 인에이블 신호(ROD_CNT_EN)에 따라 최종 모니터링 신호(ROD_OUT)의 토글링 수를 카운팅하여 카운팅 신호(ROD_CNT<N-1:0>)로 출력한다. 이 때, 카운팅 신호(ROD_CNT<N-1:0>)는, 풀업 트랜지스터(PU5)의 특성에 따라 변하는 카운팅 값을 가질 수 있다. 외부 장치는 카운팅 신호(ROD_CNT<N-1:0>)를 모니터링 하여 반도체 장치 내의 배치된 PMOS 트랜지스터의 크기 등을 변화시킬 수 있다.
반면, 모드 신호(PLHN)가 로직 하이 레벨일 때, 제어 신호 생성부(310)는, NMOS 트랜지스터를 모니터링 하도록 제 1 제어 신호(NCTRL)를 로직 하이 레벨로 비활성화 시키고, 제 2 제어 신호(PCTRL)를 로직 하이 레벨로 활성화시켜 출력할 수 있다. 모니터링 제어부(324)는 모니터링 신호(ROD_OUT)를 반전하여 딜레이셀(322_1)의 입력단(IN1)에 출력한다. 딜레이셀들(322_1~322_K)은 링 발진을 수행하여 해당 반도체 장치가 제작된 공정 조건(P)과 동작 전압(V), 동작 온도(T)에 의해 결정되는 주파수로 발진하는 모니터링 신호(ROD_OUT)를 발생시킬 수 있다.
이 때, 풀업 연결부(326_1~326_K)의 트랜스미션 게이트(TG3)는, 제 1 제어 신호(NCTRL)에 응답하여 강하게(fully) 턴온되고, 풀다운 연결부(328_1~328_K)의 트랜스미션 게이트(TG4)는, 제 2 제어 신호(PCTRL)에 응답하여 약하게(slightly) 턴온된다. 결과적으로, 풀다운 연결부(328_1~328_K)로 인해, 딜레이셀들(322_1~322_K)의 풀다운 트랜지스터(PD5)의 구동력(strength)이 감소되고, 이에 따라, 모니터링 신호(ROD_OUT)의 폴링 에지가 수직 프로파일이 아닌 기울기(slope)를 가지는 프로파일을 가지게 된다. 즉, 모니터링부(320)는, 풀업 트랜지스터(PU5)에 비해 풀다운 트랜지스터(PD5)의 특성에 더 영향을 받는 모니터링 신호(ROD_OUT)를 생성할 수 있다.
카운팅부(380)는 카운팅 인에이블 신호(ROD_CNT_EN)에 따라 최종 모니터링 신호(ROD_OUT)의 토글링 수를 카운팅하여 카운팅 신호(ROD_CNT<N-1:0>)로 출력한다. 이 때, 카운팅 신호(ROD_CNT<N-1:0>)는, 풀업 트랜지스터(PD5)의 특성에 따라 변하는 카운팅 값을 가질 수 있다. 외부 장치(예를 들어, 컨트롤러 혹은 테스트 장치)는 카운팅 신호(ROD_CNT<N-1:0>)를 모니터링 하여 반도체 장치 내의 배치된 NMOS 트랜지스터의 크기 등을 변화시킬 수 있다.
상기와 같이, 제 3 실시예에 따른 반도체 장치(300)는, 인에이블 신호(ROD_EN)가 로직 로우 레벨로 비활성화되는 스탠바이 모드 시, 풀업 연결부(326_1~326_K) 및 풀다운 연결부(328_1~328_K)는 모두 강하게(fully) 턴온되므로, 모니터링부의 누설 전류를 최소화할 수 있다. 또한, PMOS 트랜지스터의 특성을 모니터링하는 회로와 NMOS 트랜지스터의 특성을 모니터링하기 위한 회로를 동일한 회로로 구현함으로써 모니터링의 미스매치를 최소화하고, PMOS 트랜지스터의 특성 또는 NMOS 트랜지스터의 특성 변화만을 미세하게 측정할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 200, 300: 메모리 장치
120, 220: 제 1 모니터링 장치 140, 240: 제 2 모니터링 장치
160, 260: 선택부 180, 280, 380: 카운팅부
310: 제어 신호 생성부 320: 모니터링부

Claims (27)

  1. 직렬 연결되며, 각각이 직렬 연결된 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 다수 개의 딜레이셀들;
    인에이블 신호에 따라 상기 딜레이셀들이 모니터링 동작을 수행하도록 제어하는 모니터링 제어부; 및
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터 혹은 상기 풀다운 트랜지스터의 게이트 사이에 위치하여, 상기 인에이블 신호에 따라 턴온 정도를 조절하는 연결부
    를 포함하고, 상기 연결부는, 상기 인에이블 신호가 활성화될 때보다, 상기 인에이블 신호가 비활성화될 때 강하게(fully) 턴온되는 트랜스미션 게이트를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 연결부는,
    상기 인에이블 신호가 비활성화될 때의 상기 풀업 혹은 풀다운 트랜지스터의 구동력을 상기 인에이블 신호가 활성화될 때의 상기 풀업 혹은 풀다운 트랜지스터의 구동력 보다 증가시키는 반도체 장치.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 연결부는,
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터의 게이트 사이에 연결되며, 게이트로 접지 전압을 입력받는 제 1 PMOS 트랜지스터; 및
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터의 게이트 사이에 연결되며, 게이트로 상기 인에이블 신호의 반전 신호를 입력받는 제 1 NMOS 트랜지스터
    를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 연결부는,
    상기 딜레이셀들의 각 입력단과 상기 풀다운 트랜지스터의 게이트 사이에 연결되며, 게이트로 전원 전압을 입력받는 제 2 NMOS 트랜지스터; 및
    상기 딜레이셀들의 각 입력단과 상기 풀다운 트랜지스터의 게이트 사이에 연결되며, 게이트로 상기 인에이블 신호를 입력받는 제 2 PMOS 트랜지스터
    를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 모니터링 제어부는.
    상기 인에이블 신호가 활성화되면 상기 딜레이셀들 중 마지막 단의 딜레이셀의 출력을 반전하여 첫 단의 딜레이셀의 입력단에 제공하는 반도체 장치.
  7. 각각이 직렬 연결된 제 1 풀업 및 제 1 풀다운 트랜지스터를 포함하는 다수 개의 제 1 딜레이셀들이 직렬 연결되어, 제 1 인에이블 신호에 따라 모니터링 동작을 수행하는 제 1 모니터링부;
    각각이 직렬 연결된 제 2 풀업 및 제 2 풀다운 트랜지스터를 포함하는 다수 개의 제 2 딜레이셀들이 직렬 연결되어, 제 2 인에이블 신호에 따라 모니터링 동작을 수행하는 제 2 모니터링부;
    상기 제 1 딜레이셀들의 입력단과 상기 제 1 풀업 트랜지스터의 게이트 사이에 위치하여, 상기 제 1 인에이블 신호에 따라 턴온 정도를 조절하는 제 1 연결부; 및
    상기 제 2 딜레이셀들의 입력단과 상기 제 2 풀다운 트랜지스터의 게이트 사이에 위치하여, 상기 제 2 인에이블 신호에 따라 턴온 정도를 조절하는 제 2 연결부
    를 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 연결부는,
    상기 제 1 인에이블 신호가 비활성화될 때의 상기 제 1 풀업 트랜지스터의 구동력을 상기 제 1 인에이블 신호의 활성화될 때의 상기 제 1 풀업 트랜지스터의 구동력 보다 증가시키는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 연결부는,
    상기 제 1 인에이블 신호가 활성화될 때보다, 상기 제 1 인에이블 신호가 비활성화될 때 강하게(fully) 턴온되는 트랜스미션 게이트
    를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 연결부는,
    상기 제 1 딜레이셀들의 각 입력단과 상기 제 1 풀업 트랜지스터의 게이트 사이에 연결되며, 게이트로 접지 전압을 입력받는 제 1 PMOS 트랜지스터; 및
    상기 제 1 딜레이셀들의 각 입력단과 상기 제 1 풀업 트랜지스터의 게이트 사이에 연결되며, 게이트로 상기 제 1 인에이블 신호의 반전 신호를 입력받는 제 1 NMOS 트랜지스터
    를 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 연결부는,
    상기 제 2 인에이블 신호가 비활성화될 때의 상기 제 2 풀다운 트랜지스터의 구동력을 상기 제 2 인에이블 신호가 활성화될 때의 상기 제 2 풀다운 트랜지스터의 구동력 보다 증가시키는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 연결부는,
    상기 제 2 인에이블 신호가 활성화될 때 보다, 상기 제 2 인에이블 신호가 비활성화될 때 강하게(fully) 턴온되는 트랜스미션 게이트
    를 포함하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 연결부는,
    상기 제 2 딜레이셀들의 각 입력단과 상기 제 2 풀다운 트랜지스터의 게이트 사이에 연결되며, 게이트로 전원 전압을 입력받는 제 2 NMOS 트랜지스터; 및
    상기 제 2 딜레이셀들의 각 입력단과 상기 제 2 풀다운 트랜지스터의 게이트 사이에 연결되며, 게이트로 상기 제 2 인에이블 신호를 입력받는 제 2 PMOS 트랜지스터
    를 포함하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 1 모니터링부는.
    상기 다수 개의 제 1 딜레이셀들; 및
    상기 제 1 인에이블 신호가 활성화되면 상기 제 1 딜레이셀들 중 마지막단의 딜레이셀의 출력을 반전하여 첫단의 딜레이셀의 입력단에 제공하는 모니터링 제어부
    를 포함하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 모니터링부는.
    상기 다수 개의 제 2 딜레이셀들; 및
    상기 제 2 인에이블 신호가 활성화되면 상기 제 2 딜레이셀들 중 마지막단의 딜레이셀의 출력을 반전하여 첫단의 딜레이셀의 입력단에 제공하는 모니터링 제어부
    를 포함하는 반도체 장치.
  16. 각각이 직렬 연결된 풀업 및 풀다운 트랜지스터를 포함하는 다수 개의 딜레이 셀들이 직렬 연결되어, 인에이블 신호에 따라 모니터링 동작을 수행하는 모니터링부;
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터의 게이트 사이에 위치하여, 제 1 제어 신호에 따라 턴온 정도를 조절하는 제 1 연결부;
    상기 딜레이셀들의 입력단과 상기 풀다운 트랜지스터의 게이트단 사이에 위치하여, 제 2 제어 신호에 따라 턴온 정도를 조절하는 제 2 연결부; 및
    상기 인에이블 신호가 활성화되면 모드 신호에 따라 상기 제 1 제어 신호 또는 상기 제 2 제어 신호를 활성화시키고, 상기 인에이블 신호가 비활성화되면 상기 제 1 제어 신호 및 상기 제 2 제어 신호를 비활성화시키는 제어 신호 생성부
    를 포함하는 반도체 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 1 연결부는,
    상기 제 1 제어 신호가 비활성화될 때의 상기 풀업 트랜지스터의 구동력을 상기 제 1 제어 신호가 활성화될 때의 상기 풀업 트랜지스터의 구동력 보다 증가시키는 반도체 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 1 연결부는,
    상기 제 1 제어 신호가 활성화 될 때 보다, 상기 제 1 제어 신호가 비활성화될 때 강하게(fully) 턴온되는 트랜스미션 게이트
    를 포함하는 반도체 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 1 연결부는,
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터의 게이트 사이에 연결되며, 게이트로 접지 전압을 입력받는 제 1 PMOS 트랜지스터; 및
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터의 게이트 사이에 연결되며, 게이트로 로직 하이 레벨로 비활성화되는 상기 제 1 제어 신호를 입력받는 제 1 NMOS 트랜지스터
    를 포함하는 반도체 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 2 연결부는,
    상기 제 2 제어 신호가 비활성화될 때의 상기 풀다운 트랜지스터의 구동력을 상기 제 2 제어 신호가 활성화될 때의 상기 풀다운 트랜지스터의 구동력 보다 증가시키는 반도체 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 2 연결부는,
    상기 제 2 제어 신호가 활성화될 때 보다, 상기 제 2 제어 신호가 비활성화될 때 강하게(fully) 턴온되는 트랜스미션 게이트
    를 포함하는 반도체 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제 2 연결부는,
    상기 딜레이셀들의 각 입력단과 상기 풀다운 트랜지스터의 게이트 사이에 연결되며, 게이트로 전원 전압을 입력받는 NMOS 트랜지스터; 및
    상기 딜레이셀들의 각 입력단과 상기 풀다운 트랜지스터의 게이트 사이에 연결되며, 게이트로 상기 제 2 제어 신호를 입력받는 PMOS 트랜지스터
    를 포함하는 반도체 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 모니터링부는.
    상기 다수 개의 딜레이셀들; 및
    상기 인에이블 신호가 활성화되면 상기 딜레이셀들 중 마지막단의 딜레이셀의 출력을 반전하여 첫단의 딜레이셀의 입력단에 제공하는 모니터링 제어부
    를 포함하는 반도체 장치.
  24. 직렬 연결되며, 각각이 직렬 연결된 풀업 트랜지스터 및 풀다운 트랜지스터를 포함하는 다수 개의 딜레이셀들;
    인에이블 신호에 따라 상기 딜레이셀들이 모니터링 동작을 수행하도록 제어하는 모니터링 제어부; 및
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터 혹은 상기 풀다운 트랜지스터의 게이트 사이에 위치하여, 턴온 상태를 유지하는 연결부
    를 포함하고, 상기 모니터링 제어부는, 상기 인에이블 신호가 활성화되면 상기 딜레이셀들 중 마지막 단의 딜레이셀의 출력을 반전하여 첫 단의 딜레이셀의 입력단에 제공하는 반도체 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 연결부는,
    상기 딜레이셀들의 각 입력단과 상기 풀업 트랜지스터의 게이트 사이에 연결되며, 게이트로 접지 전압을 입력받는 PMOS 트랜지스터
    를 포함하는 반도체 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24 항에 있어서,
    상기 연결부는,
    상기 딜레이셀들의 각 입력단과 상기 풀다운 트랜지스터의 게이트 사이에 연결되며, 게이트로 전원 전압을 입력받는 NMOS 트랜지스터
    를 포함하는 반도체 장치.
  27. 삭제
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