KR20140002915A - 전원 회로 - Google Patents

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Abstract

출력 노드로 내부 전압을 공급하는 전원 회로는 풀업 드라이버, 풀다운 드라이버, 풀업 구동 차단부 및 풀다운 구동 차단부를 포함한다. 상기 풀업 드라이버는 상기 내부 전압을 제 1 기준 전압과 비교한 결과에 응답하여 구동함으로써 공급 전원으로부터 상기 내부 전압을 생성한다. 상기 풀다운 드라이버는 상기 내부 전압을 제 2 기준 전압과 비교한 결과에 응답하여 구동함으로써 상기 내부 전압 레벨을 디스차지시킨다. 상기 풀업 구동 차단부는 상기 내부 전압과 상기 제 2 기준 전압을 비교한 결과에 응답하여 상기 풀업 드라이버의 구동을 차단한다. 상기 풀다운 구동 차단부는 상기 내부 전압과 상기 제 1 기준 전압을 비교한 결과에 응답하여 상기 풀다운 드라이버의 구동을 차단한다.

Description

전원 회로{POWER SUPPLY CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 더 상세하게는 전원 회로 관한 것이다.
반도체 메모리소자의 공급전압은 세대가 지날수록 낮아지고 있다. 이러한 과정에서 안정적인 메모리의 동작 특성을 얻기 위한 여러 가지 기술들이 제안되었는데, 이중에서 전압 다운 컨버터를 이용한 전원 회로도 다양한 형태로 사용되고 있다.
특히, 반도체 메모리 장치에 사용되는 프리차지 전압 또는 셀 플레이트 전압을 생성하는 전원 회로의 경우, 외부 공급 전원보다 낮은 레벨의 전압을 생성하는 스킴으로 풀업 드라이버 및 풀다운 드라이버를 사용하여 안정적인 전압을 공급하도록 하고 있다.
도 1은 종래기술에 따른 전원 회로의 회로도이다.
도 1에 도시된 출력 노드(ND)로 내부 전압(VINT)을 공급하는 전원 회로는, 풀업부(10) 및 풀다운부(20)를 포함한다.
상기 풀업부(10)는 제 1 비교기(11) 및 풀업 드라이버(13)를 포함한다.
상기 제 1 비교기(11)는 내부 전압(VINT)을 제 1 기준 전압(VREF1)과 비교하여 풀업 신호(PU1)를 생성한다.
상기 풀업 드라이버(13)는 상기 풀업 신호(PU1)를 수신하여 구동됨으로써 구동 전압(VDD)으로부터 내부 전압(VINT)을 생성한다.
상기 풀다운부(20)는 제 2 비교기(21) 및 풀다운 드라이버(23)를 포함한다.
상기 제 2 비교기(21)는 내부 전압(VINT)을 제 2 기준 전압(VREF2)과 비교하여 풀다운 신호(PD1)를 생성한다.
상기 풀다운 드라이버(23)는 상기 풀다운 신호(PD1)를 수신하여 구동됨으로써 내부 전압(VINT)을 디스차지시킨다.
도 2a는 도 1의 전원 회로의 이상적인 동작을 나타내는 파형도이다.
상기 제 1 기준 전압(VREF1)은 상기 제 2 기준 전압(VREF2)보다 낮게 설정된다. 즉, 공급하고자 하는 내부 전압(VINT)의 타겟 레벨을 기준으로 소정 레벨 낮게 상기 제 1 기준 전압(VREF1)을 설정하고, 소정 레벨 높게 제 2 기준 전압(VREF2)을 설정한다.
내부 전압(VINT) 레벨이 상기 제 1 기준 전압(VREF1)보다 낮은 경우, 상기 제 1 비교기(11)가 상기 풀업 신호(PU1)를 활성화시킨다. 따라서 풀업 드라이버(13)가 구동되고, 이로써 내부 전압(VINT)레벨이 상승하게 된다.
반면, 내부 전압(VINT) 레벨이 상기 제 2 기준 전압(VREF2) 보다 높은 경우, 풀업 신호(PU1)는 비활성화되고, 상기 제 2 비교기(21)가 상기 풀다운 신호(PD1)를 활성화시킨다. 따라서 풀다운 드라이버(23)가 구동되고, 이로써 내부 전압(VINT)레벨이 하강하게 된다.
한편, 내부 전압(VINT) 레벨이 상기 제 1 기준 전압(VREF1)과 상기 제 2 기준 전압(VREF2) 레벨 사이인 경우에는 풀업 및 풀다운 드라이버(13. 23) 모두 구동하지 않는다. 즉, 내부 전압(VINT) 레벨이 타겟 레벨을 중심으로 소정 레벨 영역에 위치하는 경우에는 상기 내부 전압(VINT) 레벨을 유지하도록한다. 이를 데드 존이라 한다.
그러나, 현실적으로 반도체 메모리 장치가 고집적화됨에 따라 공정변화가 점점 심해지기 때문에, 도 1의 전원 회로가 도 2a에 도시된 것과 같이 정상적으로 동작하지 않고 에러를 발생시키는 경우가 늘어나고 있다.
도 2b는 도 1의 전원 회로가 실제로 동작하는 경우 발생할 수 있는 에러를 나타내는 파형도이다.
상기 제 1 비교기(11) 및 상기 제 2 비교기(21)는 모두 트랜지스터로 구성된 차동 증폭기를 사용하여 구현된다. 따라서, 이상적으로는 각각 입력 받는 제 1 및 제 2 기준 전압(VREF1, VREF2)과 내부 전압(VINT)를 비교하는 것으로 고려되나, 실질적으로는 상기 제 1 및 제 2 기준 전압(VREF1, VREF2)과 내부 전압(VINT)을 수신하는 트랜지스터의 문턱 전압(VT)이 영향을 끼치게 된다. 예컨대, 하나의 비교기 내 입력 트랜지스터 사이에 문턱 전압 미스매치가 발생할 수 있는데, 이는 제 1 및 제 2 비교기(11, 21)에서 내부 전압(VINT)과 비교되는 비교 레벨을 변화시키는 결과를 초래할 수도 있다. 즉, 제 1 기준 전압(VREF1)이 제 2 기준 전압(VREF2)보다 소정 레벨 낮게 설정되지만, 제 1 비교기(11)에서 내부 전압(VINT)과 실질적으로 비교되는 제 1 비교 레벨이 제 2 비교기(21)에서 내부 전압(VINT)과 실질적으로 비교되는 제 2 비교 레벨보다 높아질 수 있다. 도 2b는 이러한 경우 발생하는 문제를 나타내고 있다.
도 2b에서, A는 제 1 비교기(11)에서 내부 전압(VINT)과 실질적으로 비교되는 제 1 비교 레벨(A)을 나타내고, B는 제 2 비교기(21)에서 내부 전압(VINT)과 실질적으로 비교되는 제 2 비교 레벨(B)을 나타낸다.
따라서, 내부 전압(VINT) 레벨이 제 1 비교 레벨(A)보다 낮은 경우에는 풀업 드라이버(13)가 구동되고, 내부 전압(VINT) 레벨이 제 2 비교 레벨(B)보다 높은 경우에는 풀다운 드라이버(23)가 구동된다. 이때, 내부 전압(VINT) 레벨이 제 1 비교 레벨(A)과 제 2 비교 레벨(B) 사이인 경우, 풀업 드라이버(13) 및 풀다운 드라이버(23)가 모두 구동되기 때문에 구동 전원(VDD)에서부터 접지 전원(VSS)으로 전류 패스가 형성되게 된다. 따라서 불필요한 전류가 소모되게 된다.
본 발명은 공정 상의 문제에 따라 발생할 수 있는 에러를 방지할 수 있는 전원 회로를 제공한다.
본 발명의 일 실시예에 따른 전원 회로는 출력 노드로 내부 전압을 공급하고, 상기 내부 전압을 제 1 기준 전압과 비교한 결과에 응답하여 구동함으로써 공급 전원으로부터 상기 내부 전압을 생성하는 풀업 드라이버; 상기 내부 전압을 제 2 기준 전압과 비교한 결과에 응답하여 구동함으로써 상기 내부 전압 레벨을 디스차지시키는 풀다운 드라이버; 상기 내부 전압과 상기 제 2 기준 전압을 비교한 결과에 응답하여 상기 풀업 드라이버의 구동을 차단하는 풀업 구동 차단부; 및 상기 내부 전압과 상기 제 1 기준 전압을 비교한 결과에 응답하여 상기 풀다운 드라이버의 구동을 차단하는 풀다운 구동 차단부를 포함한다.
본 발명의 일 실시예에 따른 전원 회로는 출력 노드로 내부 전압을 공급함에 있어, 내부 전압 레벨이 제 1 비교 레벨보다 낮은 경우 공급전원으로부터 상기 내부 전압을 생성하도록 구동되고, 내부 전압 레벨이 제 2 비교 레벨보다 높은 경우 상기 내부 전압 레벨을 디스차지시키도록 구동되며; 상기 제 1 비교 레벨이 상기 제 2 비교 레벨보다 높은 경우에는, 상기 내부 전압 레벨이 상기 제 1 비교 레벨과 상기 제 2 비교 레벨 사이일 때 구동이 차단된다.
본 발명의 일 실시예에 따른 전원 회로는 출력 노드로 내부 전압을 공급하고, 상기 내부 전압을 제 1 비교 레벨과 비교하여 풀업 신호를 생성하는 제 1 비교기; 상기 내부 전압을 제 2 비교 레벨과 비교하여 풀다운 신호를 생성하는 제 2 비교기; 상기 풀업 신호에 응답하여 상기 내부 전압을 풀업시키도록 구동되는 풀업 드라이버; 상기 풀다운 신호에 응답하여 상기 내부 전압을 풀다운시키도록 구동되는 풀다운 드라이버; 상기 풀다운 신호에 응답하여 상기 풀업 드라이버의 구동을 차단하는 풀업 구동 차단부; 및 상기 풀업 신호에 응답하여 상기 풀다운 드라이버의 구동을 차단하는 풀다운 구동 차단부를 포함한다.
본 기술에 의하면 공정상의 문제로 불필요한 전류가 소모될 수 있는 전원 회로에 대한 개선이 가능하다.
도 1은 종래 기술에 따른 전원 회로의 회로도,
도 2a는 도 1의 전원 회로의 이상적인 동작을 나타내는 파형도,
도 2b는 도 1의 전원 회로가 실제로 동작하는 경우 발생할 수 있는 에러를 나타내는 파형도,
도 3은 본 발명의 실시예에 따른 전원 회로의 회로도,
도 4는 도 3의 전원 회로에 대한 좀 더 구체적인 실시예를 나타내는 회로도,
도 5는 도 3 및 도 4의 전원 회로의 동작을 나타내는 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 전원 회로의 회로도이다.
도 3에 도시된 전원 회로는 반도체 메모리 장치 내에서 프리차지 전압 또는 셀 플레이트 전압 등을 생성하는 데에 사용될 수 있다.
도 3에 도시된 출력 노드(ND)로 내부 전압(VINT)을 공급하는 전원 회로는, 풀업부(10), 풀다운부(20) 및 차단부(30)를 포함한다.
상기 풀업부(10)는 제 1 비교기(11) 및 풀업 드라이버(13)를 포함한다.
상기 제 1 비교기(11)는 내부 전압(VINT)을 제 1 기준 전압(VREF1)과 비교하여 풀업 신호(PU1)를 생성한다. 구체적으로, 내부 전압(VINT) 레벨이 상기 제 1 기준 전압(VREF1) 보다 낮은 경우 활성화된 풀업 신호(PU1)를 생성한다.
상기 풀업 드라이버(13)는 상기 풀업 신호(PU1)를 수신하여 구동됨으로써 구동 전압(VDD)으로부터 내부 전압(VINT)을 생성한다. 구체적으로, 활성화된 풀업 신호(PU1)가 인가되는 경우 내부 전압(VINT) 레벨을 풀업시키는 동작을 수행한다.
상기 풀다운부(20)는 제 2 비교기(21) 및 풀다운 드라이버(23)를 포함한다.
상기 제 2 비교기(21)는 내부 전압(VINT)을 제 2 기준 전압(VREF2)과 비교하여 풀다운 신호(PD1)를 생성한다. 구체적으로, 내부 전압(VINT) 레벨이 상기 제 2 기준 전압(VREF2) 보다 높은 경우 활성화된 풀다운 신호(PD1)를 생성한다.
상기 풀다운 드라이버(23)는 상기 풀다운 신호(PD1)를 수신하여 구동됨으로써 내부 전압(VINT)을 디스차지시킨다. 구체적으로, 활성화된 풀다운 신호(PD1)가 인가되는 경우 내부 전압(VINT) 레벨을 풀다운시키는 동작을 수행한다.
상기 차단부(30)는 풀업 구동 차단부(31) 및 풀다운 구동 차단부(33)를 포함한다.
상기 풀업 구동 차단부(31)는 상기 풀업 드라이버(13)와 출력 노드(ND) 사이에 연결되어, 풀다운 신호(PD1)에 응답하여 상기 풀업 드라이버(13)의 구동을 차단한다.
상기 풀다운 구동 차단부(33)는 상기 풀다운 드라이버(23)와 출력 노드(ND) 사이에 연결되어, 풀업 신호(PU1)에 응답하여 상기 풀다운 드라이버(23)의 구동을 차단한다.
즉, 본 발명의 실시예에 따른 전원 회로는, 풀업 신호(PU1)가 활성화된 경우 풀업 드라이버(13)를 구동시키고 풀다운 구동 차단부(33)를 인에이블시킨다. 반면 풀다운 신호(PD1)가 활성화된 경우에는, 풀다운 드라이버(23)를 구동시키고 풀업 구동 차단부(31)를 인에이블시킨다. 따라서, 풀업 신호(PU1) 및 풀다운 신호(PD1)가 동시에 활성화된 경우에는 풀업 드라이버(13) 및 풀다운 드라이버(23)가 모두 구동되지 않는다.
따라서, 본 발명의 실시예에 따르면, 제 1 비교기(11)에서 내부 전압(VINT)과 실질적으로 비교되는 제 1 비교 레벨이 제 2 비교기(21)에서 내부 전압(VINT)과 실질적으로 비교되는 제 2 비교 레벨보다 높아진 경우, 내부 전압(VINT) 레벨이 제 1 비교 레벨과 제 2 비교 레벨 사이인 경우 공급 전원(VDD)과 접지 전원(VSS) 사이에 형성될 수 있는 전류 패스(current path)를 방지할 수 있다.
도 4는 도 3의 전원 회로에 대한 좀 더 구체적인 실시예를 나타내는 회로도이다.
제 1 비교기(11)는 OP-AMP로 구현될 수 있고, 내부 전압(VINT) 레벨이 실질적으로 비교되는 제 1 비교 레벨보다 낮은 경우 로우 레벨로 활성화되는 풀업 신호(PU1)를 생성한다.
제 2 비교기(21)는 마찬가지로 OP-AMP로 구현될 수 있고, 내부 전압(VINT) 레벨이 실질적으로 비교되는 제 2 비교 레벨보다 높은 경우 하이 레벨로 활성화되는 풀다운 신호(PD1)를 생성한다.
풀업 드라이버(13)는 제 1 피모스 트랜지스터(P0)를 포함한다. 상기 제 1 피모스 트랜지스터(P0)는, 상기 풀업 신호(PU1)를 게이트 단자로 수신하여 소오스 단자와 연결된 공급 전원(VDD)을 드레인 단자로 공급한다.
풀업 구동 차단부(31)는 제 1 인버터(IV1) 및 제 2 엔모스 트랜지스터(N1)를 포함한다.
상기 제 1 인버터(IV1)는 상기 풀다운 신호(PD1)를 수신하여 반전시켜 출력한다. 제 1 인버터(IV1)는 상기 풀다운 신호(PD1)를 버퍼링하는 역할을 한다.
상기 제 2 엔모스 트랜지스터(N1)는 상기 제 1 인버터(IV1)의 출력을 게이트 단자로 수신하여 상기 제 1 피모스 트랜지스터(P0)의 드레인 단자와 상기 출력 노드(ND)를 연결한다.
풀다운 드라이버(23)는 제 1 엔모스 트랜지스터(N0)를 포함한다. 상기 제 1 엔모스 트랜지스터(N0)는, 상기 풀다운 신호(PD1)를 게이트 단자로 수신하여 드레인 단자를 소오스 단자와 연결된 접지 전원(VSS)과 연결한다.
풀다운 구동 차단부(33)는 제 2 인버터(IV2) 및 제 2 피모스 트랜지스터(P1)를 포함한다.
상기 제 2 인버터(IV2)는 상기 풀업 신호(PU1)를 수신하여 반전시켜 출력한다. 제 2 인버터(IV2)는 상기 풀업 신호(PU1)를 버퍼링하는 역할을 한다.
상기 제 2 피모스 트랜지스터(P1)는 상기 제 2 인버터(IV2)의 출력을 게이트 단자로 수신하여 상기 제 1 엔모스 트랜지스터(N0)의 드레인 단자와 상기 출력 노드(ND)를 연결한다.
도 5는 도 3 및 도 4에 도시된 본 발명의 실시예에 따른 전원 회로의 동작을 나타내는 파형도이다.
제 1 기준 전압(VREF1)은 제 2 기준 전압(VREF2)보다 소정 레벨 낮게 설정되지만, 앞서 설명한 바와 같이 제 1 비교기(11)에서 내부 전압(VINT)과 실질적으로 비교되는 제 1 비교 레벨이 제 2 비교기(21)에서 내부 전압(VINT)과 실질적으로 비교되는 제 2 비교 레벨보다 높아질 수 있다. 도 5에 도시된 파형도는 이와 같은 경우의 동작 파형을 나타내고 있다.
도 5에서 A는 제 1 비교기(11)에서 내부 전압(VINT)과 실질적으로 비교되는 제 1 비교 레벨(A)을 나타내고, B는 제 2 비교기(21)에서 내부 전압(VINT)과 실질적으로 비교되는 제 2 비교 레벨(B)을 나타낸다.
우선, 내부 전압(VINT) 레벨이 상기 제 2 비교 레벨(B)보다 낮은 경우를 생각해 보자. 이 경우, 내부 전압(VINT) 레벨이 제 1 비교 레벨(A)보다 낮기 때문에 풀업 신호(PU1)가 활성화되고, 풀다운 신호(PD1)는 비활성화된다. 따라서, 풀업 드라이버(13)의 제 1 피모스 트랜지스터(P0) 및 풀업 구동 차단부(31)의 제 2 엔모스 트랜지스터(N1)가 턴온된다. 따라서 내부 전압(VINT)을 풀업시킨다.
반면, 내부 전압(VINT) 레벨이 상기 제 1 비교 레벨(A) 보다 높은 경우를 생각해 보자. 이 경우, 내부 전압(VINT) 레벨이 제 2 비교 레벨(B)보다 높기 때문에 풀다운 신호(PD1)가 활성화되고, 풀업 신호(PU1)는 비활성화된다. 따라서, 풀다운 드라이버(23)의 제 1 엔모스 트랜지스터(N0) 및 풀다운 구동 차단부(33)의 제 2 피모스 트랜지스터(P1)가 턴온된다. 따라서 내부 전압(VINT)을 풀다운시킨다.
한편, 내부 전압(VINT) 레벨이 상기 제 1 비교 레벨(A)과 상기 제 2 비교 레벨(B) 사이인 경우를 생각해보자. 이 경우에는 풀업 신호(PU1) 및 풀다운 신호(PD1)를 모두 활성화시킨다. 따라서, 풀업 드라이버(13)의 제 1 피모스 트랜지스터(P0) 및 풀다운 드라이버(23)의 제 1 엔모스 트랜지스터(N0)를 모두 턴온시킨다. 그러나, 풀업 구동 차단부(31)의 제 2 엔모스 트랜지스터(N1) 및 풀다운 구동 차단부(33)의 제 2 피모스 트랜지스터(P1)가 모두 턴오프되기 때문에, 상기 풀업 및 풀다운 드라이버(13, 23)는 구동되지 않게 된다. 즉, 데드존을 구현할 수 있다.
따라서, 본 발명의 실시예에 따른 전원 회로에 의하면, 공정상 발생할 수 있는 문제에 상관없이, 내부 전압의 타겟 레벨을 중심으로 소정 레벨의 영역 사이에서 데드존을 구현할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 풀업부 20 : 풀다운부
30 : 차단부 11 : 제 1 비교기
13 : 풀업 드라이버 21 : 제 2 비교비

Claims (13)

  1. 출력 노드로 내부 전압을 공급하는 전원 회로로서,
    상기 내부 전압을 제 1 기준 전압과 비교한 결과에 응답하여 구동함으로써 공급 전원으로부터 상기 내부 전압을 생성하는 풀업 드라이버;
    상기 내부 전압을 제 2 기준 전압과 비교한 결과에 응답하여 구동함으로써 상기 내부 전압 레벨을 디스차지시키는 풀다운 드라이버;
    상기 내부 전압과 상기 제 2 기준 전압을 비교한 결과에 응답하여 상기 풀업 드라이버의 구동을 차단하는 풀업 구동 차단부; 및
    상기 내부 전압과 상기 제 1 기준 전압을 비교한 결과에 응답하여 상기 풀다운 드라이버의 구동을 차단하는 풀다운 구동 차단부를 포함하는 전원 회로.
  2. 제 1 항에 있어서,
    상기 풀업 드라이버는,
    상기 내부 전압 레벨이 상기 제 1 기준 전압 레벨보다 낮은 경우 구동되는 전원 회로.
  3. 제 1 항에 있어서,
    상기 풀다운 드라이버는,
    상기 내부 전압 레벨이 상기 제 2 기준 전압 레벨보다 높은 경우 구동되는 전원 회로.
  4. 제 1 항에 있어서,
    상기 풀업 구동 차단부는,
    상기 내부 전압 레벨이 상기 제 2 기준 전압 레벨보다 높은 경우 상기 풀업 드라이버의 구동을 차단하는 전원 회로.
  5. 제 1 항에 있어서,
    상기 풀다운 구동 차단부는,
    상기 내부 전압 레벨이 상기 제 1 기준 전압 레벨보다 낮은 경우 상기 풀다운 드라이버의 구동을 차단하는 전원 회로.
  6. 출력 노드로 내부 전압을 공급함에 있어, 내부 전압 레벨이 제 1 비교 레벨보다 낮은 경우 공급전원으로부터 상기 내부 전압을 생성하도록 구동되고, 내부 전압 레벨이 제 2 비교 레벨보다 높은 경우 상기 내부 전압 레벨을 디스차지시키도록 구동되는 전원 회로로서,
    상기 제 1 비교 레벨이 상기 제 2 비교 레벨보다 높은 경우에는, 상기 내부 전압 레벨이 상기 제 1 비교 레벨과 상기 제 2 비교 레벨 사이일 때 구동이 차단되는 전원 회로.
  7. 출력 노드로 내부 전압을 공급하는 전원 회로로서,
    상기 내부 전압을 제 1 비교 레벨과 비교하여 풀업 신호를 생성하는 제 1 비교기;
    상기 내부 전압을 제 2 비교 레벨과 비교하여 풀다운 신호를 생성하는 제 2 비교기;
    상기 풀업 신호에 응답하여 상기 내부 전압을 풀업시키도록 구동되는 풀업 드라이버;
    상기 풀다운 신호에 응답하여 상기 내부 전압을 풀다운시키도록 구동되는 풀다운 드라이버;
    상기 풀다운 신호에 응답하여 상기 풀업 드라이버의 구동을 차단하는 풀업 구동 차단부; 및
    상기 풀업 신호에 응답하여 상기 풀다운 드라이버의 구동을 차단하는 풀다운 구동 차단부를 포함하는 전원 회로.
  8. 제 7 항에 있어서,
    상기 제 1 비교기는,
    상기 내부 전압 레벨이 상기 제 1 비교 레벨보다 낮은 경우 상기 풀업 신호를 활성화시키는 전원 회로.
  9. 제 7 항에 있어서,
    상기 제 2 비교기는,
    상기 내부 전압 레벨이 상기 제 2 비교 레벨보다 높은 경우 상기 풀다운 신호를 활성화시키는 전원 회로.
  10. 제 7 항에 있어서,
    상기 풀업 드라이버는,
    상기 풀업 신호를 게이트 단자로 수신하여 소오스 단자와 연결된 공급 전원을 드레인 단자로 공급하는 제 1 피모스 트랜지스터를 포함하는 전원 회로.
  11. 제 7 항에 있어서,
    상기 풀다운 드라이버는,
    상기 풀다운 신호를 게이트 단자로 수신하여 드레인 단자를 소오스 단자와 연결된 접지 전원과 연결하는 제 1 엔모스 트랜지스터를 포함하는 전원 회로.
  12. 제 10 항에 있어서,
    상기 풀업 구동 차단부는,
    상기 풀다운 신호를 수신하여 반전시켜 출력하는 제 1 인버터; 및
    상기 제 1 인버터의 출력을 게이트 단자로 수신하여 상기 제 1 피모스 트랜지스터의 드레인 단자와 상기 출력 노드를 연결하는 제 2 엔모스 트랜지스터를 포함하는 전원 회로.
  13. 제 11 항에 있어서,
    상기 풀다운 구동 차단부는,
    상기 풀업 신호를 수신하여 반전시켜 출력하는 제 2 인버터; 및
    상기 제 2 인버터의 출력을 게이트 단자로 수신하여 상기 제 1 엔모스 트랜지스터의 드레인 단자와 상기 출력 노드를 연결하는 제 2 피모스 트랜지스터를 포함하는 전원 회로.
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