TWI544731B - 半導體裝置 - Google Patents

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TWI544731B
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李鉉雨
權大韓
金喆友
任秀彬
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愛思開海力士有限公司
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Description

半導體裝置
本發明之示例性具體實施例係關於一種半導體裝置，尤指用於半導體裝置之電源供應電路。
一般而言，半導體裝置係供應有來自外部的電壓以操作一內部電路。然而，即使當一半導體裝置之功率消耗降低時，該半導體裝置仍然可以穩定操作該內部電路，同時即使在該半導體裝置未被操作的模式(例如省電模式)下，或者該半導體裝置消耗低功率(例如當該半導體裝置在低頻率操作時)的情況下，該半導體裝置仍然供應有相同的供應電壓以操作該內部電路，因而發生不必要的電流消耗和漏電流。
因此，本領域需要當該半導體裝置消耗低功率時，能夠藉由改變電壓以防止電流消耗和漏電流發生的一電源供應電路。
在本發明之一個具體實施例中，一種半導體裝置包括：一電源供應改變單元，係配置成接收一致能訊號和電源供應電壓；並根據該致能訊號而產生第一電壓或第二電壓；根據一位準訊號而改變該第二電壓之一電壓位準；以及供應該第一電壓或該第二電壓來作為一內部電路之驅動 電壓，其中該內部電路接收一第一輸入訊號以輸出一第二輸入訊號。
在本發明之另一具體實施例中，一種半導體裝置包括：一電源供應改變單元，係配置成改變電源供應電壓以回應一致能訊號或一位準訊號，來產生與該電源供應電壓相同的第一電壓或具有電壓位準低於該電源供應電壓的第二電壓，並供應該第一電壓或該第二電壓來作為一內部電路之驅動電壓，其中該內部電路接收第一輸入訊號以輸出一第二輸入訊號，並在該內部電路中擺動該第一輸入訊號於該第一電壓與接地電壓之間或該第二電壓與該接地電壓之間。
以下，根據本發明之具體實施例的一種半導體裝置將經由範例具體實施例並參照所附圖式來說明。
第1圖係根據本發明之具體實施例的電源供應電路之方塊圖。
參照第1圖，根據本發明之具體實施例的一電源供應電路可以配置成包括一電源供應改變單元100和一擺動位準調整單元300。
一電源供應電路之一操作將參照第1圖來說明。該電源供應改變單元100接收一致能訊號en和一位準訊號lv以產生第一電壓v1、第二電壓v2，以及反相該致能訊號en的致能阻止訊號enb。
一內部電路200係供應有該第一電壓v1或該第二電壓v2來作為該內部電路200之驅動電壓。該內部電路200接收一第一輸入訊號in1以產生一第二輸入訊號in2。
該擺動位準調整單元300接收該致能訊號en和該致能阻止訊號enb以調整該第二輸入訊號in2之一擺動位準，從而產生一輸出訊號out。
在用於決定一功率模式的裝置中，當決定一般電壓模式時，該致能訊號en輸出為高位準，而在決定相對低於該一般電壓模式的低電壓模式時，該致能訊號en輸出為低位準。該致能訊號en可為在該半導體裝置中所使用的一指令訊號，諸如一主動訊號act。
一般半導體裝置具有用於停止周邊電路之操作的一省電模式，以降低在待機狀態下所消耗的不必要耗電量。該省電模式可為根據本發明之具體實施例的一低電壓模式。
當該低電壓模式係藉由該致能訊號en來選擇時，該位準訊號lv係為在該低電壓模式下決定一電壓位準的一訊號。
決定該電壓位準的該位準訊號lv可在例如時間至數位轉換器(TDC,time to digital converter)裝置中被決定且輸出。該TDC裝置係為一般用於測量訊號之頻率的一裝置。
一般而言，該TDC裝置接收在該半導體裝置中所使用的一時脈。該TDC裝置產生對應該輸入時脈之頻率的 碼值(code value)。當該碼值係為預定或更高的頻率時，該TDC裝置決定該訊號係為一高頻率。若該TDC裝置決定該訊號係為一高頻率，則該位準訊號lv之邏輯位準係輸出為低位準。當該碼值係為預定或更低的頻率時，該TDC裝置決定該訊號係為一低頻率。若該TDC裝置決定該訊號係為一低頻率，則該位準訊號lv之邏輯位準係輸出為一高位準。
該TDC裝置即使在該一般電壓模式下，仍然輸出該位準訊號lv。然而，當該致能訊號en係為該高位準時，根據本發明之具體實施例的該電源供應改變單元100並未依該位準訊號lv而產生該低電壓模式之電壓；以及當該致能訊號en係該為低位準時，依該位準訊號lv而產生該低電壓模式之電壓。
舉例來說，該致能訊號en係在決定該功率模式之裝置中輸出作為該低位準。在此情況下，該功率模式變成該省電模式。該省電模式包括一自刷新模式。當該省電模式係為該自刷新模式時，該半導體裝置一般操作為頻率較在該半導體中使用之內部時脈更低的一內部時脈。一般而言，若該TDC裝置基於在該半導體裝置中所使用的內部時脈來決定該碼值係為預定或較低的頻率，則該TDC裝置決定該訊號係為該低頻率，使得該TDC裝置輸出該位準訊號lv之邏輯位準為該高位準。
舉例來說，當該致能訊號en係為該低位準時，在本發明之具體實施例中的第一電壓v1係藉由根據該位準訊 號lv來改變該電壓位準而輸出。
該致能阻止訊號enb係為反相該致能訊號en之邏輯位準的訊號。
更具體而言，當該致能訊號en輸入為該高位準時，該電源供應改變單元100產生該第一電壓v1，並供應所產生的第一電壓v1至該內部電路200。當該致能訊號輸入為該低位準且供應該第二電壓v2給該內部電路200時，該電源供應改變單元100根據該位準訊號lv而改變該電壓。
該第二電壓v2低於該第一電壓v1。
該內部電路200係供應有該第一電壓v1或該第二電壓v2，並使用該所供應的第一電壓v1或該所供應的第二電壓v2來作為其驅動電壓。該內部電路200接收該第一輸入信號in1以輸出該第二輸入信號in2，並使用該第一電壓v1或該第二電壓v2來作為該驅動電壓。
該內部電路200可能係藉由使用在該半導體裝置內的電源供應電壓而驅動的一電路。
該擺動位準調整單元300係被調整使得該第二輸入訊號in2可被操作於接地電壓與電源供應電壓Vdd之間，並決定該第二輸入信號之擺動寬度以輸出該輸出信號out。
第2A圖係根據本發明之具體實施例的電源供應改變單元100之方塊圖。
參照第2A圖，根據本發明之具體實施例的電源供應改變單元100可以配置成包括一第一電源供應單元110和一第二電源供應單元120。
該第一電源供應單元110接收該致能訊號en以產生該第一電壓v1。該第二電源供應單元120接收該致能訊號en和該位準訊號lv以產生該第二電壓v2和該致能阻止訊號enb。
詳細來說，當該致能訊號en之邏輯位準係為該高位準時，該第一電源供應單元110產生該第一電壓v1，而當該致能訊號en之邏輯位準係為該低位準時，並不產生該第一電壓v1。
當該致能訊號en之邏輯位準係為該高位準時，該第二電源供應單元120產生該致能阻止訊號enb，且不產生該第二電壓v2。當該致能訊號en之邏輯位準係為該低位準且產生該致能阻止訊號enb時，該第二電源供應單元120根據該位準信號lv而產生該第二電壓v2。
更具體而言，當該啟動信號en之邏輯位準係該低位準且該位準訊號lv之邏輯位準輸入為該低位準時，該第二電源供應單元120產生低於該第一電壓v1一預定電壓的第二電壓v2之電壓。亦即，若該第一電壓v1係設定為Vdd且該預定電壓係設定為Vtn，則該第二電壓v2變成Vdd-Vtn。此外，當該致能訊號en之邏輯位準係該低位準且該位準訊號lv之邏輯位準輸入為該高位準時，該第二電源供應單元120產生低於該第一電壓v1兩倍該預定電壓Vth的第二電壓v2之電壓。在此情況下，該第二電壓v2變成Vdd-2*Vtn。
第2B圖係根據本發明之具體實施例的擺動位準調整 單元300之方塊圖。
參照第2B圖，根據本發明之具體實施例的擺動位準調整單元300包括一擺動電壓產生器310和一CMOS反相器單元320。
該擺動電壓產生器310可以配置成包括一第一擺動電壓產生器311、一第二擺動電壓產生器312及一操作器313。
該CMOS反相器單元320接收從該內部電路200所產生的第二輸入訊號in2以反相該第二輸入訊號in2，從而輸出一輸出訊號out。
該操作器313接收該致能訊號en和該輸出訊號out，並邏輯操作該所接收的致能訊號en和輸出訊號out以產生一切換訊號s1。
該第一擺動電壓產生器311根據該切換訊號s1而產生第三電壓v3。
該第二擺動電壓產生器312根據該致能阻止訊號enb產生第三電壓v3。
因此，該第三電壓v3係為從該第一擺動電壓產生器311或該第二擺動電壓產生器312所產生的電壓。
該CMOS反相器單元320使用該第三電壓v3作為該驅動電壓，以調整該第二輸入訊號in2之擺動位準。
第3圖係根據本發明之具體實施例的電源供應電路之詳細的電路圖。
參照第3圖，根據本發明之具體實施例的一電源供應 電路可以配置成包括該電源供應改變單元100和該擺動位準調整單元300。
該電源供應改變單元100包括一第一電源供應單元110和一第二電源供應單元120。詳細來說，該電源供應改變單元100可以配置成包括第一PMOS電晶體至第三PMOS電晶體p1、p2及p3、第一NMOS電晶體至第三NMOS電晶體n1、n2及n3，以及一第一反相器iv1。
一內部電路200係供應有來自該電源供應改變單元100的第一電壓v1或第二電壓v2以作為該驅動電壓。該內部電路200接收該第一輸入訊號in1以產生該第二輸入訊號in2。
詳細來說，該擺動位準調整單元300包括第四PMOS電晶體p4和第五PMOS電晶體p5、第四NMOS電晶體n4和第五NMOS電晶體n5，以及一第一非或閘(NOR gate)nor1。
該等第一NMOS電晶體至第五NMOS電晶體n1、n2、n3、n4及n5之臨界電壓(以下稱作「Vtn」)皆相同。
該第一電源供應單元110包括一第一反相器iv1和一第三PMOS電晶體p3。該第一電源供應單元110將該致能訊號en係輸入至該第一反相器iv1。該第一反相器iv1反相該致能訊號en，並將該反相的致能訊號en輸入至該第三PMOS電晶體p3之閘極。該第三PMOS電晶體p3之閘極接收該反相的致能訊號en，且其源極係供應有該電壓Vdd，使得該第三PMOS電晶體p3之汲極產生該第二電壓 v1。因此，當該第三PMOS電晶體p3開啟時，該第一電壓v1具有與該輸入電源供應電壓Vdd相同的電壓位準。當輸入至該第一電源供應單元110的致能訊號en係為該低位準時，該致能訊號en之邏輯位準在該第一反相器iv1中被反相，且該致能訊號en係輸入至該第三PMOS電晶體p3之閘極以作為該高位準，使得該第三PMOS電晶體p3不操作。當輸入至該第一電源供應單元110的致能訊號en係為該高位準時，該致能訊號en之邏輯位準在該第一反相器iv1中被反相，且該致能訊號en係輸入至該第三PMOS電晶體p3之閘極以作為該低位準，使得該第三PMOS電晶體p3之汲極產生該第一電壓v1。
該第二電源供應單元120包括該等第一PMOS電晶體p1和第二PMOS電晶體p2，以及該等第一NMOS電晶體至第三NMOS電晶體n1、n2及n3。該第一PMOS電晶體p1之閘極係供應有該位準訊號lv。該第一PMOS電晶體p1之源極係與一第二節點node2連接，且該第一PMOS電晶體p1之汲極係與一第一節點node1連接。該第一NMOS電晶體n1之閘極和汲極係與該第二節點node2連接，且該第一NMOS電晶體n1之源極係與該第一節點node1連接。因此，該第二節點node2係與該第一PMOS電晶體p1之源極及該第一NMOS電晶體n1之閘極和汲極連接。該第二節點node2係供應有該電源供應電壓Vdd。
該第二PMOS電晶體p2之閘極係供應有閘極致能訊號en。該第二PMOS電晶體p2之源極係與該第一節點 node1連接，且其汲極係與該第三節點node3連接。該第二NMOS電晶體n2之閘極係供應有閘極致能訊號en。該第二NMOS電晶體n2之汲極係與該第三節點node3連接，且該第二NMOS電晶體n2之源極係與該接地電壓Vss連接。因此，該第二PMOS電晶體p2和該第二NMOS電晶體n2係輸入有該致能訊號enf，並輸出該反相的致能訊號en至該第三節點node3，其中該反相的致能訊號en係為該致能阻止訊號enb。因此，該第一PMOS電晶體p1之汲極和該第一NMOS電晶體n1之源極係與該第一節點node1連接。
該第三NMOS電晶體n3之閘極與該第三節點連接，且其汲極係供應有該電源供應電壓Vdd，使得該第三NMOS電晶體n3之源極產生該第二電壓v2。
首先，當該第一PMOS電晶體p1之閘極係供應有該低位準之位準訊號lv時，該第一PMOS電晶體p1係被驅動。在此情況下，該第一NMOS電晶體n1之閘極和汲極係供應有該電源供應電壓Vdd，使得從該第一NMOS電晶體n1之源極產生的電壓被擋住，且該第一節點node1產生從該第一PMOS電晶體p1之汲極所供應的電壓。因此，該第一節點node1之電壓與該電源供應電壓Vdd相同。
當作為該低位準之致能訊號en輸入至該第二電源供應單元120時，該第二PMOS電晶體p2之閘極藉由供應有該致能訊號en而被驅動，而該第二NMOS電晶體n2不被驅動。因此，與該第一節點node1相同的電壓係輸出至 該第三節點node3。所以，該第三節點node3之電壓與該電源供應電壓Vdd相同。
該第三NMOS電晶體n3之閘極係與該第三節點node3連接，且其汲極係供應有該電源供應電壓Vdd，使得該第三NMOS電晶體n3之源極輸出該第二電壓v2。
在此情況下，由於該第三節點node3之電壓係為該電源供應電壓Vdd，故從該第三NMOS電晶體n3之源極輸出的第二電壓v2係從該電源供應電壓Vdd減去該第三NMOS電晶體n3之臨界電壓Vtn的值，並隨後輸出。亦即，該第二電壓v2之值變成電源供應電壓Vdd-臨界電壓Vtn。
然而，當作為該高位準之致能訊號en係輸入至該第二電源供應單元120時，該第二PMOS電晶體p2不被驅動，而僅該第二NMOS電晶體n2被驅動，使得該低位準之致能阻止訊號enb係輸出至該第三節點node3。所以，在此情況下，該第二電壓v2不被輸出。
接著，當該第一PMOS電晶體p1之閘極係供應有該高位準之位準訊號lv時，該第一PMOS電晶體p1不被驅動。在此情況下，該第一NMOS電晶體n1之閘極和汲極係供應有該電源供應電壓Vdd，使得從該第一NMOS電晶體n1之源極產生的電壓係供應給該第一節點node1。因此，該第一節點node1之電壓係從該電源供應電壓Vdd減去該第一NMOS電晶體n1之臨界電壓Vtn的值，並隨後輸出。亦即，該第一節點node1之電壓變成電源供應電壓 Vdd-臨界電壓Vtn。
當該致能訊號en係輸入至該第二電源供應單元120作為該低位準時，該第二PMOS電晶體p2之閘極藉由供應有該致能訊號en而被驅動，而該第二NMOS電晶體n2不被驅動。因此，與該第一節點node1相同的電壓輸出至該第三節點node3。該第三節點node3之電壓從該電源供應電壓Vdd減去該第一NMOS電晶體n1之臨界電壓Vtn的值，並隨後輸出。亦即，該第三節點node3之電壓變成電源供應電壓Vdd-臨界電壓Vtn。
該第三NMOS電晶體n3之閘極係與該第三節點node3連接，且其汲極係供應有該電源供應電壓Vdd，使得該第三NMOS電晶體n3之源極輸出該第二電壓v2。
在此情況下，由於該第三節點node3之電壓係為該電源供應電壓Vdd-臨界電壓Vtn，故從該第三NMOS電晶體n3之源極所輸出的第二電壓v2係從該電源供應電壓Vdd-臨界電壓Vtn減去該第三NMOS電晶體n3之臨界電壓Vtn的值，並隨後輸出。亦即，該第二電壓v2之值變成電源供應電壓Vdd-2*臨界電壓2*Vtn。
然而，當作為該高位準之致能訊號en輸入至該第二電源供應單元120時，該第二PMOS電晶體p2不被驅動，而僅該第二NMOS電晶體n2被驅動，使得該低位準之致能阻止訊號enb係輸出至該第三節點node3。因此，在此情況下，該第二電壓v2不被輸出。
一內部電路200係供應有來自該電源供應改變單元 100的第一電壓v1或第二電壓v2以作為該驅動電壓。該內部電路200接收該第一輸入訊號in1以產生該第二輸入訊號in2。
該擺動位準調整單元300包括該擺動電壓產生器310和該CMOS反相器單元320。
該擺動電壓產生器310可以配置成包括該第一擺動電壓產生器311、該第二擺動電壓產生器312及該操作器313。
詳細來說，該擺動位準調整單元300包括第四PMOS電晶體p4和第五PMOS電晶體p5、第四NMOS電晶體n4和第五NMOS電晶體n5，以及一第一非或閘nor1。
該第一擺動電壓產生器311包括一第四PMOS電晶體p4。該第四PMOS電晶體p4之閘極係供應有從該操作器313所輸出的切換訊號s1；其汲極係與該第四節點node4連接；以及其源極係供應有該電源供應電壓Vdd。
該第三電壓v3與該第四節點node4之電壓相同。
該第二擺動電壓產生器312包括該第四PMOS電晶體n4。該第四NMOS電晶體n4之閘極係與該第三節點node3連接，其源極係與該第四節點node4連接，以及其汲極係供應有該電源供應電壓Vdd。
該CMOS反相器單元320包括該第五PMOS電晶體p5和該第五NMOS電晶體n5。
該第五PMOS電晶體p5之閘極係供應有該第二輸入訊號in2，其源極係與該第四節點node4連接，以及其汲 極係與該第五節點node5連接。
該第五NMOS電晶體n5之閘極係供應有該第二輸入訊號in2，其汲極係與該第四節點node4連接，以及其源極係與該接地電壓Vss連接。
亦即，該第五PMOS電晶體p5和該第五NMOS電晶體n5係供應有該第二輸入訊號in2，並反相該第二輸入訊號in2，且隨後輸出該反相的第二輸入訊號in2至該第五節點node5。
該操作器313邏輯操作從該第五節點node5和該致能訊號en所輸出的輸出訊號out以產生該切換訊號s1。該切換訊號s1係輸入至該第四PMOS電晶體p4之閘極。
該操作器313係藉由該第一非或閘nor1所配置。
該擺動位準調整單元300之操作將參照第3圖而被說明。
首先，當該致能訊號en之邏輯位準係為該高位準時，該擺動位準調整單元300之操作將被說明。
當該致能訊號en之邏輯位準係為該高位準時，從該第三節點node3所輸出的訊號係為該致能阻止訊號enb，使得該致能阻止訊號enb之邏輯位準係為該低位準。
該第四NMOS電晶體n4之閘極係與該第三節點node3連接，因而供應有該低位準之致能阻止訊號enb，使得該第四NMOS電晶體n4不被驅動。
當該操作器313係供應有該高位準之致能訊號en時，不論該第五節點node5所輸出訊號out之邏輯位準為 何，該操作器313皆輸出該低位準之訊號。
該第五節點node5之訊號變成該輸出訊號out。
該第四PMOS電晶體p4係供應有該低位準之邏輯訊號，並隨後被驅動以在該第四節點node4產生該電壓。在此情況下，在該第四節點node4產生的電壓與供應給該第四PMOS電晶體p4之源極的電源供應電壓Vdd相同。亦即，該第四節點node4之電壓與該電源供應電壓Vdd相同。
接著，將說明該致能訊號en之邏輯位準係為該低位準且該第二輸入訊號in2之邏輯位準係為該高位準的情況。
當該第二輸入訊號in2之邏輯位準係為該高位準時，該CMOS反相器單元320之第五PMOS電晶體p5未開啟，而僅有該第五NMOS電晶體n5開啟。因此，當該第二輸入訊號in2之邏輯位準係為該高位準時，不論該第四節點node4之電壓為何，該第五節點node5之輸出會輸出皆具有該接地電壓Vss之位準的低位準訊號。
接著，將說明該致能訊號en之邏輯位準係為該低位準且該第二輸入訊號in2之邏輯位準係為該低位準的情況。
當該致能訊號en之邏輯位準係為該低位準時，從該第三節點node3所輸出的致能阻止訊號enb之邏輯位準係為該高位準。
該第二輸入訊號in2輸入至該第五PMOS電晶體p5和該第五NMOS電晶體n5，且因此該反相的訊號輸出至 該第五節點node5。在此情況下，當該第二輸入訊號in2係為該低位準時，該第五節點node5之輸出訊號out係為該高位準。
當該操作器313供應有該低位準之致能訊號en和該高位準之第五節點node5的輸出訊號out時，該操作器313輸出該低位準之切換訊號s1。因此，該第四PMOS電晶體p4係供應有該低位準之切換訊號s1以在該第四節點node4產生該電壓。在此情況下，在該第四節點node4產生的電壓與供應給該第四PMOS電晶體p4之源極的電源供應電壓Vdd相同。亦即，該第四節點node4之電壓與該電源供應電壓Vdd相同。
然而，該第四NMOS電晶體n4之閘極係與該第三節點node3連接，且因此供應有該高位準之致能訊號enb，但是與該第四NMOS電晶體n4之源極連接的第四節點node4之電壓係為該電源供應電壓Vdd，因而並未超過該第四NMOS電晶體n4之臨界電壓Vtn，使得該第四NMOS電晶體n4不開啟。
換言之，當該致能訊號en之邏輯位準係為該高位準時，該擺動位準調整單元300擺動該第二輸入訊號in2於該電源供應電壓Vdd與該接地電壓Vss之間。
此外，當該致能訊號en之邏輯位準係為該低位準且該第二輸入訊號in2係為該高位準時，該擺動位準調整單元300不論該第四節點node4之電壓為何，皆輸出該接地電壓Vss之位準的輸出訊號out。
接著，當該致能訊號en之邏輯位準係為該低位準且該第二輸入訊號in2係為該低位準時，該擺動位準調整單元300輸出具有該電源供應電壓Vdd之位準的高位準之輸出訊號out。
一般而言，該擺動位準調整單元300接收該第二輸入訊號in2以輸出擺動於該電源供應電壓Vdd與該接地電壓Vss之間的訊號。
雖然以上已說明特定具體實施例，但此領域技術人士應可了解所說明的諸具體實施例僅係舉例說明。據此，於文中所說明的該裝置不應基於該等所說明的具體實施例而被限制。而是，當搭配以上該等說明和所附圖式時，於文中所說明的該裝置應僅根據下列申請專利範圍進行了解。
100‧‧‧電源供應改變單元
110‧‧‧第一電源供應單元
120‧‧‧第二電源供應單元
200‧‧‧內部電路
300‧‧‧擺動位準調整單元
310‧‧‧擺動電壓產生器
311‧‧‧第一擺動電壓產生器
312‧‧‧第二擺動電壓產生器
313‧‧‧操作器
320‧‧‧CMOS反相器單元
act‧‧‧主動訊號
en‧‧‧致能訊號
enb‧‧‧致能阻止訊號
in1‧‧‧第一輸入訊號
in2‧‧‧第二輸入訊號
iv1‧‧‧第一反相器
lv‧‧‧位準訊號
n1‧‧‧第一NMOS電晶體
n2‧‧‧第二NMOS電晶體
n3‧‧‧第三NMOS電晶體
n4‧‧‧第四NMOS電晶體
n5‧‧‧第五NMOS電晶體
node1‧‧‧第一節點
node2‧‧‧第二節點
node3‧‧‧第三節點
node4‧‧‧第四節點
node5‧‧‧第五節點
nor1‧‧‧第一非或閘
out‧‧‧輸出訊號
p1‧‧‧第一PMOS電晶體
p2‧‧‧第二PMOS電晶體
p3‧‧‧第三PMOS電晶體
p4‧‧‧第四PMOS電晶體
p5‧‧‧第五PMOS電晶體
s1‧‧‧切換訊號
v1‧‧‧第一電壓
v2‧‧‧第二電壓
v3‧‧‧第三電壓
Vdd‧‧‧電源供應電壓
Vss‧‧‧接地電壓
Vtn‧‧‧臨界電壓
本發明的特徵、態樣及具體實施例係搭配所附圖式進行說明，其中：第1圖係根據本發明之一具體實施例的電源供應電路之方塊圖。
第2A圖係根據本發明之一具體實施例的電源供應改變單元之方塊圖。
第2B圖係根據本發明之一具體實施例的擺動位準調整單元之方塊圖。
第3圖係根據本發明之一具體實施例的電源供應電路 之詳細電路圖。
100‧‧‧電源供應改變單元
200‧‧‧內部電路
300‧‧‧擺動位準調整單元
en‧‧‧致能訊號
enb‧‧‧致能阻止訊號
in1‧‧‧第一輸入訊號
in2‧‧‧第二輸入訊號
lv‧‧‧位準訊號
out‧‧‧輸出訊號
v1‧‧‧第一電壓
v2‧‧‧第二電壓

Claims (37)

  1. 一種半導體裝置，包含：一電源供應改變單元，係配置成接收一致能訊號和電源供應電壓；並根據該致能訊號而產生第一電壓或第二電壓；根據一位準訊號而改變該第二電壓之一電壓位準；以及供應該第一電壓或該第二電壓來作為一內部電路之一驅動電壓，其中該內部電路接收一第一輸入訊號以輸出一第二輸入訊號；更包含一擺動位準調整單元，係配置成根據該致能訊號而調整該第二輸入訊號之一擺動位準以輸出一輸出訊號。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第二電壓具有低於該第一電壓的一電壓位準。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該電源供應改變單元包括：一第一電源供應單元，係配置成接收該電源供應電壓，並根據該致能訊號而產生該第一電壓；以及一第二電源供應單元，係配置成接收該電源供應電壓，並根據該致能訊號和該位準訊號而產生該第二電壓。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該第二電壓具有低於該第一電壓的一電壓位準。
  5. 如申請專利範圍第3項所述之半導體裝置，其中該第一電源供應單元根據該致能訊號而產生該第一電壓。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一電源供應單元產生電壓位準與該電源供應電壓相同的第一 電壓。
  7. 如申請專利範圍第3項所述之半導體裝置，其中該第二電源供應單元根據該致能訊號而產生該第二電壓。
  8. 如申請專利範圍第7項所述之半導體裝置，其中當該位準訊號之邏輯位準係為一低位準時，該第二電源供應單元產生自該電源供應電壓減去一預定電壓的電壓。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該預定電壓係為一NMOS電晶體之臨界電壓。
  10. 如申請專利範圍第8項所述之半導體裝置，其中該第二電源供應單元根據該位準訊號而產生自該電源供應電壓減去預定電壓的電壓。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該預定電壓為大於該NMOS電晶體之臨界電壓的兩倍。
  12. 如申請專利範圍第1項所述之半導體裝置，其中該擺動位準調整單元包括：一CMOS反相器單元，係配置成反相該第二輸入訊號以產生一輸出訊號；以及一擺動電壓產生器，係配置成接收該電源供應電壓，並根據該致能訊號和該輸出訊號而供應第三電壓來作為該CMOS反相器單元之驅動電壓。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該擺動電壓產生器包括：一操作器，係配置成邏輯操作該致能訊號和該輸出訊號以產生一切換訊號； 一第一擺動電壓產生器，係配置成根據該切換訊號而產生該第三電壓；以及一第二擺動電壓產生器，係配置成根據反相該致能訊號所產生的一致能阻止訊號(enable bar)而產生該第三電壓。
  14. 如申請專利範圍第13項所述之半導體裝置，其中該擺動電壓產生器根據該致能訊號產生與該電源供應電壓相同的第三電壓。
  15. 如申請專利範圍第13項所述之半導體裝置，其中該操作器根據該致能訊號而不論該輸出訊號之邏輯位準為何，皆產生該低位準之切換訊號。
  16. 如申請專利範圍第13項所述之半導體裝置，其中該第一擺動電壓產生器根據該切換訊號而產生與該電源供應電壓相同的第三電壓。
  17. 如申請專利範圍第13項所述之半導體裝置，其中該擺動電壓產生器根據該致能訊號和該第二輸入訊號而與該第二電壓具有相同的第三電壓。
  18. 如申請專利範圍第13項所述之半導體裝置，其中該擺動電壓產生器根據該致能訊號和該第二輸入訊號而產生與該電源供應電壓相同的第三電壓。
  19. 如申請專利範圍第13項所述之半導體裝置，其中該第二擺動電壓產生器根據該致能阻止訊號和該第二輸入訊號而產生與該電源供應電壓相同的第三電壓。
  20. 如申請專利範圍第1項所述之半導體裝置，其中該擺動位 準調整單元根據該致能訊號來調整，以使該第二輸入訊號之一擺動位準係在該電源供應電壓與接地電壓之間。
  21. 如申請專利範圍第1項所述之半導體裝置，其中該擺動位準調整單元根據該致能訊號而邏輯操作該致能訊號和該第二輸入訊號，並決定該第二輸入訊號之擺動位準。
  22. 如申請專利範圍第1項所述之半導體裝置，其中該擺動位準調整單元根據回應該致能訊號的第二輸入訊號之一邏輯位準而決定該第二輸入訊號之擺動位準。
  23. 一種半導體裝置，包含：一電源供應改變單元，係配置成改變電源供應電壓以回應一致能訊號或一位準訊號，來產生與該電源供應電壓相同的第一電壓或電壓位準低於該電源供應電壓的第二電壓，並供應該第一電壓或該第二電壓來作為一內部電路之驅動電壓，其中該內部電路接收一第一輸入訊號以輸出一第二輸入訊號，並在該內部電路中擺動該第一輸入訊號於該第一電壓與接地電壓之間或該第二電壓與該接地電壓之間；更包含一擺動位準調整單元，其接收該第二輸入訊號，並輸出擺動於該電源供應電壓與該接地電壓之間的一訊號，以回應該致能訊號。
  24. 如申請專利範圍第23項所述之半導體裝置，其中該電源供應改變單元包括：一第一電源供應單元，係配置成接收該電源供應電壓，並根據該致能訊號而產生該第一電壓；以及一第二電源供應單元，係配置成接收該電源供應電 壓，並根據該致能訊號和該位準訊號而產生該第二電壓。
  25. 如申請專利範圍第24項所述之半導體裝置，其中當該致能訊號之邏輯位準係為一高位準時，該第一電源供應單元產生該第一電壓。
  26. 如申請專利範圍第24項所述之半導體裝置，其中當該致能訊號之邏輯位準係為一低位準時，該第二電源供應單元產生該第二電壓。
  27. 如申請專利範圍第26項所述之半導體裝置，其中當該位準訊號之邏輯位準係為一低位準時，該第二電源供應單元產生自該電源供應電壓減去預定電壓而的電壓。
  28. 如申請專利範圍第27項所述之半導體裝置，其中該預定電壓係為一NMOS電晶體之臨界電壓。
  29. 如申請專利範圍第27項所述之半導體裝置，其中當該位準訊號之邏輯位準係一高位準時，該第二電源供應單元產生自該電源供應電壓減去預定電壓的電壓。
  30. 如申請專利範圍第29項所述之半導體裝置，其中該預定電壓為大於該NMOS電晶體之臨界電壓的兩倍。
  31. 如申請專利範圍第23項所述之半導體裝置，其中該擺動位準調整單元包括：一CMOS反相器單元，係配置成反相該第二輸入訊號以產生一輸出訊號；以及一擺動電壓產生器，係配置成根據該致能訊號和該輸出訊號而接收該電源供應電壓，並供應第三電壓來作為該CMOS反相器單元之驅動電壓。
  32. 如申請專利範圍第31項所述之半導體裝置，其中該擺動電壓產生器包括：一操作器，係配置成邏輯操作該致能訊號和該輸出訊號以產生一切換訊號；一第一擺動電壓產生器，係配置成根據該切換訊號而產生該第三電壓；以及一第二擺動電壓產生器，係配置成根據反相該致能訊號所產生的一致能阻止訊號而產生該第三電壓。
  33. 如申請專利範圍第32項所述之半導體裝置，其中該操作器係為一非或閘(NOR gate)。
  34. 如申請專利範圍第31項所述之半導體裝置，其中當該致能訊號之邏輯位準係為該高位準時，該擺動電壓產生器產生與該電源供應電壓相同的第三電壓。
  35. 如申請專利範圍第31項所述之半導體裝置，其中當該致能訊號之邏輯位準係為該低位準且該第二輸入訊號之邏輯位準係為該低位準時，該擺動電壓產生器產生與該電源供應電壓相同的第三電壓。
  36. 如申請專利範圍第31項所述之半導體裝置，其中當該致能訊號之邏輯位準係為該低位準且該第二輸入訊號之邏輯位準係為該高位準時，該擺動電壓產生器係與該第二電壓相同的第三電壓。
  37. 如申請專利範圍第36項所述之半導體裝置，其中在該輸出訊號中，該邏輯位準係為該邏輯位準且該電壓位準係為該接地電壓位準。
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