JP2009038128A - 半導体集積回路装置 - Google Patents

Abstract

【課題】主機能回路の誤動作を抑え、低消費電力化を実現することができる半導体集積回路装置を提供するこ。
【解決手段】検知回路１４に対して、主機能回路１２の駆動時に制御論理生成回路３６により決定された駆動電圧が供給され、主機能回路１２の特性の変化の検知時に予め定められた電圧が供給されるように切替回路１８のよって供給電圧を切り替える。
【選択図】図１

Description

この発明は、半導体集積回路装置のばらつき検知、及び電圧制御に関するものである。

近年、半導体集積回路装置には、低消費電力化などを目的として、内部に設けられた、予め定められた主機能を有する主機能回路に供給する駆動電圧を動的に制御する制御方式を採用しているものがある（例えば、特許文献１〜特許文献３）。

この種の制御方式では、半導体集積回路装置に、回路特性の変化を検知するための検知回路を設けて、当該半導体集積回路装置の製造ばらつきや温度変化に対する内部に設けられたトランジスタや配線などの特性の変化を、当該検知回路により検知し、電圧制御回路において検知回路による検知結果に基づいて主機能回路に印加する電圧を制御している。

この種の制御方式では、検知回路において、使用する温度、電圧などの使用環境の変化に応じた特性変化および範囲を検知してＬＳＩ設計時の設計データに基づき駆動電力を決定しており、検知回路が特性変化を検知する際には、検知回路に対して基準となる予め定められた電圧を印加するのが一般的である。

ところで、電源制御回路からの変更された駆動電力が供給されるのは、主機能回路のみであり、検知回路と主機能回路とに電力を供給する電源を分離するのが一般的である。

また、検知回路の動作は、半導体集積回路装置の初期動作時などの特性の変化を検知する必要がある時のみに限られる。このため、半導体集積回路装置の機能の中心となる主機能回路に比較して検知回路が動作する頻度は低い。

図４には、検知回路１４’、電圧制御回路１６’、主機能回路１２’を含む従来の半導体集積回路装置１０’の構成の一例が示されている。

この検知回路１４’は、内部に配線、トランジスタ等で構成される論理回路からなる検知部５０’とその検知部５０’による検知結果に基づき、主機能回路１２’に印加する電圧を制御する制御情報を生成する制御論理生成回路３６’を含んで構成されている。

なお、図４に示す検知回路１４’は、検知部５０’として、リングオシレータによりプロセス仕上がりの検知する構成例を示しており、さらに、２つのカウンタ３２Ａ’，３２Ｂ’と、比較回路３４’と、を含んで構成されている。

クロック入力端子２０Ａ’から入力されたクロック信号Ｃ１’は伝送経路を通っていくつかのバッファを介してカウンタ３２Ａ’に入力される。また、クロック信号Ｃ１’は、別の伝送経路を通ってリングオシレータ５０’へも入力され、リングオシレータ５０’の出力はカウンタ３２Ｂ’に入力される。例えば、このカウンタ３２Ａ’，３２Ｂ’に入力されたクロック信号Ｃ１’には、トランジスタおよび配線のプロセス仕上がり状態により遅延差分が発生する。比較回路３４’は、カウンタ３２Ａ’，３２Ｂ’によるカウント結果を比較することにより遅延差分を検出し、制御論理生成回路３６’は、比較回路３４’により検出された遅延差分に基づいて電圧の補正情報として信号Ｓ１’を出力する。

この際、プロセス仕上がりを正しく検知するため、検知回路１４’には、外部より予め定められた固定の電圧Ｖ２‘が供給される。

電圧制御回路１６’は、入力した信号Ｓ１’に基づいて、主機能回路１２’のプロセス仕上がりによって補正させるべき駆動電圧を決定し、決定した電圧Ｖ１’を主機能回路１２へ供給する。

一方、主機能回路１２’は、検知回路１４’とは別のクロック信号Ｃ２’が供給されて駆動しており、電圧Ｖ１’が供給されて動作する。

この従来の半導体集積回路装置１０’の場合、検知回路１４’を含まない場合に比較して、プロセス仕上がりを検知できるため、内部の主機能回路１２’への供給電圧をプロセス仕上がりのばらつきを考慮した電圧に制御することが可能となり、この結果、半導体集積回路装置１０’の低消費電力化を実現することができる。
特開２００２−７３１８１号公報 特開２０００−１３４０８８号公報 特開２０００−２１６３３８号公報

しかしながら、上述した回路構成および制御方式を用いた従来の半導体集積回路装置には以下のような問題点があった。

すなわち、一般的に半導体では、ＭＯＳトランジスタのゲートやドレインに高温状態でバイアスを印加するとゲート酸化膜中の固定電荷や界面準位の増加により、トランジスタの閾値電圧がシフトすることや駆動電流が低下することにより、トランジスタの特性劣化が発生し、また、配線においても同様の特性の劣化が発生する。これら劣化には、温度、湿度、気圧、塩気など使用環境に起因するものと、電圧、電流などの使用負荷状態に起因するものとがある。

そして、半導体集積回路装置において、これらの劣化の影響を最も重視すべき箇所は、電圧、電流の印加状態が最も過酷となる主機能回路部分である。一方、検知回路については、そのクロック供給および電圧供給さらには動作の頻度が主機能回路と異なっていることから、劣化の要因である電圧、電流の印加状態が主機能回路に比べ過酷とならず、主機能回路に比べてトランジスタ、配線の劣化の程度が軽くなる傾向がある。

このため、半導体集積回路装置の製造から一定の時間を経過して劣化が進んだ状態では、検知回路を動作させて電圧制御を行った場合、設計に基づく補正電圧を電圧制御回路から主機能回路に印加しても、主機能回路の劣化が進んでいるため実際の電圧補正が十分とはならず、この結果、主機能回路部分へ十分な電圧を供給できず主機能回路の誤動作を招いてしまうことになりかねない。

このため、従来の半導体集積回路装置では、補正電圧に一定のマージンを付加しておかなければならず、無駄に電力が消費されていた。

本発明は上記問題点を解決するためになされたものであり、主機能回路の誤動作を抑え、低消費電力化を実現することができる半導体集積回路装置を提供することを目的とする。

上記目的を達成するため、請求項１記載の発明は、予め定められた主機能を有すると共に、駆動時に予め決定された駆動電圧が供給される主機能回路と、前記主機能回路の特性の変化を検知する検知手段と、前記検知手段による前記主機能回路の特性の変化の検知結果に基づいて当該主機能回路に供給される前記駆動電圧を決定する決定手段と、前記検知手段に対して、前記主機能回路の駆動時に前記決定手段により決定された駆動電圧が供給され、前記主機能回路の特性の変化の検知時に前記予め定められた電圧が供給されるように供給電圧を切り替える切替手段と、を備えている。

このように請求項１記載の発明よれば、使用環境の変化等による主機能回路の特性の変化を検知する検知手段に対して、主機能回路の駆動時に、決定された駆動電圧が供給され、主機能回路の特性の変化の検知時に予め定められた電圧が供給されるように供給電圧を切り替えるので、検知手段と主機能回路の配線の劣化の程度がほぼ同程度となり、補正電圧に一定のマージンを付加する必要が無くなるため、主機能回路の誤動作を抑え、低消費電力化を実現することができる。

なお、請求項１記載の発明は、請求項２記載の発明のように、前記検知手段が、特性の変化を検出するための状態検出用回路が設けられ、前記予め定められた電圧が供給された状態での当該状態検出用回路を伝送される信号の伝送状態の変化を検出することにより前記主機能回路の特性の変化を検知するものとしてよい。なお、この信号の伝送状態には、信号の伝送時間や信号の電圧値、電流値などが含まれる。

また、請求項２記載の発明は、請求項３記載の発明のように、前記状態検出用回路が、各々並列に接続され、入力された信号が伝送される複数の伝送経路を有し、前記検知手段が、前記複数の伝送経路をそれぞれを伝送される信号の伝送状態の差に基づいて前記主機能回路の特性の変化を検知してもよい。

また、請求項３記載の発明は、請求項４記載の発明のように、前記複数の伝送経路は、複数のバッファ回路が直列に接続された第１伝送経路、及び奇数個の反転回路が直列に接続されて構成された発振回路を含んだ第２伝送経路を含んでもしてもよい。

以上説明したように、本発明によれば、使用環境の変化による主機能回路の特性の変化を検知する検知手段に対して、主機能回路の駆動時に、決定された駆動電圧が供給され、主機能回路の特性の変化の検知時に予め定められた電圧が供給されるように供給電圧を切り替えるので、主機能回路の誤動作を抑え、低消費電力化を実現することができる、という優れた効果を有する。

以下、図面を参照して、本発明の実施の形態について詳細に説明する。

図１には、本実施の形態に係る半導体集積回路装置１０の構成が示されている。

同図に示されるように、半導体集積回路装置１０は、予め定められた主機能を有する主機能回路１２と、使用環境の変化による前記主機能回路１２の特性の変化を検知するための検知回路１４と、主機能回路１２に供給される電圧を制御する電圧制御回路１６と、検知回路１４に印加される電圧を切り替えるための切替回路１８と、を含んで構成される。

また、半導体集積回路装置１０は、クロック信号が入力される２つのクロック入力端子２０Ａ，２０Ｂと、外部電源から電圧が供給される電圧入力端子２２と、を備えている。

主機能回路１２は、電圧制御回路１６に接続されており、電圧制御回路１６から当該主機能回路１２を駆動させるための駆動電圧が供給される。また、主機能回路１２は、クロック入力端子２０Ｂに接続されている。

電圧制御回路１６から主機能回路１２へ駆動電圧が供給される配線１９は分岐しており、分岐した配線１９Ａが切替回路１８の一方の入力側に接続されている。この切替回路１８の他方の入力側は、電圧入力端子２２に接続されており、切替回路１８の出力側は、検知回路１４の後述するリングオシレータ５０に接続されている。また、検知回路１４はクロック入力端子２０Ａに接続されている。この電圧入力端子２２には、プロセス仕上がりを正しく検知するため、外部より予め定められた固定の電圧Ｖ２が供給される。また、クロック入力端子２０Ａから入力されるクロック信号Ｃ１も、正しい検出のために外部から入力されるものとしているが、クロック信号Ｃ１として、半導体集積回路装置１０の内部の基準クロックを用いてもよい。

切替回路１８は、制御論理生成回路３６から出力される切替信号に基づいて出力側から出力される電圧を切り替えるものである。例えば、パワーオンリセット時や検出回路による検出動作が必要な際に発生されるような、図示しない検出開始信号としてのワンショットパルスのようなパルス信号を制御論理生成回路３６が受信した際に、切替信号の論理レベルを“０”（接地電圧レベルのようなローレベル）から“１”（電源電圧レベルのようなハイレベル）となって、検出部５０へ供給する電圧を電圧Ｖ１から電圧Ｖ２へ切り替えるものである。また、制御論理生成回路３６が検出完了の際に、切替信号の論理レベルを“１”から“０”として、検出部５０へ供給する電圧を電圧Ｖ２から電圧Ｖ１へ切り替えるものである。なお、実施例においては、制御論理生成回路３６にて切替信号を生成するものとしているが、制御論理生成回路３６とは別に切替信号を生成する切替制御部を設けて、上述のような切替信号を制御をするようにしてもよい。このような場合には、切替制御部に検出開始信号を入力するとともに、制御論理生成回路３６から検出完了を指示する信号を切替制御部へ入力するようにすることで、切替制御部にて上述と同様な切替信号の論理レベルの制御を行うことができる。

よって、検知回路１４の後述するリングオシレータ５０には、電圧制御回路１６から供給される電圧、又は電圧入力端子２２に供給される電圧の何れか一方が選択的に供給される。

本実施の形態に係る検知回路１４は、切替回路３０と、２つのカウンタ３２Ａ，３２Ｂと、比較回路３４と、制御論理生成回路３６と、を備えている。

検知回路１４内部のクロック入力端子２０Ａに接続された配線３８は２本に分岐しており、一方の配線がカウンタ３２Ａの入力側に接続され、他方の配線が切替回路３０の一方の入力側に接続されている。この切替回路３０の他方の入力側はクロック入力端子２０Ｂに接続されており、切替回路３０の出力側はカウンタ３２Ｂの入力側に接続されている。この切替回路３０は、上述した切替回路１８と同様に、後述する制御論理生成回路３６に接続（切替制御部が制御論理生成回路３６と別に設けられている場合には、切替制御部に接続）されて、切替信号が入力されるものとされており、当該切替信号によって出力側から出力されるクロック信号を切り替えるものとされている。

以下では、配線３８の分岐した２本に配線のうちのカウンタ３２Ａに直接接続された側の配線を伝送経路４０Ａと称し、切替回路３０を介してカウンタ３２Ｂに接続された側の配線を伝送経路４０Ｂを称する。

伝送経路４０Ａには、複数（ここでは、３個）のバッファ回路４２が直列に接続されて設けられている。

一方、伝送経路４０Ｂには、切替回路３０とカウンタ３２Ｂの間にリングオシレータ５０が設けられている。

リングオシレータ５０は、ＮＡＮＤ回路５２と、直列に接続された偶数個（ここでは、４個）のインバータ回路（反転回路）５４と、を含んで構成されている。

切替回路３０の出力側は、ＮＡＮＤ回路５２の一方の入力側に接続されている。また、ＮＡＮＤ回路５２の出力側は、直列に接続された最初の段のインバータ回路５４に接続されており、最後の段のインバータ回路５４の出力側がカウンタ３２Ｂに接続される共に、ＮＡＮＤ回路５２の他方の入力側に接続されている。

本実施の形態に係るリングオシレータ５０は、ＮＡＮＤ回路５２及び直列に接続された偶数個のインバータ回路５４によって、ＮＡＮＤ回路５２に入力された信号を奇数回だけ反転させており、全体として発振回路として機能する。

クロック入力端子２０Ａから入力されるクロック信号Ｃ１は、伝送経路４０Ａ，４０Ｂを介して伝送されるが、この伝送される間にその伝送経路に設けられたトランジスタおよび配線のプロセス仕上がりによりもしくは温度などの環境要因により遅延が発生し、それぞれ遅延されてカウンタ３２Ａ、リングオシレータ５０に入力される。

カウンタ３２Ａ，３２Ｂは、各々クロックで動作する数ビットの同じカウンタとして構成されており、入力されるクロック信号のクロック数を各々カウントする。

比較回路３４は、カウンタ３２Ａ，３２Ｂで各々カウントされたカウント値の何れ一方を規準として他方と比較することにより、カウントしたクロック数の差からどの程度の遅延が発生しているかを特定するものとされており、本実施の形態では、カウンタ３２Ａのカウント値を規準としてカウンタ３２Ｂのカウント値と比較する。

制御論理生成回路３６は、比較回路３４により特定された、遅延時間を示すクロック数の差に基づいて電圧の補正情報として信号Ｓ１を出力する。

電圧制御回路１６は、制御論理生成回路３６から入力される信号Ｓ１を基づき、主機能回路１２のプロセス仕上がり等によって補正させるべき電圧を決定し、補正された電圧Ｖ１を主機能回路１２へ供給する。この信号Ｓ１は、例えば、複数ビットからなるものとしてもよい。例えば、２ビットでなるものとすれば、その情報に基づいて、電圧制御回路が電圧Ｖ１として４つの電圧値のいずれかを発生し、出力することができる。また、信号Ｓ１を１ビット（論理レベルで“０”と“１”）とした場合でも、“１”とする時間の長さに応じて伝阿智制御回路が電圧Ｖ１の電圧値を決定するようにするようなものでもよい。

本実施の形態に係る半導体集積回路装置１０では、主機能回路１２は、電圧制御回路１６から電圧Ｖ１が供給されると共に、クロック入力端子２０Ｂから所定周波数のクロック信号Ｃ２が入力されることにより、駆動するものとされている。

また、リングオシレータ５０には、クロック入力端子２０Ｂに入力される、主機能回路１２を駆動させるためのクロック信号Ｃ２、もしくはクロック入力端子２０Ａに入力される、クロック信号Ｃ２より１クロック周期が短い、予め定められた周波数のクロック信号Ｃ１が切替回路３０により選択的に供給される。

次に、図２を参照して、本実施の形態に係る半導体集積回路装置１０の作用を説明する。

本実施の形態に係る半導体集積回路装置１０を動作させる場合、電圧入力端子２２に、電圧Ｖ１より高い電圧値を有する、予め定められた固定の電圧Ｖ２が印加されると共に、クロック入力端子２０Ａに対してクロック信号Ｃ１が入力され、クロック入力端子２０Ｂに対してクロック信号Ｃ２が入力される。また、電圧制御回路１６に対して、図示しない外部電源から電圧が供給される。

本実施の形態に係る半導体集積回路装置１０では、動作開始時、この動作開始に応じて検知開始信号としてパルス信号が出力される（図２のｔ１参照。）。

検出開始信号としてのパルス信号を受信した制御論理生成回路３６から論理レベルが“０”から“１”に遷移した切替信号が出力され、この切替信号に応じて、切替回路１８は、出力側から出力されてリングオシレータ５０に印加される電圧を、電圧入力端子２２から供給される電圧Ｖ２に切り換える。

一方、切替回路３０は、論理レベルが“１”の切替信号が入力されると、伝送経路４０Ｂを伝送される信号をクロックＣ１に切り換える。

これにより、検知回路１４では、入力されたクロック信号Ｃ１が２つの伝送経路４０Ａ，４０Ｂを介してカウンタ３２Ａ、リングオシレータ５０に入力される。この際、伝送経路４０Ｂには、リングオシレータ５０が設けられているため、クロック信号Ｃ１がハイレベルの期間の間発振し、リングオシレータ５０から発生されるクロック信号がカウンタ３２Ｂへ入力される。

カウンタ３２Ａ，３２Ｂは、入力されたクロック信号のクロック数をそれぞれカウントする。

ここで、伝送経路４０Ａ，４０Ｂをそれぞれ伝送されるクロック信号には、伝送経路に設けられたトランジスタおよび配線のプロセス仕上がり状態や温度変化により遅延が発生する。

比較回路３４は、所定期間の間に、カウンタ３２Ａでカウントされたカウント値を規準としてカウンタ３２Ｂでカウントされたカウント値と比較して差分を遅延時間として求めることにより、どのくらい遅延が発生しているかを特定する。例えば、製造過程においてトランジスタが標準の仕上がりに比べて高速動作するように製造された場合、リングオシレータ５０の発振周期も早くなるため、上記所定期間の間に求められる上記差分が大きくなる。

さらに詳しく説明すると、本実施の形態では、リングオシレータ５０はクロック信号Ｃ１の１クロック周期の間に２クロックを発生するような構成としている。カウンタ３２Ｂは、クロック信号Ｃ１がハイレベルの時にリングオシレータ５０はクロック信号を発生することから、クロック信号Ｃ１の１クロック周期中のハイレベルの間に、リングオシレータ５０は１クロック周期分動作することとなる。このため、伝送経路に設けられたトランジスタおよび配線のプロセス仕上がり状態や温度変化により遅延の発生がほとんど問題ない程度であれば、例えば、所定期間内にカウンタ３２Ａがクロック信号Ｃ１のクロック信号を１０カウントした場合、カウンタ３２Ｂは、リングオシレータ５０のクロック信号を１０カウント、あるいは許容できる範囲の差分としての数クロック分の差程度となる。一方、伝送経路に設けられたトランジスタおよび配線のプロセス仕上がり状態や温度変化により遅延が発生していると、２つのカウント値の差分が大きくなり、遅延が大きいと許容できる範囲の差分を超えることとなる。なお、この所定の期間でのカウント動作は、例えば、制御論理生成回路３６にタイマを有するものとして、制御論理生成回路が、検出開始時（検出開始信号としてのパルスの受信時）に２つのカウンタのリセットを解除し、このタイマによって所定の時間経過時点でカウンタのカウント動作を止めるようにすればよい。ただし、カウント動作を止めるとともにカウンタがカウント値の出力もしなる（たとえばリセットされる）のであれば、カウント動作の停止指示時に、予め２つのカウンタからのカウント値をそれぞれ保持するような保持手段を、２つのカウンタと比較回路との間に設けるようにすればよい。

制御論理生成回路３６は、遅延時間毎の電圧の補正量を示す情報を予め記憶しており、比較回路３４において特定された、遅延時間を示すクロック数に基づいて電圧の補正情報として信号Ｓ１を出力すると共に、検知完了信号としてパルス信号を出力する（図２のｔ２参照。）。なお、この遅延時間毎の電圧の補正量を示す情報としては、例えば、遅延時間毎に電圧の補正量を情報であってもよく、また、遅延時間と電圧の補正量との関係を定めた演算式を示す情報であってもよい。

電圧制御回路１６は、入力された信号Ｓ１をもとに、主機能回路１２のプロセス仕上がり等によって補正させるべき電圧を決定し、決定された電圧Ｖ１を主機能回路１２へ供給する。

主機能回路１２には、電圧制御回路１６から駆動電圧Ｖ１が供給され、クロック入力端子２０Ａに入力されたクロック信号Ｃ１に応じて駆動する。

これにより、本実施の形態に係る半導体集積回路装置１０では、主機能回路１２に対して印加する駆動電圧を、プロセス仕上がりのばらつきを考慮した電圧に制御することが可能となり、この結果、半導体集積回路装置１０の低消費電力化を実現することができる。

検出動作が完了すると、制御論理生成回路３６から論理レベルが“１”から“０”に遷移した切替信号が出力され、一方、切替回路１８は、論理レベルが“０”の切替信号が入力されると、出力側から出力されてリングオシレータ５０に印加される電圧を、電圧制御回路１６から供給される電圧Ｖ１に切り換える。

また、切替回路３０は、検知完了を指示するパルス信号が入力されると、伝送経路４０Ｂを伝送される信号をクロックＣ２に切り換える。

この結果、リングオシレータ５０には、主機能回路１２のクロック入力Ｃ２及び電圧Ｖ１と同一の電圧が供給され、主機能回路１２と同一の電流の負荷状態が負荷される。これにより、主機能回路１２および検知回路１４が半導体集積回路の電圧、電流の負荷状態を同一としているため、劣化の要因である電圧、電流の印加状態は主機能回路１２に比べほぼ同一となり、主機能回路１２に比べ主機能回路１２のトランジスタ、配線の劣化の程度は同程度となる。

なお、再度検知回路１４を動作させるときは、例えば、図示しない切換制御部から検知開始を指示するパルス信号を出力させて、切替回路１８及び切替回路３０を切り換えさせることにより、検知回路１４によって再度検知が行なわれる。

このように本実施の形態によれば、主機能回路１２と主機能回路１２のの各トランジスタ、配線に対しての電圧および電流の負荷状態が同程度となり、主機能回路１２の同程度の劣化が検知回路１４に再現されることになる。また、検知回路１４の動作も、電圧Ｖ１より高い電圧のＶ２や、クロック信号Ｃ２よりクロック周期の短いクロック信号Ｃ１を用いる必要がないので、低消費電力化を大きく妨げることを抑えられる。

これにより、半導体集積回路装置１０の製造から一定の時間を経過しても、検知回路１４は、主機能回路１２と同様の劣化が進んだ状態で動作する。これにより、検知回路１４により電圧制御を行った場合、設計に基づく補正電圧に加え、主機能回路１２の劣化の程度を加味した補正電圧を生成できるため、高精度の電圧補正が可能となり、従来劣化分を考慮した電圧のマージンについてこれを削減することが期待でき、更なる低消費電力が実現可能である。また、ＬＳＩの使用の劣化の度合に応じた補正を行なうことができることから、半導体集積回路装置１０の使用期間を延ばすことが期待できる。

なお、本実施の形態では、半導体集積回路装置１０が電圧制御回路１６を含んだ構成ものである場合について説明したが、本発明はこれに限定されるものではなく、例えば、図３に示すように、電圧制御回路１６を含まない構成ものであってもよい。このように、半導体集積回路装置１０が電圧制御回路１６を含まない回路構成（半導体集積回路装置１０に設けられた外部端子を介して、外部に設けられた電圧制御回路１６が必要な信号の授受を行う）である場合であっても、本実施の形態と同様の効果が期待できる。

また、本実施の形態では、検知回路１４の構成例としてリングオシレータ５０により検知部の構成した場合について説明したが、本発明はこれに限定されるものではなく、フリップフロップや、ドライバからなる遅延測定による検知の構成であったとしても、電源構成およびクロック等の入力信号による構成であれば、適用可能である。

また、本実施の形態では、切替回路１８及び切替回路３０等のクロック信号、電源の切り替える回路を内蔵する回路構成とした場合について説明したが、本発明はこれに限定されるものではなく、外部から各信号の入力をそれぞれ行なうことにより同様の制御を行うことでも可能である。

また、この伝送経路４０Ａに設けられるバッファ回路４２を３個、及び伝送経路４０Ｂのリングオシレータ５０に設けられるＮＡＮＤ回路５２を１個、インバータを４個とした場合について説明したが、本発明はこれに限定されるものではなく、クロック数をカウントする上記所定期間やカウンタ３２Ａ，３２Ｂにおいてカウント可能な最大値等に応じて適切に定めればよい。

また、主機能回路１２の駆動時に、検知回路１４のリングオシレータ５０に対して電圧入力端子２２から供給される電圧Ｖ２を印加する場合について説明したが、本発明はこれに限定されるものではなく、主機能回路１２の駆動時に、検知回路１４に含まれる各部分に対して電圧入力端子２２から供給される電圧Ｖ２を印加するようにしてもよい。

その他、本実施の形態で説明した半導体集積回路装置１０の構成（図１及び図３参照。）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。

実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 実施の形態に係る半導体集積回路装置が動作する際の各信号及び電圧の状態を示すタイミングチャートである。 実施の形態に係る半導体集積回路装置の別な形態を示すブロック図である。 従来の半導体集積回路装置の構成を示すブロック図である。

符号の説明

１０ 半導体集積回路装置
１２ 主機能回路
１４ 検知回路（検知手段）
１６ 電圧制御回路
１８ 切替回路（切替手段）
３０ 切替回路
３６ 制御論理生成回路（決定手段）
４０Ａ 伝送経路（状態検出用回路）
４０Ｂ 伝送経路（状態検出用回路）
４２ バッファ回路
５０ リングオシレータ（状態検出用回路）

Claims (4)

1. 予め定められた主機能を有すると共に、駆動時に予め決定された駆動電圧が供給される主機能回路と、
   前記主機能回路の特性の変化を検知する検知手段と、
   前記検知手段による前記主機能回路の特性の変化の検知結果に基づいて当該主機能回路に供給される前記駆動電圧を決定する決定手段と、
   前記検知手段に対して、前記主機能回路の駆動時に前記決定手段により決定された駆動電圧が供給され、前記主機能回路の特性の変化の検知時に前記予め定められた電圧が供給されるように供給電圧を切り替える切替手段と、
   を備えた半導体集積回路装置。
2. 前記検知手段は、特性の変化を検出するための状態検出用回路が設けられ、前記予め定められた電圧が供給された状態での当該状態検出用回路を伝送される信号の伝送状態の変化を検出することにより前記主機能回路の特性の変化を検知する
   請求項１記載の半導体集積回路装置。
3. 前記状態検出用回路は、各々並列に接続され、入力された信号が伝送される複数の伝送経路を有し、
   前記検知手段は、前記複数の伝送経路をそれぞれを伝送される信号の伝送状態の差に基づいて前記主機能回路の特性の変化を検知する
   請求項２記載の半導体集積回路装置。
4. 前記複数の伝送経路は、複数のバッファ回路が直列に接続された第１伝送経路、及び奇数個の反転回路が直列に接続されて構成された発振回路を含んだ第２伝送経路を含む
   請求項３記載の半導体集積回路装置。

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