TWI655577B - 運算速度補償電路及其補償方法 - Google Patents

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Abstract

運算速度補償電路及其補償方法。運算速度補償電路包括電源選擇電路以及運算速度感測器。電源選擇電路依據第一控制信號以選擇第一電源及第二電源的其中之一以產生供應電源。運算速度感測器依據偵測運算電路的第一中繼信號傳輸點上的第一偵測信號的反應速度來產生第一控制信號。其中第一電源的電壓值小於第二電源的電壓值，運算電路接收供應電源以作為操作電源。

Description

運算速度補償電路及其補償方法
本發明是有關於一種運算速度補償電路及其補償方法，且特別是有關於一種適應性調整操作電源大小來進行運算速度補償的運算速度補償電路及其補償方法。
隨著製程技術的演進，半導體製程的尺寸日益降低。在低製程尺寸的技術中，製程參數變異所造成的影響，特別是在低操作電壓的狀態下，透過習知的最差狀態（worst case）的設計方式，仍無法有效的克服。特別是在針對時間違規（timing violation）的這個項目，如何簡單的將可有效執行時間（Run-time）的偵測以及校正的電路整合至積體電路中，成為本領域技術人員的重要課題。
本發明提供一種運算速度補償電路及其補償方法，動態調整運算速度，使電路運算動作可即時完成。
本發明的運算速度補償電路包括電源選擇電路以及運算速度感測器。電源選擇電路依據第一控制信號以選擇第一電源及第二電源的其中之一以產生供應電源。運算速度感測器耦接至運算電路的第一中繼信號傳輸點，依據偵測第一中繼信號傳輸點上的第一偵測信號的反應速度來產生第一控制信號。其中第一電源的電壓值小於第二電源的電壓值，運算電路接收供應電源以作為操作電源。
本發明的運算速度補償方法包括：依據第一控制信號以選擇第一電源及第二電源的其中之一以產生供應電源；以及偵測運算電路的第一中繼信號傳輸點上的第一偵測信號，依據第一偵測信號的反應速度來產生第一控制信號。其中，第一電源的電壓值小於第二電源的電壓值，運算電路接收供應電源以作為操作電源。
基於上述，本發明透過偵測運算電路的中繼信號傳輸點上的信號的反應速度，來調整運算電路的運算速度。可適應性的依據運算電路目前的運算速度，來進行運算電路的運算速度的調整。有效使運算電路可即時的產生有效的運算結果，避免產生時間違規（timing violation）的現象。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1，圖1繪示本發明一實施例的運算速度補償電路的示意圖。運算速度補償電路100包括電源選擇電路110以及運算速度感測器120。電源選擇電路110接收控制信號CTR1以及電源V1及V2。電源選擇電路110依據控制信號CTR1以選擇電源V1及電源V2的其中之一以產生供應電源VPP。供應電源VPP被提供至運算電路101，並作為運算電路101的操作電源。其中的電源V1及電源V2的電壓值不相同，在本實施例中，電源V1的電壓值可以小於電源V2的電壓值，舉例來說明，電源V2的電壓值可以約等於電源V1的電壓值的1.1倍。
運算速度感測器120耦接至運算電路101的中繼信號傳輸點MP1。在本實施例中，運算電路101接收輸入信號IN並針對輸入信號IN執行運算。運算電路101並將運算的結果透過輸出信號OUT傳出。在本實施例中，運算電路101可被拆分成第一部分以及第二部分，其中，第一部分以及第二部分透過中繼信號傳輸點MP1連接，並且，第一部分所產生的運算結果被提供至中繼信號傳輸點MP1，而第二部分則由中繼信號傳輸點MP1接收第一部分所產生的運算結果以進行進一步的運算。
運算速度感測器120透過接收中繼信號傳輸點MP1上的偵測信號DET（也就是上述的第一部分所產生的運算結果），並判斷偵測信號DET的反應速度。運算速度感測器120依據偵測信號DET的反應速度來產生控制信號CTR1，並將控制信號CTR1傳送至電源選擇電路110。
具體來說明，在本實施例中，運算速度感測器120可在運算電路101工作的初始時間點提供控制信號CTR至電源選擇電路110，並使電源選擇電路110提供具有相對低電壓值的電源V1以做為供應電源VPP。如此一來，運算電路101可接收具有相對低電壓的供應電源VPP以作為操作電源，並執行運算動作。運算電路101可具有較低的功率消耗。
在另一方面，運算速度感測器120並針對運算電路101中的中繼信號傳輸點MP1上的偵測信號DET進行偵測，並透過偵測信號DET的轉態時間點來判定偵測信號DET的反應速度。其中，在本發明實施例中，運算速度感測器120可判斷偵測信號DET有無在一預設的參考時間區間內發生轉態的現象。若運算速度感測器120判斷出偵測信號DET在參考時間區間內發生轉態現象，表示運算電路101的運算速度無法滿足設計需求，運算速度感測器120可產生對應的控制信號CTR（例如為第一邏輯準位）。相對應的，電源選擇電路110可依據等於第一邏輯準位的控制信號CTR1，來變更選擇電源V2以作為供應電源VPP。如此一來，運算電路101所接收的操作電源（等於電源V2）的電壓值可以被提升，並可提升運算電路101的運算速度。
相對的，若運算速度感測器120判斷出偵測信號DET在參考時間區間內無發生轉態現象，並示運算電路101的運算速度滿足設計需求。運算速度感測器120可維持控制信號CTR的邏輯準位（例如為第二邏輯準位），並使電源選擇電路110維持提供電源V1以作為供應電源VPP。
值得一提的，關於偵測信號DET的轉態現象，其中，運算速度感測器120可透過偵測信號DET由邏輯高準位轉態至邏輯低準位的時間點，或透過偵測信號DET由邏輯低準位轉態至邏輯高準位的時間點來判斷出偵測信號DET的轉態現象。
附帶一提的，上述的第一邏輯準位與第二邏輯準位相反，其中的第一邏輯準位可以為0（或1），而第二邏輯準位則可以為1（或0）。關於控制信號CTR的邏輯準位與電源選擇電路110的選擇動作的對應關係，可以由設計者自行決定，沒有固定的限制。
此外，關於參考時間點的設定，可以依據運算電路101在理想狀態（typical case）下的運算速度來設定。設計者可以依據實際的需求以及運算電路101的工作狀態來設定，同樣沒有固定的限制。
依據上述的說明可以得知，本發明實施例透過偵測運算電路101的中繼信號傳輸點MP1上的偵測信號DET的反應速度，來調整運算電路101所接收的操作電源的電壓值大小。如此一來，當運算電路101的運算速度滿足設計規格的需求時，運算電路101可以保持在相對低電壓的操作電源下運作，維持較低的功率消耗。而當運算電路101的運算速度無法滿足設計規格的需求時，可以透過提升操作電源的電壓值，提升運算電路101的運算速度，並使其可滿足設計規格的要求。
以下請參照圖2，圖2繪示本發明另一實施例的運算速度補償電路的示意圖。運算速度補償電路200包括電源選擇電路210以及運算速度感測器220。電源選擇電路210耦接至運算電路201，並包括由電晶體構成的開關SW1以及SW2。開關SW1接收電源VDD1，耦接至運算電路201，並受控於控制信號CTR1的反向信號以被導通或斷開。開關SW2則接收電源VDD2，耦接至運算電路201，並直接受控於控制信號CTR1以被導通或斷開。其中，控制信號CTR1的反向信號由反向器IV1所產生。
在本發明實施例中，開關SW1以及SW2由相同型態的電晶體所構成，因此，基於開關SW1以及SW2受控於相反的信號，開關SW1以及SW2不同時被導通。而在當開關SW1被導通時（開關SW2被斷開），電源選擇電路210選擇輸出電源VDD1以作為運算電路201的操作電源，在當開關SW2被導通時（開關SW1被斷開），電源選擇電路210選擇輸出電源VDD2以作為運算電路201的操作電源。
運算電路201包括子運算電路2011以及子運算電路2012，子運算電路2011以及子運算電路2012透過中繼信號傳輸點MP1相互耦接，且子運算電路2011、繼信號傳輸點MP1以及子運算電路2012依序耦接在運算電路201的輸入端以及輸出端間。在本發明實施例中，運算電路201的輸入端並耦接至正反器DFF1，運算電路201的輸出端則耦接至正反器DFF2。其中，正反器DFF1接收輸入信號IN，並依據時脈信號CLK1的一轉態緣將輸入信號IN傳送至運算電路201中。正反器DFF2則接收運算電路201產生的輸出，並依據時脈信號CLK2的一轉態緣以傳送運算電路201的輸出以產生輸出信號OUT。
值得一提的，時脈信號CLK1以及CLK2可以是相同的信號，或也可以是不相同的信號。而正反器DFF1以及DFF2分別依據時脈信號CLK1以及CLK2的相同轉態緣（例如正轉態緣或負轉態緣）來執行動作。
此外，關於運算速度感測器220的動作細節，運算速度感測器220可透過一個計數動作（內建計數電路（未繪示）），計算出偵測信號DET發生轉態的時間點，並透過比較電路（未繪示）來判斷出偵測信號DET發生轉態的時間點是否早於預設的參考時間點，藉以產生控制信號CTR1。上述的計數電路以及比較電路都可應用本領域具通常知識者所熟知的類比或數位電路來建構，沒有固定的限制。當然，上述的說明只是一個範例，本領域具通常知識者也可以透過別種的電路設計方式來實現運算速度感測器220，並不限定需要透過計數電路以及比較電路來實施。
以下請參照圖3A以及圖3B，圖3A以及圖3B分別繪示本發明實施例的運算速度補償電路的不同動作的波形圖。在圖3A中，運算速度補償電路及其中的運算電路依據時脈信號CLK進行動作。在初始時間點時，偵測信號DET為邏輯低準位，控制信號CTR1被設定為邏輯低準位，且作為運算電路操作電源的供應電源VPP為具有相對低電壓值的電源V1。
透過運算速度感測器的偵測動作，在參考時間點TR1後，並在運算電路運算下一筆資料前（例如參考時間點TR2前），偵測信號DET發生轉態動作，據此，運算速度感測器使控制信號CTR1轉態成為邏輯高準位，並使電壓選擇器選擇具有相對高電壓值的電源V2以作為供應電源VPP，並進以提升運算電路的運算速度。也就是說，當偵測信號DET在參考時間點TR1以及TR2間的參考時間區間中發生轉態動作，電壓選擇器可選擇具有相對高電壓值的電源V2以作為供應電源VPP，並提升運算電路的工作速度。
在當時脈信號CLK進入下一個週期時，控制信號CTR1恢復為預設的邏輯低準位，並使電壓選擇器選擇具有相對低電壓值的電源V1以作為供應電源VPP。
在圖3B中，運算速度補償電路及其中的運算電路同樣依據時脈信號CLK進行動作。在初始時間點時，偵測信號DET為邏輯低準位，控制信號CTR1被設定為邏輯低準位，且作為運算電路操作電源的供應電源VPP為具有相對低電壓值的電源V1。
透過運算速度感測器的偵測動作，在參考時間點TR1後，並在參考時間點TR2前，偵測信號DET無發生轉態動作，據此，運算速度感測器維持控制信號CTR1為邏輯低準位，並使電壓選擇器維持具有相對低電壓值的電源V1以作為供應電源VPP，並減低運算電路的功率消耗。也就是說，當偵測信號DET在參考時間點TR1以及TR2間的參考時間區間中無發生轉態動作，電壓選擇器可維持供應電源VPP的電壓值。
接著請參照圖4，圖4繪示本發明再一實施例的運算速度補償電路的示意圖。運算速度補償電路400包括電源選擇電路410以及運算速度感測器420。電源選擇電路410用以依據控制信號CTR1、CTR2來提供供應電源VPP以作為運算電路401的操作電源。運算速度感測器420則用以提供控制信號CTR1、CTR2。前述實施例不相同的，本實施例中運算電路401可分為三個子運算電路4011、4012以及4013。子運算電路4011以及4012透過中繼信號傳輸點MP1相耦接，子運算電路4012以及4013則透過中繼信號傳輸點MP2相耦接。其中，子運算電路4011、中繼信號傳輸點MP1、子運算電路4012、中繼信號傳輸點MP2以及子運算電路4013依序耦接。
並且，運算速度感測器420可針對中繼信號傳輸點MP1、MP2上的偵測信號DET1、DET2的反應速度分別進行偵測，並依據偵測信號DET1、DET2的反應時間來分別產生控制信號CTR1及CTR2。電源選擇電路410則可依據控制信號CTR1及CTR2來選擇電源V1~V3的其中之一以產生供應電源VPP，其中，電源V1的電壓值小於電源V2的電壓值，且電源V2的電壓值小於電源V3的電壓值。
關於實施細節，運算速度感測器420可依據偵測信號DET1的反應速度（轉態時間點）來產生控制信號CTR1，並在偵測信號DET1的反應速度過慢時，透過控制信號CTR1使電源選擇電路410選擇具有相對高電壓值的電源V2以作為運算電路401的操作電源。並且，運算速度感測器420可更依據偵測信號DET2的反應速度（轉態時間點）來產生控制信號CTR2，並在當偵測信號DET2的反應速度還是不夠快的時候，透過所產生的控制信號CTR2，使電源選擇電路410選擇具有更高電壓值的電源V3來做為運算電路401的操作電源，確保運算電路401的運算速度可以滿足設計規格的要求。
關於偵測信號DET1、DET2的反應速度的偵測細節，以及電源選擇電路410的電源選擇動作的實施細節，在前述的實施例以及實施方式已有詳細的說明，此處不多贅述。
由上述的說明可以得知，本發明實施例可透過在運算電路401中的多個中繼信號傳輸點上的偵測信號的反應速度進行偵測，並提供操作電源的多段電壓的切換動作，來調整運算電路401的運算速度。以有效降低運算電路產生時間違規的現象。
接著請參照圖5，圖5繪示本發明實施例的運算速度補償方法的流程圖。在圖5中，步驟S510依據第一控制信號以選擇一電源及第二電源的其中之一以產生供應電源。並且，步驟S520偵測運算電路的第一中繼信號傳輸點上的第一偵測信號，依據第一偵測信號的反應速度來產生第一控制信號。其中，第一電源的電壓值小於第二電源的電壓值，運算電路接收供應電源以作為操作電源。
關於上述步驟的實施細節，在前述的多個實施例中已有詳細的說明，在此恕不多贅述。
綜上所述，本發明透過偵測運算電路的中繼信號傳輸點的反應速度，依據中繼信號傳輸點的反應速度來調整運算電路所接收的操作電源的電壓值。透過調高運算電路所接收的操作電源的電壓值，來增加運算電路的運算速度，降低產生時間違規的可能。基於本發明的實施方式，設計者可以基於理想狀態（typical case）來進行運算電路的設計，有效降低運算電路的設計難度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200、400‧‧‧運算速度補償電路
110、210、410‧‧‧電源選擇電路
120、220、420‧‧‧運算速度感測器
101、201、401‧‧‧運算電路
2011、2012、4011、4012、4013‧‧‧子運算電路
CTR、CTR1、CTR2‧‧‧控制信號
V1、V2、V3‧‧‧電源
VPP‧‧‧供應電源
IN‧‧‧輸入信號
OUT‧‧‧輸出信號
MP1、MP2‧‧‧中繼信號傳輸點
DET、DET1、DET2‧‧‧偵測信號
CLK、CLK1、CLK2‧‧‧時脈信號
DFF1、DFF2‧‧‧正反器
SW1、SW2‧‧‧開關
IV1‧‧‧反向器
TR1、TR2‧‧‧參考時間點
S510、S520‧‧‧運算速度的補償步驟
圖1繪示本發明一實施例的運算速度補償電路的示意圖。 圖2繪示本發明另一實施例的運算速度補償電路的示意圖。 圖3A以及圖3B分別繪示本發明實施例的運算速度補償電路的不同動作的波形圖。 圖4繪示本發明再一實施例的運算速度補償電路的示意圖。 圖5繪示本發明實施例的運算速度補償方法的流程圖。

Claims (9)

  1. 一種運算速度補償電路，包括：一電源選擇電路，依據一第一控制信號以選擇一第一電源及一第二電源的其中之一以產生一供應電源；以及一運算速度感測器，耦接至一運算電路的一第一中繼信號傳輸點，依據偵測該第一中繼信號傳輸點上的一第一偵測信號的反應速度來產生該第一控制信號，其中該第一電源的電壓值小於該第二電源的電壓值，該運算電路接收該供應電源以作為操作電源，該運算速度感測器依據該第一偵測信號的轉態時間點來判定該偵測信號的反應速度。
  2. 如申請專利範圍第1項所述的運算速度補償電路，其中該運算速度感測器判斷該第一偵測信號在一參考時間區間中是否有發生轉態以產生該第一控制信號。
  3. 如申請專利範圍第2項所述的運算速度補償電路，其中該運算速度感測器在一初始時間點產生該第一控制信號，以使該電源選擇電路提供該第一電源以作為該供應電源。
  4. 如申請專利範圍第3項所述的運算速度補償電路，其中該運算速度感測器判斷該第一偵測信號在該參考時間區間中有發生轉態時，該運算速度感測器產生該第一控制信號，使該電源選擇電路選擇該第二電源以產生該供應電源；其中，該運算速度感測器判斷該第一偵測信號在該參考時間區間中沒有發生轉態時，該運算速度感測器產生該第一控制信號，使該電源選擇電路維持選擇該第一電源以產生該供應電源。
  5. 如申請專利範圍第1項所述的運算速度補償電路，其中該運算電路包括一第一子運算電路以及一第二子運算電路，其中該第一子運算電路、該第一中繼信號傳輸點以及該第二子運算電路依序耦接。
  6. 如申請專利範圍第1項所述的運算速度補償電路，其中該運算電路更包括：一第三子運算電路，透過一第二中繼信號傳輸點耦接至該第二子運算電路；其中，該運算速度感測器耦接至該第二中繼信號傳輸點，並依據該第二中繼信號傳輸點上的一第二偵測信號的反應速度以產生一第二控制信號，該電源選擇電路並依據該第二控制信號以決定是否選擇該第三電源以產生該供應電源，其中該第三電源的電壓值大於該第二電源的電壓值。
  7. 如申請專利範圍第1項所述的運算速度補償電路，其中該電源選擇電路包括：一第一開關，接收該第一電源，耦接至該運算電路，並受控於該第一控制信號；以及一第二開關，接收該第二電源，耦接至該運算電路，並受控於該第一控制信號，其中，該第一開關與該第二開關的至多其中之一被導通。
  8. 如申請專利範圍第1項所述的運算速度補償電路，其中該第一電源的電壓值小於該第二電源的電壓值。
  9. 一種運算速度補償方法，包括：依據一第一控制信號以選擇一第一電源及一第二電源的其中之一以產生一供應電源；偵測一運算電路的一第一中繼信號傳輸點上的一第一偵測信號，依據該第一偵測信號的反應速度來產生該第一控制信號，其中該第一電源的電壓值小於該第二電源的電壓值，該運算電路接收該供應電源以作為操作電源，該運算速度感測器依據該第一偵測信號的轉態時間點來判定該偵測信號的反應速度。
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