JP2007036433A

JP2007036433A - 外部信号検出回路およびリアルタイムクロック

Info

Publication number: JP2007036433A
Application number: JP2005214095A
Authority: JP
Inventors: Toru Shiratori; 透白鳥
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2005-07-25
Filing date: 2005-07-25
Publication date: 2007-02-08
Anticipated expiration: 2025-07-25
Also published as: US20070029980A1; US7418614B2; JP4701898B2

Abstract

【課題】低消費電力化を図るとともに、ＣＰＵの負荷を軽減し、外部信号の検出タイミングと抵抗の接続タイミングを高精度に調整可能な外部信号検出回路およびリアルタイムクロックを提供する。
【解決手段】外部信号検出回路１０は、プルアップ抵抗２２と第１スイッチ部２４を直列接続した回路の一端が接続され、外部信号を入力する入力ポート１２と、前記入力ポート１２に接続して前記外部信号が入力されるとともに、前記外部信号の入力を間欠的に検出するためのタイミングを設定する入力検出信号が入力される入力検出部１４と、前記外部信号を検出する前記タイミングに合わせて前記第１スイッチ部２４をオンさせる接続制御部５０と、を備えたことを特徴としている。
【選択図】図１

Description

本発明は、外部信号検出回路およびリアルタイムクロックに関するものである。

リアルタイムクロックは、クロック信号から時刻、年月日等のデジタルデータを作り出力する圧電デバイスである。このリアルタイムクロックには、外部からの信号（外部信号）を入力して処理装置（ＣＰＵ）や演算回路等に供給するために、外部信号の入力ポートを備えたものがある。この場合、リアルタイムクロックは、入力ポートにプルアップ抵抗やプルダウン抵抗を接続して、リアルタイムクロックを搭載した電子機器が負論理で動作するものや正論理で動作するものに対応していた。

図３はプルアップ抵抗およびプルダウン抵抗を入力ポートに接続したときの説明図である。入力ポート１には、第１スイッチ部２を介してプルアップ抵抗３が接続されるとともに、第２スイッチ部４を介してプルダウン抵抗５が接続されている。また入力ポート１に外部回路６が接続されている。プルアップ抵抗３に直列接続された第１スイッチ部２がオン（接続）された場合、図３の矢印Ｂに示すように、電流が入力ポート１を介して電源Ｖｄｄから外部回路６に流れる。そして第１スイッチ部２がオンされたままだとこの電流が流れ続け、電力が消費されてしまう。

このため、特許文献１に開示された発明は、電源に接続した出力モード設定用ＭＯＳトランジスタをマイコンの入出力ポートに設けたり、入出力端子と電源との間に操作スイッチを介在させたりした構成とし、ＣＰＵがプログラムメモリから切換プログラムを読み出して出力モード設定用ＭＯＳトランジスタの動作を制御し、また操作スイッチを操作することにより、リーク電流が流れないようにして消費電力を抑えている。
特開平７−３２５７８０号公報

上述したように、プルアップ抵抗３やプルダウン抵抗５を入力ポート１に接続し、この入力ポート１に外部回路６を接続して電子機器を構成した場合、プルアップ抵抗３が入力ポート１に接続したままだと図３の矢印Ｂに示すように電流が流れ続け、無駄な電力消費が起こる。そしてリアルタイムクロックが搭載される電子機器が電池で動作しているものであれば、電池の寿命が短くなってしまう。このような無駄な電流が流れる状況の一例としては、電子機器がリモコン等のスイッチを構成していて、スイッチを必要以上に長時間接続（オン）させたままの場合がある。

図３の矢印Ｂに示す無駄な電流を流さないために、プルアップ抵抗３やプルダウン抵抗５に直列接続したスイッチをオン／オフ制御してプルアップ抵抗３が入力ポート１に接続されるのを制限し、電源Ｖｄｄが外部回路６に接続されるのを制限することが考えられる。しかしながら、この制限を行う動作をソフトウェアや外部に設けられた回路を用いて処理装置（ＣＰＵ）で制御すると、ソフトウェア等に負荷がかかってしまう。すなわちＣＰＵリソース上の占有率が増加して、システムのパフォーマンスが阻害され、且つＣＰＵ自身の電力消費も増加してしまう。

また入力ポート１に入力される外部信号を検出する場合に、以下の問題が生じる。図４は外部回路にライン容量がある場合の説明図である。ここで図４（Ａ）は回路のブロック図であり、図４（Ｂ）は時間と入力ポート電圧との関係を示した図である。なおここでは、プルアップ抵抗３に第１スイッチ部２を直列接続し、この第１スイッチ部２をオン／オフ制御してプルアップ抵抗３が入力ポート１に接続されるのを制限するとともに、入力ポート１に入力されるハイ信号（外部信号）を検出する場合について考える。入力ポート１に接続される外部回路６のライン容量が大きい場合、入力検出タイミングの直前に第１スイッチ部２をオンにしてプルアップ抵抗３を入力ポート１に接続させると、入力ポート１では電圧レベル（入力ポート電圧）が徐々に上昇していく。すなわち電圧上昇に時間を要し、入力ポート１は直にハイレベルにならない。このため入力ポート１に外部信号が入力したか否かを検出するタイミング（入力検出タイミング）では電圧が上昇しきっていないので、ハイレベルかロウレベルかを判断するＨ／Ｌスレッショルドより低い電圧となり、ロウを誤検出してしまう虞がある。

本発明は、低消費電力化を図るとともに、ＣＰＵの負荷を軽減し、外部信号の検出タイミングと抵抗の接続タイミングを高精度に調整可能な外部信号検出回路およびリアルタイムクロックを提供することを目的とする。

上記目的を達成するために、本発明に係る外部信号検出回路は、プルアップ抵抗と第１スイッチ部を直列接続した回路の一端が接続され、外部信号を入力する入力ポートと、前記入力ポートに接続して前記外部信号が入力されるとともに、前記外部信号の入力を間欠的に検出するためのタイミング（検出タイミング）を設定する入力検出信号が入力される入力検出部と、前記外部信号を検出する前記タイミングに合わせて前記第１スイッチ部をオン（接続）させる接続制御部と、を備えたことを特徴としている。外部信号を検出するタイミングに応じて第１スイッチ部をオンさせてプルアップ抵抗と入力ポートとを接続するので、外部信号の検出タイミングの範囲外ではプルアップ抵抗と入力ポートとが接続しない。したがって外部信号の検出タイミングに応じたときのみ、プルアップ抵抗に接続された電源が入力ポートに接続されるので、検出タイミングに応じた範囲外のときに電源から入力ポートに無駄な電流が流れるのを防ぐことができ、電力の消費を削減することができる。

そして前記接続制御部は、前記入力検出信号と、この入力検出信号に同期した制御クロック信号とを入力し、前記第１スイッチ部の接続時間を設定するカウンタ部と、前記カウンタ部に接続し、前記カウンタ部から出力された信号を演算して前記第１スイッチ部に出力する演算部と、を備えたことを特徴としている。外部信号の入力検出は、入力検出信号に基づいて行われる。制御クロック信号は入力検出信号と同期しているので、入力検出信号と制御クロック信号を入力する接続制御部は、カウンタ部において入力検出信号に同期した第１スイッチ部の接続時間を設定することができる。このため演算部から出力される接続制御信号も入力検出信号に同期させることができる。よって外部信号検出回路は、外部信号の検出するタイミングに対して第１スイッチ部をオンするタイミングを高精度に制御することができ、これらのタイミングがずれることは無い。また第１スイッチ部のオン／オフは、接続制御部に設けられたカウンタ部と演算部で設定されるので、外部信号検出回路を制御する処理装置に負荷がかかるのを防止でき、処理装置で消費される電力も削減できる。

また本発明に係る外部信号検出回路は、プルアップ抵抗と第１スイッチ部を直列接続した回路（プルアップ回路）の一端が接続されるとともに、プルダウン抵抗と第２スイッチ部を直列接続した回路（プルダウン回路）の一端が接続され、外部信号が入力される入力ポートと、前記第１スイッチ部および前記第２スイッチ部に接続して、これらのスイッチ部のうちいずれか一方を選択するレジスタ設定部と、前記第１スイッチ部および前記第２スイッチ部に接続して、前記入力ポートへの前記外部信号の入力を検出する入力検出信号と、この入力検出信号に同期した制御クロック信号に基づいて前記レジスタ設定部で選択した前記スイッチ部の接続時間を制御する接続制御部と、を備えたことを特徴としている。

外部信号を検出するタイミングにおいて第１スイッチ部または第２スイッチ部をオンさせて、プルアップ抵抗またはプルダウン抵抗と入力ポートとを接続させるので、外部信号の検出タイミング以外ではプルアップ抵抗またはプルダウン抵抗と入力ポートとが接続しない。したがってプルアップ抵抗と入力ポートを接続させる場合は、外部信号の検出タイミングに応じたときのみ、プルアップ抵抗に接続された電源が入力ポートに接続されるので、検出タイミング以外のときに電源から入力ポートに無駄な電流が流れるのを防ぐことができ、電力の消費を削減することができる。また外部信号検出回路は、接続制御部において入力検出信号に同期した第１スイッチ部または第２スイッチ部の接続時間を設定することができる。

そして前記接続制御部は、前記入力検出信号と前記制御クロック信号を入力し、前記入力検出信号に基づいた検出タイミングよりも前の接続時間を設定するセットアップタイムカウンタと、前記入力検出信号と前記制御クロック信号を入力し、前記検出タイミングよりも後の接続時間を設定するリリースタイムカウンタと、前記セットアップタイムカウンタおよび前記リリースタイムカウンタに接続し、前記検出タイミングに合わせて前記スイッチ部を接続させるためにこれらのカウンタから出力された信号を演算して、当該演算結果を前記スイッチ部に出力する演算部と、を備えたことを特徴としている。入力検出信号は、外部信号の検出タイミングを設定する。そしてセットアップタイムカウンタおよびリリースタイムカウンタに入力される入力検出信号と制御クロック信号は同期しているので、これらのカウンタから出力される信号も入力検出信号に同期している。また演算部から出力される信号も入力検出信号に同期している。したがって接続制御部は、外部信号の検出タイミングに合わせて第１スイッチ部または第２スイッチ部をオンさせる接続時間を設定することができる。

また外部信号検出回路は、周波数が一定の発振信号に基づいて前記入力検出信号を出力する入力ポート検出同期セレクタと、前記発振信号に基づいて前記制御クロック信号を出力する抵抗制御同期セレクタと、を備えたことを特徴としている。入力ポート検出同期セレクタおよび抵抗制御同期セレクタのそれぞれに入力される発振信号は同期しているので、プルアップ抵抗またはプルダウン抵抗を接続するタイミングと外部信号の検出タイミングを高精度に同期させることができる。

また本発明に係るリアルタイムクロックは、上述した外部信号検出回路と、計時用クロック信号を出力する計時信号出力部とを備えたことを特徴としている。これによりリアルタイムクロックは、上述した特徴を有する外部信号検出回路を搭載することができる。

この場合、前記計時信号出力部は、発振部と、この発振部が出力した源振を分周して前記発振信号を出力する分周部とを有することを特徴としている。これによりリアルタイムクロックは、任意の周波数の発振信号に基づいてスイッチ部のオン／オフ制御を行うことができる。またリアルタイムクロックは複数の発振信号を外部信号検出回路に出力しても、これらの発振信号は同一の発振部から出力される源振に基づいているので、外部信号の検出とスイッチ部の接続を高精度に同期させることができる。

以下に、本発明に係る外部信号検出回路およびリアルタイムクロックの最良の実施形態について説明する。なお本実施形態では、外部信号検出回路をリアルタイムクロックに搭載した例について説明する。図１は外部信号検出回路を備えたリアルタイムクロックの要部ブロック図である。外部信号検出回路１０は、外部信号が入力される入力ポート１２を備えている。この入力ポート１２に外部信号を入力検出部１４へ導く信号線１６が接続されている。また入力検出部１４の入力は入力ポート検出同期セレクタ４０にも接続しており、入力ポート１２への外部信号の入力を検出する入力検出信号が入力される。入力検出部１４は、例えばフリップフロップ回路で構成されていればよい。

またプルアップ回路２０およびプルダウン回路３０が信号線１６に接続されている。プルアップ回路２０は、プルアップ抵抗２２と第１スイッチ部２４を直列接続して構成されており、一端が信号線１６に接続され、他端が電源Ｖｄｄに接続されている。プルダウン回路３０は、プルダウン抵抗３２と第２スイッチ部３４を直列接続して構成されており、一端が信号線１６に接続され、他端が接地されている。第１スイッチ部２４および第２スイッチ部３４は、これらのスイッチ部２４，３４のうちいずれか一方を選択してオン制御するレジスタ設定部４４に接続されている。また第１スイッチ部２４および第２スイッチ部３４は、入力検出信号と、この入力検出信号に同期した制御クロック信号とに基づいてレジスタ設定部４４で選択したスイッチ部２４，３４の接続時間（オン時間）を制御する接続制御部５０に接続されている。この接続制御部５０は、入力検出信号を出力する入力ポート検出同期セレクタ４０と、入力検出信号に同期した制御クロック信号を出力する抵抗制御同期セレクタ４２と、レジスタ設定部４４に接続されている。

外部信号検出回路１０を具体的に説明すると、次のようになっている。すなわちプルアップ抵抗２２に直列接続している第１スイッチ部２４は、第１ＡＮＤ回路４６の出力に接続されている。この第１ＡＮＤ回路４６の一方の入力に第１インバータ４８を介してレジスタ設定部４４が接続され、他方の入力に接続制御部５０が接続されている。またプルダウン抵抗３２に直列接続している第２スイッチ部３４は、第２ＡＮＤ回路４９の出力に接続されている。この第２ＡＮＤ回路４９の一方の入力にレジスタ設定部４４が接続され、他方の入力に接続制御部５０が接続されている。

この接続制御部５０は演算部６０とカウンタ部５２を備えており、カウンタ部５２はセットアップタイムカウンタ５４およびリリースタイムカウンタ５６を備えている。このカウンタ部５２は、入力検出信号および制御クロック信号を入力し、レジスタ設定部４４で選択している第１スイッチ部２４または第２スイッチ部３４の接続時間を設定するものである。より具体的には、カウンタ部５２を構成しているセットアップタイムカウンタ５４は、入力検出信号および制御クロック信号を入力し、入力検出信号に基づいた検出タイミングよりも前の接続時間を設定するものである。またリリースタイムカウンタ５６は、入力検出信号および制御クロック信号を入力し、検出タイミングよりも後の接続時間を設定するものである。なおセットアップタイムカウンタ５４およびリリースタイムカウンタ５６は、プリセットカウンタであり、予定されたカウント数に達するとオーバーフロー信号を出力するものである。

演算部６０は、カウンタ部５２の出力側に接続されており、検出タイミングに応じて第１スイッチ部２４または第２スイッチ部３４を接続させるためにカウンタ部５２から出力された信号を演算し、この演算結果を各スイッチ部２４，３４に出力するものである。より具体的には、演算部６０はＯＲ回路６２を備えており、このＯＲ回路６２の一方の入力が第２インバータ６４を介してリリースタイムカウンタ５６に接続され、他方の入力がセットアップタイムカウンタ５４に接続されている。

このような外部信号検出回路１０がリアルタイムクロック７０に搭載される場合、外部信号検出回路１０の入力側に計時信号出力部７１が接続される。計時信号出力部７１は、計時用クロック信号を出力するものであり、発振部７２および分周部８０を備えている。発振部７２は、源振を出力するものであり、圧電デバイス７４に発振回路７６が接続された構成である。なお発振部７２は、例えば圧電デバイス７４の励振による３２．７６８ｋＨｚの源振を出力することができる。また分周部８０は、発振回路７６に接続し、多段に接続した１／２分周回路８２を備えている。この１／２分周回路８２を備えることにより、この源振を分周して発振信号を出力することができ、最終的には１Ｈｚの発振信号（計時用クロック信号）が得られる。これにより、外部信号検出回路１０の入力ポート検出同期セレクタ４０および抵抗制御同期セレクタ４２のそれぞれに、同期している発振信号が入力される。

次に、外部信号検出回路１０の動作について説明する。図２は動作タイミングチャートの一例である。レジスタ設定部４４は、外部からの設定信号を受けて、プルアップ抵抗２２を入力ポート１２に接続する場合に選択信号として「０」を第１スイッチ部２４および第２スイッチ部３４に出力し、プルダウン抵抗３２を入力ポート１２に接続する場合に選択信号として「１」を第１スイッチ部２４および第２スイッチ部３４に出力する。そして第１スイッチ部２４に出力される選択信号は、第１インバータ４８で反転された後、第１ＡＮＤ回路４６に入力される。また第２スイッチ部３４に出力される選択信号は、第２ＡＮＤ回路４９に入力される。

またレジスタ設定部４４は、外部からの設定信号を受けて、入力検出同期セレクタおよび抵抗制御同期セレクタ４２に任意の周波数の発振信号を入力するよう設定する。さらにレジスタ設定部４４は、外部からの設定信号を受けて、各カウンタ５４，５６の初期値を設定する。なお図２では、リリースタイムカウンタ５６の初期値に「８」がセットされ、セットアップタイムカウンタ５４の初期値に「５」がセットされている。

次に、発振回路７６は圧電デバイス７４を発振させて、所定の周波数の源振を出力する。分周部８０は源振を入力すると、１／２分周回路８２で源振を分周して発振信号を出力する。入力ポート検出同期セレクタ４０および抵抗制御同期セレクタ４２は、レジスタ設定部４４によって設定された周波数の発振信号を入力する。これらのセレクタ４０，４２に入力される発振信号の周波数は異なっていてもよいが、各セレクタ４０，４２に入力される発振信号は発振部７２から出力された源振に基づいているため、各セレクタ４０，４２に入力される発振信号は同期している。そして入力ポート検出同期セレクタ４０は、入力した発振信号に基づいて入力検出信号を出力する。抵抗制御同期セレクタ４２は、入力した発振信号に基づいて制御クロック信号を出力する。なお各セレクタ４０，４２に入力される発振信号が同期しているため、入力検出信号と制御クロック信号も同期している。

入力検出信号は、入力検出部１４に入力されて外部信号の検出タイミングを設定するとともに、カウンタ部５２のリリースタイムカウンタ５６およびセットアップタイムカウンタ５４にも入力される。また制御クロック信号は、カウンタ部５２のリリースタイムカウンタ５６およびセットアップタイムカウンタ５４に入力される。各カウンタ５４，５６に入力された入力検出信号は、カウンタ５４，５６に設定された初期値のロードを制御するものであり、図２に示す点線Ａにおいて各カウンタ５４，５６の計数をクリアして、初期値をロードする。

リリースタイムカウンタ５６は、初期値がロードされると、この初期値からカウントを開始する。図２に示す場合では、リリースタイムカウンタ５６は初期値である「８」からカウントを開始し、入力される制御クロック信号に応じてカウントされ、カウントが「０」になるとオーバーフロー信号を出力する。このオーバーフロー信号は、入力検出信号と同期している。そして、このオーバーフロー信号は、第２インバータ６４に入力されて反転された後、ＯＲ回路６２に出力される。またセットアップタイムカウンタ５４は、初期値がロードされると、この初期値からカウントを開始する。図２に示す場合では、セットアップタイムカウンタ５４は初期値である「５」からカウントを開始し、入力される制御クロック信号に応じてカウントされ、カウントが「０」になるとオーバーフロー信号を出力する。このオーバーフロー信号は、入力検出信号と同期している。そして、このオーバーフロー信号はＯＲ回路６２に出力される。

ＯＲ回路６２は、各カウンタ５４，５６から出力されたオーバーフロー信号を論理和演算して第１スイッチ部２４および第２スイッチ部３４に接続制御信号を出力する。この接続制御信号は、入力検出信号に同期しており、この入力検出信号に合わせてスイッチ部２４，３４をオンさせる信号である。すなわち接続制御信号は、外部信号の検出タイミングに合わせてプルアップ抵抗２２またはプルダウン抵抗３２を入力ポート１２に接続させる信号である。そして第１ＡＮＤ回路４６および第２ＡＮＤ回路４９は、選択信号および接続制御信号を入力して論理積演算を行う。この結果は、それぞれ第１スイッチ部２４および第２スイッチ部３４に入力され、各スイッチ部２４，３４がオン／オフ制御される。スイッチ部２４，３４をオン／オフさせる時間は、リリースタイムカウンタ５６やセットアップタイムカウンタ５４の初期値によって設定される。すなわちリリースタイムカウンタ５６の初期値を変更することにより、検出タイミングよりも後のスイッチ部２４，３４の接続時間を変えることができる。またセットアップタイムカウンタ５４の初期値を変更することにより、検出タイミングよりも前のスイッチ部２４，３４の接続時間を変えることができる。

具体的な例としては、第１スイッチ部２４をオンさせる場合、レジスタ設定部４４から選択信号として「０」を出力する。この選択信号は、第１インバータ４８で反転されて「１」とされて第１ＡＮＤ回路４６に入力されるとともに、第２ＡＮＤ回路４９に入力される。また接続制御部５０は、検出タイミングに応じてスイッチ部２４，３４が接続されるように「１」の接続制御信号を出力し、他の範囲ではスイッチ部２４，３４が開放されるように「０」の接続制御信号を出力する。そして第１ＡＮＤ回路４６は、検出タイミングに応じた範囲において「１」の選択信号を入力するとともに、「１」の接続制御信号を入力して、プルアップ抵抗２２を入力ポート１２に接続させる区間だけ第１スイッチ部２４に「１」を出力してオンさせる。また第１ＡＮＤ回路４６は、検出タイミングに応じた範囲以外において「１」の選択信号を入力するとともに、「０」の接続制御信号を入力して、プルアップ抵抗２２を入力ポート１２から開放させる区間だけ第１スイッチ部２４に「０」を出力してオフさせる。これに対して第２ＡＮＤ回路４９は、「０」の選択信号を入力するとともに、「０」または「１」の接続制御信号を入力して、検出タイミングに応じた範囲およびこの範囲以外のいずれの場合も第２スイッチ部３４に「０」を出力してオフさせる。

このようにしてプルアップ抵抗２２またはプルダウン抵抗３２が外部信号の検出タイミングにあわせて入力ポート１２に接続されると、入力ポート１２と信号線１６を介して外部信号が入力検出部１４に入力される。入力検出部１４は、入力検出信号により設定される検出タイミングに応じて外部信号が入力されたか否か判断を行っている。この外部信号の検出判断は外部信号および入力検出信号に基づいて判断され、入力検出部１４はこの検出結果をＣＰＵや演算回路等の電子回路（不図示）に出力する。

このように外部信号検出回路１０およびこの外部信号検出回路１０を備えたリアルタイムクロック７０は、プルアップ抵抗２２およびプルダウン抵抗３２を接続した入力ポート１２を備え、いずれか一方の抵抗２２，３２を入力ポート１２に接続して外部信号の検出を行っているが、入力検出部１４に入力される入力検出信号に応じてこの抵抗２２，３２を入力ポート１２に接続させている。すなわち入力検出部１４で外部信号の検出を行うタイミングに合わせてプルアップ抵抗２２またはプルダウン抵抗３２を入力ポート１２に間欠的に接続させている。このためプルアップ抵抗２２が入力ポート１２に接続した場合にのみ、電源Ｖｄｄが入力ポート１２に接続されるので、これ以外の時間、すなわち検出タイミング以外の時間は入力ポート１２に接続された外部回路に電源Ｖｄｄから無駄な電流が流れることはない。よって低消費電力化を図ることができ、リアルタイムクロック７０が電池で駆動している場合は、電池の寿命を長くすることができる。

またプルアップ抵抗２２またはプルダウン抵抗３２の入力ポート１２への接続は、リアルタイムクロック７０の計時信号出力部７１から出力される発振信号に基づいて継続的に制御される。このため本実施形態に係る外部信号検出回路１０は、従来技術のようにソフトウェアや外部回路を用いずにプルアップ抵抗２２またはプルダウン抵抗３２を入力ポート１２に接続できるので、ＣＰＵやシステムの負荷を低減することができ、ＣＰＵ自身の電力消費を減少させることができる。

また入力ポート１２に入力される外部信号の検出周期と、プルアップ抵抗２２またはプルダウン抵抗３２を入力ポート１２に間欠的に接続させるタイミングは、任意に設定することができる。このため外部信号の特性に応じてプルアップ抵抗２２またはプルダウン抵抗３２の接続時間を設定することができる。ここで入力検出信号と制御クロック信号は、同一の発振部７２から出力された源振をもとにしているため、これらの信号を同期させることができる。したがってプルアップ抵抗２２またはプルダウン抵抗３２を入力ポート１２に接続させるタイミングは、発振部７２の源振に基づいて行われるため、検出タイミングと位相同期の取れた制御を行うことができる。そして圧電デバイス７４に水晶振動子を用いた場合、抵抗２２，３２の接続タイミングと検出タイミングはより高精度に位相同期が取れるため、高精度に制御を行うことができる。

また入力ポート１２にプルアップ抵抗２２を接続して、入力ポート１２に入力されるハイ信号（外部信号）を検出する場合、外部容量のライン容量が大きいと入力ポート１２では電圧上昇に時間がかかるが、本実施形態に係る外部信号検出回路１０では、カウンタ部５２の初期値を変更することにより、プルアップ抵抗２２またはプルダウン抵抗３２を入力ポート１２に接続させるタイミングを早めることができるので、間違った信号検出が起こるのを防ぐことができる。そしてこの調整は、発振信号に基づいているので、高精度に行うことができる。

またプルアップ抵抗２２またはプルダウン抵抗３２を入力ポート１２に接続するタイミングは、例えばリアルタイムクロック７０の内部レジスタに格納される。このためリアルタイムクロック７０は、二次電池等によってバックアップ駆動されるため、システムの電源遮断から復旧後に直ちにスイッチ等の外部信号の入力検出をすることができる。同様にリアルタイムクロック７０は、システムのスリープモード（省電力モード）中に緊急入力などの優先度の高い外部信号を検出して、ＣＰＵに割り込みの通知を行うこともできる。

このような外部信号検出回路１０は、リアルタイムクロック７０に搭載されるばかりでなく、計時信号出力部７１を備えた電子部品に搭載され、外部信号の検出に用いられてもよい。
また外部信号検出回路１０は、入力ポート１２にプルアップ回路２０のみを接続したものであってもよい。

外部信号検出回路を備えたリアルタイムクロックの要部ブロック図である。動作タイミングチャートの一例である。プルアップ抵抗およびプルダウン抵抗を入力ポートに接続したときの説明図である。外部回路にライン容量がある場合の説明図である。

符号の説明

１０………外部信号検出回路、１２………入力ポート、１４………入力検出部、２２………プルアップ抵抗、２４………第１スイッチ部、３２………プルダウン抵抗、３４………第２スイッチ部、４４………レジスタ設定部、５０………接続制御部、５２………カウンタ部、６０………演算部、７０………リアルタイムクロック、７２………発振部、８０………分周部。

Claims

プルアップ抵抗と第１スイッチ部を直列接続した回路の一端が接続され、外部信号を入力する入力ポートと、
前記入力ポートに接続して前記外部信号が入力されるとともに、前記外部信号の入力を間欠的に検出するためのタイミングを設定する入力検出信号が入力される入力検出部と、
前記外部信号を検出する前記タイミングに合わせて前記第１スイッチ部をオンさせる接続制御部と、
を備えたことを特徴とする外部信号検出回路。
前記接続制御部は、
前記入力検出信号と、この入力検出信号に同期した制御クロック信号とを入力し、前記第１スイッチ部の接続時間を設定するカウンタ部と、
前記カウンタ部に接続し、前記カウンタ部から出力された信号を演算して前記第１スイッチ部に出力する演算部と、
を備えたことを特徴とする請求項１に記載の外部信号検出回路。
プルアップ抵抗と第１スイッチ部を直列接続した回路の一端が接続されるとともに、プルダウン抵抗と第２スイッチ部を直列接続した回路の一端が接続され、外部信号が入力される入力ポートと、
前記第１スイッチ部および前記第２スイッチ部に接続して、これらのスイッチ部のうちいずれか一方を選択するレジスタ設定部と、
前記第１スイッチ部および前記第２スイッチ部に接続して、前記入力ポートへの前記外部信号の入力を検出する入力検出信号と、この入力検出信号に同期した制御クロック信号に基づいて前記レジスタ設定部で選択した前記スイッチ部の接続時間を制御する接続制御部と、
を備えたことを特徴とする外部信号検出回路。
前記接続制御部は、
前記入力検出信号と前記制御クロック信号を入力し、前記入力検出信号に基づいた検出タイミングよりも前の接続時間を設定するセットアップタイムカウンタと、
前記入力検出信号と前記制御クロック信号を入力し、前記検出タイミングよりも後の接続時間を設定するリリースタイムカウンタと、
前記セットアップタイムカウンタおよび前記リリースタイムカウンタに接続し、前記検出タイミングに合わせて前記スイッチ部を接続させるためにこれらのカウンタから出力された信号を演算して、当該演算結果を前記スイッチ部に出力する演算部と、
を備えたことを特徴とする請求項３に記載の外部信号検出回路。
周波数が一定の発振信号に基づいて前記入力検出信号を出力する入力ポート検出同期セレクタと、
前記発振信号に基づいて前記制御クロック信号を出力する抵抗制御同期セレクタと、
を備えたことを特徴とする請求項２ないし４のいずれかに記載の外部信号検出回路。
請求項１ないし５のいずれかに記載の外部信号検出回路と、計時用クロック信号を出力する計時信号出力部とを備えたことを特徴とするリアルタイムクロック。
前記計時信号出力部は、発振部と、この発振部から出力した源振を分周して前記発振信号を出力する分周部とを有することを特徴とする請求項６に記載のリアルタイムクロック。