JPH11161364A - 半導体回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 イベント信号に経路に応じた遅延量が付与さ
れる場合、前記イベント信号の入力タイミングを変え、
各モジュールに対しイベント信号が入力されるタイミン
グを調整し、イベント信号が読み込まれるタイミングが
不定にならないようにする課題があった。 【解決手段】 ＭＰＵ供給クロック停止回路により停止
したシステムクロックを遅延量が付与されたイベント信
号をもとに再起動し、前記イベント信号が各機能ブロッ
クへ供給されているときに前記再起動した前記システム
クロックを当該機能ブロックへ供給し、前記各機能ブロ
ックによる前記イベント信号の取り込みが前記遅延量の
大小にかかわらず一意的に行われるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、配線経路の長短
により遅延時間に違いが生じた信号を、遅延時間の違い
に関係なく安定したタイミングで処理することを可能に
する半導体回路装置に関するものである。

【０００２】

【従来の技術】図２７は、従来の半導体回路装置を示す
回路ブロック図であり、図において、１は半導体回路装
置、２はマイクロプロセッシングユニット（以下、ＭＰ
Ｕという）部、３はユーザ対応機能ブロック部、４は第
１のイベント入力端子、５は第２のイベント入力端子で
ある。８はＭＰＵ部２に構成された第１のモジュールで
あり、例えばタイマである。６は第１のイベント入力端
子４と第１のモジュール８との間を接続したイベント信
号線である。９はＭＰＵ部２に構成された第２のモジュ
ールであり、例えばタイマである。７は第２のイベント
入力端子５と第２のモジュール９との間を接続したイベ
ント信号線、１０はＣＰＵ、１１はクロック入力端子、
１２はクロック入力端子１１から入力されたクロックの
波形を整形するクロック整形器である。１３はクロック
整形器１２とＭＰＵ部２との間を接続し、クロック整形
器１２からＭＰＵ部２へシステムクロックを供給する配
線である。

【０００３】次に動作について説明する。図２８は、こ
の半導体回路装置におけるシステムクロックと、第１の
イベント入力端子４から供給されたイベント信号Ａと、
第２のイベント入力端子５から供給されたイベント信号
Ｂとの関係を示すタイミングチャートである。第１のイ
ベント入力端子４と第２のイベント入力端子５から同時
にイベント信号を入力した場合、第１のイベント入力端
子４と第１のモジュール８との間の配線距離が、第２の
イベント入力端子５と第２のモジュール９との間の配線
距離より長く配線容量なども異なることから、図２８の
タイミングチャートに示すように第１のイベント入力端
子４から入力されて第１のモジュール８へ伝達されたイ
ベント信号Ａの遅延量が、第２のイベント入力端子５か
ら入力されて第２のモジュール９へ伝達されたイベント
信号Ｂの遅延量よりも大きくなる。第１のモジュール８
へ伝達されたイベント信号Ａがシステムクロックの立ち
下がりエッジで読み込まれ、また、第２のモジュール９
へ伝達されたイベント信号Ｂもシステムクロックの立ち
下がりエッジで読み込まれる場合、前記遅延量の違いか
らイベント信号Ａが第１のモジュール８へ読み込まれる
タイミングは、イベント信号Ｂが第２のモジュール９へ
読み込まれるタイミングより１クロック分遅れる。この
イベント信号Ａの読み込みの際の１クロック分の遅れ
は、前記遅延量の違いがほとんどない場合には発生しな
いので、イベント信号Ａの第１のモジュール８への読み
込みのタイミングはイベント信号Ａを伝達させるイベン
ト信号線６の経路により変化することになって安定しな
い。

【０００４】特に、チップのモジュールテストを行う場
合には、配線による遅延を考慮しないテストパターンを
用いることから、第２のモジュール９で良好なテスト結
果が得られるテストパターンが、第１のモジュール８で
は１クロック分遅れた出力を発生させることになるた
め、第１のモジュール８では良好なテスト結果が得られ
ない。このような場合、従来のフルカスタムチップで
は、遅れた出力を発生させることになるモジュールに対
しイベント信号を入力するタイミングを早くするように
調整している。しかしながら、図２７に示すようなＭＰ
Ｕ部２とユーザ対応機能ブロック部３とが混在する半導
体回路装置（インテグレーションチップともいう）の場
合には、チップの端子配置はユーザが決定し、ユーザ対
応機能ブロック部３を通過するイベント入力端子からＭ
ＰＵ部２までの配線経路は自動配置配線となるため、前
記配線がどのような経路になるかはユーザ対応機能ブロ
ック部３の配置に依存することになり、イベント信号Ａ
を第１のモジュール８へ読み込むタイミングやイベント
信号Ｂを第２のモジュール９へ読み込むタイミングはイ
ベント信号線６、イベント信号線７の経路により変化す
ることになって一意的には決定されず安定しないことに
なる。このような現象は動作周波数が高くなるほど顕著
に現われる。

【０００５】

【発明が解決しようとする課題】従来の半導体回路装置
は以上のように構成されているので、イベント入力端子
からＭＰＵ部２までのイベント信号線の経路がユーザ対
応機能ブロック部３の配置により変化してしまう場合に
は、その都度、イベント入力端子へ供給するイベント信
号の入力タイミングを変え、各モジュールに対しイベン
ト信号が入力されるタイミングを調整し、イベント信号
がＭＰＵ部２のモジュールへ読み込まれるタイミングが
一意的に決定されるようにしなければならない課題があ
った。

【０００６】この発明は上記のような課題を解決するた
めになされたもので、機能ブロックの配置による配線経
路の変化に関係なく、当該配線経路を介して送られてく
る信号を取り込むタイミングが一意的に決定されるよう
にして、信号処理を安定して行うことのできる半導体回
路装置を得ることを目的とする。

【０００７】また、この発明は機能ブロックの配置によ
る配線経路の変化に関係なく、当該配線経路を介して送
られてくる信号を取り込むタイミングが一意的に決定さ
れるように調整して、モジュールのユーザによるテスト
を安定して行うことのできる半導体回路装置を得ること
を目的とする。

【０００８】

【課題を解決するための手段】この発明に係る半導体回
路装置は、システムクロックの一方のレベルに同期して
複数のイベント信号のうちの所定のイベント信号をラッ
チして出力し、前記所定のイベント信号の入力端子近傍
に配置されて各イベント信号の入力端子ごとに設けられ
ている第１のラッチ回路と、該第１のラッチ回路の出力
を前記システムクロックの他方のレベルに同期してラッ
チして出力し、前記システムクロックの他方のレベルか
ら前記一方のレベルへの変化エッジで前記所定のイベン
ト信号を取り込んで動作する各機能ブロックの近傍に前
記各機能ブロックごとに設けられ、前記各機能ブロック
のそれぞれによるイベント信号の取り込みが当該各イベ
ント信号に付与されている遅延量の大小にかかわらず一
意的に行われることを可能にする第２のラッチ回路とを
備えるようにしたものである。

【０００９】この発明に係る半導体回路装置は、第１の
ラッチ回路がシステムクロックの一方のレベルに同期し
て複数のイベント信号のうちの所定のイベント信号をラ
ッチして出力する動作、および第２のラッチ回路が前記
第１のラッチ回路の出力を前記システムクロックの他方
のレベルに同期してラッチして出力する動作を無効に
し、前記第１のラッチ回路および前記第２のラッチ回路
を導通状態に固定し、各機能ブロックが各イベント信号
の取り込みをシステムクロックの所定の変化タイミング
で行うユーザモードへ切り換えるユーザモード切換回路
を備えるようにしたものである。

【００１０】この発明に係る半導体回路装置は、マイク
ロプロセッシングユニット部へ供給されるシステムクロ
ックを停止するＭＰＵ供給クロック停止回路と、該ＭＰ
Ｕ供給クロック停止回路により停止した前記システムク
ロックを、ユーザ対応機能ブロック部を経路とすること
で遅延量が付与されたイベント信号をもとに再起動し、
前記遅延量が付与されたイベント信号が各機能ブロック
へ供給されているときに前記再起動したシステムクロッ
クの所定の変化タイミングを当該機能ブロックへ供給
し、前記各機能ブロックによる前記イベント信号の取り
込みを前記遅延量の大小にかかわらず一意的に行う再起
動回路とを備えるようにしたものである。

【００１１】この発明に係る半導体回路装置は、複数の
機能ブロックを有したマイクロプロセッシングユニット
部へ供給されるシステムクロックを、停止信号入力端子
から入力されたシステムクロック停止信号をもとに停止
させるフリップフロップと、該フリップフロップにより
停止した前記システムクロックを、前記システムクロッ
ク停止信号の入力完了後に前記各機能ブロックへ供給さ
れユーザ対応機能ブロック部を経路とすることで遅延量
が付与されたイベント信号をもとに前記フリップフロッ
プを制御して再起動し、再起動した前記システムクロッ
クを前記各機能ブロックへ供給し、前記各機能ブロック
による前記イベント信号の取り込みが前記遅延量の大小
にかかわらず同一のタイミングで一意的に行われるよう
にする再起動回路とを備えるようにしたものである。

【００１２】この発明に係る半導体回路装置は、複数の
機能ブロックを有したマイクロプロセッシングユニット
部へ供給されるシステムクロックを、停止信号入力端子
から入力されたシステムクロック停止信号をもとに停止
するフリップフロップと、前記システムクロック停止信
号の入力完了後に前記各機能ブロックへ供給されユーザ
対応機能ブロック部を経路とすることで遅延量が付与さ
れたイベント信号をもとに前記システムクロックの源ク
ロックを計数し、当該計数結果が所定の値に達すること
で出力するフロー信号をもとに前記フリップフロップを
制御して前記停止したシステムクロックを再起動する計
数回路を備えるようにしたものである。

【００１３】この発明に係る半導体回路装置は、マイク
ロプロセッシングユニット部の各機能ブロックへ供給さ
れるシステムクロックを、前記各機能ブロック停止信号
入力端子から入力された機能ブロッククロック停止信号
をもとに停止する前記各機能ブロック毎に構成されたフ
リップフロップと、前記機能ブロッククロック停止信号
の入力完了後に当該機能ブロックへ供給されユーザ対応
機能ブロック部を経路とすることで遅延量が付与された
イベント信号をもとに前記フリップフロップを制御して
前記停止した前記システムクロックを再起動し、当該機
能ブロックへ供給する前記各機能ブロック毎に構成され
た再起動回路とを備えるようにしたものである。

【００１４】この発明に係る半導体回路装置は、マイク
ロプロセッシングユニット部の各機能ブロックへ供給さ
れるシステムクロックを、各機能ブロック停止信号入力
端子から入力された機能ブロッククロック停止信号をも
とに停止する各機能ブロック毎に構成されたフリップフ
ロップと、前記機能ブロッククロック停止信号の入力完
了後に前記各機能ブロックへ供給されユーザ対応機能ブ
ロック部を経路とすることで遅延量が付与されたイベン
ト信号をもとに前記停止した前記システムクロックの源
クロックを計数し、当該計数結果が所定の値に達すると
出力するフロー信号をもとに前記フリップフロップを制
御して前記停止した前記システムクロックを再起動する
前記各機能ブロック毎に構成された計数回路を備えるよ
うにしたものである。

【００１５】この発明に係る半導体回路装置は、複数の
機能ブロックを有したマイクロプロセッシングユニット
部へ供給されるシステムクロックを、ユーザ対応機能ブ
ロック部を経路とすることで遅延量が付与され前記複数
の各機能ブロックへ供給された第１のイベント信号をも
とに停止するフリップフロップと、前記停止したシステ
ムクロックを、前記第１のイベント信号の入力完了後に
入力され前記遅延量が付与された第２のイベント信号を
もとに前記フリップフロップを制御して再起動し、再起
動した前記システムクロックをもとに前記第２のイベン
ト信号を前記各機能ブロックへ供給するとともに、前記
システムクロックの所定の変化タイミングを前記各機能
ブロックへ供給する再起動回路とを備えるようにしたも
のである。

【００１６】この発明に係る半導体回路装置は、複数の
機能ブロックを有したマイクロプロセッシングユニット
部へ供給されるシステムクロックを、ユーザ対応機能ブ
ロック部を経路とすることで遅延量が付与され前記各機
能ブロックへ供給された第１のイベント信号をもとに停
止するフリップフロップと、前記第１のイベント信号の
入力完了後に前記各機能ブロックへ供給されユーザ対応
機能ブロック部を経路とすることで遅延量が付与された
第２のイベント信号と前記第１のイベント信号とをもと
に前記停止したシステムクロックの源クロックの計数を
開始し、当該計数結果が所定の値に達すると出力するフ
ロー信号をもとに前記フリップフロップを制御して前記
停止したシステムクロックを再起動し、再起動した前記
システムクロックをもとに前記第２のイベント信号を前
記各機能ブロックへ供給するとともに、再起動した前記
システムクロックの所定の変化タイミングを前記各機能
ブロックへ供給する計数回路とを備えるようにしたもの
である。

【００１７】この発明に係る半導体回路装置は、ＭＰＵ
供給クロック停止回路および再起動回路の機能を無効に
して、各機能ブロックへ単一のイベント信号を供給し、
前記各機能ブロックが前記イベント信号の取り込みをシ
ステムクロックの所定の変化タイミングで行うユーザモ
ードへ切り換えるユーザモード切換回路を備えるように
したものである。

【００１８】この発明に係る半導体回路装置は、マイク
ロプロセッシングユニット部の各機能ブロックへ供給さ
れるシステムクロックを、ユーザ対応機能ブロック部を
経路とすることで遅延量が付与され前記各機能ブロック
へ供給された第１のイベント信号をもとに停止する各機
能ブロック毎に構成されたフリップフロップと、前記停
止した前記システムクロックを前記第１のイベント信号
の入力完了後に入力され前記遅延量が付与された第２の
イベント信号をもとに前記フリップフロップを制御して
再起動し、再起動した前記システムクロックをもとに前
記第２のイベント信号を当該機能ブロックへ供給すると
ともに、前記システムクロックの所定の変化タイミング
を前記機能ブロックへ供給する前記各機能ブロック毎に
構成された再起動回路とを備えるようにしたものであ
る。

【００１９】この発明に係る半導体回路装置は、ユーザ
対応機能ブロック部を経路とすることで遅延量が付与さ
れ各機能ブロックへ供給された第１のイベント信号をも
とに、前記各機能ブロックへ供給されるシステムクロッ
クを停止する前記各機能ブロック毎に構成されたフリッ
プフロップと、前記第１のイベント信号の入力完了後に
前記各機能ブロックへ供給されユーザ対応機能ブロック
部を経路とすることで遅延量が付与された第２のイベン
ト信号と前記第１のイベント信号とをもとに、前記停止
したシステムクロックの源クロックの計数を開始し、当
該計数結果が所定の値に達すると出力するフロー信号を
もとに前記フリップフロップを制御して前記停止したシ
ステムクロックを再起動し、再起動した前記システムク
ロックをもとに前記第２のイベント信号を当該機能ブロ
ックへ供給するとともに、前記再起動した前記システム
クロックの所定の変化タイミングを当該機能ブロックへ
供給する前記各機能ブロック毎に構成された再起動回路
とを備えるようにしたものである。

【００２０】この発明に係る半導体回路装置は、各機能
ブロック毎のＭＰＵ供給クロック停止回路および再起動
回路の機能を同時に無効にして、前記各機能ブロックへ
単一のイベント信号を供給し、前記各機能ブロックが前
記イベント信号の取り込みをシステムクロックの所定の
変化タイミングで行うユーザモードへ切り換えるユーザ
モード切換回路を備えるようにしたものである。

【００２１】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１の半導
体回路装置の部分構成を示す回路ブロック図であり、図
において、１００は半導体回路装置、２はＭＰＵ部、３
はユーザ対応機能ブロック部、４は第１のイベント入力
端子、５は第２のイベント入力端子である。８はＭＰＵ
部２に構成された第１のモジュール（機能ブロック）で
あり、例えばタイマである。９はＭＰＵ部２に構成され
た第２のモジュール（機能ブロック）であり、例えばタ
イマである。１０はＣＰＵ、１１はクロック入力端子、
１２はクロック入力端子１１から入力されたクロックの
波形を整形するクロック整形器である。１３はシステム
クロックを供給する配線である。１４ａおよび１４ｂは
システムクロックがＬレベルの期間に入力信号を取り込
みラッチを開始し、システムクロックがＨレベルになる
と前記入力信号の取り込みを禁止して前記取り込んだ前
記入力信号のラッチを完了するラッチ回路（第１のラッ
チ回路）、１５ａおよび１５ｂはシステムクロックがＨ
レベルの期間に入力信号を取り込みラッチを開始し、シ
ステムクロックがＬレベルになると前記入力信号の取り
込みを禁止して前記取り込んだ前記入力信号のラッチを
完了するラッチ回路（第２のラッチ回路）である。

【００２２】６ａはラッチ回路１４ａの出力端子とラッ
チ回路１５ａの入力端子とを接続したイベント信号線６
のラッチ回路１４ａ出力端子側の端部、６ｂはイベント
信号線６のラッチ回路１５ａの入力端子側の端部であ
る。７ａはラッチ回路１４ｂの出力端子とラッチ回路１
５ｂの入力端子とを接続したイベント信号線７のラッチ
回路１４ｂの出力端子側の端部、７ｂはイベント信号線
７のラッチ回路１５ｂの入力端子側の端部である。６ｃ
はラッチ回路１５ａと第１のモジュール８とを接続した
イベント信号線、７ｃはラッチ回路１５ｂと第２のモジ
ュール９とを接続したイベント信号線である。

【００２３】図２は、ラッチ回路１４ａ，１４ｂとラッ
チ回路１５ａ，１５ｂの構成を示す回路図であり、図に
おいて、１６ａと１６ｂはトランスミッションゲート、
１７ａ，１７ｂ，１９，２０はインバータ回路、１８ａ
と１８ｂはドライブ能力がインバータ回路１７ａ，１７
ｂより小さいインバータ回路である。インバータ回路１
８ａはインバータ回路１７ａに対し逆並列に接続され、
またインバータ回路１８ｂはインバータ回路１７ｂに対
し逆並列に接続されている。インバータ回路１７ａとイ
ンバータ回路１８ａは、トランスミッションゲート１６
ａを介して入力されたイベント信号を保持し、反転して
出力するラッチを構成している。また、インバータ回路
１７ｂとインバータ回路１８ｂは、トランスミッション
ゲート１６ｂを介して入力されたイベント信号を保持
し、反転して出力するラッチを構成している。

【００２４】次に動作について説明する。図３は、図１
に示した各イベント信号線上のイベント信号を示すタイ
ミングチャートである。なお、この実施の形態では、イ
ベント信号Ａ，ＢがシステムクロックのＨレベルの期間
に入力され、イベント信号Ａ，Ｂのパルス幅がシステム
クロックの周期Ｔの３／２よりやや長めであり、ユーザ
対応機能ブロック部３を通過するイベント信号線により
伝達されるイベント信号に付与される遅延量がシステム
クロックの１周期以内の量であることを条件とする。図
３（ａ）に示すシステムクロックのＨレベルの期間
（１）に第１のイベント入力端子４から入力されたイベ
ント信号Ａは、図３（ｃ）に示すようにシステムクロッ
クがＬレベルの期間にラッチ回路１４ａへ取り込まれ、
反転されてイベント信号線６の端部６ａからラッチ回路
１５ａへ出力される。イベント信号線６の端部６ａから
出力されたイベント信号Ａは、図３（ｄ）に示すように
ユーザ対応機能ブロック部３内を配線経路とするイベン
ト信号線６を通過して遅延量ｄ１が付与され、図３
（ｅ）に示すようにシステムクロックの次のＨレベルの
期間（２）にラッチ回路１５ａへ取り込まれ、反転され
てイベント信号線６ｃへ出力される。イベント信号線６
ｃへ出力されたイベント信号ＡはシステムクロックのＨ
レベルの期間（２）が終了しＬレベルへ変化する立ち下
がりエッジで第１のモジュール８へ取り込まれる。

【００２５】一方、図３（ｆ）に示すシステムクロック
のＨレベルの期間（１）にイベント入力端子５へ入力さ
れたイベント信号Ｂは、図３（ｇ）に示すようにシステ
ムクロックがＬレベルの期間にラッチ回路１４ｂへ取り
込まれ、反転されてイベント信号線７の端部７ａからラ
ッチ回路１５ｂへ出力される。イベント信号線７の端部
７ａから出力されたイベント信号Ｂは、図３（ｈ）に示
すようにユーザ対応機能ブロック部３内を配線経路とす
るイベント信号線７を通過して遅延量ｄ２（ｄ２＜ｄ
１）が付与され、図３（ｉ）に示すようにシステムクロ
ックの次のＨレベルの期間（２）にラッチ回路１５ｂへ
取り込まれ、反転されてイベント信号線７ｃへ出力され
る。イベント信号線７ｃへ出力されたイベント信号Ｂは
システムクロックのＨレベルの期間（２）が終了しＬレ
ベルへ変化する立ち下がりエッジで第２のモジュール９
へ取り込まれる。

【００２６】このようにイベント信号Ａが第１のモジュ
ール８へ取り込まれるタイミングと、イベント信号Ｂが
第２のモジュール９へ取り込まれるタイミングは、イベ
ント信号Ａおよびイベント信号Ｂに付与されている遅延
量が異なっていても同時に行われ、イベント信号Ａによ
る第１のモジュール８の動作やイベント信号Ｂによる第
２のモジュール９の動作は一意的に決定され、前記遅延
量によりいずれかのモジュールの動作が１クロック分遅
れるなどの不安定な動作は回避される。なお、このよう
に前記各モジュールの動作が一意的に決定されるのは、
１つのチップ内に限らず、前記構成および前記条件のも
とで異なる各チップ間でも前記各モジュールの動作は一
意的に決定される。

【００２７】以上のように、この実施の形態１によれ
ば、イベント信号Ａ，ＢがシステムクロックのＨレベル
の期間に入力され、イベント信号Ａ，Ｂのパルス幅がシ
ステムクロックの周期Ｔの３／２よりやや長めであり、
ユーザ対応機能ブロック部３を通過するイベント信号線
により伝達されるイベント信号に付与される遅延量がシ
ステムクロックの１周期以内の量であれば、システムク
ロックのＨレベルの期間（１）にイベント入力端子４か
ら入力されたイベント信号Ａとイベント入力端子５から
入力されたイベント信号Ｂの遅延量が異なっていても、
システムクロックの次のＨレベルの期間（２）が終了す
る立ち下がりエッジにおいて同時に、それぞれ第１のモ
ジュール８および第２のモジュール９へ取り込まれるた
め、イベント入力端子４やイベント入力端子５の位置、
イベント信号線６やイベント信号線７の配線経路がどの
ようなものであっても、これらイベント信号Ａやイベン
ト信号Ｂによるモジュールの動作は一意的に決定され、
イベント信号線６およびイベント信号線７を介して送ら
れてくる信号の処理を安定して行うことのできる半導体
回路装置が得られる効果がある。

【００２８】実施の形態２．この発明の実施の形態２の
半導体回路装置は、テストモードとユーザモードを備え
ており、テストモードでは前記実施の形態１の動作とな
り、またユーザモードではイベント入力端子４から入力
されたイベント信号Ａとイベント入力端子５から入力さ
れたイベント信号Ｂは、各イベント入力端子へ入力され
たタイミングでＭＰＵ部２の各モジュールへ供給され
る。図４は、この実施の形態２の半導体回路装置の部分
構成を示す回路ブロック図であり、図４において図１と
同一または相当の部分については同一符号を付し説明を
省略する。図において、２００はこの実施の形態の半導
体回路装置、２１はテストモードに設定するための信号
を入力するテストモード端子（ユーザモード切換回
路）、２２はインバータ回路（ユーザモード切換回路）
である。２３はテストモード端子２１に一方の入力端子
が接続され、他方の入力端子がクロック整形器１２の出
力端子に接続された２入力ＡＮＤ回路（ユーザモード切
換回路）であり、出力端子はラッチ回路１４ａ，１４ｂ
の負論理入力の制御端子へ接続されている。２４はイン
バータ回路２２の出力端子に一方の入力端子が接続さ
れ、他方の入力端子がクロック整形器１２の出力端子に
接続された２入力ＯＲ回路（ユーザモード切換回路）で
あり、出力端子はラッチ回路１５ａ，１５ｂの正論理入
力の制御端子へ接続されている。

【００２９】次に動作について説明する。先ずテストモ
ードにおける動作について説明すると、テストモード端
子２１へＨレベルの信号を入力する。この結果、クロッ
ク入力端子１１から入力されクロック整形器１２で整形
されたシステムクロックが２入力ＡＮＤ回路２３から出
力され、ラッチ回路１４ａ，１４ｂの負論理入力の制御
端子へ供給される。また、２入力ＯＲ回路２４からも前
記システムクロックが出力され、ラッチ回路１５ａ，１
５ｂの正論理入力の制御端子へ供給され、前記実施の形
態１で説明した動作と同じ動作となる。

【００３０】一方、ユーザモードでは、テストモード端
子２１へＬレベルの信号を入力する。この結果、２入力
ＯＲ回路２４からはＨレベルが出力され、ラッチ回路１
５ａ，１５ｂの正論理入力の制御端子へ供給されるた
め、ラッチ回路１５ａ，１５ｂは導通状態に固定され
る。また、２入力ＡＮＤ回路２３の出力はＬレベルに固
定され、ラッチ回路１４ａ，１４ｂも導通状態に固定さ
れる。従って、イベント入力端子４から入力されたイベ
ント信号Ａとイベント入力端子５から入力されたイベン
ト信号Ｂは、各イベント入力端子へ入力されたタイミン
グで配線経路の長短に応じた遅延量が付与されＭＰＵ部
２の各モジュールへ供給される。このユーザモードで
は、イベント信号Ａをイベント入力端子４へ入力するタ
イミングおよびイベント信号Ｂをイベント入力端子５へ
入力するタイミングを調整することで、各モジュールへ
イベント信号Ａとイベント信号Ｂを同時に入力すること
ができ、イベント入力端子４やイベント入力端子５の位
置やイベント信号線６やイベント信号線７の配線経路が
どのようなものであっても、これらイベント信号Ａやイ
ベント信号Ｂによるモジュールの動作が一意的に決定さ
れるようにでき、前記テストモードの場合のようにイベ
ント信号Ａ、イベント信号Ｂは１クロック分遅れること
はない。

【００３１】なお、ＭＰＵ部２にモードレジスタを設
け、ＣＰＵの書き込みにより前記モードレジスタへテス
トモードとユーザモードに応じたデータを設定すること
で、テストモードまたはユーザモードに切り換えること
が可能であり、このように構成したときには前記テスト
モード端子２１が不要となり、端子数の削減を図ること
が可能である。

【００３２】以上のように、この実施の形態２によれ
ば、テストモードとユーザモードとをテストモード端子
２１から入力する信号により切り換え、テストモードで
は前記実施の形態１と同様の効果を得ることができ、ま
たユーザモードでは各イベント信号をイベント入力端子
へ入力するタイミングを調整することで、イベント入力
端子の位置やイベント信号線の配線経路がどのようなも
のであっても、イベント信号によるモジュールの動作を
一意的に決定することの可能な半導体回路装置が得られ
る効果がある。

【００３３】実施の形態３．図５は、この発明の実施の
形態３の半導体回路装置の部分構成を示す回路ブロック
図であり、図５において図１と同一または相当の部分に
ついては同一符号を付し説明を省略する。図５におい
て、３００はこの実施の形態の半導体回路装置、３０１
は第１のモジュール８、第２のモジュール９、ＣＰＵ１
０などを備えたＭＰＵ部である。２８はＭＰＵ部３０１
のシステムクロックを停止させるためのＭＰＵ部内シス
テムクロック停止信号が入力されるＭＰＵ部システムク
ロック停止端子（停止信号入力端子）、６１はユーザ対
応機能ブロック部３を通過してイベント入力端子４と第
１のモジュール８との間を接続したイベント信号線、７
１はユーザ対応機能ブロック部３を通過してイベント入
力端子５と第２のモジュール９との間を接続したイベン
ト信号線である。

【００３４】３２ａと３２ｂはラッチ回路であり、負論
理入力の制御端子へ供給されたシステムクロックのＬレ
ベルの期間で入力信号を取り込んでラッチを開始し、続
くシステムクロックのＨレベルの期間の開始でラッチを
完了し、ラッチした前記入力信号を出力する。なお、ラ
ッチ回路３２ｂは再起動回路に対応している。

【００３５】２５は一方の入力端子がＭＰＵ部３０１内
のイベント信号線６１と接続され、他方の端子がＭＰＵ
部３０１内のイベント信号線７１と接続され、出力端子
がラッチ回路３２ｂの入力端子に接続された２入力ＯＲ
回路、２６はラッチ回路３２ａの出力端子にセット端子
が接続され、ラッチ回路３２ｂの出力端子にリセット端
子が接続されたセット／リセットフリップフロップ（Ｍ
ＰＵ供給クロック停止回路，再起動回路）、２７はセッ
ト／リセットフリップフロップ２６の反転Ｑ出力端子に
一方の入力端子が接続され、他方の入力端子がシステム
クロックを供給する配線１３に接続され、出力端子がＣ
ＰＵ１０、第１のモジュール８、第２のモジュール９の
ＭＰＵ部内システムクロック供給端子へ接続された２入
力ＡＮＤ回路（再起動回路）である。

【００３６】図７は、ラッチ回路３２ａ，３２ｂの構成
を示す回路図であり、図２（ａ）に示すラッチ回路と同
様の構成であるが、インバータ回路１７ａとインバータ
回路１８ａの逆並列回路の出力側にはさらにインバータ
回路３３ａが接続されており、ラッチした入力信号を反
転することなく出力する。

【００３７】次の動作について説明する。図６は、この
実施の形態の半導体回路装置３００におけるシステムク
ロック、ＭＰＵ部内システムクロック、ＭＰＵ部内シス
テムクロック停止信号、イベント信号Ａの波形を示すタ
イミングチャートである。なお、イベント信号Ａ，Ｂは
システムクロックのＨレベルの期間に入力され、イベン
ト信号Ａ，Ｂのパルス幅はシステムクロックの周期Ｔの
３／２よりやや長めであり、ユーザ対応機能ブロック部
３を通過するイベント信号線により伝達されるイベント
信号に付与される遅延量がシステムクロックの１周期以
内の量であることを条件とする。

【００３８】先ず、ＭＰＵ部システムクロック停止端子
２８から図６（ｃ）に示すＨレベルのＭＰＵ部内システ
ムクロック停止信号を入力する。このＭＰＵ部内システ
ムクロック停止信号は、図６（ａ）に示すシステムクロ
ックのＬレベルの期間（３）でラッチ回路３２ａへ取り
込まれて、セット／リセットフリップフロップ２６のセ
ット端子へ出力される。このときセット／リセットフリ
ップフロップ２６のリセット端子はＬレベルとなってお
り、セット／リセットフリップフロップ２６は前記ＭＰ
Ｕ部内システムクロック停止信号によりセットされて反
転Ｑ出力端子からはＬレベルが出力される。この結果、
第１のモジュール８、第２のモジュール９およびＣＰＵ
１０へ供給されるＭＰＵ部内システムクロックは図６
（ｂ）に示すようにＬレベルに固定され、第１のモジュ
ール８、第２のモジュール９およびＣＰＵ１０は動作を
停止する。

【００３９】次に、図６（ｄ）に示すように、図６
（ａ）に示すシステムクロックのＨレベルの期間（１）
にイベント入力端子４からイベント信号Ａが入力され
る。このイベント信号Ａは、ユーザ対応機能ブロック部
３を通過してイベント信号線６１を介して第１のモジュ
ール８および２入力ＯＲ回路２５の一方の入力端子へ伝
達される。このイベント信号Ａには図６（ｅ）に示すよ
うにイベント信号線６１の長さに応じた遅延量ｄ１が付
与されており、２入力ＯＲ回路２５は、前記一方の入力
端子に伝達されたイベント信号Ａを出力する。この２入
力ＯＲ回路２５から出力された前記イベント信号Ａは、
図６（ａ）に示すシステムクロックの前記Ｈレベルの期
間（１）の次のＬレベルの期間（４）においてラッチ回
路３２ｂへ取り込まれ出力される。ラッチ回路３２ｂか
ら出力された前記イベント信号Ａはセット／リセットフ
リップフロップ２６のリセット端子へ供給され、セット
／リセットフリップフロップ２６をリセットする。

【００４０】この結果、セット／リセットフリップフロ
ップ２６の反転Ｑ出力端子からはＨレベルの期間（２）
の開始とともにＨレベルが出力され、２入力ＡＮＤ回路
２７の一方の入力端子へ供給される。２入力ＡＮＤ回路
２７からは、図６（ａ）に示すシステムクロックが出力
され、図６（ｂ）に示すＬレベルに固定されていたＭＰ
Ｕ部内システムクロックはＨレベルへ変化し、第１のモ
ジュール８、第２のモジュール９およびＣＰＵ１０は動
作を再開する。そして、図６（ａ）に示すシステムクロ
ックの前記Ｈレベルの期間（２）が終了する前記ＭＰＵ
部内システムクロックのＨレベルからＬレベルへの立ち
下がりエッジで、第１のモジュール８は図６（ｅ）に示
すイベント信号を取り込む。

【００４１】なお、以上の動作はイベント信号Ｂについ
ても同様である。また、前記ＭＰＵ部内システムクロッ
ク停止信号が入力されないときには、セット／リセット
フリップフロップ２６がシステムクロックのＬレベルの
期間にイベント信号によりリセットされるだけであるか
らセット／リセットフリップフロップ２６の反転Ｑ出力
はＨレベルに固定されており、ＭＰＵ部内システムクロ
ックは停止せず、ユーザはイベント入力端子４からイベ
ント信号Ａを入力するタイミングおよびイベント入力端
子５からイベント信号Ｂを入力するタイミングを調整し
て、第１のモジュール８および第２のモジュール９へ入
力することが可能である。

【００４２】以上のように、この実施の形態３によれ
ば、イベント信号Ａ，ＢがシステムクロックのＨレベル
の期間に入力され、イベント信号Ａ，Ｂのパルス幅がシ
ステムクロックの周期Ｔの３／２よりやや長めであり、
ユーザ対応機能ブロック部３を通過するイベント信号線
により伝達されるイベント信号に付与される遅延量がシ
ステムクロックの１周期以内の量であることを条件とし
て、システムクロックのＨレベルの期間（１）の次のＨ
レベルの期間（２）の立ち下がりエッジで第１のモジュ
ール８、第２のモジュール９に取り込まれ、イベント入
力端子４およびイベント入力端子５がどのような配置で
あっても、さらにイベント信号線６１およびイベント信
号線７１がどのような配線経路であっても、各モジュー
ルの動作が一意的に決定される半導体回路装置が得られ
る効果がある。また、このように前記各モジュールの動
作が一意的に決定されるのは、１つのチップ内に限ら
ず、前記構成および前記条件のもとで異なる各チップ間
でも前記各モジュールの動作は一意的に決定される。ま
た、ＭＰＵ部システムクロック停止端子２８から図６
（ｃ）に示すＨレベルのＭＰＵ部内システムクロック停
止信号を入力しない限り、第１のモジュール８および第
２のモジュール９へ供給されるＭＰＵ部内システムクロ
ックは停止することがないため、イベント信号入力端子
４，５からイベント信号Ａ，Ｂを入力するタイミングを
調整することで前記各モジュールの動作を一意的に決定
することも可能である。

【００４３】実施の形態４．図８は、この発明の実施の
形態４の半導体回路装置の部分構成を示す回路ブロック
図であり、図８において図５と同一または相当の部分に
ついては同一符号を付し説明を省略する。図８におい
て、ラッチ回路３２ｂはシステムクロックのＬレベルの
期間の開始とともに入力信号を取り込み、前記Ｌレベル
からＨレベルへ変化した時点でラッチを完了する。２９
はラッチ回路３２ｂから出力されたイベント信号を起動
信号、配線１３に供給されたシステムクロックをカウン
トソースとして前記システムクロックの立ち上がりエッ
ジを計数し、プリセットされた値に計数値が達するとＨ
レベルのカウント完了信号を出力するシステムクロック
カウンタ（計数回路，再起動回路）、３０２はＭＰＵ
部、４００は半導体回路装置である。なお、この実施の
形態４の半導体回路装置では、イベント信号のパルス幅
は（システムクロックカウンタ２９のプリセット値Ｐ）
×（システムクロックパルスの１周期Ｔ）以上とする。

【００４４】次に動作について説明する。図９は、この
半導体回路装置４００におけるシステムクロック、ＭＰ
Ｕ部内システムクロック、ＭＰＵ部内システムクロック
停止信号、イベント信号Ａの波形を示すタイミングチャ
ートである。なお、この実施の形態では、ＭＰＵ部内シ
ステムクロック停止信号のパルス幅はシステムクロック
の周期Ｔであり、イベント信号Ａ，Ｂのパルス幅は前述
したようにＰ×Ｔであり、ＭＰＵ部内システムクロック
停止信号の立ち下がりのタイミングで当該ＭＰＵ部内シ
ステムクロック停止信号に連続して入力され、さらにユ
ーザ対応機能ブロック部３を通過するイベント信号線に
より伝達されるイベント信号に付与される遅延量はシス
テムクロックの周期Ｔの１／２以下であることを条件と
する。

【００４５】この実施の形態４の半導体回路装置４００
の２入力ＯＲ回路２５、セット／リセットフリップフロ
ップ２６、ラッチ回路３２ａおよびラッチ回路３２ｂの
動作は、前記実施の形態３のそれらと同様であり、ＭＰ
Ｕ部内システムクロックは、ＭＰＵ部内システムクロッ
ク停止信号によりセットされたセット／リセットフリッ
プフロップ２６の反転Ｑ出力により、図９（ａ）におけ
る（１）で示したＨレベルの期間のシステムクロック信
号から停止しＬレベルに固定される。

【００４６】一方、図９（ｄ）に示すイベント入力端子
４から入力されたイベント信号Ａは、図９（ｅ）に示す
ように遅延量ｄ１が付与され、２入力ＯＲ回路２５を介
してラッチ回路３２ｂへ入力される。ラッチ回路３２ｂ
へ入力されたイベント信号Ａは、図９（ａ）に示すＨレ
ベルの期間（１）の次のＬレベルの期間でラッチされ、
Ｈレベルのイベント信号Ａがシステムクロックカウンタ
２９の起動信号としてシステムクロックカウンタ２９へ
出力される。この結果、システムクロックカウンタ２９
は図９（ａ）に示すＨレベルの期間（１）の次のＨレベ
ルの期間の立ち上がりエッジを計数し、その計数値がプ
リセット値に達すると、図９（ａ）に示すＨレベルの期
間（２）の開始より少し遅れてＨレベルのカウント完了
信号をセット／リセットフリップフロップ２６のリセッ
ト端子へ出力する。このため、セット／リセットフリッ
プフロップ２６はリセットされ、反転Ｑ出力端子から２
入力ＡＮＤ回路２７の一方の入力端子へはＨレベルの信
号が入力され、ＣＰＵ１０、第１のモジュール８、第２
のモジュール９へ再度、ＭＰＵ部内システムクロックが
供給されるようになる。そして、第１のモジュール８
は、図９（ａ）に示すＨレベルの期間（２）の立ち下が
りエッジで図９（ｅ）に示すイベント信号Ａを取り込
む。

【００４７】なお、イベント入力端子５から入力される
イベント信号Ｂについても同様の動作となる。また、前
記ＭＰＵ部内システムクロック停止信号が入力されない
ときには、セット／リセットフリップフロップ２６は初
期設定または入力されたイベント信号によりリセット状
態を維持するためＭＰＵ部内システムクロックは停止せ
ず、ユーザはイベント入力端子４からイベント信号Ａを
入力するタイミングおよびイベント入力端子５からイベ
ント信号Ｂを入力するタイミングを調整して、第１のモ
ジュール８および第２のモジュール９へ入力することが
可能である。

【００４８】以上のように、この実施の形態４によれ
ば、図９（ａ）に示すＨレベルの期間（１）にイベント
入力端子４から入力されるイベント信号Ａやイベント入
力端子５から入力されるイベント信号Ｂがユーザ対応機
能ブロック部３を通過することにより、イベント信号Ａ
やイベント信号Ｂに付与される遅延量ｄ１がシステムク
ロックの周期Ｔの１／２以内であれば、イベント入力端
子４およびイベント入力端子５がどのような配置であっ
ても、さらにイベント信号線６１およびイベント信号線
７１がどのような配線経路であっても、図９（ａ）に示
すＨレベルの期間（２）の立ち下がりエッジで各モジュ
ールに取り込まれ、第１のモジュール８および第２のモ
ジュール９の動作が一意的に決定される半導体回路装置
が得られる効果がある。なお、このように前記各モジュ
ールの動作が一意的に決定されるのは、１つのチップ内
に限らず、前記構成および前記条件のもとで異なる各チ
ップでも同様に前記各モジュールの動作は一意的に決定
される。また、前記システムクロックが正常に供給され
ていない状況下、特に前記システムクロックの繰り返し
周期が長くなるシステムクロック周波数変動などが、シ
ステムクロックカウンタ２９が起動してからカウント完
了信号を出力するまでの間に突発的に発生する状況下で
は前記第１のモジュール８、第２のモジュール９が前記
イベント信号Ａ，Ｂを取り込むタイミングがずれて前記
各イベント信号を取り込まなくなるが、前記システムク
ロックが正常に供給されている状況下では前記各モジュ
ールが前記イベント信号を同一のタイミングで一意的に
取り込むことになるので、前記システムクロックが正常
に供給されている状況を判断しながら前記各イベント信
号の処理を安定して行うことができる効果もある。

【００４９】実施の形態５．図１０は、この発明の実施
の形態５の半導体回路装置の部分構成を示す回路ブロッ
ク図であり、図１０において図５と同一または相当の部
分については同一符号を付し説明を省略する。図１０に
おいて、５００は半導体回路装置、３０３はＭＰＵ部、
８ａは第１のモジュール（機能ブロック）、９ａは第２
のモジュール（機能ブロック）、３０ａは第１のモジュ
ール８ａ内へシステムクロック停止信号を入力するモジ
ュール内システムクロック停止信号端子（機能ブロック
停止信号入力端子）、３０ｂは第２のモジュール９ａ内
へシステムクロック停止信号を入力するモジュール内シ
ステムクロック停止信号端子（機能ブロック停止信号入
力端子）である。

【００５０】２６ａはラッチ回路（ＭＰＵ供給クロック
停止回路）３２ｃの出力によりセットされ、ラッチ回路
（再起動回路）３２ｄの出力によりリセットされるセッ
ト／リセットフリップフロップ（ＭＰＵ部供給クロック
停止回路，再起動回路）である。２７ａはセット／リセ
ットフリップフロップ２６ａの反転Ｑ出力が一方の入力
端子へ供給され、他方の入力端子へは配線１３へ出力さ
れているシステムクロックが供給される２入力ＡＮＤ回
路（再起動回路）である。

【００５１】３１ａはシステムクロックの立ち下がりエ
ッジでイベント信号Ａの取り込みを行い、制御動作を行
う第１のモジュール８ａの制御部（機能ブロック）、３
２ｃおよび３２ｄは第１のモジュール８ａに構成された
ラッチ回路である。ラッチ回路３２ｃはＭＰＵ部供給ク
ロック停止回路に対応し、ラッチ回路３２ｄは再起動回
路に対応する。ラッチ回路３２ｃはモジュール内システ
ムクロック停止信号端子３０ａへ入力されたモジュール
内システムクロック停止信号をシステムクロックのＬレ
ベルの期間にラッチし、ラッチした前記モジュール内シ
ステムクロック停止信号を出力し、続くＨレベルの期間
が開始した時点で前記ラッチを完了する。ラッチ回路３
２ｄはイベント入力端子４へ入力されたイベント信号Ａ
をシステムクロックのＬレベルの期間にラッチし、ラッ
チしたモジュール内システムクロック停止信号を出力
し、続くＨレベルの期間が開始した時点で前記ラッチを
完了するラッチ回路である。これらセット／リセットフ
リップフロップ２６ａ、２入力ＡＮＤ回路２７ａ、制御
部３１ａ、ラッチ回路３２ｃ、３２ｄは第１のモジュー
ル８ａ内に構成されている。

【００５２】２６ｂはラッチ回路（ＭＰＵ部供給クロッ
ク停止回路、再起動回路）３２ｅの出力によりセットさ
れ、ラッチ回路（再起動回路）３２ｆの出力によりリセ
ットされるセット／リセットフリップフロップ（ＭＰＵ
部供給クロック停止回路，再起動回路）、２７ｂはセッ
ト／リセットフリップフロップ２６ｂの反転Ｑ出力が一
方の入力端子へ供給され、他方の入力端子へは配線１３
へ出力されているシステムクロックが供給される２入力
ＡＮＤ回路（再起動回路）である。３１ｂはシステムク
ロックの立ち下がりエッジでイベント信号Ａの取り込み
を行い、制御動作を行う第１のモジュール８ａの制御部
（機能ブロック）、３２ｅおよび３２ｆは第１のモジュ
ール８ａに構成されたラッチ回路である。ラッチ回路３
２ｅはＭＰＵ部供給クロック停止回路に対応し、ラッチ
回路３２ｆは再起動回路に対応する。ラッチ回路３２ｅ
はモジュール内システムクロック停止信号端子３０ｂへ
入力されたモジュール内システムクロック停止信号をシ
ステムクロックのＬレベルの期間にラッチし、ラッチし
た前記モジュール内システムクロック停止信号を出力
し、続くＨレベルの期間が開始した時点で前記ラッチを
完了する。ラッチ回路３２ｆはイベント入力端子５へ入
力されたイベント信号ＡをシステムクロックのＬレベル
の期間にラッチし、ラッチしたモジュール内システムク
ロック停止信号を出力し、続くＨレベルの期間が開始し
た時点で前記ラッチを完了するラッチ回路である。これ
らセット／リセットフリップフロップ２６ｂ、２入力Ａ
ＮＤ回路２７ｂ、制御部３１ｂ、ラッチ回路３２ｅ、３
２ｆは第２のモジュール９ａ内に構成されている。

【００５３】次に動作について説明する。図１１は、こ
の半導体回路装置５００におけるシステムクロック、第
１のモジュール８ａ内のシステムクロック、第１のモジ
ュール８ａ内のシステムクロックを停止するモジュール
内システムクロック停止信号、イベント信号Ａの波形を
示すタイミングチャートである。

【００５４】この実施の形態では、イベント信号入力の
直前にモジュール内のシステムクロックを停止させ、イ
ベント信号が入力された後に前記モジュール内のシステ
ムクロックを起動させることで動作の安定化を図る。な
お、モジュール内システムクロック停止信号はシステム
クロックのＨレベルの期間に入力され、そのパルス幅は
システムクロックの周期Ｔであり、イベント信号Ａ，Ｂ
はシステムクロックのＨレベルの期間に前記モジュール
内システムクロック停止信号の立ち下がりのタイミング
で入力され、イベント信号Ａ，Ｂのパルス幅はシステム
クロックの周期Ｔの３／２よりやや長めであり、ユーザ
対応機能ブロック部３を通過するイベント信号線により
伝達されるイベント信号に付与される遅延量がシステム
クロックの１周期以内の量であることを条件とする。

【００５５】先ず、図１１（ｃ）に示すように、モジュ
ール内システムクロック停止信号端子３０ａからモジュ
ール内システムクロック停止信号が、配線１３へ供給さ
れているシステムクロックのＨレベルの期間に入力され
る。このモジュール内システムクロック停止信号は、ラ
ッチ回路３２ｃにより配線１３のシステムクロックのＬ
レベルの期間に取り込まれ、セット／リセットフリップ
フロップ２６ａのセット端子へ出力される。この結果、
セット／リセットフリップフロップ２６ａの反転Ｑ出力
はＬレベルに変化して、２入力ＡＮＤ回路２７ａのゲー
トを閉じ、図１１（ｂ）に示すようにモジュール内シス
テムクロックをＬレベルに固定する。一方、イベント信
号Ａは、図１１（ｄ）に示すように前記モジュール内シ
ステムクロック停止信号の出力が完了した直後にシステ
ムクロックのＨレベルの期間（１）にイベント入力端子
４から入力される。このイベント信号Ａは、図１１
（ｅ）に示すようにユーザ対応機能ブロック部３を通過
することで遅延量ｄ１が付与されて制御部３１ａとラッ
チ回路３２ｄへ供給される。ラッチ回路３２ｄは、配線
１３のシステムクロックのＬレベルの期間で図１１
（ｅ）に示すイベント信号Ａを取り込み、セット／リセ
ットフリップフロップ２６ａのリセット端子へ出力す
る。このため、セット／リセットフリップフロップ２６
ａの反転Ｑ出力はＨレベルに変化して、２入力ＡＮＤ回
路２７ａのゲートが開き、このとき以降２入力ＡＮＤ回
路２７ａへ入力される配線１３のシステムクロックが制
御部３１ａへ供給される。そして、このシステムクロッ
クの図１１（ａ）に示すＨレベルの期間（２）の立ち下
がりエッジにより、遅延量ｄ１が付与されたイベント信
号Ａが制御部３１ａへ取り込まれる。

【００５６】なお、モジュール内システムクロック停止
信号端子３０ｂから入力されるモジュール内システムク
ロック停止信号とイベント入力端子５から入力されるイ
ベント信号Ｂに関する第２のモジュール９ａ内の動作
も、モジュール内システムクロック停止信号端子３０ａ
から入力されるモジュール内システムクロック停止信号
とイベント入力端子４から入力されるイベント信号Ａに
関する第１のモジュール８ａ内の動作と同様である。

【００５７】以上のように、この実施の形態５によれ
ば、モジュール内システムクロック停止信号がシステム
クロックのＨレベルの期間に入力され、そのパルス幅は
システムクロックの周期Ｔであり、イベント信号Ａ，Ｂ
がシステムクロックのＨレベルの期間に前記モジュール
内システムクロック停止信号の立ち下がりのタイミング
で入力され、イベント信号Ａ，Ｂのパルス幅がシステム
クロックの周期Ｔの３／２よりやや長めであり、ユーザ
対応機能ブロック部３を通過するイベント信号線により
伝達されるイベント信号に付与される遅延量がシステム
クロックの１周期以内の量であることを条件に、第１の
モジュール８ａの制御部３１ａによるイベント信号Ａの
取り込み、第２のモジュール９ａの制御部３１ｂによる
イベント信号Ｂの取り込みは一意的に決定され、安定し
た動作が確保できる効果がある。なお、このように前記
各モジュールの動作が一意的に決定されるのは、１つの
チップ内に限らず、前記構成および前記条件のもとでユ
ーザ対応機能ブロック部３が異なる各チップでも同様に
前記各モジュールの動作は一意的に決定される。

【００５８】実施の形態６．図１２は、この発明の実施
の形態６の半導体回路装置の部分構成を示す回路ブロッ
ク図であり、図１２において図１０と同一または相当の
部分については同一符号を付し説明を省略する。図１２
において、６００は半導体回路装置、３０４はＭＰＵ
部、２９ａは第１のモジュール８ａ内に構成されシステ
ムクロックを計数するシステムクロックカウンタ（計数
回路，再起動回路）であり、計数動作を起動させる起動
信号が入力される起動信号入力端子を有し、計数値がプ
リセット値に達するとオーバーフロー信号を出力する。
２９ｂは第２のモジュール９ａ内に構成されたシステム
クロックを計数するシステムクロックカウンタ（計数回
路，再起動回路）であり、計数動作を起動させる起動信
号が入力される起動信号入力端子を有し、計数値がプリ
セット値に達するとオーバーフロー信号を出力する。な
お、ラッチ回路３２ｅ，３２ｆおよび２入力ＡＮＤ回路
２７ａ，２７ｂは再起動回路に対応する。

【００５９】次に動作について説明する。図１３は、こ
の半導体回路装置６００におけるシステムクロック、第
１のモジュール８ａ内のシステムクロック、第１のモジ
ュール８ａ内のシステムクロックを停止するモジュール
内システムクロック停止信号、イベント信号Ａの波形を
示すタイミングチャートである。

【００６０】なお、この実施の形態では、モジュール内
システムクロック停止信号のパルス幅はシステムクロッ
クの周期Ｔであり、イベント信号Ａ，Ｂはパルス幅はＰ
×Ｔであり、モジュール内システムクロック停止信号の
立ち下がりのタイミングで当該モジュール内システムク
ロック停止信号に連続して入力され、さらにユーザ対応
機能ブロック部３を通過するイベント信号線により伝達
されるイベント信号に付与される遅延量はシステムクロ
ックの周期Ｔの１／２以下であることを条件とする。

【００６１】モジュール内システムクロック停止信号端
子３０ａからモジュール内システムクロック停止信号
が、システムクロックのＨレベルの期間に入力され、こ
の結果、モジュール内システムクロックがＬレベルに固
定されるまでは前記実施の形態５の動作と同様である。
この実施の形態では、前記Ｌレベルに固定されたモジュ
ール内システムクロックがＨレベルに立ち上がり、制御
部３１ａに供給されるまでの期間がシステムクロックカ
ウンタ２９ａの配線１３のシステムクロックの計数動作
により決定される。すなわち、前記実施の形態５と同様
のタイミングでイベント入力端子４へ入力され遅延量ｄ
１が付与された図１３（ｅ）に示すイベント信号Ａは、
配線１３のシステムクロックのＬレベルの期間に取り込
まれて、システムクロックカウンタ２９ａの起動信号入
力端子へ供給され、システムクロックカウンタ２９ａを
起動させる。システムクロックカウンタ２９ａが起動
し、配線１３のシステムクロックを計数し、その計数値
が前記プリセット値Ｐに達するとシステムクロックカウ
ンタ２９ａはオーバーフロー信号をセット／リセットフ
リップフロップ２６ａのリセット端子へ出力する。この
ため、セット／リセットフリップフロップ２６ａの反転
Ｑ出力はＨレベルに変化して、２入力ＡＮＤ回路２７ａ
のゲートが開き、このとき以降、２入力ＡＮＤ回路２７
ａへ入力される配線１３のシステムクロックが制御部３
１ａへ供給される。そして、このシステムクロックの図
１３（ａ）に示すＨレベルの期間（２）の立ち下がりエ
ッジにより、遅延量ｄ１が付与されたイベント信号Ａが
制御部３１ａへ取り込まれる。

【００６２】なお、モジュール内システムクロック停止
信号端子３０ｂから入力されるモジュール内システムク
ロック停止信号とイベント入力端子５から入力されるイ
ベント信号Ｂに関する第２のモジュール９ａ内の動作
も、モジュール内システムクロック停止信号端子３０ａ
から入力されるモジュール内システムクロック停止信号
とイベント入力端子４から入力されるイベント信号Ａに
関する前記説明した第１のモジュール８ａ内の動作と同
様である。

【００６３】以上のように、この実施の形態６によれ
ば、モジュール内システムクロック停止信号のパルス幅
がシステムクロックの周期Ｔであり、イベント信号Ａ，
Ｂのパルス幅はＰＴであり、イベント信号Ａ，Ｂはモジ
ュール内システムクロック停止信号の立ち下がりのタイ
ミングで当該モジュール内システムクロック停止信号に
連続して入力され、さらにユーザ対応機能ブロック部３
を通過するイベント信号線により伝達されるイベント信
号に付与される遅延量がシステムクロックの周期Ｔの１
／２以下であることを条件に、第１のモジュール８ａの
制御部３１ａによるイベント信号Ａの取り込み、第２の
モジュール９ａの制御部３１ｂによるイベント信号Ｂの
取り込みは一意的に決定され、安定した動作が確保でき
る効果がある。なお、このように前記各モジュールの動
作が一意的に決定されるのは、１つのチップ内に限ら
ず、前記構成および前記条件のもとでユーザ対応機能ブ
ロック部３が異なる各チップでも同様に前記各モジュー
ルの動作は一意的に決定される。

【００６４】実施の形態７．図１４は、この発明の実施
の形態７の半導体回路装置の部分構成を示す回路ブロッ
ク図であり、図１４において図５と同一または相当の部
分については同一符号を付し説明を省略する。図１４に
おいて、７００は半導体回路装置、３０５はＭＰＵ部で
ある。３２ｇ，３４ａ，３４ｂはラッチ回路であり、ラ
ッチ回路３４ａ，３４ｂは再起動回路に対応する。３５
は初期値としてＨレベルを出力するトグルフリップフロ
ップ（ＭＰＵ供給クロック停止回路，再起動回路）、３
６はインバータ回路である。図１５はラッチ回路３４
ａ，３４ｂの構成を示す回路図であり、図７と同一の構
成である。この実施の形態では、１回目のイベント信号
の入力によりシステムクロックを停止させ、２回目のイ
ベント信号の入力後にＭＰＵ部３０５のシステムクロッ
クを起動させることで動作の安定化を図る。

【００６５】次に動作について説明する。図１６は、図
１４に示した各部の波形を示すタイミングチャートであ
る。なお、この実施の形態でのイベント信号Ａ，Ｂのパ
ルス幅はシステムクロックの周期Ｔの３／２であること
を条件とする。図１６（ｄ）に示すようにイベント入力
端子４から１回目のイベント信号Ａを、システムクロッ
クのＨレベルの期間（１）に入力すると、このイベント
信号Ａは図１６（ｅ）に示すように遅延量ｄ１が付され
て２入力ＯＲ回路２５を介してラッチ回路３２ｇへ供給
される。このイベント信号Ａは、システムクロックのＬ
レベルの期間（４）にラッチ回路３２ｇへラッチされト
グルフリップフロップ３５へ出力される。この結果、ト
グルフリップフロップ３５は出力をＬレベルに変え、２
入力ＡＮＤ回路２７のゲートが閉じられ、図１６（ｂ）
に示すようにＭＰＵ部内システムクロックはＬレベルに
固定され、ＭＰＵ部３０５の動作が停止する。

【００６６】次に、図１６（ｄ）に示すようにシステム
クロックのＨレベルの期間（２）に２回目のイベント信
号Ａをイベント入力端子４から入力する。このイベント
信号Ａは図１６（ｅ）に示すように遅延量ｄ１が付され
て２入力ＯＲ回路２５を介してラッチ回路３２ｇへ供給
される。ラッチ回路３２ｇでは、Ｌレベルの期間（５）
において前記イベント信号Ａをラッチして出力する。こ
の結果、トグルフリップフロップ３５の出力はＬレベル
からＨレベルへ変化して２入力ＡＮＤ回路２７のゲート
を開くため、図１６（ｂ）に示すようにシステムクロッ
クが再度ＭＰＵ部内システムクロックとして供給され
る。このＭＰＵ部内システムクロックは、インバータ回
路３６から反転されて出力され、ラッチ回路３４ａ，３
４ｂへ出力されるため、図１６（ｅ）に示すイベントＡ
は図１６（ｃ）に示すインバータ回路３６の出力のＬレ
ベルへの立ち下がりのタイミングでラッチ回路３４ａへ
ラッチされ第１のモジュール８へ供給される。このラッ
チ回路３４ａへラッチされ第１のモジュール８へ供給さ
れているイベント信号Ａは、図１６（ａ）の期間（３）
の立ち下がりのタイミングで第１のモジュール８へ取り
込まれる。

【００６７】以上のように、この実施の形態７によれ
ば、イベント信号Ａ，Ｂに付された遅延量ｄ１が０＜ｄ
１≦Ｔの範囲内であることを条件に、第１のモジュール
８へのイベント信号Ａの取り込み、第２のモジュール９
へのイベント信号Ｂの取り込みは図１６（ａ）に示す
（３）の立ち下がりのタイミングで一意的に決定され、
安定した動作が確保できる効果がある。なお、このよう
に前記各モジュールの動作が一意的に決定されるのは、
１つのチップ内に限らず、前記構成および前記条件のも
とでユーザ対応機能ブロック部３が異なる各チップでも
同様に前記各モジュールの動作は一意的に決定される。

【００６８】実施の形態８．図１７は、この発明の実施
の形態８の半導体回路装置の部分構成を示す回路ブロッ
ク図であり、図１７において図４と同一または相当の部
分については同一符号を付し説明を省略する。図１７に
おいて、８００は半導体回路装置、３０６はＭＰＵ部、
２５ａは２入力ＯＲ回路（ユーザモード切換回路）、２
５ｂは２入力ＡＮＤ回路（ユーザモード切換回路）、４
０は２入力ＯＲ回路２５ａの一方の入力端子に接続され
たテストモード信号が出力されるテストモード信号線
（ユーザモード切換回路）である。このテストモード信
号は、テストモード時にＬレベルとなって前記実施の形
態７と同様の動作となる。またユーザモード時にはＨレ
ベルになる。

【００６９】ここで前記ユーザモード時の動作について
説明する。テストモード信号線４０にはＨレベルが出力
されるため、２入力ＡＮＤ回路２５ｂの出力はＬレベル
に固定され、ラッチ回路３４ａはイベントＡを常に第１
のモジュール８へ出力し、またラッチ回路３４ｂもイベ
ントＢを常に第２のモジュール９へ出力するスルー状態
となる。

【００７０】以上のように、この実施の形態８によれ
ば、テストモードおよびユーザモードを設定することが
でき、ユーザモードではイベント信号Ａおよびイベント
信号Ｂの入力タイミングを調整することにより、イベン
ト信号の入力を１回で、かつタイミングの遅れなしにイ
ベント信号を第１のモジュール、第２のモジュールへ供
給することができる効果がある。

【００７１】実施の形態９．図１８は、この発明の実施
の形態９の半導体回路装置の部分構成を示す回路ブロッ
ク図であり、図１８において図８と同一または相当の部
分については同一符号を付し説明を省略する。図１８に
おいて、９００は半導体回路装置、３０７はＭＰＵ部、
３７はイベント信号を２回検出した後、システムクロッ
クカウンタ２９を起動させるイベント入力検出器（再起
動回路）である。なお、システムクロックカウンタ２９
は計数回路，再起動回路に対応する。

【００７２】次に動作について説明する。図１９は、こ
の実施の形態の動作を示すタイミングチャートである。
この実施の形態では、イベント信号Ａは図１９（ｅ）に
示すようなタイミングおよび形態でイベント信号入力端
子４へ入力される。遅延量ｄ１が付与された図１９
（ｆ）に示す１回目のイベント信号（パルス幅はシステ
ムクロックの１周期Ｔ）Ａは２入力ＯＲ回路２５を介し
てラッチ回路３２ｇへシステムクロックのＬレベルの期
間でラッチされ出力される。そして、ラッチ回路３２ｇ
の出力の立ち上がりエッジからワンショットパルスが生
成され、セット／リセットフリップフロップ２６のセッ
ト端子へ出力され、セット／リセットフリップフロップ
２６の反転Ｑ出力はＬレベルになる。この結果、２入力
ＡＮＤ回路２７の出力はＬレベル、インバータ回路３６
の出力はＨレベルに固定され、ＭＰＵ部内システムクロ
ックは停止し、第１のモジュール８および第２のモジュ
ール９は動作を停止し、ラッチ回路３４ａ，３４ｂはイ
ベント信号のラッチおよび出力を行わない状態になる。
この状態で、図１９（ｅ）に示す２回目のイベント信号
Ａが入力されると、遅延量ｄ１が付された図１９（ｆ）
に示す２回目のイベント信号ＡはシステムクロックのＬ
レベルの期間でラッチ回路３２ｇにラッチされ出力さ
れ、イベント入力検出器３７へ出力される。イベント入
力検出器３７へは前記１回目のイベント信号Ａも供給さ
れているので、２回目のイベント信号Ａが供給されると
イベント入力検出器３７はシステムクロックカウンタ２
９を起動させる。

【００７３】システムクロックカウンタ２９は、システ
ムクロックを計数して計数値がプリセット値に達すると
オーバーフロー信号をセット／リセットフリップフロッ
プ２６のリセット端子へ出力する。このためセット／リ
セットフリップフロップ２６の反転Ｑ出力はＨレベルに
なり、この時点以降、配線１３のシステムクロックがＭ
ＰＵ部内システムクロックとして第１のモジュール８、
第２のモジュール９などへ供給されるようになる。一
方、インバータ回路３６の出力もＬレベルへ変化して、
ラッチ回路３４ａ、３４ｂを動作させ、２回目のイベン
ト信号Ａをラッチして第１のモジュール８へ出力する。
第１のモジュール８は、図１９（ａ）に示すセット／リ
セットフリップフロップ２６の反転Ｑ出力がＨレベルに
なってからのＭＰＵ部内システムクロックの最初の立ち
下がりエッジ（３）で、前記ラッチ回路３４ａが出力し
ている２回目のイベント信号Ａを取り込む。

【００７４】以上のように、この実施の形態９によれ
ば、イベント信号Ａおよびイベント信号Ｂに付与される
遅延量ｄ１が０＜ｄ１＜Ｔの範囲内であれば、２回与え
られるイベント信号はイベント入力検出器３７により検
出され、イベント入力検出器３７はシステムクロックカ
ウンタ２９を起動させることができるため、第１のモジ
ュール８へのイベント信号Ａの取り込み、第２のモジュ
ール９へのイベント信号Ｂの取り込みは図１９（ａ）に
示す（３）の立ち下がりのタイミングで一意的に決定さ
れ、安定した動作が確保できる効果がある。なお、この
ように前記各モジュールの動作が一意的に決定されるの
は、１つのチップ内に限らず、前記構成および前記条件
のもとでユーザ対応機能ブロック部３が異なる各チップ
でも同様に前記各モジュールの動作は一意的に決定され
る。

【００７５】実施の形態１０．図２０は、この発明の実
施の形態１０の半導体回路装置の部分構成を示す回路ブ
ロック図であり、図２０において図１７および図１８と
同一または相当の部分については同一符号を付し説明を
省略する。図２０において、９１０は半導体回路装置、
３０８はＭＰＵ部である。なお、２入力ＯＲ回路２５ａ
と２入力ＡＮＤ回路２５ｂはユーザーモード切換回路に
対応する。この実施の形態ではテストモード信号をＬレ
ベルにすると前記実施の形態９と同様の動作となる。ま
た、テストモード信号をＨレベルにすると、２入力ＯＲ
回路２５ａの出力はＨレベル、２入力ＡＮＤ回路２５ｂ
の出力はＬレベルに固定されるため、ラッチ回路３２は
ラッチ出力動作を行わず、またラッチ回路３４ａはイベ
ントＡを常に第１のモジュール８へ出力し、またラッチ
回路３４ｂはイベントＢを常に第２のモジュール９へ出
力するスルー状態となる。

【００７６】以上のように、この実施の形態１０によれ
ば、テストモードおよびユーザモードを設定することが
でき、ユーザモードではイベント信号Ａおよびイベント
信号Ｂの入力タイミングを調整することにより、第１の
モジュール８、第２のモジュール９へイベント信号の入
力を１回で、かつタイミングの遅れなしに行うことがで
きる効果がある。

【００７７】実施の形態１１．図２１は、この発明の実
施の形態１１の半導体回路装置の部分構成を示す回路ブ
ロック図であり、図２１において図１７と同一または相
当の部分については同一符号を付し説明を省略する。図
２１において、９２０は半導体回路装置、３０９はＭＰ
Ｕ部、２７ａ，２７ｂは２入力ＡＮＤ回路（再起動回
路）、３２ｈ，３２ｉはシステムクロックのＬレベルの
期間にイベント信号を取り込みラッチ出力し、次のシス
テムクロックのＨレベルへの立ち上がりでラッチを完了
するインバータ回路、３５ａ，３５ｂは初期状態がＨレ
ベルを出力しているトグルフリップフロップ（ＭＰＵ供
給クロック停止回路，再起動回路）、３６ａ，３６ｂは
インバータ回路（再起動回路）、８ｂは第１のモジュー
ル（機能ブロック）、９ｂは第２のモジュール（機能ブ
ロック）である。

【００７８】次に動作について説明する。図２２はこの
実施の形態の動作を示すタイミングチャートであり、第
１のモジュールにおける動作を示すが第２のモジュール
についても同様である。この実施の形態では、イベント
入力端子へ入力された１回目のイベント信号によりモジ
ュール内のシステムクロックを停止させ、次の２回目の
イベント信号入力後にモジュール内のシステムクロック
を再起動することで制御部へのイベント信号の取り込み
動作を安定化させる。

【００７９】システムクロックのＨレベルの期間（１）
に１回目のイベント信号Ａがイベント入力端子４から入
力されると、このイベント信号Ａは遅延量ｄ１が付され
てシステムクロックの次のＬレベルの期間（４）にラッ
チ回路３２ｈにラッチされ出力される。ラッチ回路３２
ｈの出力はトグルフリップフロップ３５ａの出力をＬレ
ベルへ反転させるため、２入力ＡＮＤ回路２７ａのゲー
トが閉じて図２２（ｂ）に示すようにモジュール内のシ
ステムクロックをＬレベルに固定する。この結果、イン
バータ回路３６ａの出力は図２２（ｃ）に示すようにＨ
レベルに固定される。

【００８０】次に、システムクロックのＨレベルの期間
（２）に２回目のイベント信号Ａが入力されると、次の
Ｌレベルの期間（５）に前記２回目のイベント信号Ａは
ラッチ回路３２ｈにラッチされ出力され、トグルフリッ
プフロップ３５ａの出力を再度Ｈレベルへ反転させる。
このため、２入力ＡＮＤ回路２７ａのゲートが開き、２
入力ＡＮＤ回路２７ａからは図２２（ｂ）に示すように
システムクロックが第１のモジュール８ｂへシステムク
ロックとして出力されるようになる。インバータ回路３
６ａの出力は前記モジュール内のシステムクロックを反
転させてラッチ回路３４ａへ出力するため、図２２
（ｃ）に示すＬレベルへの立ち下がりのタイミングで図
２２（ｆ）に示すようにラッチ回路３４ａは２回目のイ
ベント信号Ａをラッチして出力する。このラッチ回路３
４ａの出力は、図２２（ｂ），（ｆ）に示すように、２
入力ＡＮＤ回路２７ａのゲートが開いてから２入力ＡＮ
Ｄ回路２７ａから最初に出力されたモジュール内のシス
テムクロックの立ち下がりのタイミング（３）で制御部
３１ａに取り込まれる。

【００８１】以上のように、この実施の形態１１によれ
ば、イベント信号Ａ，Ｂに付された遅延量ｄ１が０＜ｄ
１≦Ｔの範囲内であることを条件に、第１のモジュール
８へのイベント信号Ａの取り込み、第２のモジュール９
へのイベント信号Ｂの取り込みは図２２（ａ）に示す
（３）の立ち下がりのタイミングで一意的に決定され、
安定した動作が確保できる効果がある。なお、このよう
に前記各モジュールの動作が一意的に決定されるのは、
１つのチップ内に限らず、前記構成および前記条件のも
とでユーザ対応機能ブロック部３が異なる各チップでも
同様に前記各モジュールの動作は一意的に決定される。

【００８２】実施の形態１２．図２３は、この発明の実
施の形態１２の半導体回路装置の部分構成を示す回路ブ
ロック図であり、図２３において図２０および図２１と
同一または相当の部分については同一符号を付し説明を
省略する。図２３において、９３０は半導体回路装置、
３１０はＭＰＵ部である。８ｃは第１のモジュール（機
能ブロック）、９ｃは第２のモジュール（機能ブロッ
ク）である。この実施の形態ではテストモード信号をＬ
レベルにすると前記実施の形態１１と同様の動作とな
る。また、テストモード信号をＨレベルにすると、２入
力ＯＲ回路２５ａの出力はＨレベルに固定されるためラ
ッチ回路３２ｈはラッチ出力動作を行わず、２入力ＡＮ
Ｄ回路２５ｂの出力はＬレベルに固定され、ラッチ回路
３４ａはイベントＡを常に第１のモジュール８ｃへ出力
し、またラッチ回路３４ｂもイベントＢを常に第２のモ
ジュール９ｃへ出力するスルー状態となる。このため、
ユーザモードではイベント信号Ａおよびイベント信号Ｂ
の入力タイミングを調整することにより、第１のモジュ
ール８ｃ、第２のモジュール９ｃへイベント信号の入力
を１回で、かつタイミングの遅れなしに行うことができ
る。

【００８３】以上のように、この実施の形態１２によれ
ば、テストモードおよびユーザモードを設定することが
でき、ユーザモードではイベント信号Ａおよびイベント
信号Ｂの入力タイミングを調整することにより、第１の
モジュール８ｃ、第２のモジュール９ｃへイベント信号
の入力を１回で、かつタイミングの遅れなしに行うこと
ができる効果がある。

【００８４】実施の形態１３．図２４は、この発明の実
施の形態１３の半導体回路装置の部分構成を示す回路ブ
ロック図であり、図２４において図１２，図１８，図２
１と同一または相当の部分については同一符号を付し説
明を省略する。図２４において、９４０は半導体回路装
置、３１１はＭＰＵ部、３７ａはイベント信号を２回検
出した後、システムクロックカウンタ２９ａを起動させ
る第１のモジュール（機能ブロック）８ｄ内のイベント
入力検出器（再起動回路）、３７ｂはイベント信号を２
回検出した後、システムクロックカウンタ（計数回路，
再起動回路）２９ｂを起動させる第２のモジュール（機
能ブロック）９ｄ内のイベント入力検出器（再起動回
路）である。

【００８５】次に、第１のモジュール８ｄについての動
作を説明するが、第２のモジュール９ｄについても同様
である。図２５は、この実施の形態の動作を示すフロー
チャートであり、イベント信号Ａは図２５（ｄ）に示す
ようなタイミングおよび形態でイベント信号入力端子４
から入力される。遅延量ｄ１が付された図２５（ｅ）に
示す１回目のイベント信号（パルス幅はシステムクロッ
クの１周期Ｔ）Ａはラッチ回路３２ｈへシステムクロッ
クのＬレベルの期間（４）でラッチされ出力される。そ
して、ラッチ回路３２ｈの出力の立ち上がりエッジから
ワンショットパルスが生成され、このワンショットパル
スはセット／リセットフリップフロップ２６ａのセット
端子へ出力され、セット／リセットフリップフロップ２
６ａの反転Ｑ出力はＬレベルになる。この結果、２入力
ＡＮＤ回路２７ａの出力はＬレベル、インバータ回路３
６ａの出力はＨレベルに固定され、ＭＰＵ部内システム
クロックは停止し、第１のモジュール８ｄは動作を停止
し、インバータ回路３４ａはイベント信号のラッチおよ
び出力を行わない状態になる。この状態で、図２５
（ｄ）に示す２回目のイベント信号Ａが図２５（ｄ）に
示すようにシステムクロックのＨレベルの期間（２）に
入力されると、遅延量ｄ１が付された図２５（ｅ）に示
す２回目のイベント信号ＡはシステムクロックのＬレベ
ルの期間（５）でラッチ回路３２ｈにラッチされ出力さ
れ、イベント入力検出器３７ａへ出力される。イベント
入力検出器３７ａへは前記１回目のイベント信号Ａも供
給されているので、２回目のイベント信号Ａが供給され
るとイベント入力検出器３７ａはシステムクロックカウ
ンタ２９ａを起動させる。

【００８６】システムクロックカウンタ２９ａは、シス
テムクロックを計数して計数値がプリセット値に達する
とオーバーフロー信号をセット／リセットフリップフロ
ップ２６ａのリセット端子へ出力する。このためセット
／リセットフリップフロップ２６ａの反転Ｑ出力はＨレ
ベルになり、この時点以降、図２５（ｂ）に示すように
配線１３のシステムクロックがモジュール内システムク
ロックとして第１のモジュール８ｄなどへ供給されるよ
うになる。そして、インバータ回路３６ａの出力も図２
５（ｃ）に示すように前記ＭＰＵ部内システムクロック
によりＬレベルへ変化してラッチ回路３４ａを動作さ
せ、２回目のイベント信号Ａを図２５（ｅ）に示すよう
にその立ち下がりのタイミングでラッチして第１のモジ
ュール８ｄへ出力する。第１のモジュール８ｄは、図２
５（ａ）に示すセット／リセットフリップフロップ２６
ａの反転Ｑ出力がＨレベルになってからのＭＰＵ部内シ
ステムクロックの最初の立ち下がりエッジ（３）で、図
２５（ｆ）に示すように前記ラッチ回路３４ａが出力し
ている２回目のイベント信号Ａを取り込む。

【００８７】以上のように、この実施の形態１３によれ
ば、イベント信号Ａおよびイベント信号Ｂに付与される
遅延量ｄ１が０＜ｄ１＜Ｔの範囲内であれば、２回与え
られるイベント信号はイベント入力検出器３７ａ，３７
ｂにより確実に検出される。そして、イベント入力検出
器３７ａ，３７ｂはシステムクロックカウンタ２９ａ，
２９ｂを起動させることができるため、第１のモジュー
ル８ｄへのイベント信号Ａの取り込み、第２のモジュー
ル９ｄへのイベント信号Ｂの取り込みは図２５（ａ）に
示す（３）の立ち下がりのタイミングで一意的に決定さ
れ、安定した動作が確保できる効果がある。なお、この
ように前記各モジュールの動作が一意的に決定されるの
は、１つのチップ内に限らず、前記構成および前記条件
のもとでユーザ対応機能ブロック部３が異なる各チップ
でも同様に前記各モジュールの動作は一意的に決定され
る。

【００８８】実施の形態１４．図２６は、この発明の実
施の形態１４の半導体回路装置の部分構成を示す回路ブ
ロック図であり、図２６において図２３および図２４と
同一または相当の部分については同一符号を付し説明を
省略する。図２６において、９３１は半導体回路装置、
３１２はＭＰＵ部、８ｅは第１のモジュール（機能ブロ
ック）、９ｅは第２のモジュール（機能ブロック）であ
る。なお、２入力ＡＮＤ回路２５ｂ，２５ｄと２入力Ｏ
Ｒ回路２５ａ，２５ｃはユーザモード切換回路に対応す
る。

【００８９】次に、第１のモジュール８ｅについての動
作を説明するが、第２のモジュール９ｅについても同様
である。この実施の形態ではテストモード信号をＬレベ
ルにすると前記実施の形態９と同様の動作となる。ま
た、テストモード信号をＨレベルにすると、２入力ＯＲ
回路２５ａの出力はＨレベルに固定されるためラッチ回
路３２ｈはラッチ出力動作を行わず、２入力ＡＮＤ回路
２５ｂの出力はＬレベルに固定されるためラッチ回路３
４ａはイベントＡを常に第１のモジュール８ｅへ出力
し、またラッチ回路３４ｂはイベントＢを常に第２のモ
ジュール９ｅへ出力するスルー状態となる。

【００９０】以上のように、この実施の形態１４によれ
ば、テストモードおよびユーザモードを設定することが
でき、ユーザモードではイベント信号Ａおよびイベント
信号Ｂの入力タイミングを調整することにより、第１の
モジュール８ｅ、第２のモジュール９ｅへイベント信号
の入力を１回で、かつタイミングの遅れなしに行うこと
ができる効果がある。

【００９１】

【発明の効果】以上のように、この発明によれば、シス
テムクロックの一方のレベルに同期してイベント信号を
ラッチして出力する前記イベント信号の入力端子ごとに
設けられている第１のラッチ回路と、前記第１のラッチ
回路の出力を前記システムクロックの他方のレベルに同
期してラッチし、前記システムクロックの他方のレベル
から前記一方のレベルへの変化エッジで前記イベント信
号を取り込んで動作する各機能ブロックへ出力する、前
記各機能ブロックの近傍に各機能ブロックごとに設けら
れた第２のラッチ回路とを備えたので、ユーザ対応機能
ブロックの配置による各イベント信号の配線経路の違い
に関係なく、それぞれの機能ブロックが前記各配線経路
を介して送られてくるイベント信号を取り込むタイミン
グが一意的に決定され、イベント信号の処理を安定して
行うことができる効果がある。

【００９２】この発明によれば、第１のラッチ回路がシ
ステムクロックの一方のレベルに同期して複数のイベン
ト信号のうちの所定のイベント信号をラッチして出力す
る動作、および第２のラッチ回路が前記第１のラッチ回
路の出力を前記システムクロックの他方のレベルに同期
してラッチして出力する動作を無効にし、前記第１のラ
ッチ回路および前記第２のラッチ回路を導通状態に固定
し、各機能ブロックが各イベント信号の取り込みをシス
テムクロックの所定の変化タイミングで行うユーザモー
ドへ切り換えるユーザモード切換回路を備えるように構
成したので、機能ブロックの配置による配線経路の違い
に関係なく、当該配線経路を介して送られてくるイベン
ト信号を各機能ブロックが取り込むタイミングを一意的
に決定してモジュールのテストを安定して行うことがで
きるだけでなく、前記機能ブロックへイベント信号を供
給するタイミングをユーザが調整してイベント信号の処
理を安定して行うことができる効果がある。

【００９３】この発明によれば、ＭＰＵ供給クロック停
止回路により停止したシステムクロックを、ユーザ対応
機能ブロック部を経路とすることで遅延量が付与された
イベント信号をもとに再起動し、前記イベント信号が前
記各機能ブロックへ供給されているときに前記再起動し
た前記システムクロックを当該機能ブロックへ供給する
再起動回路を備えたので、前記ユーザ対応機能ブロック
の配置による前記イベント信号の配線経路の違いに関係
なく、当該配線経路を介して送られてくるイベント信号
を取り込むタイミングが一意的に決定され、イベント信
号の処理を安定して行うことができる効果がある。

【００９４】この発明によれば、複数の機能ブロックを
有したマイクロプロセッシングユニット部へ供給される
システムクロックを、停止信号入力端子から入力された
システムクロック停止信号をもとにフリップフロップが
停止し、該フリップフロップにより停止した前記システ
ムクロックを、前記システムクロック停止信号入力完了
後に前記複数の各機能ブロックへ供給されユーザ対応機
能ブロック部を経路とすることで遅延量が付与されたイ
ベント信号をもとに前記フリップフロップを制御するこ
とで再起動し、再起動した前記システムクロックを前記
各機能ブロックへ供給する再起動回路を備えたので、前
記ユーザ対応機能ブロックの配置による前記イベント信
号の配線経路の違いに関係なく、当該配線経路を介して
送られてくるイベント信号を取り込むタイミングが、前
記フリップフロップにより停止した後に前記イベント信
号により再起動する前記システムクロックにより一意的
に決定され、イベント信号の処理を安定して行うことが
できる効果がある。

【００９５】この発明によれば、システムクロック停止
信号入力完了後に複数の各機能ブロックへ供給されユー
ザ対応機能ブロック部を経路とすることで遅延量が付与
されたイベント信号をもとに停止しているシステムクロ
ックの源クロックを計数し、当該計数結果が所定の値に
達すると出力されるフロー信号をもとにフリップフロッ
プを制御して当該フリップフロップにより停止した前記
システムクロックを再起動する計数回路を備えたので、
前記源クロックが正常に供給されていない状況下、特に
前記源クロックの繰り返し周期が長くなる源クロック周
波数変動などが発生する状況下では前記各機能ブロック
が前記イベント信号を取り込むタイミングがずれて前記
イベント信号を取り込まなくなるが、前記源クロックが
正常に供給されている状況下では前記各機能ブロックが
前記イベント信号を同一のタイミングで一意的に取り込
むことになるので、前記源クロックが正常に供給されて
いる状況を判断しながらイベント信号の処理を安定して
行うことができる効果がある。

【００９６】この発明によれば、各機能ブロック毎に機
能ブロック停止信号入力端子、機能ブロック停止信号入
力端子から入力された機能ブロッククロック停止信号を
もとに機能ブロックへ供給されるシステムクロックを停
止するフリップフロップ、再起動回路を構成したので、
ユーザ対応機能ブロックの配置によるイベント信号の配
線経路の違いに関係なく、当該配線経路を介して送られ
てくるイベント信号を取り込むタイミングが、前記各機
能ブロック毎に前記フリップフロップにより停止した後
に再起動する前記システムクロックにより一意的に決定
され、前記各機能ブロック毎にイベント信号の処理を安
定して行うことができる効果がある。

【００９７】この発明によれば、各機能ブロック毎に機
能ブロック停止信号入力端子、機能ブロック停止信号入
力端子から入力された機能ブロッククロック停止信号を
もとに機能ブロックへ供給されるシステムクロックを停
止するフリップフロップ、前記フリップフロップをフロ
ー信号により制御する計数回路を備えた再起動回路を備
えるように構成したので、各機能ブロック毎に源クロッ
クが正常に供給されている状況を判断しながらイベント
信号の処理を安定して行うことができる効果がある。

【００９８】この発明によれば、停止したシステムクロ
ックを、第１のイベント信号の入力完了後に入力され遅
延量が付与された第２のイベント信号をもとに前記シス
テムクロックを停止させたフリップフロップを制御する
ことで再起動し、再起動した前記システムクロックをも
とに前記第２のイベント信号を各機能ブロックへ供給す
るとともに、再起動した前記システムクロックの所定の
変化タイミングを前記各機能ブロックへ供給する再起動
回路を備えたので、ユーザ対応機能ブロックの配置によ
る前記イベント信号の配線経路の違いに関係なく、当該
配線経路を介して送られてくるイベント信号が前記各機
能ブロックへ供給されるタイミングと前記イベント信号
が取り込まれるタイミングとが、再起動された前記シス
テムクロックにより一意的に決定され、イベント信号の
処理を安定して行うことができる効果がある。

【００９９】この発明によれば、第１のイベント信号と
当該第１のイベント信号の入力完了後に各機能ブロック
へ供給された第２のイベント信号とをもとに、フリップ
フロップが停止させたシステムクロックの源クロックの
計数を開始し、当該計数結果が所定の値になると出力さ
れるフロー信号をもとに前記フリップフロップを制御し
て前記停止したシステムクロックを再起動させ、再起動
した前記システムクロックをもとに前記第２のイベント
信号を前記各機能ブロックへ供給するとともに、再起動
した前記システムクロックの所定の変化タイミングを前
記各機能ブロックへ供給する計数回路を備えたので、前
記源クロックが正常に供給されていない状況下、特に前
記源クロックの繰り返し周期が長くなる源クロック周波
数変動などが発生する状況下では前記各機能ブロックが
前記イベント信号を取り込むタイミングがずれて前記イ
ベント信号を取り込まなくなるが、前記源クロックが正
常に供給されている状況下では前記各機能ブロックが前
記イベント信号を同一のタイミングで一意的に取り込む
ことになるので、前記源クロックが正常に供給されてい
る状況を判断しながらイベント信号の処理を安定して行
うことができる効果がある。

【０１００】この発明によれば、ＭＰＵ供給クロック停
止回路および再起動回路の機能を無効にして、各機能ブ
ロックへ単一のイベント信号を供給し、前記各機能ブロ
ックが前記イベント信号の取り込みをシステムクロック
の所定の変化タイミングで行うユーザモードへ切り換え
るユーザモード切換回路を備えるように構成したので、
機能ブロックの配置による配線経路の違いに関係なく、
当該配線経路を介して送られてくるイベント信号のタイ
ミングが一意的に決定されるようにして、モジュールの
テストを安定して行うことができるだけでなく、前記機
能ブロックへイベント信号を供給するタイミングをユー
ザが調整してイベント信号の処理を安定して行うことが
できる効果がある。

【０１０１】この発明によれば、各機能ブロック毎に構
成された再起動回路により、フリップフロップが停止さ
せたシステムクロックを、第１のイベント信号の入力完
了後に入力され遅延量が付与された第２のイベント信号
をもとに前記フリップフロップを制御することで再起動
し、再起動した前記システムクロックをもとに前記第２
のイベント信号を当該機能ブロックへ供給するととも
に、再起動した前記システムクロックの所定の変化タイ
ミングを前記機能ブロックへ供給するように構成したの
で、ユーザ対応機能ブロックの配置による前記イベント
信号の配線経路の違いに関係なく、当該配線経路を介し
て送られてくるイベント信号を前記各機能ブロックへ供
給するタイミングと前記イベント信号を取り込むタイミ
ングが、前記再起動する前記システムクロックにより前
記各機能ブロック毎に一意的に決定され、イベント信号
の処理を安定して行うことができる効果がある。

【０１０２】この発明によれば、各機能ブロック毎に当
該各機能ブロックへ供給されるシステムクロックを停止
させるフリップフロップ、フロー信号により前記フリッ
プフロップを制御して前記停止したシステムクロックを
再起動させる計数回路を有した再起動回路を構成するよ
うにしたので、源クロックが正常に供給されている状況
を判断しながらイベント信号の処理を各機能ブロック毎
に安定して行うことができる効果がある。

【０１０３】この発明によれば、各機能ブロック毎のＭ
ＰＵ供給クロック停止回路および再起動回路の機能を同
時に無効にして、前記各機能ブロックへ単一のイベント
信号を供給し、前記各機能ブロックが前記イベント信号
の取り込みをシステムクロックの所定の変化タイミング
で行うユーザモードへ切り換えるユーザモード切換回路
を備えたので、源クロックが正常に供給されている状況
を判断しながらイベント信号の処理を各機能ブロック毎
に安定して行うことができるだけでなく、前記各機能ブ
ロックへイベント信号を供給するタイミングをユーザが
調整してイベント信号の処理を安定して行うことができ
る効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の半導体回路装置の
部分構成を示す回路ブロック図である。

【図２】 この発明の実施の形態１の半導体回路装置の
ラッチ回路の構成を示す回路図である。

【図３】 この発明の実施の形態１の半導体回路装置の
各イベント信号線上のイベント信号を示すタイミングチ
ャートである。

【図４】 この発明の実施の形態２の半導体回路装置の
部分構成を示す回路ブロック図である。

【図５】 この発明の実施の形態３の半導体回路装置の
部分構成を示す回路ブロック図である。

【図６】 この発明の実施の形態３の半導体回路装置に
おけるシステムクロック、ＭＰＵ部内システムクロッ
ク、ＭＰＵ部内システムクロック停止信号、イベント信
号などの波形を示すタイミングチャートである。

【図７】 この発明の実施の形態３の半導体回路装置の
ラッチ回路の構成を示す回路図である。

【図８】 この発明の実施の形態４の半導体回路装置の
部分構成を示す回路ブロック図である。

【図９】 この発明の実施の形態４の半導体回路装置に
おけるシステムクロック、ＭＰＵ部内システムクロッ
ク、ＭＰＵ部内システムクロック停止信号、イベント信
号などの波形を示すタイミングチャートである。

【図１０】 この発明の実施の形態５の半導体回路装置
の部分構成を示す回路ブロック図である。

【図１１】 この発明の実施の形態５の半導体回路装置
におけるシステムクロック、モジュール内のシステムク
ロック、モジュール内システムクロック停止信号、イベ
ント信号などの波形を示すタイミングチャートである。

【図１２】 この発明の実施の形態６の半導体回路装置
の部分構成を示す回路ブロック図である。

【図１３】 この発明の実施の形態６の半導体回路装置
におけるシステムクロック、モジュール内のシステムク
ロック、モジュール内システムクロック停止信号、イベ
ント信号などの波形を示すタイミングチャートである。

【図１４】 この発明の実施の形態７の半導体回路装置
の部分構成を示す回路ブロック図である。

【図１５】 この発明の実施の形態７の半導体回路装置
のラッチ回路の構成を示す回路図である。

【図１６】 この発明の実施の形態７の半導体回路装置
のシステムクロック、ＭＰＵ部内システムクロック、イ
ベント信号、ラッチ回路出力などの波形を示すタイミン
グチャートである。

【図１７】 この発明の実施の形態８の半導体回路装置
の部分構成を示す回路ブロック図である。

【図１８】 この発明の実施の形態９の半導体回路装置
の部分構成を示す回路ブロック図である。

【図１９】 この発明の実施の形態９の半導体回路装置
のシステムクロック、ＭＰＵ部内システムクロック、イ
ベント信号、ラッチ回路出力などの波形を示すタイミン
グチャートである。

【図２０】 この発明の実施の形態１０の半導体回路装
置の部分構成を示す回路ブロック図である。

【図２１】 この発明の実施の形態１１の半導体回路装
置の部分構成を示す回路ブロック図である。

【図２２】 この発明の実施の形態１１の半導体回路装
置のシステムクロック、モジュール内システムクロッ
ク、イベント信号、ラッチ回路出力などの波形を示すタ
イミングチャートである。

【図２３】 この発明の実施の形態１２の半導体回路装
置の部分構成を示す回路ブロック図である。

【図２４】 この発明の実施の形態１３の半導体回路装
置の部分構成を示す回路ブロック図である。

【図２５】 この発明の実施の形態１３の半導体回路装
置のシステムクロック、モジュール内システムクロッ
ク、イベント信号、ラッチ回路出力などの波形を示すタ
イミングチャートである。

【図２６】 この発明の実施の形態１４の半導体回路装
置の部分構成を示す回路ブロック図である。

【図２７】 従来の半導体回路装置の回路ブロック図で
ある。

【図２８】 従来の半導体回路装置におけるシステムク
ロック、イベント信号Ａ、イベント信号Ｂを示すタイミ
ングチャートである。

【符号の説明】

２，３０１〜３１２ ＭＰＵ部、３ ユーザ対応機能ブ
ロック部、８，８ａ〜８ｅ 第１のモジュール（機能ブ
ロック）、９，９ａ〜９ｅ 第２のモジュール（機能ブ
ロック）、１４ａ，１４ｂ ラッチ回路（第１のラッチ
回路）、１５ａ，１５ｂ ラッチ回路（第２のラッチ回
路）、２１ テストモード端子（ユーザモード切換回
路）、２２ インバータ回路（ユーザモード切換回
路）、２３，２５ｂ，２５ｄ ２入力ＡＮＤ回路（ユー
ザモード切換回路）、２４，２５ａ，２５ｃ ２入力Ｏ
Ｒ回路（ユーザモード切換回路）、２６，２６ａ，２６
ｂ セット／リセットフリップフロップ（ＭＰＵ供給ク
ロック停止回路，再起動回路）、２７，２７ａ，２７ｂ
２入力ＡＮＤ回路（再起動回路）、２８ ＭＰＵ部シ
ステムクロック停止端子（停止信号入力端子）、２９，
２９ａ，２９ｂ システムクロックカウンタ（計数回
路，再起動回路）、３０ａ，３０ｂ モジュール内シス
テムクロック停止信号端子（機能ブロック停止信号入力
端子）、３１ａ，３１ｂ 制御部（機能ブロック）、３
２ｂ，３４ａ，３４ｂ ラッチ回路（再起動回路）、３
２ｃ ラッチ回路（ＭＰＵ供給クロック停止回路）、３
２ｅ ラッチ回路（ＭＰＵ供給クロック停止回路，再起
動回路）、３２ｄ，３２ｆ ラッチ回路（再起動回
路）、３５，３５ａ，３５ｂ トグルフリップフロップ
（ＭＰＵ供給クロック停止回路，再起動回路）、３６，
３６ａ，３６ｂ インバータ回路（再起動回路）、３
７，３７ａ，３７ｂ イベント入力検出器（再起動回
路）、４０テストモード信号線（ユーザモード切換回
路）、１００〜９００，９１０〜９４０，９３１ 半導
体回路装置。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 外部から供給される複数のイベント信号
   のそれぞれをシステムクロックの所定の変化タイミング
   により取り込んで動作する複数の機能ブロックを有した
   マイクロプロセッシングユニット部とユーザ対応機能ブ
   ロック部とを備えた半導体回路装置において、 前記システムクロックの一方のレベルに同期して前記複
   数のイベント信号のうちの所定のイベント信号をラッチ
   して出力し、前記所定のイベント信号の入力端子近傍に
   配置されて各イベント信号の入力端子ごとに設けられて
   いる第１のラッチ回路と、 該第１のラッチ回路の出力を前記システムクロックの他
   方のレベルに同期してラッチして出力し、前記システム
   クロックの他方のレベルから前記一方のレベルへの変化
   エッジで前記所定のイベント信号を取り込んで動作する
   前記機能ブロックの近傍に前記各機能ブロックごとに設
   けられ、前記各機能ブロックのそれぞれによるイベント
   信号の取り込みが当該各イベント信号に付与されている
   遅延量の大小にかかわらず一意的に行われることを可能
   にする第２のラッチ回路とを備えていることを特徴とす
   る半導体回路装置。
2. 【請求項２】 第１のラッチ回路がシステムクロックの
   一方のレベルに同期して複数のイベント信号のうちの所
   定のイベント信号をラッチして出力する動作、および第
   ２のラッチ回路が前記第１のラッチ回路の出力を前記シ
   ステムクロックの他方のレベルに同期してラッチして出
   力する動作を無効にし、前記第１のラッチ回路および前
   記第２のラッチ回路を導通状態に固定し、各機能ブロッ
   クが各イベント信号の取り込みをシステムクロックの所
   定の変化タイミングで行うユーザモードへ切り換えるユ
   ーザモード切換回路を備えていることを特徴とする請求
   項１記載の半導体回路装置。
3. 【請求項３】 外部から供給されるイベント信号をシス
   テムクロックの所定の変化タイミングにより取り込んで
   動作する複数の機能ブロックを有したマイクロプロセッ
   シングユニット部とユーザ対応機能ブロック部とを備え
   た半導体回路装置において、 前記マイクロプロセッシングユニット部へ供給されるシ
   ステムクロックを停止するＭＰＵ供給クロック停止回路
   と、 該ＭＰＵ供給クロック停止回路により停止した前記シス
   テムクロックを、前記ユーザ対応機能ブロック部を経路
   とすることで遅延量が付与された前記イベント信号をも
   とに再起動し、再起動した前記システムクロックの前記
   所定の変化タイミングを、前記遅延量が付与されたイベ
   ント信号が前記各機能ブロックへ供給されているときに
   当該機能ブロックへ供給し、前記各機能ブロックによる
   前記イベント信号の取り込みが前記遅延量の大小にかか
   わらず一意的に行われることを可能にする再起動回路と
   を備えていることを特徴とする半導体回路装置。
4. 【請求項４】 マイクロプロセッシングユニット部へ供
   給されるシステムクロックを停止するためのシステムク
   ロック停止信号が入力される停止信号入力端子を有し、 ＭＰＵ供給クロック停止回路は、 複数の機能ブロックを有した前記マイクロプロセッシン
   グユニット部へ供給されるシステムクロックを、前記停
   止信号入力端子から入力されたシステムクロック停止信
   号をもとに停止するフリップフロップを有し、 再起動回路は、 前記ＭＰＵ供給クロック停止回路により停止した前記シ
   ステムクロックを、前記システムクロック停止信号入力
   完了後に前記複数の各機能ブロックへ供給されユーザ対
   応機能ブロック部を経路とすることで遅延量が付与され
   たイベント信号をもとに前記フリップフロップを制御す
   ることで再起動し、再起動した前記システムクロックを
   前記各機能ブロックへ供給することを特徴とする請求項
   ３記載の半導体回路装置。
5. 【請求項５】 マイクロプロセッシングユニット部へ供
   給されるシステムクロックを停止するためのシステムク
   ロック停止信号が入力される停止信号入力端子を有し、 ＭＰＵ供給クロック停止回路は、 複数の機能ブロックを有した前記マイクロプロセッシン
   グユニット部へ供給されるシステムクロックを、前記停
   止信号入力端子から入力されたシステムクロック停止信
   号をもとに停止させるフリップフロップを有し、 再起動回路は、 システムクロック停止信号入力完了後に前記複数の各機
   能ブロックへ供給されユーザ対応機能ブロック部を経路
   とすることで遅延量が付与されたイベント信号をもと
   に、前記ＭＰＵ供給クロック停止回路により停止された
   前記システムクロックの源クロックを計数し、当該計数
   結果が所定の値に達するとフロー信号を前記フリップフ
   ロップへ出力して当該フリップフロップを制御し、前記
   フロー信号をもとに前記ＭＰＵ供給クロック停止回路に
   より停止した前記システムクロックを再起動する計数回
   路を備えていることを特徴とする請求項３記載の半導体
   回路装置。
6. 【請求項６】 複数の各機能ブロックへ供給されるシス
   テムクロックを停止するための機能ブロッククロック停
   止信号が入力される、前記各機能ブロック毎に設けられ
   た機能ブロック停止信号入力端子を有し、 ＭＰＵ供給クロック停止回路は、 マイクロプロセッシングユニット部の前記各機能ブロッ
   クへ供給されるシステムクロックを、前記各機能ブロッ
   ク停止信号入力端子から入力された機能ブロッククロッ
   ク停止信号をもとに停止させる前記各機能ブロック毎に
   構成されたフリップフロップを有し、 再起動回路は、 前記各機能ブロック毎に構成され、前記機能ブロックク
   ロック停止信号入力完了後に当該機能ブロックへ供給さ
   れユーザ対応機能ブロック部を経路とすることで遅延量
   が付与されたイベント信号をもとに前記フリップフロッ
   プを制御することで、前記ＭＰＵ供給クロック停止回路
   により停止した前記システムクロックを再起動し、再起
   動した前記システムクロックを当該機能ブロックへ供給
   することを特徴とする請求項３記載の半導体回路装置。
7. 【請求項７】 複数の各機能ブロックへ供給されるシス
   テムクロックを停止するための機能ブロッククロック停
   止信号が入力される、前記各機能ブロック毎に設けられ
   た機能ブロック停止信号入力端子を有し、 ＭＰＵ供給クロック停止回路は、 マイクロプロセッシングユニット部の前記各機能ブロッ
   クへ供給されるシステムクロックを、前記各機能ブロッ
   ク停止信号入力端子から入力された機能ブロッククロッ
   ク停止信号をもとに停止させる前記各機能ブロック毎に
   構成されたフリップフロップを有し、 再起動回路は、 機能ブロッククロック停止信号入力完了後に前記各機能
   ブロックへ供給されユーザ対応機能ブロック部を経路と
   することで遅延量が付与されたイベント信号をもとに、
   前記ＭＰＵ供給クロック停止回路により停止された前記
   システムクロックの源クロックを計数し、当該計数結果
   が所定の値に達するとフロー信号を出力し、該フロー信
   号をもとに前記フリップフロップを制御して前記停止し
   たシステムクロックを再起動し各機能ブロックへ供給す
   る各機能ブロック毎に構成された計数回路を備えている
   ことを特徴とする請求項３記載の半導体回路装置。
8. 【請求項８】 ＭＰＵ供給クロック停止回路は、 複数の機能ブロックを有したマイクロプロセッシングユ
   ニット部へ供給されるシステムクロックを、ユーザ対応
   機能ブロック部を経路とすることで遅延量が付与され前
   記複数の各機能ブロックへ供給された第１のイベント信
   号をもとに停止させるフリップフロップを有し、 再起動回路は、 前記ＭＰＵ供給クロック停止回路により停止した前記シ
   ステムクロックを、前記第１のイベント信号の入力完了
   後に入力され前記遅延量が付与された第２のイベント信
   号をもとに前記フリップフロップを制御することで再起
   動し、再起動した前記システムクロックをもとに前記第
   ２のイベント信号を前記各機能ブロックへ供給するとと
   もに、再起動した前記システムクロックの所定の変化タ
   イミングを前記各機能ブロックへ供給することを特徴と
   する請求項３記載の半導体回路装置。
9. 【請求項９】 ＭＰＵ供給クロック停止回路は、 複数の機能ブロックを有したマイクロプロセッシングユ
   ニット部へ供給されるシステムクロックを、ユーザ対応
   機能ブロック部を経路とすることで遅延量が付与され前
   記各機能ブロックへ供給された第１のイベント信号をも
   とに停止させるフリップフロップを有し、 再起動回路は、 前記第１のイベント信号の入力完了後に前記各機能ブロ
   ックへ供給されユーザ対応機能ブロック部を経路とする
   ことで遅延量が付与された第２のイベント信号と前記第
   １のイベント信号とをもとに、前記ＭＰＵ供給クロック
   停止回路により停止された前記システムクロックの源ク
   ロックの計数を開始し、当該計数結果が所定の値に達す
   るとフロー信号を出力し、該フロー信号をもとに前記フ
   リップフロップを制御して前記停止したシステムクロッ
   クを再起動し、前記第２のイベント信号とともに再起動
   した前記システムクロックの所定の変化タイミングを前
   記各機能ブロックへ供給する計数回路を備えていること
   を特徴とする請求項３記載の半導体回路装置。
10. 【請求項１０】 ＭＰＵ供給クロック停止回路および再
    起動回路の機能を無効にして、各機能ブロックへ単一の
    イベント信号を供給し、前記各機能ブロックが前記イベ
    ント信号の取り込みをシステムクロックの所定の変化タ
    イミングで行うユーザモードへ切り換えるユーザモード
    切換回路を備えていることを特徴とする請求項８または
    請求項９記載の半導体回路装置。
11. 【請求項１１】 ＭＰＵ供給クロック停止回路は、 複数の各機能ブロック毎に構成され、マイクロプロセッ
    シングユニット部の前記各機能ブロックへ供給されるシ
    ステムクロックを、ユーザ対応機能ブロック部を経路と
    することで遅延量が付与され前記各機能ブロックへ供給
    された第１のイベント信号をもとに停止させるフリップ
    フロップを有し、 再起動回路は、 前記各機能ブロック毎に構成され、前記ＭＰＵ供給クロ
    ック停止回路により停止した前記システムクロックを、
    前記第１のイベント信号の入力完了後に入力され前記遅
    延量が付与された第２のイベント信号をもとに前記フリ
    ップフロップを制御して再起動し、再起動した前記シス
    テムクロックをもとに前記第２のイベント信号を当該機
    能ブロックへ供給するとともに、再起動した前記システ
    ムクロックの所定の変化タイミングを前記機能ブロック
    へ供給することを特徴とする請求項３記載の半導体回路
    装置。
12. 【請求項１２】 ＭＰＵ供給クロック停止回路は、 マイクロプロセッシングユニット部の各機能ブロック毎
    に構成され、前記各機能ブロックへ供給されるシステム
    クロックを、ユーザ対応機能ブロック部を経路とするこ
    とで遅延量が付与され前記各機能ブロックへ供給された
    第１のイベント信号をもとに停止させるフリップフロッ
    プを有し、 再起動回路は、 前記各機能ブロック毎に構成され、前記第１のイベント
    信号の入力完了後に前記各機能ブロックへ供給されユー
    ザ対応機能ブロック部を経路とすることで遅延量が付与
    された第２のイベント信号と前記第１のイベント信号と
    をもとに、前記ＭＰＵ供給クロック停止回路により停止
    された前記システムクロックの源クロックの計数を開始
    し、当該計数結果が所定の値に達するとフロー信号を出
    力し、該フロー信号をもとに前記フリップフロップを制
    御することで前記停止したシステムクロックを再起動
    し、再起動した前記システムクロックをもとに前記第２
    のイベント信号を当該機能ブロックへ供給するととも
    に、再起動した前記システムクロックの所定の変化タイ
    ミングを当該機能ブロックへ供給する計数回路を備えて
    いることを特徴とする請求項３記載の半導体回路装置。
13. 【請求項１３】 各機能ブロック毎のＭＰＵ供給クロッ
    ク停止回路および再起動回路の機能を同時に無効にし
    て、前記各機能ブロックへ単一のイベント信号を供給
    し、前記各機能ブロックが前記イベント信号の取り込み
    をシステムクロックの所定の変化タイミングで行うユー
    ザモードへ切り換えるユーザモード切換回路を備えてい
    ることを特徴とする請求項１１または請求項１２記載の
    半導体回路装置。