JP2743850B2 - データ処理装置 - Google Patents
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Human Computer Interaction (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置に関し、
特に複数のプログラムを内蔵する読み出し専用メモリを
有する情報処理装置に関する。
特に複数のプログラムを内蔵する読み出し専用メモリを
有する情報処理装置に関する。
【０００２】
【従来の技術】従来、この種の複数のプログラムを内蔵
する読み出し専用メモリ（以下、ＲＯＭと云う）を有
し、動作モードによって読み出すＲＯＭを切替えるデー
タ処理装置においては、通常動作モードと特定動作モー
ドとを切替えるために、モード端子を設けるか、または
通常使用することのない入力電圧を印加するという手段
が講じられている。
する読み出し専用メモリ（以下、ＲＯＭと云う）を有
し、動作モードによって読み出すＲＯＭを切替えるデー
タ処理装置においては、通常動作モードと特定動作モー
ドとを切替えるために、モード端子を設けるか、または
通常使用することのない入力電圧を印加するという手段
が講じられている。
【０００３】以下、従来のデータ処理装置について図面
を参照して説明する。
を参照して説明する。
【０００４】図６は、この種の特定動作モードにおいて
使用するプログラムを内蔵するためのＲＯＭを有するデ
ータ処理装置の第１の従来例を示すブロック図であり、
図７は、図６において専用のモード設定端子を持たない
場合のモード設定回路を示す回路図である。図６に示さ
れるように、本従来例は、パワーオンクリア回路１と、
ＣＰＵ１４と、ユーザＲＯＭ１０と、特定モードＲＯＭ
１１と、スイッチ１２と、インストラクションラッチ１
３と、特定モード設定端子２２、ＰＭＯＳトランジスタ
２３およびＮＭＯＳトランジスタ２４を含むモード設定
回路２１と、インバータ２６、ＡＮＤ回路２７、２８、
ＮＯＲ回路２９、３０を含むフリップフロップ２５とを
備えて構成されている。
使用するプログラムを内蔵するためのＲＯＭを有するデ
ータ処理装置の第１の従来例を示すブロック図であり、
図７は、図６において専用のモード設定端子を持たない
場合のモード設定回路を示す回路図である。図６に示さ
れるように、本従来例は、パワーオンクリア回路１と、
ＣＰＵ１４と、ユーザＲＯＭ１０と、特定モードＲＯＭ
１１と、スイッチ１２と、インストラクションラッチ１
３と、特定モード設定端子２２、ＰＭＯＳトランジスタ
２３およびＮＭＯＳトランジスタ２４を含むモード設定
回路２１と、インバータ２６、ＡＮＤ回路２７、２８、
ＮＯＲ回路２９、３０を含むフリップフロップ２５とを
備えて構成されている。
【０００５】まず、電源投入時に、パワークリア回路１
から“Ｈ”レベルのレベル信号が出力されてフリップフ
ロップ２５に入力されると、フリップフロップ２５にお
いては特定モード設定端子２２のレベル状態が取り込ま
れる。特定モード設定端子２１が“Ｈ”レベルの時に
は、フリップフロップ２５がセットされて特定モード設
定信号１０２が出力される。この特定モード設定信号１
０２は、スイッチ１２に対しては切替制御信号として入
力されており、当該スイッチ１２は、ＲＯＭの内容をラ
ッチするインストラクションラッチ１３に対する入力
が、特定モードＲＯＭ１１の側から入力されるように切
替えられる。これにより、インストラクションラッチ１
３に対しては、特定モードＲＯＭ１１の内容が入力され
て、ＣＰＵ１４は、特定モードＲＯＭ１１に内蔵される
プログラムにより動作する。一方、パワーオンクリア回
路１から“Ｈ”レベルが出力されている時に、特定モー
ド設定端子１９において“Ｌ”レベルが取り込まれる
と、フリップフロップ２５はリセットされて、当該フリ
ップフロップ２５から特定モード設定信号１０２が出力
されることはなく、従って、スイッチ１３は、通常動作
モードに対応するプログラムを内蔵するユーザＲＯＭ１
０の側に切替えられ、ＣＰＵ１４は、このユーザＲＯＭ
１０に内蔵されるプログラムにより動作する。
から“Ｈ”レベルのレベル信号が出力されてフリップフ
ロップ２５に入力されると、フリップフロップ２５にお
いては特定モード設定端子２２のレベル状態が取り込ま
れる。特定モード設定端子２１が“Ｈ”レベルの時に
は、フリップフロップ２５がセットされて特定モード設
定信号１０２が出力される。この特定モード設定信号１
０２は、スイッチ１２に対しては切替制御信号として入
力されており、当該スイッチ１２は、ＲＯＭの内容をラ
ッチするインストラクションラッチ１３に対する入力
が、特定モードＲＯＭ１１の側から入力されるように切
替えられる。これにより、インストラクションラッチ１
３に対しては、特定モードＲＯＭ１１の内容が入力され
て、ＣＰＵ１４は、特定モードＲＯＭ１１に内蔵される
プログラムにより動作する。一方、パワーオンクリア回
路１から“Ｈ”レベルが出力されている時に、特定モー
ド設定端子１９において“Ｌ”レベルが取り込まれる
と、フリップフロップ２５はリセットされて、当該フリ
ップフロップ２５から特定モード設定信号１０２が出力
されることはなく、従って、スイッチ１３は、通常動作
モードに対応するプログラムを内蔵するユーザＲＯＭ１
０の側に切替えられ、ＣＰＵ１４は、このユーザＲＯＭ
１０に内蔵されるプログラムにより動作する。
【０００６】図７は、図６において特定モード設定端子
２２を通常の入力端子と兼用して、電源電圧より高電圧
が印加された場合に、“Ｈ”レベルの信号を出力するよ
うに機能するモード設定回路例を示す回路図である。こ
のモード設定回路においては、入力端子信号１０９は、
通常動作時においては入力端子兼用特定モード設定端子
３１から入力されるものと同じ論理レベルの信号として
出力される。また、ゲートが電源に接続されているＰＭ
ＯＳトランジスタ３２のソースに、電源電圧レベルより
も高い電圧が印加されて、そのゲート・ソース間電圧が
しきい値電圧を越えると、ＰＭＯＳトランジスタ３２は
オンの状態となる。ＮＭＯＳトランジスタ３３は常時オ
ンの状態となっているため、節点Ａからは、ＰＭＯＳト
ランジスタ３２とＮＭＯＳトランジスタ３３の電流能力
に従い、入力端子兼用モード設定端子３１の電圧レベル
とＧＮＤレベルを分圧した出力電圧が出力される。そし
て、この節点Ａの電圧レベルが次段のインバータ３６の
しきい値を越える時点において、インバータ３７を介し
て特定モード設定信号１１０が出力される。この時にお
ける入力端子兼用モード設定端子３１の電圧レベルは、
電源電圧および、ＰＭＯＳトランジスタ３２とＮＭＯＳ
トランジスタ３３の電流能力によって制御される。
２２を通常の入力端子と兼用して、電源電圧より高電圧
が印加された場合に、“Ｈ”レベルの信号を出力するよ
うに機能するモード設定回路例を示す回路図である。こ
のモード設定回路においては、入力端子信号１０９は、
通常動作時においては入力端子兼用特定モード設定端子
３１から入力されるものと同じ論理レベルの信号として
出力される。また、ゲートが電源に接続されているＰＭ
ＯＳトランジスタ３２のソースに、電源電圧レベルより
も高い電圧が印加されて、そのゲート・ソース間電圧が
しきい値電圧を越えると、ＰＭＯＳトランジスタ３２は
オンの状態となる。ＮＭＯＳトランジスタ３３は常時オ
ンの状態となっているため、節点Ａからは、ＰＭＯＳト
ランジスタ３２とＮＭＯＳトランジスタ３３の電流能力
に従い、入力端子兼用モード設定端子３１の電圧レベル
とＧＮＤレベルを分圧した出力電圧が出力される。そし
て、この節点Ａの電圧レベルが次段のインバータ３６の
しきい値を越える時点において、インバータ３７を介し
て特定モード設定信号１１０が出力される。この時にお
ける入力端子兼用モード設定端子３１の電圧レベルは、
電源電圧および、ＰＭＯＳトランジスタ３２とＮＭＯＳ
トランジスタ３３の電流能力によって制御される。
【０００７】しかしながら、従来のデータ処理装置にお
ける、この種のモード設定回路においては、電源投入時
にモード入力端子のレベル状態が取り込まれるために、
本来取り込むべき入力論理レベルを誤る場合を生じると
いう問題があり、且つまた、一旦テストモードに設定さ
れると、再度電源を再投入しない限り当該テストモード
を解除することができないという問題がある。
ける、この種のモード設定回路においては、電源投入時
にモード入力端子のレベル状態が取り込まれるために、
本来取り込むべき入力論理レベルを誤る場合を生じると
いう問題があり、且つまた、一旦テストモードに設定さ
れると、再度電源を再投入しない限り当該テストモード
を解除することができないという問題がある。
【０００８】次に、上記の問題点を改善した第２の従来
例として、特開平２ー１６４７３号公報に提案されてい
る内容について、図面を参照して説明する。
例として、特開平２ー１６４７３号公報に提案されてい
る内容について、図面を参照して説明する。
【０００９】図８は、当該特開平２ー１６４７３号公報
に示されているモード設定回路を示す回路図である。こ
の第２の従来例においては、リセット信号１１１が
“Ｌ”レベルになった時に、フリップフロップ４３、４
４および４５を含むカウンタ４２と、ラッチ回路４６が
リセットされる。次に、リセット信号１１１の立ち上り
エッジからカウンタ４２の出力が“Ｈ”レベルになるま
での間にトランスファ−ゲート４７がオープンとなり、
ラッチ回路４６にモード設定信号１１２のレベル状態が
取り込まれる。このラッチ回路４６の出力は、集積回路
内部モード設定信号１１５として出力され、これにより
モード設定が行われる。本従来例の前記第１の従来例に
対応する改善点は、カウンタ４２の構成、およびクロッ
ク制御回路３９によるクロック信号１１４の選択によ
り、モード設定期間を所望の期間に限定することによっ
て、第１の従来例において問題となっている誤動作の発
生確率を低減させていることである。
に示されているモード設定回路を示す回路図である。こ
の第２の従来例においては、リセット信号１１１が
“Ｌ”レベルになった時に、フリップフロップ４３、４
４および４５を含むカウンタ４２と、ラッチ回路４６が
リセットされる。次に、リセット信号１１１の立ち上り
エッジからカウンタ４２の出力が“Ｈ”レベルになるま
での間にトランスファ−ゲート４７がオープンとなり、
ラッチ回路４６にモード設定信号１１２のレベル状態が
取り込まれる。このラッチ回路４６の出力は、集積回路
内部モード設定信号１１５として出力され、これにより
モード設定が行われる。本従来例の前記第１の従来例に
対応する改善点は、カウンタ４２の構成、およびクロッ
ク制御回路３９によるクロック信号１１４の選択によ
り、モード設定期間を所望の期間に限定することによっ
て、第１の従来例において問題となっている誤動作の発
生確率を低減させていることである。
【００１０】
【発明が解決しようとする課題】上述した従来のデータ
処理装置におけるモード設定回路においては、本来通常
動作が行われるべき状態において誤って別の動作モード
に移行した際に、本来の動作モードに復帰させるために
は、再度電源の再投入ならびに再リセットを含む操作
を、その度ごとに改めて行う必要があり、自動的に通常
動作モードに復帰させることができないという操作運用
上の欠点がある。
処理装置におけるモード設定回路においては、本来通常
動作が行われるべき状態において誤って別の動作モード
に移行した際に、本来の動作モードに復帰させるために
は、再度電源の再投入ならびに再リセットを含む操作
を、その度ごとに改めて行う必要があり、自動的に通常
動作モードに復帰させることができないという操作運用
上の欠点がある。
【００１１】また、第１の従来例においては電源投入時
においてモード設定が行われ、また第２の従来例におい
てはリセットする度ごとにモード設定が行われるが、そ
の時点において、通常動作モード以外の他の誤動作モー
ドに遷移する確率は、モード設定期間と外部端子に存在
する雑音レベルにより一義的に決定されており、誤動作
モードに遷移する確率の改善に限界があるという欠点が
ある。
においてモード設定が行われ、また第２の従来例におい
てはリセットする度ごとにモード設定が行われるが、そ
の時点において、通常動作モード以外の他の誤動作モー
ドに遷移する確率は、モード設定期間と外部端子に存在
する雑音レベルにより一義的に決定されており、誤動作
モードに遷移する確率の改善に限界があるという欠点が
ある。
【００１２】
【課題を解決するための手段】第１の発明のデータ処理
装置は、通常モードおよび特定モードを含む各モードに
対応するプログラムをそれぞれ内蔵する複数の読み出し
専用メモリを備え、当該読み出し専用メモリの内容に従
ってデータ処理を行うデータ処理装置において、電源投
入時に装置内部を初期化するための信号を生成して出力
する初期化手段と、前記初期化手段より出力される初期
化信号によりセットされて、前記特定モードを規定する
所定の特定モード信号を生成して出力する論理回路手段
の、前記初期化手段より出力される初期化信号によりリ
セットされて、前記論理回路手段より前記特定モード信
号が出力されている期間において、所定のクロック信号
を計数して出力するタイマー手段と、前記特定モード信
号により制御されて、前記複数の読み出し専用メモリの
出力側回路を切替え制御するスイッチと、前記複数の読
み出し専用メモリの内の選択された読み出し専用メモリ
の内容を、前記スイッチを介して逐次読み出して保持す
るデータ保持手段と、前記データ保持手段に保持されて
いるデータ内容に従って、所定のデータ処理を実行する
とともに、電源投入時の特定モード継続条件の可否を判
定する中央処理手段と、前記特定モード信号により制御
されて、前記複数の読み出し専用メモリの内の特定モー
ドに対応する読み出し専用メモリが選択されている時点
において、前記中央処理手段による処理作用を介して、
当該特定モードに対応する読み出し専用メモリを切替え
るか否かを制御するために、所定の外部端子のレベル状
態を取り込むデータ入力手段と、を少なくも備えて構成
され、電源投入時に、前記データ保持手段に前記スイッ
チを介して接続される特定モードに対応する読み出し専
用メモリに、前記データ入力手段の出力に従って前記デ
ータ保持手段に接続される読み出し専用メモリを切替え
制御するプログラムを内蔵し、当該プログラムを再帰的
に運用して、接続される読み出し専用メモリを切替える
際には、内部回路を全て初期化するように機能するとと
もに、前記特定モードの運用時において、前記中央処理
手段により、前記データ入力手段の状態レベルが、特定
モードの継続条件に合致しないものと判定される場合
に、前記タイマー手段より出力されるオーバーフロー信
号を介して、当該特定モードが解除されるように機能す
ることを特徴としている。
装置は、通常モードおよび特定モードを含む各モードに
対応するプログラムをそれぞれ内蔵する複数の読み出し
専用メモリを備え、当該読み出し専用メモリの内容に従
ってデータ処理を行うデータ処理装置において、電源投
入時に装置内部を初期化するための信号を生成して出力
する初期化手段と、前記初期化手段より出力される初期
化信号によりセットされて、前記特定モードを規定する
所定の特定モード信号を生成して出力する論理回路手段
の、前記初期化手段より出力される初期化信号によりリ
セットされて、前記論理回路手段より前記特定モード信
号が出力されている期間において、所定のクロック信号
を計数して出力するタイマー手段と、前記特定モード信
号により制御されて、前記複数の読み出し専用メモリの
出力側回路を切替え制御するスイッチと、前記複数の読
み出し専用メモリの内の選択された読み出し専用メモリ
の内容を、前記スイッチを介して逐次読み出して保持す
るデータ保持手段と、前記データ保持手段に保持されて
いるデータ内容に従って、所定のデータ処理を実行する
とともに、電源投入時の特定モード継続条件の可否を判
定する中央処理手段と、前記特定モード信号により制御
されて、前記複数の読み出し専用メモリの内の特定モー
ドに対応する読み出し専用メモリが選択されている時点
において、前記中央処理手段による処理作用を介して、
当該特定モードに対応する読み出し専用メモリを切替え
るか否かを制御するために、所定の外部端子のレベル状
態を取り込むデータ入力手段と、を少なくも備えて構成
され、電源投入時に、前記データ保持手段に前記スイッ
チを介して接続される特定モードに対応する読み出し専
用メモリに、前記データ入力手段の出力に従って前記デ
ータ保持手段に接続される読み出し専用メモリを切替え
制御するプログラムを内蔵し、当該プログラムを再帰的
に運用して、接続される読み出し専用メモリを切替える
際には、内部回路を全て初期化するように機能するとと
もに、前記特定モードの運用時において、前記中央処理
手段により、前記データ入力手段の状態レベルが、特定
モードの継続条件に合致しないものと判定される場合
に、前記タイマー手段より出力されるオーバーフロー信
号を介して、当該特定モードが解除されるように機能す
ることを特徴としている。
【００１３】また、第２の発明のデータ処理装置は、通
常モードおよび特定モードを含む各モードに対応するプ
ログラムをそれぞれ内蔵する複数の読み出し専用メモリ
を備え、当該読み出し専用メモリの内容に従ってデータ
処理を行うデータ処理装置において、電源投入時に装置
内部を初期化するための信号を生成して出力する初期化
手段と、前記初期化手段より出力される初期化信号によ
りセットされて、前記特定モードを規定する所定の特定
モード信号を出力する論理回路手段の、前記初期化手段
より出力される初期化信号によりリセットされて、前記
論理回路手段により前記特定モード信号が出力されてい
る期間において、所定のクロック信号を計測して出力す
るタイマー手段と、前記特定モード信号により制御され
て、前記複数の読み出し専用メモリの出力側回路の切替
えを制御するスイッチと、前記複数の読み出し専用メモ
リの内から選択された読み出し専用メモリの内容を、前
記スイッチを介して逐次読み出して保持するデータ保持
手段と、前記データ保持手段に保持されているデータ内
容に従って、所定のデータ処理を実行するとともに、電
源投入時の特定モード継続条件の可否を判定する中央処
理手段と、前記特定モード信号により制御されて、前記
複数の読み出し専用メモリ内の特定モードに対応する読
み出し専用メモリが選択されている時点において、前記
中央処理手段による処理作用を介して、当該特定モード
に対応する読み出し専用メモリを切替えるか否かを制御
するために、所定の外部端子のレベル状態を取り込むデ
ータ入力手段と、前記中央処理手段による特定モード継
続可否判定条件を含むデータ入力を受けて、当該判定結
果に従い前記データ入力手段に対応する外部端子のレベ
ル状態に反映させるように作用するデータ出力手段と、
を少なくも備えて構成され、電源投入時に、前記データ
保持手段に前記スイッチを介して接続される特定モード
に対応する読み出し専用メモリ内に、前記データ入力手
段の出力に従って、前記データ保持手段に接続される読
み出し専用メモリの切替え制御を行うプログラムと、前
記特定モードを継続するためのレベル状態を前記データ
出力手段に設定するプログラムを内蔵し、当該プログラ
ムを再帰的に運用して、接続される読み出し専用メモリ
を切替える際には、内部を初期化するように機能すると
ともに、前記特定モードの運用時において、前記中央処
理手段により、前記データ入力手段の状態レベルが、特
定モードの継続条件に合致しないものと判定される場合
には、前記読み出し専用メモリを切替えるとともに、特
定モードの継続条件に合致するものと判定される場合に
は、前記データ出力手段を介して、当該特定モードを継
続するために必要な前記データ入力手段の端子状態を前
記データ出力手段に設定することにより、前記前記デー
タ入力手段と前記データ出力手段とを装置外において接
続し、動作モードを特定モードに固定するように機能す
ることを特徴としている。
常モードおよび特定モードを含む各モードに対応するプ
ログラムをそれぞれ内蔵する複数の読み出し専用メモリ
を備え、当該読み出し専用メモリの内容に従ってデータ
処理を行うデータ処理装置において、電源投入時に装置
内部を初期化するための信号を生成して出力する初期化
手段と、前記初期化手段より出力される初期化信号によ
りセットされて、前記特定モードを規定する所定の特定
モード信号を出力する論理回路手段の、前記初期化手段
より出力される初期化信号によりリセットされて、前記
論理回路手段により前記特定モード信号が出力されてい
る期間において、所定のクロック信号を計測して出力す
るタイマー手段と、前記特定モード信号により制御され
て、前記複数の読み出し専用メモリの出力側回路の切替
えを制御するスイッチと、前記複数の読み出し専用メモ
リの内から選択された読み出し専用メモリの内容を、前
記スイッチを介して逐次読み出して保持するデータ保持
手段と、前記データ保持手段に保持されているデータ内
容に従って、所定のデータ処理を実行するとともに、電
源投入時の特定モード継続条件の可否を判定する中央処
理手段と、前記特定モード信号により制御されて、前記
複数の読み出し専用メモリ内の特定モードに対応する読
み出し専用メモリが選択されている時点において、前記
中央処理手段による処理作用を介して、当該特定モード
に対応する読み出し専用メモリを切替えるか否かを制御
するために、所定の外部端子のレベル状態を取り込むデ
ータ入力手段と、前記中央処理手段による特定モード継
続可否判定条件を含むデータ入力を受けて、当該判定結
果に従い前記データ入力手段に対応する外部端子のレベ
ル状態に反映させるように作用するデータ出力手段と、
を少なくも備えて構成され、電源投入時に、前記データ
保持手段に前記スイッチを介して接続される特定モード
に対応する読み出し専用メモリ内に、前記データ入力手
段の出力に従って、前記データ保持手段に接続される読
み出し専用メモリの切替え制御を行うプログラムと、前
記特定モードを継続するためのレベル状態を前記データ
出力手段に設定するプログラムを内蔵し、当該プログラ
ムを再帰的に運用して、接続される読み出し専用メモリ
を切替える際には、内部を初期化するように機能すると
ともに、前記特定モードの運用時において、前記中央処
理手段により、前記データ入力手段の状態レベルが、特
定モードの継続条件に合致しないものと判定される場合
には、前記読み出し専用メモリを切替えるとともに、特
定モードの継続条件に合致するものと判定される場合に
は、前記データ出力手段を介して、当該特定モードを継
続するために必要な前記データ入力手段の端子状態を前
記データ出力手段に設定することにより、前記前記デー
タ入力手段と前記データ出力手段とを装置外において接
続し、動作モードを特定モードに固定するように機能す
ることを特徴としている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、電源
投入時に各ブロックの初期化を行うためのレベル信号を
出力するパワーオンクリア回路１と、ＮＯＲ回路３およ
び４を含み、電源投入時にセットされて特定モード設定
信号１０２を出力し、特定モードが解除されるとリセッ
トされるフリップフロップ２と、ＮＡＮＤ回路５と、特
定モード時においてのみ動作し、所定期間特定モード継
続要求信号がない場合には特定モードを解除して、内部
リセット信号１０４を出力するためのタイマー６と、Ｎ
ＯＲ回路７および１５と、インバータ８と、ユーザが使
用するプログラムを内蔵するユーザＲＯＭ１０と、デー
タ処理装置のテスト等を含む特定モードにおいて使用す
るために、データ処理装置製作者により設計されるプロ
グラムを内蔵する特定モードＲＯＭ１１と、スイッチ１
２と、インストラクションラッチ１３と、インストラク
ションラッチ１３の内容に従って動作するＣＰＵ１４
と、テストモード時にＣＰＵ１４の要求信号に従いモー
ド入力端子１６のレベル状態をＣＰＵ１４に出力する入
力ブロック９とを備えて構成される。また、図２
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）および（ｈ）は、本実施例の動作を示すタイミン
グ図であり、図３は、本実施例の特定モードＲＯＭ１１
に内蔵されるプログラムの一例のフローチャートを示す
図である。
ク図である。図１に示されるように、本実施例は、電源
投入時に各ブロックの初期化を行うためのレベル信号を
出力するパワーオンクリア回路１と、ＮＯＲ回路３およ
び４を含み、電源投入時にセットされて特定モード設定
信号１０２を出力し、特定モードが解除されるとリセッ
トされるフリップフロップ２と、ＮＡＮＤ回路５と、特
定モード時においてのみ動作し、所定期間特定モード継
続要求信号がない場合には特定モードを解除して、内部
リセット信号１０４を出力するためのタイマー６と、Ｎ
ＯＲ回路７および１５と、インバータ８と、ユーザが使
用するプログラムを内蔵するユーザＲＯＭ１０と、デー
タ処理装置のテスト等を含む特定モードにおいて使用す
るために、データ処理装置製作者により設計されるプロ
グラムを内蔵する特定モードＲＯＭ１１と、スイッチ１
２と、インストラクションラッチ１３と、インストラク
ションラッチ１３の内容に従って動作するＣＰＵ１４
と、テストモード時にＣＰＵ１４の要求信号に従いモー
ド入力端子１６のレベル状態をＣＰＵ１４に出力する入
力ブロック９とを備えて構成される。また、図２
（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、
（ｇ）および（ｈ）は、本実施例の動作を示すタイミン
グ図であり、図３は、本実施例の特定モードＲＯＭ１１
に内蔵されるプログラムの一例のフローチャートを示す
図である。
【００１６】以下に、本実施例について、図１のブロッ
ク図および図２のタイミング図を参照して説明する。ま
ず電源投入後Ｔ0 のタイミングにおいて、パワーオンク
リア回路１からレベル信号１０１が出力されて、ＮＯＲ
回路７およびインバータ８を経由して内部リセット信号
１０３が出力される。この内部リセット信号１０３はＮ
ＯＲ回路１５を介してタイマー６に入力され、当該タイ
マー６はリセットされる。また、フリップフロップ２は
レベル信号１０１を受けてセットされ、特定モード信号
１０２が出力されてＮＡＮＤ回路５に入力され、クロッ
ク信号１０８との論理積がとられてタイマー６に入力さ
れる。これを受けてタイマー６においてはカウントが開
始される。この時点においては、動作モードは特定モー
ドに設定された状態になっているため、スイッチ１２
は、特定モード信号１０２により制御されて、インスト
ラクションラッチ１３に対する入力は特定モードＲＯＭ
１１の側となる。従って、ＣＰＵ１４は、特定モードＲ
ＯＭ１１のプログラムの内容に従って動作する。
ク図および図２のタイミング図を参照して説明する。ま
ず電源投入後Ｔ0 のタイミングにおいて、パワーオンク
リア回路１からレベル信号１０１が出力されて、ＮＯＲ
回路７およびインバータ８を経由して内部リセット信号
１０３が出力される。この内部リセット信号１０３はＮ
ＯＲ回路１５を介してタイマー６に入力され、当該タイ
マー６はリセットされる。また、フリップフロップ２は
レベル信号１０１を受けてセットされ、特定モード信号
１０２が出力されてＮＡＮＤ回路５に入力され、クロッ
ク信号１０８との論理積がとられてタイマー６に入力さ
れる。これを受けてタイマー６においてはカウントが開
始される。この時点においては、動作モードは特定モー
ドに設定された状態になっているため、スイッチ１２
は、特定モード信号１０２により制御されて、インスト
ラクションラッチ１３に対する入力は特定モードＲＯＭ
１１の側となる。従って、ＣＰＵ１４は、特定モードＲ
ＯＭ１１のプログラムの内容に従って動作する。
【００１７】次に、Ｔ1 のタイミングにおいては、ＣＰ
Ｕ１４により、特定ＲＯＭ１１の内容に従って、入力端
子１６のレベル状態が入力ブロック９を介してテストさ
れ、特定モード継続要求がある場合には、ＣＰＵ１４よ
り特定モード要求信号１０７が出力されて、ＮＯＲ回路
１５を介してタイマー６がリセットされる。これにより
特定モードが継続され、その後においても入力端子１６
の状態テスト、ならびにそれによる特定モード継続要求
が一定間隔以内において行われる限りにおいて、当該特
定モードは継続して行われる。
Ｕ１４により、特定ＲＯＭ１１の内容に従って、入力端
子１６のレベル状態が入力ブロック９を介してテストさ
れ、特定モード継続要求がある場合には、ＣＰＵ１４よ
り特定モード要求信号１０７が出力されて、ＮＯＲ回路
１５を介してタイマー６がリセットされる。これにより
特定モードが継続され、その後においても入力端子１６
の状態テスト、ならびにそれによる特定モード継続要求
が一定間隔以内において行われる限りにおいて、当該特
定モードは継続して行われる。
【００１８】次に、Ｔ2 のタイミングにおいては、タイ
マー６がリセットされた後に入力端子１６の状態テスト
が行われないか、または当該状態テストが行われても、
特定モード継続条件と一致しない期間が一定期間（図２
におけるｔの期間）を越えるような場合には、タイマー
６からオーバーフロー信号１０４が出力される。このオ
ーバーフロー信号１０４によりフリップフロップ２はリ
セットされ、これによって特定モードは解除される。こ
の時点においては、内部リセット信号１０３が出力され
て内部回路が初期化されるのに対して、フリップフロッ
プ２はリセットされたままの状態に置かれるため、その
後において、ＣＰＵ１４から特定モードを継続するため
の特定モード要求信号１０７が出力されることがあって
も、特定モードに復帰することはない。上記のタイミン
グにおいて特定モードが解除されたことにより、スイッ
チ１２はユーザＲＯＭ１０の側に切替えられるため、そ
の以降においては、ＣＰＵ１４はユーザＲＯＭ１０のプ
ログラムに従って動作する。本実施例においては、入力
端子１６の状態をテストするためのプログラムを、予め
特定モードＲＯＭ１１に格納しておくことが必要とな
る。
マー６がリセットされた後に入力端子１６の状態テスト
が行われないか、または当該状態テストが行われても、
特定モード継続条件と一致しない期間が一定期間（図２
におけるｔの期間）を越えるような場合には、タイマー
６からオーバーフロー信号１０４が出力される。このオ
ーバーフロー信号１０４によりフリップフロップ２はリ
セットされ、これによって特定モードは解除される。こ
の時点においては、内部リセット信号１０３が出力され
て内部回路が初期化されるのに対して、フリップフロッ
プ２はリセットされたままの状態に置かれるため、その
後において、ＣＰＵ１４から特定モードを継続するため
の特定モード要求信号１０７が出力されることがあって
も、特定モードに復帰することはない。上記のタイミン
グにおいて特定モードが解除されたことにより、スイッ
チ１２はユーザＲＯＭ１０の側に切替えられるため、そ
の以降においては、ＣＰＵ１４はユーザＲＯＭ１０のプ
ログラムに従って動作する。本実施例においては、入力
端子１６の状態をテストするためのプログラムを、予め
特定モードＲＯＭ１１に格納しておくことが必要とな
る。
【００１９】次に、この特定モードＲＯＭ１１に組込ま
れるテスト用のプログラムのフローチャートについて説
明する。図３は、特定モードＲＯＭ１１に格納されるプ
ログラムの一例のフローチャートを示す図である。図３
において、まずステップ３０１においてイニシャライズ
が行われ、ステップ３０２においては、通常、何等の処
理も行われていない期間においては、常に入力端子１６
の状態が読み込まれてテストが行われており、ステップ
３０３においては、当該テストモードを継続するか否か
が判定されて、継続する場合には、ステップ３０４に移
行してタイマー６がリセットされ、ステップ３０２に戻
って再度ステップ３０２以降の処理ステップが実行され
る。また、継続しない場合には、ステップ３０５におい
て、処理ルーチンに入るか否かが判定され、入らない場
合にはステップ３０２に戻り、再度ステップ３０２以降
の処理ステップが実行され、また処理ルーチンに入る場
合には、ステップ３０６において処理ルーチンが実行さ
れて、ステップ３０２に戻り、ステップ３０２以降の処
理ステップが繰返して実行される。即ち、ＣＰＵ１４に
おいて処理が行われていない期間においては、常時入力
端子１６に対するテストが行われており、特定モード継
続要求がある度ごとにタイマー６がリセットされる。但
し、ＣＰＵ１４において何等かの処理が行われている期
間においては、入力端子１６の状態をテストすることが
できないために、各処理ルーチンとしては、タイマー６
よりオーバーフロー信号１０６が出力される期間よりも
十分早く処理を終了させることが必要となる。
れるテスト用のプログラムのフローチャートについて説
明する。図３は、特定モードＲＯＭ１１に格納されるプ
ログラムの一例のフローチャートを示す図である。図３
において、まずステップ３０１においてイニシャライズ
が行われ、ステップ３０２においては、通常、何等の処
理も行われていない期間においては、常に入力端子１６
の状態が読み込まれてテストが行われており、ステップ
３０３においては、当該テストモードを継続するか否か
が判定されて、継続する場合には、ステップ３０４に移
行してタイマー６がリセットされ、ステップ３０２に戻
って再度ステップ３０２以降の処理ステップが実行され
る。また、継続しない場合には、ステップ３０５におい
て、処理ルーチンに入るか否かが判定され、入らない場
合にはステップ３０２に戻り、再度ステップ３０２以降
の処理ステップが実行され、また処理ルーチンに入る場
合には、ステップ３０６において処理ルーチンが実行さ
れて、ステップ３０２に戻り、ステップ３０２以降の処
理ステップが繰返して実行される。即ち、ＣＰＵ１４に
おいて処理が行われていない期間においては、常時入力
端子１６に対するテストが行われており、特定モード継
続要求がある度ごとにタイマー６がリセットされる。但
し、ＣＰＵ１４において何等かの処理が行われている期
間においては、入力端子１６の状態をテストすることが
できないために、各処理ルーチンとしては、タイマー６
よりオーバーフロー信号１０６が出力される期間よりも
十分早く処理を終了させることが必要となる。
【００２０】次に、本発明の第２の実施例について図面
を参照して説明する。図４は、本実施例を示すブロック
図である。図４に示されるように、本実施例は、パワー
オンクリア回路１と、ＮＯＲ回路３および４を含むフリ
ップフロップ２と、ＮＡＮＤ回路５と、タイマー６と、
ＮＯＲ回路７および１５と、インバータ８と、入力ブロ
ック９と、ユーザＲＯＭ１０と、特定モードＲＯＭ１１
と、スイッチ１２と、インストラクションラッチ１３
と、ＣＰＵ１４と、ＯＲ回路１７と、ＮＡＮＤ回路１８
と、出力ブロック１９とを備えて構成される。また、図
５は、本実施例の特定モードＲＯＭ１１に内蔵されるプ
ログラムの一例のフローチャートを示す図である。
を参照して説明する。図４は、本実施例を示すブロック
図である。図４に示されるように、本実施例は、パワー
オンクリア回路１と、ＮＯＲ回路３および４を含むフリ
ップフロップ２と、ＮＡＮＤ回路５と、タイマー６と、
ＮＯＲ回路７および１５と、インバータ８と、入力ブロ
ック９と、ユーザＲＯＭ１０と、特定モードＲＯＭ１１
と、スイッチ１２と、インストラクションラッチ１３
と、ＣＰＵ１４と、ＯＲ回路１７と、ＮＡＮＤ回路１８
と、出力ブロック１９とを備えて構成される。また、図
５は、本実施例の特定モードＲＯＭ１１に内蔵されるプ
ログラムの一例のフローチャートを示す図である。
【００２１】なお、図１に示される第１の実施例におい
ては、特定モードを継続するか否かを判定するために必
要な入力端子１６の条件は、当該条件が一度決定されて
しまうと、特定モードＲＯＭ１１のプログラムの内容を
変更することが困難である。
ては、特定モードを継続するか否かを判定するために必
要な入力端子１６の条件は、当該条件が一度決定されて
しまうと、特定モードＲＯＭ１１のプログラムの内容を
変更することが困難である。
【００２２】これに対して、この第２の実施例において
は、ＣＰＵ１４から、特定モードＲＯＭ１１の内容に従
って、出力ブロック１９を介して出力端子２０にデータ
が出力され、入力端子１６から入力される特定モードを
継続するか否かの判定条件は、前記出力データに対応し
て人為的に変更される。特定モードＲＯＭ１１に内蔵さ
れるプログラムは、システム設計者による設計修正によ
り、出力端子２０からの前記出力データと、特定モード
継続のために必要な入力端子１６の入力条件との対応を
とることは可能である。
は、ＣＰＵ１４から、特定モードＲＯＭ１１の内容に従
って、出力ブロック１９を介して出力端子２０にデータ
が出力され、入力端子１６から入力される特定モードを
継続するか否かの判定条件は、前記出力データに対応し
て人為的に変更される。特定モードＲＯＭ１１に内蔵さ
れるプログラムは、システム設計者による設計修正によ
り、出力端子２０からの前記出力データと、特定モード
継続のために必要な入力端子１６の入力条件との対応を
とることは可能である。
【００２３】また、本実施例においては、ＣＰＵ１４か
ら出力される制御信号１０９をＯＲ回路１６に入力する
ことにより、タイマー６の動作／停止を、ＯＲ回路１
７、ＮＡＮＤ回路５、タイマー６およびフリップフロッ
プ２を介して制御することができるようにするととも
に、内部リセット条件を、電源投入時と、特定モード中
にタイマー６からオーバーフロー信号１０４が出力され
た場合に限定することによって、ユーザＲＯＭ１０が使
用されている運用状態においては、タイマー６を通常の
タイマーとして使用することができるようにして、資源
の有効活用化が図られている。
ら出力される制御信号１０９をＯＲ回路１６に入力する
ことにより、タイマー６の動作／停止を、ＯＲ回路１
７、ＮＡＮＤ回路５、タイマー６およびフリップフロッ
プ２を介して制御することができるようにするととも
に、内部リセット条件を、電源投入時と、特定モード中
にタイマー６からオーバーフロー信号１０４が出力され
た場合に限定することによって、ユーザＲＯＭ１０が使
用されている運用状態においては、タイマー６を通常の
タイマーとして使用することができるようにして、資源
の有効活用化が図られている。
【００２４】次に、本実施例において使用される特定モ
ードＲＯＭ１１に組込まれるテスト用のプログラムのフ
ローチャートについて説明する。図５は、特定モードＲ
ＯＭ１１に内蔵されるプログラムの一例のフローチャー
トを示す図である。図５において、まずステップ５０１
においてイニシャライズが行われ、ステップ５０２にお
いては、出力データに対応して、特定モードを継続する
ための入力端子の組合わせを変えるようにするために、
電源投入後に直ちに出力ブロック１９に一定のデータが
設定されて、出力端子２０からはデータが出力される。
ステップ５０２においては、ＣＰＵ１４において、入力
データに対応する特定モードを継続するための入力端子
の組合わせが記憶されて、特定モード継続判定パターン
が設定され、ステップ５０４において入力端子１６の状
態が読み込まれて、入力端子１６の状態テストが行われ
る。次いでステップ５０５においては、当該テストモー
ドを継続するか否かが判定されて、テストモードを継続
する場合には、ステップ５０６に移行してタイマー６が
リセットされ、ステップ５０７において出力ブロック１
９からの出力データが変更される。次いでステップ５０
８においては、特定モード継続判定パターンが変更さ
れ、ステップ５０４に戻って再度ステップ５０４以降の
処理ステップが実行される。また、ステップ５０５にお
いてテストモードを継続しない場合には、ステップ５０
９において、処理ルーチンに入るか否かが判定され、入
らない場合にはステップ５０４に戻り、再度ステップ５
０４以降の処理ステップが実行され、また処理ルーチン
に入る場合には、ステップ５１０において処理ルーチン
が実行されて、ステップ５０４に戻り、ステップ５０４
以降の処理ステップが繰返して実行される。
ードＲＯＭ１１に組込まれるテスト用のプログラムのフ
ローチャートについて説明する。図５は、特定モードＲ
ＯＭ１１に内蔵されるプログラムの一例のフローチャー
トを示す図である。図５において、まずステップ５０１
においてイニシャライズが行われ、ステップ５０２にお
いては、出力データに対応して、特定モードを継続する
ための入力端子の組合わせを変えるようにするために、
電源投入後に直ちに出力ブロック１９に一定のデータが
設定されて、出力端子２０からはデータが出力される。
ステップ５０２においては、ＣＰＵ１４において、入力
データに対応する特定モードを継続するための入力端子
の組合わせが記憶されて、特定モード継続判定パターン
が設定され、ステップ５０４において入力端子１６の状
態が読み込まれて、入力端子１６の状態テストが行われ
る。次いでステップ５０５においては、当該テストモー
ドを継続するか否かが判定されて、テストモードを継続
する場合には、ステップ５０６に移行してタイマー６が
リセットされ、ステップ５０７において出力ブロック１
９からの出力データが変更される。次いでステップ５０
８においては、特定モード継続判定パターンが変更さ
れ、ステップ５０４に戻って再度ステップ５０４以降の
処理ステップが実行される。また、ステップ５０５にお
いてテストモードを継続しない場合には、ステップ５０
９において、処理ルーチンに入るか否かが判定され、入
らない場合にはステップ５０４に戻り、再度ステップ５
０４以降の処理ステップが実行され、また処理ルーチン
に入る場合には、ステップ５１０において処理ルーチン
が実行されて、ステップ５０４に戻り、ステップ５０４
以降の処理ステップが繰返して実行される。
【００２５】即ち、本発明のデータ処理装置のモード設
定回路においては、従来例の場合とは異なり、電源投入
時に通常動作とは異なるモードが強制的に設定され、Ｃ
ＰＵ１４は、特定モードＲＯＭ１１に内蔵されるプログ
ラムにより動作する。この特定モードＲＯＭ１１には、
データ処理装置設計者により設計された特定モードを継
続するための手続きがプログラム内に組み込まれてお
り、更に、この特定モードの内容で規定される手続きが
行われない場合には、特定モードから通常モードに自動
的に復帰するようにモード設定手順が組込まれている。
これにより、実働作中において誤って特定モードに移行
するような事態が生じても、当該特定モードが誤ったま
まの状態で確定されるのを防止することができる。ま
た、この特定モードＲＯＭ１１により、モード継続の難
易度、特定モードから通常動作モードへの復帰時間の制
御が可能となる。
定回路においては、従来例の場合とは異なり、電源投入
時に通常動作とは異なるモードが強制的に設定され、Ｃ
ＰＵ１４は、特定モードＲＯＭ１１に内蔵されるプログ
ラムにより動作する。この特定モードＲＯＭ１１には、
データ処理装置設計者により設計された特定モードを継
続するための手続きがプログラム内に組み込まれてお
り、更に、この特定モードの内容で規定される手続きが
行われない場合には、特定モードから通常モードに自動
的に復帰するようにモード設定手順が組込まれている。
これにより、実働作中において誤って特定モードに移行
するような事態が生じても、当該特定モードが誤ったま
まの状態で確定されるのを防止することができる。ま
た、この特定モードＲＯＭ１１により、モード継続の難
易度、特定モードから通常動作モードへの復帰時間の制
御が可能となる。
【００２６】
【発明の効果】以上説明したように、本発明は、電源投
入時に、特定モードＲＯＭを使用する特定モードに設定
され、当該特定モードの内容で規定される手続きが行わ
れない場合には、前記特定モードＲＯＭに内蔵されるプ
ログラムによって動作するＣＰＵにより、当該特定モー
ドを通常モードに自動的に復帰させるように制御するこ
とにより、通常モードにて実働作中に、誤って特定モー
ドに移行するような事態が生じても、当該特定モードが
誤ったままの状態で確定されるのを防止することができ
るという効果がある。
入時に、特定モードＲＯＭを使用する特定モードに設定
され、当該特定モードの内容で規定される手続きが行わ
れない場合には、前記特定モードＲＯＭに内蔵されるプ
ログラムによって動作するＣＰＵにより、当該特定モー
ドを通常モードに自動的に復帰させるように制御するこ
とにより、通常モードにて実働作中に、誤って特定モー
ドに移行するような事態が生じても、当該特定モードが
誤ったままの状態で確定されるのを防止することができ
るという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本実施例における動作を示すタイミング図であ
る。
る。
【図３】第１の実施例の特定モードＲＯＭにおける処理
手順のフローチャートを示す図である。
手順のフローチャートを示す図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】第２の実施例の特定モードＲＯＭにおける処理
手順のフローチャートを示す図である。
手順のフローチャートを示す図である。
【図６】従来例を示すブロック図である。
【図７】従来のモード設定回路例を示すブロック図であ
る。
る。
【図８】従来の他のモード設定回路例を示すブロック図
である。
である。
１ パワーオンクリア回路 ２、２５、４３〜４５ フリップフロップ ３、４、７、１５、２９、３０ ＮＯＲ回路 ５、３８ ＮＡＮＤ回路 ６ タイマー ８、２６、３４〜３７、４１ インバータ ９ 入力ブロック １０ ユーザＲＯＭ １１ 特定モードＲＯＭ １２ スイッチ １３ インストラクションラッチ １４ ＣＰＵ １６ 入力端子 １７、４０ ＯＲ回路 １８、２７、２８ ＡＮＤ回路 １９ 出力ブロック ２０ 出力端子 ２１ モード設定回路 ２２ 特定モード設定端子 ２３、３２ ＰＭＯＳトランジスタ ２４、３３ ＮＭＯＳトランジスタ ３１ 入力端子兼用特定モード設定端子 ３９ クロック制御回路 ４２ カウンタ ４６ ラッチ回路 ４７ トランスファ−ゲート
Claims (2)
- 【請求項１】 通常モードおよび特定モードを含む各モ
ードに対応するプログラムをそれぞれ内蔵する複数の読
み出し専用メモリを備え、当該読み出し専用メモリの内
容に従ってデータ処理を行うデータ処理装置において、 電源投入時に装置内部を初期化するための信号を生成し
て出力する初期化手段と、 前記初期化手段より出力される初期化信号によりセット
されて、前記特定モードを規定する所定の特定モード信
号を生成して出力する論理回路手段の、 前記初期化手段より出力される初期化信号によりリセッ
トされて、前記論理回路手段より前記特定モード信号が
出力されている期間において、所定のクロック信号を計
数して出力するタイマー手段と、 前記特定モード信号により制御されて、前記複数の読み
出し専用メモリの出力側回路を切替え制御するスイッチ
と、 前記複数の読み出し専用メモリの内の選択された読み出
し専用メモリの内容を、前記スイッチを介して逐次読み
出して保持するデータ保持手段と、 前記データ保持手段に保持されているデータ内容に従っ
て、所定のデータ処理を実行するとともに、電源投入時
の特定モード継続条件の可否を判定する中央処理手段
と、 前記特定モード信号により制御されて、前記複数の読み
出し専用メモリの内の特定モードに対応する読み出し専
用メモリが選択されている時点において、前記中央処理
手段による処理作用を介して、当該特定モードに対応す
る読み出し専用メモリを切替えるか否かを制御するため
に、所定の外部端子のレベル状態を取り込むデータ入力
手段と、 を少なくも備えて構成され、 電源投入時に、前記データ保持手段に前記スイッチを介
して接続される特定モードに対応する読み出し専用メモ
リに、前記データ入力手段の出力に従って前記データ保
持手段に接続される読み出し専用メモリを切替え制御す
るプログラムを内蔵し、当該プログラムを再帰的に運用
して、接続される読み出し専用メモリを切替える際に
は、内部回路を全て初期化するように機能するととも
に、前記特定モードの運用時において、前記中央処理手
段により、前記データ入力手段の状態レベルが、特定モ
ードの継続条件に合致しないものと判定される場合に、
前記タイマー手段より出力されるオーバーフロー信号を
介して、当該特定モードが解除されるように機能するこ
とを特徴とするデータ処理装置。 - 【請求項２】 通常モードおよび特定モードを含む各モ
ードに対応するプログラムをそれぞれ内蔵する複数の読
み出し専用メモリを備え、当該読み出し専用メモリの内
容に従ってデータ処理を行うデータ処理装置において、 電源投入時に装置内部を初期化するための信号を生成し
て出力する初期化手段と、 前記初期化手段より出力される初期化信号によりセット
されて、前記特定モードを規定する所定の特定モード信
号を出力する論理回路手段の、 前記初期化手段より出力される初期化信号によりリセッ
トされて、前記論理回路手段により前記特定モード信号
が出力されている期間において、所定のクロック信号を
計測して出力するタイマー手段と、 前記特定モード信号により制御されて、前記複数の読み
出し専用メモリの出力側回路の切替えを制御するスイッ
チと、 前記複数の読み出し専用メモリの内から選択された読み
出し専用メモリの内容を、前記スイッチを介して逐次読
み出して保持するデータ保持手段と、 前記データ保持手段に保持されているデータ内容に従っ
て、所定のデータ処理を実行するとともに、電源投入時
の特定モード継続条件の可否を判定する中央処理手段
と、 前記特定モード信号により制御されて、前記複数の読み
出し専用メモリ内の特定モードに対応する読み出し専用
メモリが選択されている時点において、前記中央処理手
段による処理作用を介して、当該特定モードに対応する
読み出し専用メモリを切替えるか否かを制御するため
に、所定の外部端子のレベル状態を取り込むデータ入力
手段と、 前記中央処理手段による特定モード継続可否判定条件を
含むデータ入力を受けて、当該判定結果に従い前記デー
タ入力手段に対応する外部端子のレベル状態に反映させ
るように作用するデータ出力手段と、 を少なくも備えて構成され、 電源投入時に、前記データ保持手段に前記スイッチを介
して接続される特定モードに対応する読み出し専用メモ
リ内に、前記データ入力手段の出力に従って、前記デー
タ保持手段に接続される読み出し専用メモリの切替え制
御を行うプログラムと、前記特定モードを継続するため
のレベル状態を前記データ出力手段に設定するプログラ
ムを内蔵し、当該プログラムを再帰的に運用して、接続
される読み出し専用メモリを切替える際には、内部を初
期化するように機能するとともに、前記特定モードの運
用時において、前記中央処理手段により、前記データ入
力手段の状態レベルが、特定モードの継続条件に合致し
ないものと判定される場合には、前記読み出し専用メモ
リを切替えるとともに、特定モードの継続条件に合致す
るものと判定される場合には、前記データ出力手段を介
して、当該特定モードを継続するために必要な前記デー
タ入力手段の端子状態を前記データ出力手段に設定する
ことにより、前記前記データ入力手段と前記データ出力
手段とを装置外において接続し、動作モードを特定モー
ドに固定することを特徴とするデータ処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327228A JP2743850B2 (ja) | 1994-12-28 | 1994-12-28 | データ処理装置 |
| EP95120632A EP0721163A1 (en) | 1994-12-28 | 1995-12-28 | Information processing apparatus with a mode setting circuit |
| US08/580,169 US5767694A (en) | 1994-12-28 | 1995-12-28 | Information processing apparatus with a mode setting circuit |
| TW084114072A TW293982B (ja) | 1994-12-28 | 1995-12-28 | |
| KR1019950061541A KR100205847B1 (ko) | 1994-12-28 | 1995-12-28 | 모드 설정회로를 구비한 정보처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6327228A JP2743850B2 (ja) | 1994-12-28 | 1994-12-28 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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