KR100791075B1 - 파워 업 리셋 회로 및 이를 구비한 반도체 장치 - Google Patents

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삼성전자주식회사
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    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

Abstract

본 발명은 파워 업 리셋 회로 및 이를 구비한 반도체 장치를 공개한다. 이 회로는 외부 전원 전압에 응답하여 노드 전압을 출력하는 감지부, 상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부, 상기 전압 감지 신호에 응답하여 리셋 신호를 출력하는 신호 발생부, 외부로부터 입력되는 제1제어신호에 응답하여 상기 노드 전압의 레벨을 조정하는 제1저항 조절 수단, 및 외부로부터 입력되는 제2제어신호에 응답하여 상기 전압 감지 신호의 레벨을 조정하는 제2저항 조절 수단을 구비하는 것을 특징으로 한다. 따라서, 본 발명의 파워 업 리셋 회로 및 이를 구비한 반도체 장치는 테스트 시 퓨즈를 컷팅하지 않고 저항 조절 수단에 적절한 신호를 인가함으로써 리셋 전압 레벨을 조정할 수 있어 테스트 효율을 향상시킬 수 있다.

Description

파워 업 리셋 회로 및 이를 구비한 반도체 장치{Power up reset circuit and semiconductor device comprising the same}
도 1은 종래의 파워 업 리셋 회로의 실시예의 블록도이다.
도 2는 도 1에 나타낸 파워 업 리셋 회로에서 외부 전원 전압에 따른 리셋 신호의 변화를 설명하는 도면이다.
도 3은 본 발명의 파워 업 리셋 회로의 실시예의 블록도이다.
도 4는 본 발명의 파워 업 리셋 회로의 다른 실시예의 블록도이다.
도 5는 본 발명의 파워 업 리셋 회로의 또 다른 실시예의 블록도이다.
도 6은 본 발명의 파워 업 리셋 회로를 구비한 반도체 장치의 실시예의 블록도이다.
본 발명은 파워 업 리셋 회로에 관한 것으로서, 특히, 테스트 시 퓨즈를 끊지 않고도 리셋 전압 레벨을 조정할 수 있는 파워 업 리셋 회로 및 이를 구비한 반도체 장치에 관한 것이다.
반도체 장치를 사용하기 위해 외부로부터 전원전압을 인가하는 것을 파워 업(power-up)이라 한다. 파워 업 동작 시에는 외부로부터 인가되는 전원전압이 완전히 안정되지 않은 상태이기 때문에 반도체 장치에서 사용되는 각종 신호 또는 데이터의 논리 하이 또는 논리 로우에 대한 판단이 어렵다. 또한, 전원전압이 처음 인가될 때에는 반도체 장치를 초기화시키는 것이 일반적이다. 따라서, 일반적인 반도체 장치는 파워 업 동작 시 전원전압이 불안정한 상태에서 반도체 장치가 동작하는 것을 방지하고, 반도체 장치를 초기화시키기 위한 파워 업 리셋(power-up reset) 회로를 구비하고 있다.
도1은 종래의 파워 업 리셋 회로의 실시예의 구성을 나타낸 것으로서, 감지부(10), 출력부(20), 신호 발생부(30), 커패시터(C1) 및 트랜지스터(N2)로 구성되어 있다. 그리고, 상기 감지부(10)는 저항들(R1~R4)과 퓨즈들(F1, F2)로, 상기 출력부(20)는 저항(R5)과 퓨즈(F3)와 NMOS 트랜지스터(N1)로, 상기 신호 발생부(30)는 인버터들(I1~I3)로 구성되어 있다. 도1의 저항들(R1~R5)과 퓨즈들(F1~F3)의 수는 필요에 따라 추가로 구비될 수 있다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
감지부(10)는 외부로부터 인가되는 외부 전원 전압(Vext)에 응답하여 노드 전압(VA)을 출력한다. 즉, 감지부(10)의 A노드의 노드 전압(VA)은 상기 외부 전원 전압(Vext)을 복수개의 저항들(R1~R4)에 의해 나누어진 값을 가진다. 따라서, 감지부(10)는 상기 외부 전원 전압(Vext)의 레벨과 비례하는 노드 전압(VA)을 출력한다. 출력부(20)는 상기 노드 전압(VA)에 응답하여 전압 감지 신호(VD)를 출력한다. 즉, 상기 노드 전압(VA)이 소정의 리셋 전압 레벨 이하인 경우에는 NMOS 트랜지스 터(N1)는 오프 되므로, 하이 레벨의 전압 감지 신호(VD)를 출력하고, 상기 노드 전압(VA)이 소정의 리셋 전압 레벨보다 커지게 되면 NMOS 트랜지스터(N1)는 온 되므로, 로우 레벨의 전압 감지 신호(VD)를 출력한다. 상기 리셋 전압 레벨은 감지부(10)의 저항들(R1~R4)의 값에 따라 달라진다. 그런데, 공정상의 문제로 인해 리셋 전압 레벨이 설계한 값과 달라지는 경우가 있다. 이 경우에는 퓨즈들(F1, F2, F3)을 이용하여 리셋 전압 레벨을 조정하게 된다. 즉, 연결되어 있는 퓨즈들(F1, F2, F3) 중 일부를 컷팅하여 외부 전원 전압(Vext)이 인가되는 단자와 A 노드 사이의 저항 또는 A 노드와 접지 전압 사이의 저항 또는 외부 전원 전압(Vext)이 인가되는 단자와 전압 감지 신호(VD)가 출력되는 노드 사이의 저항을 증가시킴으로써 리셋 전압 레벨을 조정한다. 신호 발생부(30)는 상기 전압 감지 신호(VD)를 반전시키고, 소정시간 지연시켜 리셋 신호(VCCH)를 출력한다. 커패시터(C1)는 잡음을 제거하는 역할을 한다. 즉, 전압 감지 신호(VD)에서 고주파 성분을 제거하는 로우 패스 필터 역할을 한다. 트랜지스터(N2)는 다이오드로서 동작하며, 고속 동작이 가능하도록 한다. 즉, B노드의 전압이 네거티브 값을 가지게 된 경우에 이를 접지전압 레벨로 만들어 고속 동작이 가능하도록 한다.
도2는 도1에 나타낸 종래의 반도체 장치의 파워 업 리셋 회로의 외부 전원 전압(Vext)에 따른 리셋 신호(VCCH)의 변화를 나타낸 그래프이다. 도2에서 점선은 외부로부터 인가되는 외부 전원 전압(Vext)을, 실선은 리셋 신호(VCCH)를 각각 나타낸다.
도2를 참고하여 외부 전원 전압(Vext)에 따른 리셋 신호(VCCH)의 변화를 설 명하면 다음과 같다.
파워 업 동작 시 상기 외부 전원 전압(Vext)은 서서히 증가하게 되며, 따라서, 노드 전압(VA)도 증가하게 된다. 외부 전원 전압(Vext)이 소정의 리셋 전압 레벨(VL)이 되면(T1 시점) 리셋 신호(VCCH)는 로우 레벨에서 외부 전원 전압(Vext) 레벨, 즉, 하이 레벨로 천이하고, 반도체 장치는 정상동작 상태가 된다. 상술한 바와 같이, 상기 리셋 전압 레벨(VL)은 감지부(10)의 저항 또는 출력부(20)의 저항에 의해 정해지게 된다.
상술한 바와 같이, 파워 업 리셋 회로에서 공정상의 문제로 인해 상기 리셋 전압 레벨(VL)이 설계한 값이 아닌 다른 값을 가지게 되는 경우가 있으며, 이 경우 리셋 전압 레벨(VL)을 조정하여 주지 않으면 파워 업 리셋 회로를 구비한 반도체 장치는 오동작을 하게 된다. 즉, 리셋 전압 레벨(VL)이 설계한 값보다 낮아지게 되면 충분한 전압이 공급되지 않은 상태에서 반도체 장치가 동작하게 되어 정상적으로 동작할 수 없다. 또한, 리셋 전압 레벨(VL)이 설계한 값보다 높아지게 되면 원하는 시점(T1)보다 늦은 시점에 리셋 신호(VCCH)가 변화하게 되어 동작 타이밍에 문제가 발생하게 된다. 이러한 문제는 파워 업 리셋 회로를 구비한 반도체 장치를 테스트하는 경우에도 동일하게 발생하므로, 리셋 전압 레벨(VL)을 조정하여 주지 않으면 테스트 역시 진행할 수 없게 된다.
종래의 파워 업 리셋 회로 및 이를 구비한 반도체 장치의 경우에는, 테스트 시에도 도 1에서 설명한 것과 같이 퓨즈들(F1, F2, F3)을 적절하게 컷팅함으로써 리셋 전압 레벨(VL)을 조정하였다. 그러나, 퓨즈들(F1, F2, F3)을 이용하여 리셋 전압 레벨(VL)을 조정하는 작업은 많은 시간이 소요되기 때문에 테스트 시 테스트 작업이 지연되는 문제점이 있었다.
본 발명의 목적은 테스트 시 패드를 이용하여 리셋 전압 레벨을 간편하게 조정할 수 있는 파워 업 리셋 회로를 제공하는 데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 파워 업 리셋 회로를 구비한 반도체 장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로의 제1형태는 외부 전원 전압에 응답하여 노드 전압을 출력하는 감지부, 상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부, 상기 전압 감지 신호에 응답하여 리셋 신호를 출력하는 신호 발생부, 외부로부터 입력되는 제1제어신호에 응답하여 상기 노드 전압의 레벨을 조정하는 제1저항 조절 수단, 및 외부로부터 입력되는 제2제어신호에 응답하여 상기 전압 감지 신호의 레벨을 조정하는 제2저항 조절 수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로의 제1형태의 상기 감지부는 상기 외부 전원 전압과 상기 노드 전압이 출력되는 단자 사이에 직렬로 연결된 복수개의 제1저항들과 상기 노드 전압이 출력되는 단자와 접지 전압 사이에 직렬로 연결된 복수개의 제2저항들을 구비하고, 상기 제1저항 조절 수단은 상기 제1저항들 중 일부와 병렬로 연결되고, 상기 제1제어신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로의 제1형태의 상기 출력부는 복수개의 제3저항들을 구비하는 풀업 수단 및 풀다운 수단을 구비하고, 상기 제2저항 조절 수단은 상기 제3저항들 중 일부와 병렬로 연결되고, 상기 제2제어신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로의 제1형태의 상기 신호 발생부의 제1형태는 적어도 하나 이상의 인버터를 구비하여 상기 전압 감지 신호를 반전시키고 소정시간 지연시켜 상기 리셋 신호를 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로의 제1형태의 상기 신호 발생부의 제2형태는 상기 리셋 신호가 하이 레벨로 변화한 다음에는 하이 레벨을 유지하도록 하는 래치를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로의 제2형태는 외부 전원 전압과 노드 전압이 출력되는 단자 사이에 직렬로 연결된 복수개의 제1저항들과 상기 노드 전압이 출력되는 단자와 접지 전압 사이에 직렬로 연결된 복수개의 제2저항들을 구비하는 감지부, 상기 제1저항들 중 일부와 병렬로 연결되고, 외부로부터 입력되는 제1제어신호가 인가되는 PMOS 트랜지스터를 구비하는 제1저항 조절 수단, 상기 제2저항들 중 일부와 병렬로 연결되고, 외부로부터 입력되는 제2제어신호가 인가되는 PMOS 트랜지스터를 구비하는 제2저항 조절 수단, 풀업 수단과 상기 풀업 수단과 상기 접지 전압 사이에 연결되고, 상기 노드 전압이 인가되는 NMOS 트 랜지스터를 구비하는 풀다운 수단을 구비하여 상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부, 및 상기 전압 감지 신호에 응답하여 리셋 신호를 출력하는 신호 발생부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로의 제2형태의 상기 신호 발생부의 제1형태는 적어도 하나 이상의 인버터를 구비하는 것을 특징으로 하고, 상기 신호 발생부의 제2형태는 상기 리셋 신호가 하이 레벨로 변화한 다음에는 하이 레벨을 유지하도록 하는 래치를 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 파워 업 리셋 회로를 구비한 반도체 장치는 외부로부터 복수개의 테스트 신호들을 입력하기 위한 복수개의 패드들, 및 외부 전원 전압에 응답하여 노드 전압을 출력하는 감지부와 상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부와 상기 전압 감지 신호에 응답하여 리셋 신호를 출력하는 신호 발생부와 상기 테스트 신호들 중 어느 하나의 신호에 응답하여 상기 노드 전압의 레벨을 조정하는 제1저항 조절 수단 및 상기 테스트 신호들 중 다른 하나의 신호에 응답하여 상기 전압 감지 신호의 레벨을 조정하는 제2저항 조절 수단을 구비하는 파워 업 리셋 회로를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 상기 감지부는 상기 외부 전원 전압과 상기 노드 전압이 출력되는 단자 사이에 직렬로 연결된 복수개의 제1저항들과 상기 노드 전압이 출력되는 단자와 접지 전압 사이에 직렬로 연결된 복수개의 제2저항들을 것을 구비하고, 상기 제1저항 조절 수단은 상기 제1저항들 중 일부와 병렬로 연결되고, 상기 테스트 신호들 중 어느 하나의 신호가 인가 되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 상기 출력부는 복수개의 제3저항들을 구비하는 풀업 수단 및 풀다운 수단을 구비하는 것을 특징으로 하고, 상기 제2저항 조절 수단은 상기 제3저항들 중 일부와 병렬로 연결되고, 상기 테스트 신호들 중 다른 하나의 신호가 입력되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 상기 신호 발생부의 제1형태는 적어도 하나 이상의 인버터를 구비하여 상기 전압 감지 신호를 반전시키고 소정시간 지연시켜 상기 리셋 신호를 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치의 상기 신호 발생부의 제2형태는 상기 리셋 신호가 하이 레벨로 변화한 다음에는 하이 레벨을 유지하도록 하는 래치를 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 파워 업 리셋 회로 및 이를 구비한 반도체 장치를 설명하면 다음과 같다.
도3은 본 발명의 파워 업 리셋 회로의 실시예의 구성을 나타내는 블록도로서, 감지부(11), 출력부(21), 신호 발생부(30), 커패시터(C1) 및 트랜지스터(N2)로 구성되어 있다. 감지부(11)는 제1저항 조절 수단(15)과 외부 전원 전압이 인가되는 단자와 노드 전압(VA)을 출력하는 노드(A) 사이에 연결된 제1 저항들(R1, R2, R8)과 상기 노드(A)와 접지전압 사이에 연결된 제2 저항들(R3, R4)과 퓨즈들(F1, F2) 로 구성되어 있으며, 출력부(21)는 제2저항 조절 수단(25)과 제3 저항들(R5, R9), NMOS 트랜지스터(N1), 및 퓨즈(F3)로 구성되어 있으며, 신호 발생부(30)는 인버터들(I1~I3)로 구성되어 있다. 제1 및 제2 저항 조절 수단(15, 25)은 각각 저항(R6, R7)과 PMOS 트랜지스터(P1, P2)로 구성되고, PMOS 트랜지스터(P1, P2)는 각각 저항(R8, R9)과 병렬로 연결되고, 패드(D1, D2)로부터 인가되는 신호가 입력되는 게이트를 가진다. 도3에서 D1, D2는 외부로부터 신호가 인가되는 패드를 나타낸다. 도3에는 신호 발생부(30)가 세 개의 인버터들(I1~I3)로 구성된 경우를 나타내었으나, 인버터는 홀수개이면 되므로, 추가되거나 감소될 수 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
도3에 나타낸 블록들의 기능은 도1에서 설명한 것과 유사하다. 즉, 감지부(11)는 제1 저항들(R1, R2, R8)과 제2 저항들(R3, R4)을 이용하여 외부로부터 인가되는 외부 전원 전압(Vext)에 응답하여 상기 외부 전원 전(Vext)의 레벨과 비례하는 노드 전압(VA)을 출력한다. 제1저항 조절 수단(15)은 패드(D1)를 통해 입력된 신호에 응답하여 저항값을 가변시킨다. 즉, 패드(D1)를 통해 하이 레벨의 신호가 입력되면 PMOS 트랜지스터(P1)가 오프 되므로 외부 전원 전압(Vext)이 인가되는 단자와 노드(A) 사이의 저항값이 증가하게 된다. 만일, 리셋 전압 레벨이 원하는 값보다 낮다면 패드(D1)에 하이 레벨의 신호를 인가한다. 그러면, 외부 전원 전압(Vext)이 인가되는 단자와 노드(A) 사이의 저항값이 증가하므로 노드(A)의 노드 전압(VA)은 낮아지게 된다. 이 경우, PMOS 트랜지스터(P1)가 온 되었을 때보다 더 높은 레벨의 외부 전원 전압(Vext)이 인가되어야 NMOS 트랜지스터(N1)가 온 되므 로, 더 높은 레벨의 외부 전원 전압(Vext)이 인가되어야 리셋 신호(VCCH)가 하이 레벨로 변화할 수 있다. 즉, 리셋 전압 레벨이 높아지게 된다.
출력부(21)는 상기 노드 전압(VA)에 응답하여 전압 감지 신호(VD)를 출력한다. 즉, 상기 노드 전압(VA)이 소정의 리셋 전압 레벨 이하인 경우에는 하이 레벨의 전압 감지 신호(VD)를 출력하고, 상기 노드 전압(VA)이 소정의 리셋 전압 레벨보다 커지게 되면 로우 레벨의 전압 감지 신호(VD)를 출력한다. 출력부(21)의 제3 저항들(R5, R9)은 풀업 수단으로서 동작하며, NMOS 트랜지스터(N1)는 풀다운 수단으로서 동작한다. 제2저항 조절 수단(25)은 패드(D2)를 통해 입력된 신호에 응답하여 저항값을 변화시킨다. 즉, 패드(D2)를 통해 하이 레벨의 신호가 입력되면 PMOS 트랜지스터(P2)가 오프 되므로 외부 전원 전압(Vext)이 인가되는 단자와 전압 감지 신호(VD)가 출력되는 노드 사이의 저항이 증가하게 된다. 만일, 리셋 전압 레벨이 원하는 값보다 높다면 패드(D2)에 하이 레벨의 신호를 인가한다. 그러면, 외부 전원 전압(Vext)이 인가되는 단자와 전압 감지 신호(VD)가 출력되는 노드 사이의 저항값이 증가하므로 노드(B)의 전압, 즉, 감지 신호(VD)의 전압은 낮아지게 된다. 이 경우, PMOS 트랜지스터(P2)가 온 되었을 때보다 더 낮은 레벨의 외부 전원 전압(Vext)이 인가되더라도 인버터(I1)의 출력 신호가 하이 레벨로 변화할 수 있으므로, 더 낮은 레벨의 외부 전원 전압(Vext)이 인가되더라도 리셋 신호(VCCH)가 하이 레벨로 변화할 수 있다. 즉, 리셋 전압 레벨이 낮아지게 된다.
신호 발생부(30)는 상기 전압 감지 신호(VD)를 반전시키고, 소정시간 지연시켜 리셋 신호(VCCH)를 출력한다. 커패시터(C1) 및 NMOS 트랜지스터(N2)는 도 1에서 설명한 것과 동일한 기능을 수행한다.
즉, 도3에 나타낸 본 발명의 파워 업 리셋 회로는 패드(D1, D2)를 통해 제1 또는 제2 저항 조절 수단(15, 25)에 적절한 신호를 인가함으로써 감지부(11) 또는 출력부(21)의 저항값을 조절하여 리셋 전압 레벨을 조정할 수 있으므로, 테스트 시 리셋 전압 레벨을 조정하기 위해 퓨즈(F1, F2, F3)를 컷팅할 필요가 없다. 또한, 테스트를 종료한 이후에는 퓨즈를 컷팅하여 동일한 리셋 전압 레벨을 얻을 수 있다.
도4는 본 발명의 파워 업 리셋 회로의 다른 실시예의 블록도로서, 감지부(12), 출력부(20), 신호 발생부(30), 커패시터(C1) 및 트랜지스터(N2)로 구성되어 있다. 감지부(12)는 제1 및 제2 저항 조절 수단(15, 16)과 외부 전원 전압(Vext)이 인가되는 단자와 노드 전압(VA)이 출력되는 노드(A) 사이에 연결된 제1 저항들(R1, R2, R8)과 상기 노드(A)와 접지전압 사이에 인결된 제2 저항들(R3, R4, R9) 및 퓨즈들(F1, F2)로 구성되고, 출력부(20)는 저항(R5)과 퓨즈(F3)와 NMOS 트랜지스터(N1)로 구성되고, 신호 발생부(30)는 인버터들(I1~I3)로 구성되어 있다. 제1 및 제2 저항 조절 수단(15, 16)은 각각 저항(R6, R7)과 PMOS 트랜지스터(P1, P2)로 구성되어 있으며, PMOS 트랜지스터(P1, P2)는 각각 저항(R8, R9)과 병렬로 연결되고, 패드(D1, D2)로부터 인가되는 신호가 입력되는 게이트를 가진다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
감지부(12)는 외부 전원 전압(Vext)에 응답하여 노드 전압(VA)을 출력한다. 제1 및 제2 저항 조절 수단(15, 16)은 각각 패드(D1, D2)로부터 입력된 신호에 응 답하여 저항값을 조정한다. 즉, 노드 전압(VA)은 외부 전원 전압(Vext)에 비례하는 값을 가지며, 그 크기는 저항에 의해 정해진다. 만일, 리셋 전압 레벨이 설계한 값보다 낮다면 패드(D1)를 통해 하이 레벨의 신호를 인가한다. 그러면, PMOS 트랜지스터(P1)는 오프 되므로, 외부 전원 전압(Vext)이 인가되는 단자와 A노드 사이의 저항이 커지게 되어 A노드의 노드 전압(VA)은 감소한다. 따라서, 더 높은 외부 전원 전압(Vext)이 인가되어야 NMOS 트랜지스터(N1)가 온 되므로, 리셋 전압 레벨은 높아진다. 만일, 리셋 전압 레벨이 설계한 값보다 높다면 패드(D2)를 통해 하이 레벨의 신호를 인가한다. 그러면, PMOS 트랜지스터(P2)가 오프 되므로, A노드와 접지전압 사이의 저항이 커지게 되어 A노드의 노드 전압(VA)은 증가한다. 따라서, 더 낮은 외부 전원 전압(Vext)이 인가된 경우에도 NMOS 트랜지스터(N1)가 온 되므로, 리셋 전압 레벨은 낮아진다.
출력부(20), 신호 발생부(30), 커패시터(C1) 및 트랜지스터(N2)의 기능은 도 1에서 설명한 것과 같다.
즉, 도4에 나타낸 본 발명의 파워 업 리셋 회로의 또 다른 실시예는 패드(D1, D2)에 적절한 신호를 인가함으로써 감지부(12)의 저항값을 조절하여 리셋 전압 레벨을 조정할 수 있도록 하고 있다. 따라서, 테스트 시 리셋 전압 레벨을 조정하기 위해 퓨즈(F1, F2, F3)를 컷팅할 필요가 없어진다.
도5는 본 발명의 파워 업 리셋 회로의 또 다른 실시예의 블록도로서, 감지부(11), 출력부(21), 신호 발생부(31), 커패시터(C1) 및 트랜지스터(N2)로 구성되어있다. 감지부(11)는 제1 저항 조절 수단(15)과 외부 전원 전압(Vext)이 인가되는 단자와 노드 전압(VA)이 출력되는 노드(A) 사이에 연결된 제1 저항들(R1, R2, R8)과 상기 노드(A)와 접지 전압 사이에 연결된 제2 저항들(R3, R4) 및 퓨즈들(F1, F2)로 구성되어 있고, 출력부(21)는 제2 저항 조절 수단(16)과 저항들(R5, R9)과 퓨즈(F3) 및 NMOS 트랜지스터(N1)로 구성되어 있고, 신호 발생부(31)는 인버터들(I1, I2)과 NOR 게이트로 구성된 래치부(35)로 구성되어 있다. 도 5에서, 테스트 회로들(41, 42) 각각은 패드(D1, D2)로부터 입력된 신호에 응답하여 테스트 시 테스트에 필요한 여러 가지 신호들을 발생시키는 회로이다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
감지부(11), 출력부(21), 커패시터(C1) 및 트랜지스터(N2)의 기능은 도 1 및 도 3에서 설명한 것과 동일하다. 신호 발생부(31)는 출력부(21)로부터 입력되는 전압 감지 신호(VD)를 반전시키고 소정시간 지연시켜 리셋 신호(VCCH)를 출력한다. 래치부(35)는 리셋 신호(VCCH)가 하이 레벨로 변화한 후에는 다시 로우 레벨로 변화하지 않도록 한다.
반도체 장치의 경우, 공간상의 제약 등으로 인해 패드를 추가하기 어려운 경우가 있다. 도5에 나타낸 본 발명의 파워 업 리셋 회로는 패드를 추가하기 어려운 경우, 테스트 회로(41, 42)를 위한 기존의 패드(D1, D2)를 이용하여 제1 또는 제2 저항 조절 수단(15, 25)에 신호를 인가하여 저항을 조절함으로써 리셋 전압 레벨을 높이거나 낮출 수 있다. 이 경우에, 이후의 테스트 과정에 따라 패드(D1, D2)에 입력되는 신호가 바뀜으로 인해 리셋 신호(VCCH)가 로우 레벨로 바뀔 수 있다. 즉, 테스트를 위해 패드(D1, D2)를 통해 입력된 신호는 파워 업 리셋 회로에도 그대로 입력되는데, 이 신호에 의해 리셋 전압 레벨이 높아지는 경우에는 리셋 신호(VCCH)가 로우 레벨로 바뀔 수 있으며, 이 경우 파워 업 리셋 회로를 구비한 반도체 장치는 오동작을 할 수 있다. 따라서, 도5에 나타낸 본 발명의 파워 업 리셋 회로는 신호 발생부(31)에 래치부(35)를 구비하여 일단 리셋 신호(VCCH)가 하이 레벨로 변하게 되면 이후에 리셋 전압 레벨에 관계없이 리셋 신호(VCCH)가 하이 레벨을 유지하도록 하고 있다.
즉, 도5에 나타낸 본 발명의 파워 업 리셋 회로의 경우, 파워 업 동작 시 패드(D1, D2)를 통해 입력된 신호에 의해 리셋 전압 레벨이 정해지고, 정해진 리셋 전압 레벨에 따라 리셋 신호(VCCH)가 하이 레벨로 바뀌게 되면, 리셋 신호(VCCH)는 이후에 패드(D1, D2)를 통해 입력되는 신호에 의해 영향을 받지 않고 하이 레벨을 유지하게 된다. 따라서, 파워 업 동작 후 패드(D1, D2)를 통해 입력된 신호에 의해 파워 업 리셋 회로를 구비한 반도체 장치가 오동작 하는 것을 방지할 수 있다.
도6은 본 발명의 파워 업 리셋 회로를 구비한 반도체 장치의 실시예를 나타낸 블록도로서, 반도체 메모리 장치의 경우를 나타낸 것이다. 도6에 나타낸 반도체 장치는 파워 업 리셋 회로(100), 제어부(200) 및 메모리 셀 어레이(300)로 구성되어 있다. 도6에서 D1, D2는 패드를 나타내며, 일반적으로 각 칩을 분리하기 위해 잘려지는 영역인 스크라이브 레인(scribe lane) 영역(미도시)에 배치된다.
도6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
파워 업 리셋 회로(100)는 파워 업 동작 시 외부 전원 전압이 소정의 리셋 전압 레벨에 도달하면 하이 레벨로 변화하는 리셋 신호(VCCH)를 출력한다. 상술한 바와 같이, 상기 리셋 전압 레벨은 패드(D1, D2)에 의해 입력되는 신호에 의해 조정될 수 있다. 제어부(200)는 리드 및 라이트 동작에 따라 메모리 셀 어레이(300)로 제어 신호(con)를 출력하고, 데이터 신호(data)를 주고받는다. 또한, 파워 업 리셋 회로(100)로부터 입력된 리셋 신호(VCCH)에 응답하여 내부의 래치 등을 초기화한다. 메모리 셀 어레이(300)는 제어부(200)로부터 입력된 제어 신호(con)에 응답하여 데이터를 저장하거나 출력한다.
도6에 나타낸 반도체 장치의 경우, 패드(D1, D2)는 리셋 전압 레벨을 조정하기 위해 별도로 구비할 수도 있으나, 도5에서 설명한 것과 같이 테스트 회로를 위해 구비된 기존의 패드를 이용할 수도 있다.
또한, 도6에서는 본 발명이 반도체 메모리 장치에 적용된 경우를 나타내었으나, 본 발명은 파워 업 리셋 회로를 구비한 다른 반도체 장치의 경우에도 당연히 적용될 수 있다.
또한, 도3 내지 도5에서 저항 조절 수단은 2개를 구비한 것을 나타내었으나, 저항 조절 수단의 수는 필요에 따라 하나, 또는 3개 이상을 구비할 수도 있다.
즉, 본 발명의 파워 업 리셋 회로 및 이 회로를 구비한 반도체 장치는 웨이퍼(wafer) 레벨에서 테스트 시 퓨즈를 컷팅하지 않고 패드를 통하여 저항 조절 수단에 적절한 신호를 인가함으로써 리셋 전압 레벨을 조정할 수 있으므로, 공정상의 문제로 인하여 리셋 전압 레벨에 이상이 생긴 경우에도 신속하게 테스트를 진행할 수 있다. 테스트가 종료한 이후에는 퓨즈를 컷팅함으로써 리셋 전압 레벨을 테스트 시 조정된 리셋 전압 레벨과 동일한 레벨로 조정할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 파워 업 리셋 회로 및 이 회로를 구비한 반도체 메모리 장치는 패드를 통해 저항 조절 수단에 적절한 신호를 인가함으로써 리셋 전압 레벨을 조정할 수 있어 테스트 효율을 향상시킬 수 있다.

Claims (21)

  1. 외부 전원 전압에 응답하여 노드 전압을 출력하는 감지부;
    상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부;
    상기 전압 감지 신호에 응답하여 리셋 신호를 출력하는 신호 발생부;
    외부로부터 입력되는 제1제어신호에 응답하여 상기 노드 전압의 레벨을 조정하는 제1저항 조절 수단; 및
    외부로부터 입력되는 제2제어신호에 응답하여 상기 전압 감지 신호의 레벨을 조정하는 제2저항 조절 수단을 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  2. 제1항에 있어서, 상기 감지부는
    상기 외부 전원 전압과 상기 노드 전압이 출력되는 단자 사이에 직렬로 연결된 복수개의 제1저항들과 상기 노드 전압이 출력되는 단자와 접지 전압 사이에 직렬로 연결된 복수개의 제2저항들을 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  3. 제2항에 있어서, 상기 제1저항 조절 수단은
    상기 제1저항들 중 일부와 병렬로 연결되고, 상기 제1제어신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  4. 제1항에 있어서, 상기 출력부는
    복수개의 제3저항들을 구비하는 풀업 수단 및 풀다운 수단을 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  5. 제4항에 있어서, 상기 풀다운 수단은
    상기 풀업 수단과 상기 접지 전압 사이에 연결되고, 상기 노드 전압이 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 하는 파워 업 리셋 회로.
  6. 제4항에 있어서, 상기 제2저항 조절 수단은
    상기 제3저항들 중 일부와 병렬로 연결되고, 상기 제2제어신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 신호 발생부는
    적어도 하나 이상의 인버터를 구비하여 상기 전압 감지 신호를 반전시키고 소정시간 지연시켜 상기 리셋 신호를 출력하는 것을 특징으로 하는 파워 업 리셋 회로.
  8. 제7항에 있어서, 상기 신호 발생부는
    상기 리셋 신호가 하이 레벨로 변화한 다음에는 하이 레벨을 유지하도록 하는 래치를 더 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  9. 제8항에 있어서, 상기 래치는
    상기 리셋 신호가 입력되고, 상기 리셋 신호와 반대 위상의 신호를 출력하는 NOR 게이트인 것을 특징으로 하는 파워 업 리셋 회로.
  10. 외부 전원 전압과 노드 전압이 출력되는 단자 사이에 직렬로 연결된 복수개의 제1저항들과 상기 노드 전압이 출력되는 단자와 접지 전압 사이에 직렬로 연결된 복수개의 제2저항들을 구비하는 감지부;
    상기 제1저항들 중 일부와 병렬로 연결되고, 외부로부터 입력되는 제1제어신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 제1저항 조절 수단;
    상기 제2저항들 중 일부와 병렬로 연결되고, 외부로부터 입력되는 제2제어신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 제2저항 조절 수단;
    풀업 수단과 상기 풀업 수단과 상기 접지 전압 사이에 연결되고, 상기 노드 전압이 인가되는 NMOS 트랜지스터를 구비하는 풀다운 수단을 구비하여 상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부; 및
    상기 전압 감지 신호에 응답하여 리셋 신호를 출력하는 신호 발생부를 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  11. 제10항에 있어서, 상기 신호 발생부는
    적어도 하나 이상의 인버터를 구비하여 상기 전압 감지 신호를 반전시키고 소정시간 지연시켜 상기 리셋 신호를 출력하는 것을 특징으로 하는 파워 업 리셋 회로.
  12. 제11항에 있어서, 상기 신호 발생부는
    상기 리셋 신호가 하이 레벨로 변화한 다음에는 하이 레벨을 유지하도록 하는 래치를 더 구비하는 것을 특징으로 하는 파워 업 리셋 회로.
  13. 외부로부터 복수개의 테스트 신호들을 입력하기 위한 복수개의 패드들; 및
    외부 전원 전압에 응답하여 노드 전압을 출력하는 감지부와 상기 노드 전압에 응답하여 전압 감지 신호를 출력하는 출력부와 상기 전압 감지 신호에 응답하여 리셋 신호를 출력하는 신호 발생부와 상기 테스트 신호들 중 어느 하나의 신호에 응답하여 상기 노드 전압의 레벨을 조정하는 제1저항 조절 수단 및 상기 테스트 신호들 중 다른 하나의 신호에 응답하여 상기 전압 감지 신호의 레벨을 조정하는 제2저항 조절 수단을 구비하는 파워 업 리셋 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 감지부는
    상기 외부 전원 전압과 상기 노드 전압이 출력되는 단자 사이에 직렬로 연결 된 복수개의 제1저항들과 상기 노드 전압이 출력되는 단자와 접지 전압 사이에 직렬로 연결된 복수개의 제2저항들을 구비하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서, 상기 제1저항 조절 수단은
    상기 제1저항들 중 일부와 병렬로 연결되고, 상기 테스트 신호들 중 어느 하나의 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서, 상기 출력부는
    복수개의 제3저항들을 구비하는 풀업 수단 및 풀다운 수단을 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 풀다운 수단은
    상기 풀업 수단과 상기 접지 전압 사이에 연결되고, 상기 노드 전압이 인가되는 게이트를 가지는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서, 상기 제2저항 조절 수단은
    상기 제3저항들 중 일부와 병렬로 연결되고, 상기 테스트 신호들 중 다른 하나의 신호가 인가되는 게이트를 가지는 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제13 내지 제18항 중 어느 한 항에 있어서, 상기 신호 발생부는
    적어도 하나 이상의 인버터를 구비하여 상기 전압 감지 신호를 반전시키고 소정시간 지연시켜 상기 리셋 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 신호 발생부는
    상기 리셋 신호가 하이 레벨로 변화한 다음에는 하이 레벨을 유지하도록 하는 래치를 더 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 래치는
    상기 리셋 신호가 입력되고, 상기 리셋 신호와 반대 위상의 신호를 출력하는 NOR 게이트인 것을 특징으로 하는 반도체 장치.
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