KR100891389B1 - 반도체 소자의 파워 온 리셋 회로 - Google Patents

반도체 소자의 파워 온 리셋 회로 Download PDF

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Abstract

본 발명은 반도체 소자의 파워 온 리셋 회로에 관한 것으로, 반도체 소자의 파워 온 리셋 회로는 다수의 칩이 적층된 멀티 칩 패키지 구조의 반도체 소자에 있어서, 전원 전압을 분배하여 검출전압으로 출력하는 검출 전압 발생 회로, 및 상기 검출 전압을 인가받아 상기 검출 전압이 설정 전압 이상으로 상승할때를 검출하여 파워 온 제어 신호를 출력하는 전위 감지부를 각각 포함하며, 상기 다수의 칩의 각각의 검출 전압 발생 회로는 서로 다른 상기 검출 전압을 출력한다.
POR, DDP, QDP, 퓨즈

Description

반도체 소자의 파워 온 리셋 회로{Power on reset circuit of semiconductor device}
본 발명은 반도체 소자의 파워 온 리셋 회로에 관한 것으로, 특히 멀티 칩 패키지 소자의 파워 온 리셋 회로에 관한 것이다.
일반적으로, 칩의 초기화를 위한 신호로서 리셋신호가 외부 핀을 통해 입력되는 경우 핀 수의 추가에 의한 칩 가격의 상승을 일으키게 되므로, 별도의 리셋 핀을 사용하는 대신에 칩 자체에서 파워가 가동되었을 때 자동적으로 리셋신호가 한 번 생성될 수 있게 하는 회로를 내장하게 되는 바, 이 때 사용되는 회로가 바로 파워 온 리셋 회로(POR)이다.
도 1은 종래기술에 따른 파워 온 리셋 회로를 도시한 상세회로도이다.
종래의 파워 온 리셋 회로는 시스템으로 공급되는 전원전압(Vcc)을 일단으로 입력받는 캐패시터(C)와 이 캐패시터(C) 타단의 전압을 방전시키는 방전수단(10)과 이 방전수단(10)과 캐패시터(C)가 연결된 노드(N)에 연결되어, 노드(N)의 전압 (VN )을 입력받아 2진 논리 레벨의 디지털 신호를 출력하는 펄스 발생부(20)를 포함하여 이루어진다. 이 때, 펄스 발생부(20)는 직렬 연결된 두 개의 인버터(I1,I2)로 이루어지며, 방전수단(10)은 저항(R)과 다이오드(D)의 직렬결합으로 이루어진다.
파워 온 리셋 회로는 시스템에 공급되는 전원전압(Vcc)가 점차 증가함에 따라 노드(N)의 전압(VN)도 따라서 증가하게된다. 전압(VN)이 인버터(I1)의 논리 문턱전압(VH ) 이상이 되면 인버터(I1)의 출력은 "Low"상태가 되고, 따라서 파워 온 리셋신호(POR)는 "High"가 된다.
이와 같이 시스템에 공급되는 전압이 안정화 되고나면, 노드(N)의 전압은 저항(R)과 다이오드(D)로 이루어진 방전수단(10)을 통해 접지로 방전된다. 따라서, 전압(VN) 은 점차 낮아져 인버터(I1)의 논리 문턱전압(VH) 이하가 되고 인버터(I1)의 출력은 "High"상태가 되어 POR신호는 "Low"가 된다. 이와 같은 동작으로, POR신호는 "High"레벨의 펄스를 1회 발생시켜 시스템을 초기화한다.
최근에는 메모리 소자의 용략을 확장시키기 위하여 칩 또는 다이(Die)를 두개 이상 적층하여 하나의 패키지로 구성하는데 이를 멀티 칩 패키지(Multi-chip package)라 한다. 현재 2개의 칩을 적층한 것을 DDP(Double die package), 4개의 칩을 적층한 것을 QDP(Quadruple die package)라 한다.
이렇게 다수의 칩 또는 다이를 적층한 멀티 칩 패키지 소자는 단일 칩 패키지에 비해 전류 소모량이 증가하게 된다. 따라서, 멀티 칩 패키지 소자에서 파워 온 리셋 회로가 동작할 경우 과량의 전류 소모로 인하여 칩이 오동작을 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 다수의 칩이 적층된 멀티 칩 패키지 구조의 반도체 소자에서 각 칩의 파워 온 리셋 회로의 퓨즈 회로를 제어하여 입력되는 파워 온 리셋 회로가 동작하는 검출 전압 레벨을 서로 다르게 설정함으로써, 각각 다른 시간에 동작하도록하여 전체적인 전류 소모를 분산시켜 소자의 초기화 페일을 감소시킬수 있는 반도체 소자의 파워 온 리셋 회로를 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 파워 온 리셋 회로는 다수의 칩이 적층된 멀티 칩 패키지 구조의 반도체 소자에 있어서, 전원 전압을 분배하여 기준전압으로 출력하는 검출 전압 발생 회로, 및 상기 검출 전압을 인가받아 상기 검출 전압이 설정 전압 이상으로 상승할때를 검출하여 파워 온 제어 신호를 출력하는 전위 감지부를 각각 포함하며, 상기 다수의 칩의 각각의 검출 전압 발생 회로는 서로 다른 상기 검출 전압을 출력한다.
상기 검출 전압 발생 회로는 제1 퓨즈들의 커팅 상태에 따라 제1 저항 값을 갖는 제1 전위 제어부, 및 제2 퓨즈들의 커팅 상태에 따라 제2 저항 값을 갖는 제2 전위 제어부를 포함하며, 상기 제1 저항값과 상기 제2 저항값에 따라 상기 전원 전압을 분배하여 상기 검출 전압으로 출력한다.
제1 전위 제어부는 출력 노드와 상기 전원 전압 사이에 직렬 연결된 다수의 트랜지스터, 및 상기 다수의 트랜지스터의 사이와 상기 전원 전압 사이에 병렬 연결된 다수의 제1 퓨즈들을 포함한다.
제2 전위 제어부는 상기 출력 노드와 접지 전원 사이에 직렬 연결된 다수의 저항, 및 상기 다수의 저항들의 사이의 노드에 일단이 연결되고, 타단은 서로 공통 노드에 연결된 다수의 제2 퓨즈들을 포함한다.
상기 다수의 칩의 각각의 검출 전압 발생 회로는 상기 제1 퓨즈들 및 상기 제2 퓨즈들의 커팅 상태를 서로 다르게 하여 서로 다른 상기 검출 전압을 출력한다.
상기 전위 감지부는 상기 검출 전압을 입력받아 상기 검출 전압이 상기 설정 전압보다 높을때를 감지하여 상기 파워 온 리셋 신호를 출력하는 감지부, 및 상기 감지부의 출력 신호를 안정화시키는 안정화부를 포함한다.
다수의 칩이 적층된 멀티 칩 패키지 구조의 반도체 소자에서 각 칩의 파워 온 리셋 회로의 퓨즈 회로를 제어하여 입력되는 검출 전압 레벨을 서로 다르게 설정함으로써, 각각 다른 시간에 동작하도록하여 전체적인 전류 소모를 분산시켜 소자의 초기화 페일을 감소시킬수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 반도체 소자의 파워 온 리셋 회로를 설명하기 위한 상세 회로도이다.
도 2를 참조하면, 반도체 소자의 파워 온 리셋 회로는 검출 전압 발생 장치(100)와 전위 감지부(200)를 포함한다.
검출 전압 발생 장치(100)는 제1 전위 제어부(110), 및 제2 전위 제어부(120)를 포함한다.
제1 전위 제어부(110)는 다수의 PMOS 트랜지스터(PM1 내지 PMn+3)와 다수의 퓨즈(F1 내지 Fn)를 포함한다. 다수의 PMOS 트랜지스터(PM1 내지 PMn+3)는 전원 전압(Vcc)과 출력 노드(Q1) 사이에 직렬 연결되고, 각각의 게이트는 접지 전원(Vss)과 연결되어 있다. 다수의 퓨즈(F1 내지 Fn) 각각은 다수의 PMOS 트랜지스터(PM1 내지 PMn)의 소스단과 전원 전압(Vcc) 사이에 연결된다.
제2 전위 제어부(120)는 다수의 저항(R1 내지 Rn+1)과 다수의 퓨즈(RF1 내지 RFn)를 포함한다. 다수의 저항(R1 내지 Rn+1)은 출력 노드(Q1)와 접지 전압(Vss) 사이에 직렬 연결된다. 다수의 퓨즈(RF1 내지 RFn) 각각은 다수의 저항(R1 내지 Rn+1)들이 서로 연결된 노드와 병렬 연결된다.
전위 감지부(200)는 감지부(210)와 안정화부(220)를 포함한다.
감지부(210)는 PMOS 트랜지스터(PT1)와 NMOS 트랜지스터(NT1, 및 NT2)를 포함한다. PMOS 트랜지스터(PT1)와 NMOS 트랜지스터(NT1, 및 NT2)는 전원 전압(Vss)과 접지 전원(Vss) 사이에 직렬 연결된다. PMOS 트랜지스터(PT1)와 NMOS 트랜지스터(NT1)는 출력 노드(Q1)에서 출력되는 검출 전압(REF)에 의해 턴온 또는 턴오프 된다. NMOS 트랜지스터(NT2)는 안정화부(220)의 동작에 따라 턴온 또는 턴오프한다.
안정화부(220)는 PMOS 트랜지스터(PT2)와 NMOS 트랜지스터(NT3) 및 인버터(IV1 및 IV2)를 포함한다. PMOS 트랜지스터(PT2)는 감지부(210)의 PMOS 트랜지스터(PT1)와 NMOS 트랜지스터(NT1) 사이의 노드(Q2)와 전원 전압(Vss) 사이에 연결되고, 인버터(IV1)의 출력 신호에 응답하여 턴온 또는 턴오프된다. 인버터(IV1)는 노드(Q2)의 전위를 반전시켜 노드(Q3)로 출력한다. NMOS 트랜지스터(NT3)는 감지부(210)의 NMOS 트랜지스터(NT2)의 게이트와 접지 전원(Vss) 사이에 연결되고, 노드(Q3)의 전위에 따라 턴온 또는 턴오프된다. 인버터(IV2)는 노드(Q3)의 전위를 반전시켜 파워 온 리셋 신호(POR)로 출력한다.
도 2를 참조하여, 본 발명의 일실시 예에 따른 반도체 소자의 파워 온 리셋 회로의 동작을 설명하면 다음과 같다.
다수의 칩이 적층되어 있는 멀티 칩 패키지로 구성된 반도체 소자는 각 칩당 하나의 파워 온 리셋 회로가 구성된다.
도 2를 참조하면, 제1 전위 제어부(110)의 다수의 퓨즈들(F1 내지 Fn), 및 제2 전위 제어부(120)의 다수의 퓨즈들(RF1 내지 RFn)의 커팅 상태에 따라 노 드(Q1)의 전위는 변화하게 된다. 예를 들어, 다수의 퓨즈들(F1 내지 Fn)이 커팅되지 않았을 경우 제1 전위 제어부(110)는 PMOS 트랜지스터(PMn+1 내지 PMn+3)의 터온 저항값을 갖고, 다수의 퓨즈들(RF1 내지 RFn)이 커팅되지 않았을 경우 제2 전위 제어부(120)는 다수의 저항(R1 내지 Rn+1)들의 저항합 값을 갖는다. 이로 인하여 전원 전압(Vcc)을 제1 전위 제어부(110)의 저항값과 제2 전위 제어부(120)의 저항값 비로 분배된 분배 전압이 검출 전압(REF)으로 출력된다. 상술한 검출 전압(REF)은 다수의 퓨즈들(F1 내지 Fn) 및 다수의 퓨즈들(RF1 내지 RFn)의 커팅 상태를 제어하여 조절하며, 다수의 칩에 각각 내장된 파워 온 칩 회로는 각각 서로 다른 검출 전압(REF)을 출력하도록 제어한다. 예를 들어 4개의 칩이 적층된 QDP 소자의 경우 3V의 전원 전압(Vcc)이 인가될 경우 제1 칩은 1.7V, 제2 칩은 1.8V, 제3 칩은 1.9V, 및 제4 칩은 2.0V의 검출 전압이 생성되도록 제어할 수 있다.
도 3은 본 발명의 일실시 예에 따른 파워 온 리셋 회로의 전위 변화를 나타내는 그래프이다.
도 2 및 도 3을 참조하면, 소자에 인가되는 전원 전압(Vcc)이 일정한 기울기를 갖으며 상승한다. 이로 인하여 검출 전압(REF)은 초기 로우 레벨(OV)에서 일정 시간 후에 점차 상승하게 된다. 더욱 상세하게는 제1 전위 제어부(110)의 PMOS 트랜지스터(PM1 내지 PMn+3)의 문턱 전압 값(VTH .P)보다 전원 전압(Vcc)이 높을 때부터 검출 전압(REF)은 상승하게 된다. 이때 다수의 칩이 적층된(예를 들어 4개의 칩이 적층된 QDP 소자) 반도체 소자의 경우 각 칩의 제1 전위 제어부(110)와 제2 제어 부(120)의 퓨즈 커팅을 서로 다르게 하여 분배 저항값을 서로 상이하게 하여 검출 전압(REF)을 서로 다르게 출력하도록 제어한다.
또한, 칩의 동작을 위해 파워 온 리셋 신호(POR)를 인가하기 위해 전원 전압(Vcc)이 인가되면, 서서히 프리차지되는 전원 전압(Vcc)에 의해 검출 전압(REF)은 낮은 분배전압으로 출력되어, 감지부(210)가 하이 레벨을 출력하고, 이로 인해 파워 온 리셋 신호(POR)가 어느 정도 하이 레벨을 유지한다. 이때, 감지부(210)의 출력 신호에 의해 노드(Q2)는 로우 레벨이 되어 PMOS 트랜지스터(PT2)가 턴온되어 감지부(210)의 출력 노드는 하이레벨을 유지하게된다.
이 후, 검출 전압(REF)이 점차 상승하는 전원 전압(Vcc)에 의해 NMOS 트랜지스터의 문턱 전압의 두배(2VTH.N)보다 클 경우 감지부(210)의 NMOS 트랜지스터(NT1)가 턴온되고, PMOS 트랜지스터(PT1)가 턴오프되어 감지부(210)의 출력이 감소하여 노드(Q2)는 인버터(IV1)에 의해 하이 레벨이 되며, 파워 온 리셋 신호(POR)가 로우 레벨로 디스차지된다. 이때 감지부(210)의 출력이 감소하여 노드(Q2)가 하이 레벨로 프리차지 되면, NMOS 트랜지스터(NT3)가 턴온되고, 이로 인하여 NMOS 트랜지스터(NT2)의 게이트에 접지 전원(Vss)이 인가된다.
이때 다수의 칩이 적층된(예를 들어 4개의 칩이 적층된 QDP 소자) 반도체 소자의 경우 각 칩의 제1 전위 제어부(110)와 제2 제어부(120)의 퓨즈 커팅을 서로 다르게 하여 분배 저항값을 서로 상이하게 하여 검출 전압(REF)을 서로 다르게 출력되므로, 출력되는 파워 온 리셋 신호(POR)의 타이밍이 서로 다르게 된다. 이로 인하여 파워 온 리셋 신호(POR)에 의해 다수의 칩의 동작 타이밍을 서로 다르게 하여 순간적인 과전류에 의한 오동작을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 파워 온 리셋 회로를 도시한 상세회로도이다.
도 2는 본 발명의 일실시 예에 따른 반도체 소자의 파워 온 리셋 회로를 설명하기 위한 상세 회로도이다.
도 3은 본 발명의 일실시 예에 따른 파워 온 리셋 회로의 전위 변화를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 검출 전압 발생 장치 110 : 제1 전위 제어부(110)
120 : 제2 전위 제어부 200 : 전위 감지부
210 : 감지부 220 : 안정화부

Claims (6)

  1. 다수의 칩이 적층된 멀티 칩 패키지 구조의 반도체 소자에 있어서,
    전원 전압을 분배하여 검출전압으로 출력하는 검출 전압 발생 회로; 및
    상기 검출 전압을 인가받아 상기 검출 전압이 설정 전압 이상으로 상승할 때를 검출하여 파워 온 제어 신호를 출력하는 전위 감지부를 각각 포함하며,
    상기 다수의 칩의 각각의 검출 전압 발생 회로는 서로 다른 상기 검출 전압을 출력하여 상기 다수의 칩은 각각 다른 시간에 상기 파워 온 제어 신호가 출력되는 반도체 소자의 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 검출 전압 발생 회로는 퓨즈들의 커팅 상태에 따라 제1 저항 값을 갖는 제1 전위 제어부; 및
    제2 퓨즈들의 커팅 상태에 따라 제2 저항 값을 갖는 제2 전위 제어부를 포함하며,
    상기 제1 저항값과 상기 제2 저항값에 따라 상기 전원 전압을 분배하여 상기 검출 전압으로 출력하는 반도체 소자의 파워 온 리셋 회로.
  3. 제 2 항에 있어서,
    제1 전위 제어부는 출력 노드와 상기 전원 전압 사이에 연결된 다수의 능동소자; 및
    상기 다수의 능동소자의 사이와 상기 전원 전압 사이에 연결된 다수의 제1 퓨즈들을 포함하는 반도체 소자의 파워 온 리셋 회로.
  4. 제 3 항에 있어서,
    제2 전위 제어부는 상기 출력 노드와 접지 전원 사이에 직렬 연결된 다수의 수동소자; 및
    상기 다수의 수도소자들의 사이의 노드에 일단이 연결되고, 타단은 서로 공통 노드에 연결된 다수의 제2 퓨즈들을 포함하는 반도체 소자의 파워 온 리셋 회로.
  5. 제 4 항에 있어서,
    상기 다수의 칩의 각각의 검출 전압 발생 회로는 상기 제1 퓨즈들 및 상기 제2 퓨즈들의 커팅 상태를 서로 다르게 하여 서로 다른 상기 검출 전압을 출력하는 반도체 소자의 파워 온 리셋 회로.
  6. 제 1 항에 있어서,
    상기 전위 감지부는 상기 검출 전압을 입력받아 상기 검출 전압이 상기 설정 전압보다 높을때를 감지하여 상기 파워 온 리셋 신호를 출력하는 감지부; 및
    상기 감지부의 출력 신호를 안정화시키는 안정화부를 포함하는 반도체 소자의 파워 온 리셋 회로.
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