KR20140144485A

KR20140144485A - 집적 회로

Info

Publication number: KR20140144485A
Application number: KR1020130066487A
Authority: KR
Inventors: 성하민
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-06-11
Filing date: 2013-06-11
Publication date: 2014-12-19
Also published as: CN104242884A; US20140361816A1; KR101969147B1; US8952735B2; CN104242884B

Abstract

집적 회로는 제1 전압 및 제2 전압 중 어느 하나의 전압이 기준 레벨보다 낮으면 리셋 신호를 출력하도록 구성되는 리셋 제어 회로, 및 리셋 신호에 응답하여 주변 회로를 리셋시키도록 구성된 리셋 실행 회로를 포함한다.

Description

집적 회로{integrated circuit}

본 발명은 집적 회로에 관한 것으로, 특히 리셋 기능을 포함하는 집적 회로에 관한 것이다.

전원의 공급이 중단되거나 전원이 기준 레벨 이하로 낮아지면 전원을 사용하는 회로들은 정상적으로 동작할 수 없다. 또한, 2개의 전원들이 동작 전압으로 제공되는 경우에도, 하나의 전원의 공급이 중단되거나 전원이 기준 레벨 이하로 낮아지면 회로가 정상적으로 동작할 수 없다. 이 경우, 전원전압 단자로부터 접지 단자로 전류 패스가 비정상적으로 형성되어 소비 전류가 급격하게 증가할수도 있다.

이처럼 기준 레벨 이하로 전원이 낮아지면 회로의 안정화와 전기적 특성의 향상을 위해 회로를 초기화시키기 위한 동작이 필요하다.

본 발명의 실시예에 따른 집적 회로는 회로의 안정화와 전기적 특성을 향상시킬 수 있다.

본 발명의 실시예에 따른 집적 회로는 제1 전압 및 제2 전압 중 어느 하나의 전압이 기준 레벨보다 낮으면 리셋 신호를 출력하도록 구성되는 리셋 제어 회로, 및 리셋 신호에 응답하여 주변 회로를 리셋시키도록 구성된 리셋 실행 회로를 포함한다.

본 발명의 다른 실시예에 따른 집적 회로는 제1 전압 또는 제2 전압을 동작 전압원으로 사용하거나 제1 전압 및 제2 전압을 동작 전압원으로 사용하는 주변 회로, 및 제1 전압 및 제2 전압 중 기준 레벨보다 낮은 전압을 동작 전압원으로 사용하는 주변 회로를 리셋시키도록 구성되는 리셋 회로를 포함한다.

본 발명의 실시예는 회로의 안정화와 전기적 특성을 향상시킬 수 있다.

도 1은 본 발명의 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 리셋 회로를 설명하기 위한 블록도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 리셋 제어 회로를 설명하기 위한 블록도이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 전압 감지부를 설명하기 위한 회로도이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 전압 감지부를 설명하기 위한 회로도이다.
도 6은 본 발명의 실시예에 따른 전압 선택부를 설명하기 위한 회로도이다.
도 7은 본 발명의 실시예에 따른 신호 생성부를 설명하기 위한 회로도이다.
도 8은 본 발명의 실시예에 따른 리셋 제어 회로의 동작을 설명하기 위한 파형도이다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따른 집적 회로를 설명하기 위한 회로도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.

도 1을 참조하면, 집적 회로는 리셋 회로(10)와 주변 회로(20)를 포함한다.

주변 회로(20)는 제1 전압(V1) 또는 제2 전압(V2)을 동작 전압원으로 사용하거나 제1 전압(V1) 및 제2 전압(V2)을 모두 동작 전압원으로 사용할 수 있다. 여기서, 제1 전압(V1)은 외부에서 공급되는 전압(예, VCC)을 포함하고, 제2 전압(V2)은 내부에서 생성되는 전압(예, VCCQ)을 포함할 수 있다. 이러한 주변 회로(20)는 입력 버퍼, 출력 버퍼, 레벨 쉬프터, 전송 게이트 또는 래치를 포함할 수 있다.

리셋 회로(10)는 제1 전압(V1) 및 제2 전압(V2) 중 기준 레벨보다 낮은 전압을 동작 전압원으로 사용하는 주변 회로(20)를 리셋시키도록 구성된다. 이러한 리셋 회로(10)는 입력 버퍼, 출력 버퍼, 레벨 쉬프터, 전송 게이트 또는 래치의 입력 단자나 출력 단자에 접속될 수 있다. 여기서 기준 레벨은 NMOS 트랜지스터의 문턱전압에 대응할 수 있으며, 구체적인 내용은 후술하기로 한다.

전원의 공급이 중단된 후 다시 공급되기 시작하면 회로의 초기화를 위한 리셋 동작이 실시될 수 있다. 하지만, 여러 전원들 중 하나의 전원이 기준 레벨 이하로 낮아지는 경우 리셋 동작이 실시되지 않거나 실시된 후에도 전원이 기준 레벨 이상으로 높아지지 않으면 회로가 비정상적으로 동작할 수 있다.

리셋 회로(10)는 제1 전압(V1) 또는 제2 전압(V2)이 기준 레벨보다 낮은 구간 동안 기준 레벨보다 낮은 전압을 동작 전압원으로 사용하는 주변 회로의 리셋 상태를 유지시킨다. 즉, 제1 전압(V1) 또는 제2 전압(V2)이 기준 레벨보다 낮아지면, 리셋 회로(10)는 낮아진 전압이 기준 레벨보다 높아질 때까지 주변 회로(20)를 리셋 상태 또는 초기화 상태로 유지시킨다. 그 결과, 회로의 오동작을 방지하고 비정상적은 전류 패스의 형성을 방지하여 동작의 안정성과 전기적 특성을 향상시킬 수 있다. 한편, 리셋 회로(10)는 제1 전압(V1) 및 제2 전압(V2) 중 높은 전압을 이용하여 주변 회로(20)를 리셋시킬 수 있다.

리셋 회로(10)에 대해 보다 구체적으로 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 리셋 회로를 설명하기 위한 블록도이다.

도 2를 참조하면, 리셋 회로는 리셋 제어 회로(11)와 리셋 실행 회로(12)를 포함한다. 리셋 제어 회로(11)는 제1 전압(V1) 및 제2 전압(V2) 중 어느 하나의 전압이 기준 레벨보다 낮으면 리셋 신호(SLPMODE)를 출력하도록 구성된다. 리셋 실행 회로(12)는 리셋 신호(SLPMODE)에 응답하여 주변 회로를 리셋시키도록 구성된다. 여기서, 리셋 실행 회로(12)가 주변 회로의 입력 단자나 출력 단자에 접속될 수 있다.

구체적으로, 리셋 제어 회로(11)는 제1 전압(V1) 및 제2 전압(V2) 중 어느 하나의 전압이 기준 레벨보다 낮은 동안 리셋 신호(SLPMODE)를 활성화시키도록 구성된다. 이때, 리셋 제어 회로(11)는 제1 전압(V1) 및 제2 전압(V2) 중 높은 전압을 이용하여 리셋 신호(SLPMODE)를 출력하도록 구성될 수 있다. 제1 전압(V1) 및 제2 전압(V2)이 모두 기준 레벨보다 높은 경우, 또는 제1 전압(V1) 및 제2 전압(V2)의 공급이 중단되어 제1 전압(V1) 및 제2 전압(V2)이 모두 기준 레벨보다 낮은 경우, 리셋 제어 회로(11)는 리셋 신호(SLPMODE)를 비활성화 상태로 출력할 수 있다.

그리고, 리셋 실행 회로(12)는 리셋 신호(SLPMODE)가 활성화되는 동안 주변 회로를 초기화 상태로 유지시킨다. 즉, 리셋 실행 회로(12)는 제1 전압(V1) 및 제2 전압(V2) 중 어느 하나의 전압이 기준 레벨보다 낮은 동안 리셋 신호(SLPMODE)에 응답하여 주변 회로를 초기화 상태로 유지시킨다.

이하, 리셋 제어 회로에 대해 보다 구체적으로 설명하기로 한다.

도 3a 및 도 3b는 본 발명의 실시예에 따른 리셋 제어 회로를 설명하기 위한 블록도이다.

도 3a를 참조하면, 리셋 제어 회로(11)는 전압 감지 회로(110A) 및 리셋 결정 회로(120)를 포함한다. 전압 감지 회로(110A)는 제1 전압(V1) 및 제2 전압(V2)의 레벨을 각각 감지하고, 제1 전압(V1) 또는 제2 전압(V2)이 기준 레벨보다 낮으면 감지 신호들(POR_EXT, POR_IO)을 출력하도록 구성된다. 전압 감지 회로(110A)는 제1 전압(V1) 또는 제2 전압(V2)이 기준 레벨보다 낮은 동안 활성화된 감지 신호(POR_EXT 또는 POR_IO)를 출력하도록 구성될 수 있다.

구체적으로, 전압 감지 회로(110A)는 제1 전압(V1)이 기준 레벨보다 낮으면 제1 감지 신호(POR_EXT)를 출력하는 제1 전압 감지부(111A), 및 제2 전압(V2)이 기준 레벨보다 낮으면 제2 감지 신호(POR_IO)를 출력하는 제2 전압 감지부(112A)를 포함한다.

제1 전압 감지부(111A) 및 제2 전압 감지부(112A)의 구성을 설명하면 다음과 같다. 도 4a 및 도 4b는 본 발명의 실시예에 따른 전압 감지부를 설명하기 위한 회로도이다.

도 4a를 참조하면, 제1 전압 감지부(111A)는 적어도 트랜지스터들(M1~M5), 인버터들(I1, I2, I3) 및 저항(R)으로 구현될 수 있다. 예로써, 트랜지스터(M1)는 PMOS 트랜지스터로써, 제1 전압(V1)이 인가되는 전원 전압 단자와 노드(REF) 사이에 연결되고 접지 전압(VSS)이 게이트에 인가될 수 있다. 저항(R)은 노드(REF)와 접지 전압(VSS)이 인가되는 접지 전압 단자 사이에 연결된다. 인버터들(I1, I2, I3)은 노드(REF)와 출력 노드 사이에 직렬로 연결된다. 제1 전압(V1)은 인버터들(I1, I2, I3)에 동작 전압으로 공급된다. 트랜지스터들(M4, M5)은 PMOS 트랜지스터들로써, 인버터(I1)의 출력 노드(POR)와 전원 전압 단자 사이에 직렬로 연결된다. 트랜지스터(M4)의 게이트는 노드(REF)와 연결되고, 트랜지스터(M5)의 게이트는 인버터(I2)의 출력 노드(POR_N)와 연결된다.

제1 전압(V1)이 기준 레벨보다 낮으면 트랜지스터(M2)가 턴온된다. 그 결과, 노드(POR)로 제1 전압(V1)이 전달되고, 인버터들(I2, I3)에 의해 제1 감지 신호(POR_EXT)는 제1 전압(V1)과 같은 레벨로 출력된다. 즉, 제1 전압(V1)이 기준 레벨보다 낮은 구간에서, 제1 전압 감지부(111A)는 제1 감지 신호(POR_EXT)를 제1 전압(V1)과 같은 레벨로 출력한다. 여기서, 기준 레벨은 트랜지스터(M3)의 문턱전압에 대응한다.

제1 전압(V1)이 기준 레벨(예, M3의 문턱전압)보다 높아지면 트랜지스터(M3)가 턴온된다. 그 결과, 노드(POR)가 로우 레벨이 되고 인버터들(I2, I3)에 의해 제1 감지 신호(POR_EXT)는 로우 레벨이 된다. 즉, 제1 전압(V1)이 기준 레벨보다 높은 구간에서, 제1 전압 감지부(111A)는 제1 감지 신호(POR_EXT)를 로우 레벨로 출력한다.

도 4b를 참조하면, 제2 전압 감지부(112A)는 제1 전압 감지부(111A)와 동일하게 구성될 수 있다. 다만, 제1 전압(V1) 대신 제2 전압(V2)이 인가된다는 점에서 차이가 있다.

마찬가지로, 제2 전압 감지부(112A)는 제2 전압(V2)이 기준 레벨보다 낮은 구간에서, 제2 감지 신호(POR_IO)를 제2 전압(V2)과 같은 레벨로 출력한다. 여기서, 기준 레벨은 트랜지스터(M3)의 문턱전압에 대응한다.

제2 전압(V2)이 기준 레벨(예, M3의 문턱전압)보다 높아지면 트랜지스터(M3)가 턴온된다. 그 결과, 노드(POR)가 로우 레벨이 되고 인버터들(I2, I3)에 의해 제2 감지 신호(POR_IO)는 로우 레벨이 된다. 즉, 제2 전압(V2)이 기준 레벨보다 높은 구간에서, 제2 전압 감지부(112A)는 제2 감지 신호(POR_IO)를 로우 레벨로 출력한다.

앞서 설명한 바와 같이, 전압 감지부들(111A, 112A)은 전압들(V1, V2)이 기준 레벨보다 높아지면 감지 신호들(POR_EXT, POR_IO)을 로우 레벨로 출력하고, 기준 레벨보다 낮아지면 활성화 상태의 감지 신호들(POR_EXT, POR_IO)을 출력한다.

한편, 도 3b에서와 같이, 제1 및 제2 전압 감지부들(111B, 112B)은 다른 형태로 구현될 수도 있다. 예로써, 제1 전압 감지부(111B)는 제2 전압(V2)을 동작 전압원으로 사용하고, 제2 전압 감지부(112B)는 제1 전압(V1)을 동작 전압원으로 사용할 수 있다. 즉, 제1 전압 감지부(111B)는 제2 전압(V2)을 이용하여 제1 전압(V1)의 제1 감지 신호(VCC_N)를 출력하고, 제2 전압 감지부(112B)는 제1 전압(V1)을 이용하여 제2 전압(V2)의 제2 감지 신호(VCCQ_N)를 출력할 수 있다. 보다 구체적으로 예를 들어 설명하면 다음과 같다.

도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 전압 감지부를 설명하기 위한 회로도이다.

도 5a를 참조하면, 제1 전압 감지부(111B)는 적어도 트랜지스터(M1), 인버터들(I1, I2) 및 저항(R)으로 구현될 수 있다. 예로써, 저항(R)은 제2 전압(V2)이 인가되는 전원 전압 단자와 노드(VCC_NI) 사이에 연결된다. 트랜지스터(M1)는 NMOS 트랜지스터로써, 노드(VCC_NI)와 접지 전압(VSS)이 인가되는 접지 전압 단자 사이에 연결되고 제1 전압(V1)이 게이트에 인가될 수 있다. 인버터들(I1, I2)은 노드(VCC_NI)와 출력 노드 사이에 직렬로 연결된다. 이때, 제2 전압(V2)이 인버터들(I1, I2)에 동작 전압으로 공급된다.

제1 전압(V1)이 기준 레벨보다 낮으면 트랜지스터(M1)가 턴오프된다. 그 결과, 노드(VCC_NI)로 제2 전압(V2)이 전달되고, 인버터들(I1, I2)에 의해 제1 감지 신호(VCC_N)는 제2 전압(V2)과 같은 레벨(또는, 하이 레벨)로 출력된다. 즉, 제1 전압(V1)이 기준 레벨보다 낮은 구간에서, 제1 전압 감지부(111B)는 제2 전압(V2)을 이용하여 제1 감지 신호(VCC_N)를 출력한다. 여기서, 기준 레벨은 트랜지스터(M1)의 문턱전압에 대응한다.

제1 전압(V1)이 기준 레벨(예, M1의 문턱전압)보다 높으면 트랜지스터(M1)가 턴온된다. 그 결과, 노드(VCC_NI)가 로우 레벨이 되고 인버터들(I1, I2)에 의해 제1 감지 신호(VCC_N)는 로우 레벨이 된다. 즉, 제1 전압(V1)이 기준 레벨보다 높은 구간에서, 제1 전압 감지부(111A)는 제1 감지 신호(VCC_N)를 로우 레벨로 출력한다.

도 5b를 참조하면, 제2 전압 감지부(112B)는 제1 전압 감지부(111B)와 동일하게 구성될 수 있다. 다만, 제1 전압(V1) 대신 제2 전압(V2)이 트랜지스터(M1)의 게이트에 인가되고, 동작 전압으로 제2 전압(V2) 대신 제1 전압(V1)이 공급된다는 점에서 차이가 있다.

마찬가지로, 제2 전압 감지부(112B)는 제2 전압(V2)이 기준 레벨보다 낮은 구간에서, 제2 감지 신호(VCCQ_N)를 제1 전압(V1)과 같은 레벨로 출력한다. 여기서, 기준 레벨은 트랜지스터(M1)의 문턱전압에 대응한다.

제2 전압(V2)이 기준 레벨(예, M1의 문턱전압)보다 높아지면 트랜지스터(M1)가 턴온된다. 그 결과, 노드(VCCQ_NI)가 로우 레벨이 되고 인버터들(I1, I2)에 의해 제2 감지 신호(VCCQ_N)는 로우 레벨이 된다. 즉, 제2 전압(V2)이 기준 레벨보다 높은 구간에서, 제2 전압 감지부(112B)는 제2 감지 신호(VCCQ_N)를 로우 레벨로 출력한다.

앞서 설명한 바와 같이, 전압 감지부들(111B, 112B)은 전압들(V1, V2)이 기준 레벨보다 높아지면 감지 신호들(VCC_N, VCCQ_N)을 로우 레벨로 출력하고, 기준 레벨보다 낮아지면 활성화 상태의 감지 신호들(VCC_N, VCCQ_N)을 출력한다.

한편, 전압 감지 회로는 도 4a의 제1 전압 감지부(111A)와 도 5b의 제2 전압 감지부(112B)를 포함하거나 도 4b의 제1 전압 감지부(111B)와 도 5a의 제2 전압 감지부(112A)를 포함할 수도 있다.

다시 도 3a를 참조하면, 리셋 결정 회로(120)는 감지 신호들(POR_EXT, POR_IO)에 응답하여 리셋 신호(SLPMODE)를 출력하도록 구성된다. 도 3b의 리셋 결정 회로(120)는 감지 신호들(VCC_N, VCCQ_N)에 응답하여 리셋 신호(SLPMODE)를 출력하도록 구성된다. 또한, 리셋 결정 회로(120)는 감지 신호들(POR_EXT, VCC_N) 중 하나의 감지 신호와 감지 신호들(POR_IO, VCCQ_N) 중 하나의 감지 신호에 응답하여 리셋 신호(SLPMODE)를 출력할 수도 있다. 이하, 도 3a에 도시된 리셋 결정 회로(120)를 예로써 설명하기로 한다.

리셋 결정 회로(120)는 활성화된 감지 신호(POR_EXT 또는 POR_IO)가 출력되는 리셋 신호(SLPMODE)를 활성화시키도록 구성된다. 즉, 리셋 결정 회로(120)는 제1 전압(V1) 또는 제2 전압(V2)이 기준 레벨보다 낮은 동안 리셋 신호(SLPMODE)를 활성화시키도록 구성된다. 그리고, 리셋 결정 회로(120)는 제1 전압(V1) 및 제2 전압(V2) 중 높은 전압을 이용하여 리셋 신호(SLPMODE)를 출력하도록 구성될 수 있다. 즉, 리셋 결정 회로(120)는 제1 전압(V1) 및 제2 전압(V2) 중 기준 레벨보다 높은 정상 전압을 이용하여 리셋 신호(SLPMODE)를 출력할 수 있다.

이러한 리셋 결정 회로(120)는 전압 선택부(121)와 신호 생성부(122)를 포함한다. 전압 선택부(121)는 제1 전압(V1) 및 제2 전압(V2) 중 높은 전압을 출력하도록 구성된다. 즉, 제1 전압(V1) 및 제2 전압(V2) 중 높은 전압이 전압 선택부(121)의 출력 전압(VSLP)이 된다. 신호 생성부(122)는 전압 감지부(110A)의 감지 신호들(POR_EXT, POR_IO)에 응답하여 전압 전택부(121)의 출력 전압(VSLP)으로 리셋 신호(SLPMODE)를 출력하도록 구성된다. 각 구성들을 보다 구체적으로 설명하면 다음과 같다.

도 6은 본 발명의 실시예에 따른 전압 선택부를 설명하기 위한 회로도이다.

도 6을 참조하면, 전압 선택부(121)는 트랜지스터들(M1~M6)을 포함한다. 트랜지스터들(M1, M2)은 PMOS 트랜지스터로써 제1 전압(V1)이 인가되는 제1 전원 전압 단자와 제2 전압(V2)이 인가되는 제2 전원 전압 단자 사이에 직렬로 연결된다. 트랜지스터(M1)의 게이트는 제2 전원 전압 단자와 연결되고 트랜지스터(M2)의 게이트는 제1 전원 전압 단자와 연결된다. 여기서, 트랜지스터들(M1, M2)의 연결 노드가 출력 노드가 된다. 제1 전압(V1)이 기준 레벨보다 낮아지면 트랜지스터(M2)가 턴온되고, 기준 레벨보다 높은 제2 전압(V2)이 출력 노드로 전달된다. 즉, 제2 전압(V2)이 출력 전압(VSLP)이 된다. 또한, 제2 전압(V2)이 기준 레벨보다 낮아지면 트랜지스터(M1)가 턴온되고, 기준 레벨보다 높은 제1 전압(V1)이 출력 노드로 전달된다. 즉, 제1 전압(V1)이 출력 전압(VSLP)이 된다.

한편, PMOS 트랜지스터들의 벌크 바이어스가 항상 높아야 하므로 트랜지스터들(M3, M4, M5, M6)을 추가로 설치할 수 있다. 예로써, 트랜지스터들(M3, M4)은 제1 전원 전압 단자와 출력 노드 사이에 직렬로 연결된다. 제1 전원 전압 단자와 연결되는 트랜지스터(M3)의 게이트는 출력 노드(VSLP)와 연결되고, 출력 노드와 연결되는 트랜지스터(M4)의 게이트는 제1 전원 전압 단자와 연결된다. 트랜지스터들(M5, M6)은 출력 노드와 제2 전원 전압 단자 사이에 직렬로 연결된다. 출력 노드와 연결되는 트랜지스터(M5)의 게이트는 제2 전원 전압 단자와 연결되고, 제2 전원 전압 단자와 연결되는 트랜지스터(M6)의 게이트는 출력 노드와 연결된다. 출력 노드에는 로드 커패시터(C)가 연결될 수 있다.

도 7은 본 발명의 실시예에 따른 신호 생성부를 설명하기 위한 회로도이다.

도 7을 참조하면, 신호 생성부(121)는 트랜지스터들(M1, M2, M3, M4, M5), 논리 소자(L) 및 인버터들(I1, I2, I3, I4, I5)을 포함한다. 논리 소자(L)는 제1 감지 신호(POR_EXT 또는 VCC_N) 및 제2 감지 신호(POR_IO 또는 VCCQ_N)가 입력되고, 제1 전압(V1) 및 제2 전압(V2) 중 하나의 전압이 기준 레벨보다 낮아서 감지 신호들 중 하나의 감지 신호가 활성화 상태로 입력되면 로우 레벨의 신호(PREB)를 출력한다. 동작 전압으로 전압 선택부의 출력 전압(VSLP)이 논리 소자(L)에 인가될 수 있다. 인버터(I1)는 제2 감지 신호(POR_IO 또는 VCCQ_N)에 응답하여 신호(NODE1)를 출력한다. 이때, 동작 전압으로 제2 전압(V2)이 인버터(I1)에 인가되기 때문에, 제2 감지 신호(POR_IO)가 로우 레벨로 인가되더라도 제2 전압(V2)이 기준전압보다 낮아지면 출력 신호(NODE1)는 로우 레벨이 될 수 있다. 인버터(I2)는 제1 감지 신호(POR_EXT 또는 VCC_N)에 응답하여 신호(NODE2)를 출력한다. 이때, 동작 전압으로 제1 전압(V1)이 인버터(I2)에 인가되기 때문에, 제1 감지 신호(POR_EXT)가 로우 레벨로 인가되더라도 제1 전압(V1)이 기준전압보다 낮아지면 제1 감지 신호(POR_EXT)가 반전되지 않고 출력 신호(NODE1)는 로우 레벨이 될 수 있다.

트랜지스터들(M1, M2, M3)은 전원 선택부의 출력 전압(VSLP)이 인가되는 전원 전압 단자와 접지 전압 단자 사이에 직렬로 연결된다. 트랜지스터(M1)의 게이트에는 논리 소자(L)의 출력 신호(PREB)가 인가되고, 트랜지스터(M2)의 게이트에는 인버터(I1)의 출력 신호(NODE1)가 인가되고, 트랜지스터(M3)의 게이트에는 인버터(I2)의 출력 신호(NODE2)가 인가된다.

래치(LAT)의 제1 노드는 트랜지스터들(M1, M2)의 접속 노드에 연결되고, 래치(LAT)의 제2 노드는 인버터(I5)의 입력단이 연결된다. 인버터(I5)로부터 리셋 신호(SLPMODE)가 출력된다. 동작 전압으로 전압 선택부의 출력 전압(VSLP)이 래치(LAT)와 인버터(I5)에 공급된다. 인버터(I5)의 입력단과 접지 단자 사이에는 제1 감지 신호(POR_EXT)에 응답하여 동작하는 트랜지스터(M4)와 제2 감지 신호(POR_IO)에 응답하여 동작하는 트랜지스터(M5)가 병렬로 연결될 수 있다.

이하, 상기의 구성들을 포함하는 리셋 제어 회로의 동작을 설명하기로 한다. 도 8은 본 발명의 실시예에 따른 리셋 제어 회로의 동작을 설명하기 위한 파형도이다.

도 7 및 도 8을 참조하면, 제1 전압(V1) 및 제2 전압(V2) 중 제1 전압(V1)이 기준 레벨보다 낮아지는 제1 구간(T1), 제2 전압(V2)이 기준 레벨보다 낮아지는 제2 구간(T1) 및 나머지 구간에 대해 설명하기로 한다.

제1 구간(T1)

제1 전압(V1)이 기준 레벨보다 낮아지거나 제1 전압(V1)의 공급이 중단되면, 도 4a에서 설명한 바와 같이, 제1 감지 신호(POR_EXT)는 제1 전압(V1)에 따라 기준 레벨보다 낮은 레벨이 된다. 제2 전압(V2)은 기준 레벨보다 높으므로, 도 4b에서 설명한 바와 같이, 제2 감지 신호(POR_IO)는 로우 레벨이 된다. 즉, 감지 신호들(POR_EXT, POR_IO)이 모두 기준 레벨보다 낮은 로우 레벨이 된다.

감지 신호들(POR_EXT, POR_IO)에 응답하여, 논리 소자(L)는 제2 전압(V2)과 동일한 레벨의 신호(PREB)를 출력하고, 인버터(I1)는 하이 레벨의 신호(NODE1)를 출력하고, 인버터(I2)는 제1 전압(V1)이 동작 전압으로 공급되기 때문에 로우 레벨의 제1 감지 신호(POR_EXT)가 입력되더라도 로우 레벨의 신호(NODE1)를 출력한다.

한편, 제2 전압(V2)은 전압 선택부의 출력 전압(VSLP)이 되고, 출력 전압(VSLP)은 전원 전압 단자와 인버터들(I3, I4, I5)에 동작 전압으로 공급된다.

신호들(PREB, NODE1, NODE2)에 응답하여 트랜지스터(M1)가 턴온되고 트랜지스터들(M2, M3)이 턴오프된다. 그 결과, 트랜지스터들(M1, M2)의 접속 노드에서의 전압(SLP)은 제2 전압(V2)이 되고, 래치(LAT)와 인버터(I5)를 통해 하이 레벨의 리셋 신호(SLPMODE)가 출력된다. 즉, 제2 전압(V2)에 해당하는 전압 선택부의 출력 전압(VSLP)이 리셋 신호(SLPMODE)로 출력된다.

한편, 제1 전압(V1)이 기준 레벨보다 낮아지더라도 기준 레벨보다 높은 제2 전압(V2)에 의해 생성되는 제2 감지 신호(POR_IO)에 응답하여 트랜지스터(M5)가 안정적으로 턴온되고, 인버터(I5)의 입력 단자는 로우 레벨로 고정된다. 따라서, 리셋 신호(SLPMODE)는 안정적으로 하이 레벨로 출력된다. 또한, 리셋 신호(SLPMODE)는 제1 전압(V1)이 기준 레벨보다 낮은 구간(T1) 동안 하이 레벨을 유지한다.

하이 레벨의 리셋 신호(SLPMODE)는 리셋 회로로 입력되고, 리셋 회로는 리셋 신호(SLPMODE)에 응답하여 주변 회로를 초기화 상태로 유지시킨다. 구체적인 실시예는 후술하기로 한다.

제2 구간(T2)

제2 전압(V2)이 기준 레벨보다 낮아지거나 제2 전압(V2)의 공급이 중단되면, 도 4b에서 설명한 바와 같이, 제2 감지 신호(POR_IO)는 제2 전압(V2)에 따라 기준 레벨보다 낮은 레벨이 된다. 제1 전압(V1)은 기준 레벨보다 높으므로, 도 4a에서 설명한 바와 같이, 제1 감지 신호(POR_EXT)는 로우 레벨이 된다. 즉, 감지 신호들(POR_EXT, POR_IO)이 모두 기준 레벨보다 낮은 로우 레벨이 된다.

감지 신호들(POR_EXT, POR_IO)이 모두 로우 레벨이 됨에 따라 제1 구간(T1)에서와 마찬가지로 리셋 신호(SLPMODE)가 하이 레벨로 출력된다. 다만, 제1 전압(V1)이 전압 선택부의 출력 전압(VSLP)이 되므로, 제1 전압(V1)에 해당하는 전압 선택부의 출력 전압(VSLP)이 리셋 신호(SLPMODE)로 출력된다.

나머지 구간

제1 및 제2 전압들(V1, V2)이 모두 기준 레벨보다 높은 경우에는 회로가 정상적으로 동작하므로 리셋 동작이 필요치 않다. 따라서, 리셋 신호(SLPMODE)는 로우 레벨로 출력되고 리셋 동작은 실행되지 않는다.

또한, 제1 및 제2 전압들(V1, V2)이 모두 기준 레벨보다 낮은 경우에는, 회로의 구성 요소들이 모두 동작하지 않기 때문에 비정상적인 전류 패스가 생기지 않아서 리셋 동작이 필요치 않다. 따라서, 리셋 신호(SLPMODE)는 로우 레벨로 출력되고 리셋 동작은 실행되지 않는다.

이하, 리셋 동작을 설명하기로 한다. 도 9a 내지 도 9e는 본 발명의 실시예들에 따른 집적 회로를 설명하기 위한 회로도이다.

도 9a를 참조하면, 트랜지스터들(M1, M2, M3, M4)과 인버터(I1)가 레벨 쉬프터를 구성한다. 레벨 쉬프터는 제1 전압(V1)이 입력 전압(IN)으로 입력되면 제2 전압(V2)이 출력 전압(OUT)으로 출력한다.

리셋 신호(SLPMODE)에 응답하여 동작하는 리셋 회로(M5, M6)가 레벨 쉬프터의 입력 단자에는 연결된다. 제1 전압(V1)이 기준 레벨보다 낮아지면 리셋 신호(SLPMODE)가 활성화되고, 제1 전압(V1)이 기준 레벨보다 낮은 구간동안 활성화 상태의 리셋 신호(SLPMODE)에 응답하여 리셋 회로(M5, M6)는 레벨 쉬프터의 출력 전압(OUT)을 제2 전압(V2)으로 초기화시킨다.

리셋 회로의 트랜지스터(M6)는 트랜지스터(M4)가 비정상적으로 턴온되어 트랜지스터들(M2, M4)를 통해 비정상적인 전류 패스가 형성되는 것을 방지하기 위해 설치된다. 즉, 리셋 회로의 트랜지스터(M6)는 리셋 신호에 응답하여 트랜지스터(M4)를 턴오프시키기 위해 설치된다.

도 9b를 참조하면, 초기화 동작 동안 레벨 쉬프터의 출력 전압(OUT)을 접지 전압으로 설정하는 경우, 리셋 회로는 레벨 쉬프터의 출력 단자에 연결될 수 있다. 구체적으로, 리셋 회로는 트랜지스터(M5)를 포함하며, 트랜지스터들(M5-1, M5-2, M5-3) 중 적어도 하나 이상의 트랜지스터를 더 포함할 수 있다. 트랜지스터(M5)는 출력 전압(OUT)을 접지 전압으로 설정하기 위해 설치된다. 트랜지스터들(M5-1, M5-2, M5-3)은 비정상적인 전류 패스의 형성을 방지하기 위하여 설치된다.

도 9c를 참조하면, 리셋 신호(SLPMODE)에 응답하여 동작하는 리셋 회로(M1 또는 M2)는 전압(IN)이 입력되는 래치(LAT)의 입력 단자나 전압(OUT)이 출력되는 래치(LAT)의 출력 단자에 연결될 수 있다. 리셋 회로(M1 또는 M2)는 NMOS 트랜지스터로 구현 가능하다.

도 9d를 참조하면, 리셋 회로(M1 또는 M2)는 PMOS 트랜지스터로 구현 가능하다. 이 경우, 리셋 회로(M1 또는 M2)는 반전 리셋 신호(SLPMODE_N)에 응답하여 동작할 수 있다.

도 9e를 참조하면, 인에이블 신호(EN)와 인버터(I1)의 반전 인에이블 신호(EN_N)에 응답하여 동작하는 전송 게이트(TG)에 리셋 회로(M3 또는 M4)가 연결될 수 있다. 즉, 리셋 신호(SLPMODE)에 응답하여 동작하는 리셋 회로(M3 또는 M4)는 전압(IN)이 입력되는 전송 게이트(TG)의 입력 단자나 전압(OUT)이 출력되는 전송 게이트(TG)의 출력 단자에 연결될 수 있다. 리셋 회로(M1 또는 M2)는 NMOS 트랜지스터로 구현 가능하다. 도 9d에서와 같이 리셋 회로(M3 또는 M4)는 PMOS 트랜지스터로 구현되는 경우, 리셋 회로(M1 또는 M2)는 반전 리셋 신호(SLPMODE_N)에 응답하여 동작할 수 있다.

10 : 리셋 회로 11 : 리셋 제어 회로
12 리셋 실행 회로 110A, 110B : 전압 감지 회로
111A, 112A, 111B, 112B : 전압 감지부
120 :전압 감지 회로 121 : 전압 선택부
122 : 신호 생성부 20 : 주변 회로

Claims

제1 전압 및 제2 전압 중 어느 하나의 전압이 기준 레벨보다 낮으면 리셋 신호를 출력하도록 구성되는 리셋 제어 회로; 및
상기 리셋 신호에 응답하여 주변 회로를 리셋시키도록 구성된 리셋 실행 회로를 포함하는 집적 회로.
제 1 항에 있어서,
상기 리셋 제어 회로는 상기 제1 전압 및 상기 제2 전압 중 어느 하나의 전압이 상기 기준 레벨보다 낮은 동안 상기 리셋 신호를 활성화시키도록 구성되는 집적 회로.
제 2 항에 있어서,
상기 리셋 실행 회로는 상기 리셋 신호가 활성화되는 동안 상기 주변 회로를 초기화 상태로 유지시키는 집적 회로.
제 1 항에 있어서,
상기 리셋 실행 회로는 상기 제1 전압 및 상기 제2 전압 중 어느 하나의 전압이 상기 기준 레벨보다 낮은 동안 상기 리셋 신호에 응답하여 상기 주변 회로를 초기화 상태로 유지시키는 집적 회로.
제 1 항에 있어서,
상기 리셋 제어 회로는 상기 제1 전압 및 상기 제2 전압 중 높은 전압을 이용하여 상기 리셋 신호를 출력하도록 구성되는 집적 회로.
제 1 항에 있어서, 상기 리셋 제어 회로는,
상기 제1 전압 및 상기 제2 전압의 레벨을 각각 감지하고, 상기 제1 전압 또는 상기 제2 전압이 상기 기준 레벨보다 낮으면 감지 신호들을 출력하도록 구성되는 전압 감지 회로; 및
상기 감지 신호들에 응답하여 상기 리셋 신호를 출력하도록 구성된 리셋 결정 회로를 포함하는 집적 회로.
제 6 항에 있어서,
상기 전압 감지 회로는 상기 제1 전압 또는 상기 제2 전압이 상기 기준 레벨보다 낮은 동안 활성화된 감지 신호를 출력하도록 구성되는 집적 회로.
제 6 항에 있어서, 상기 전압 감지 회로는,
상기 제1 전압이 상기 기준 레벨보다 낮으면 제1 감지 신호를 출력하는 제1 전압 감지부; 및
상기 제2 전압이 상기 기준 레벨보다 낮으면 제2 감지 신호를 출력하는 제2 전압 감지부를 포함하는 집적 회로.
제 8 항에 있어서,
상기 제1 전압 감지부는 상기 제2 전압을 동작 전압원으로 사용하고,
상기 제2 전압 감지부는 상기 제1 전압을 동작 전압원으로 사용하도록 구성되는 집적 회로.
제 7 항에 있어서,
상기 리셋 결정 회로는 상기 활성화된 감지 신호가 출력되는 동안 상기 리셋 신호를 활성화시키도록 구성되는 집적회로.
제 6 항에 있어서,
상기 리셋 결정 회로는 상기 제1 전압 또는 상기 제2 전압이 상기 기준 레벨보다 낮은 동안 상기 리셋 신호를 활성화시키도록 구성되는 집적회로.
제 6 항에 있어서,
상기 리셋 결정 회로는 상기 제1 전압 및 상기 제2 전압 중 높은 전압을 이용하여 상기 리셋 신호를 출력하도록 구성되는 집적 회로.
제 6 항에 있어서, 상기 리셋 결정 회로는,
상기 제1 전압 및 상기 제2 전압 중 높은 전압을 출력하도록 구성되는 전압 선택부; 및
상기 전압 감지부의 상기 감지 신호들에 응답하여 상기 높은 전압으로 상기 리셋 신호를 출력하도록 구성되는 신호 생성부를 포함하는 집적 회로.
제 1 항에 있어서,
상기 기준 레벨은 NMOS 트랜지스터의 문턱전압에 대응하는 집적 회로.
제1 전압 또는 제2 전압을 동작 전압원으로 사용하거나 상기 제1 전압 및 상기 제2 전압을 상기 동작 전압원으로 사용하는 주변 회로; 및
상기 제1 전압 및 상기 제2 전압 중 기준 레벨보다 낮은 전압을 상기 동작 전압원으로 사용하는 상기 주변 회로를 리셋시키도록 구성되는 리셋 회로를 포함하는 집적 회로.
제 15 항에 있어서,
상기 제1 전압 또는 상기 제2 전압이 상기 기준 레벨보다 낮은 구간 동안, 상기 리셋 회로는 상기 기준 레벨보다 낮은 전압을 상기 동작 전압원으로 사용하는 상기 주변 회로의 리셋 상태를 유지시키는 집적 회로.
제 15 항에 있어서,
상기 리셋 회로는 상기 제1 전압 및 상기 제2 전압 중 높은 전압을 이용하여 상기 주변 회로를 리셋시키는 집적 회로.
제 15 항에 있어서,
상기 주변 회로는 입력 버퍼, 출력 버퍼, 레벨 쉬프터, 전송 게이트 또는 래치의 입력 단자 또는 출력 단자에 접속되는 집적 회로.