KR101735706B1 - 반도체 소자의 파워업 신호 생성 회로 - Google Patents

반도체 소자의 파워업 신호 생성 회로 Download PDF

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Abstract

본 발명은 반도체 소자의 파워업 신호 생성 회로에 관한 것으로, 전원 전압의 레벨 변화에 따라 변화하는 바이어스 전압을 제공하는 레벨 검출부; 상기 레벨 검출부로부터 제공되는 상기 바이어스 전압을 통해 전원 전압의 기준 임계 레벨로의 변화를 감지하여 감지 신호를 생성하는 전원 전압 감지부; 테스트 모드 또는 퓨즈 컷 유무에 따라 제어 신호를 생성하는 전압 레벨 조절 신호 생성부; 상기 감지 신호 및 상기 제어 신호를 조합하여 예비 파워업 신호의 레벨을 조절하는 파워업 신호 제어부; 및 상기 파워업 신호 제어부로부터 출력되는 상기 예비 파워업 신호를 입력으로 하여 파워업 신호를 출력하는 구동부를 포함한다.

Description

반도체 소자의 파워업 신호 생성 회로{Power Up Signal Generation Circuit Of Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 소자의 파워업 신호 생성 회로에 관한 것이다.
반도체 소자에는 다양한 형태의 로직들과 안정적인 소자 동작을 보증하기 위한 내부전원 발생 블록을 구비한다. 이 로직들은 소자에 전원이 공급되어 본격적으로 동작하기 이전에 특정한 값으로 초기화되어 있어야 한다.
또한, 내부전원의 경우, 소자 내부 로직의 전원 단자에 바이어스를 공급하게 되는데, 이들 내부전원이 전원 전압(VDD) 인가 시 적정한 전압 레벨을 갖지 못하면 래치-업(latch-up)과 같은 문제가 발생되어 소자의 신뢰성(reliability)을 보장하기 어렵다.
이처럼, 소자 내부 로직의 초기화와 내부전원의 불안정에 의한 래치-업을 방지하기 위하여 반도체 소자 내부에 파워업 회로를 구비하고 있다.
파워업 회로는 반도체 소자의 초기화 동작 시 외부로부터 전원전압(VDD)이 인가되는 순간 소자 내부 로직들이 곧바로 전원전압(VDD)의 레벨에 응답하여 동작하지 않고 전원전압(VDD)의 레벨이 기준 임계 레벨 이상으로 상승한 시점 이후에 동작하도록 한다.
그러면, 파워업 회로의 출력신호인 파워업 신호는 외부로부터 인가된 전원전압(VDD)의 레벨 상승을 감지하여 전원전압(VDD)이 기준 임계 레벨보다 낮은 구간에서는 논리레벨 로우(low) 상태를 유지하다가 전원전압(VDD)이 기준 임계 레벨 이상으로 안정화되면 논리레벨 하이(high)로 천이된다.
통상적으로, 전원전압(VDD)이 인가된 후 파워업 신호가 논리레벨 로우 상태일 때 소자 내부 로직에 포함된 래치들이 예정된 값으로 초기화되며, 내부전원 발생 블럭의 초기화 또한 이때 수행된다.
한편, 파워업 신호의 윈도우는 트랜지스터의 문턱 전압과 전원전압(VDD)에 의해 결정되는데, 소모 전류를 줄이고 반도체 소자의 선폭이 점점 얇아지면서 로직의 전원 전압(VDD)이 점차 낮아지고 공정에 의한 반도체 소자의 문턱 전압이 변하면서 파워업 신호의 윈도우가 점점 줄어들고 있다.
도 1은 종래의 파워업 신호 생성 회로를 나타낸 도면이다.
도 1을 참조하면, 종래의 파워업 신호 생성 회로는, 전원전압(VDD)의 레벨 변화에 따라 선형적으로 변화하는 바이어스 전압을 제공하기 위한 레벨 검출부(20), 레벨 검출부(20)에서 생성된 바이어스 전압(A)을 인가받아 전원 전압을 감지하는 전원 전압 감지부(40) 및 전원 전압 감지부(40)로부터 출력된 감지 신호들(B1, B2, B3)을 버퍼링하여 파워업 신호(powerup1, powerup2, powerup3)로 출력하기 위한 버퍼링부(60)를 포함한다.
레벨 검출부(20)는 전원전압단(VDD)과 접지전압단(VSS) 사이에 직렬로 연결되어 전압 분배기를 구성하는 복수의 저항들(R1~R5)로 이루어진다.
전원 전압 감지부(40)는 레벨 검출부(20)로부터 바이어스 전압(A)을 인가 받는 제1 내지 제3 전원 전압 감지부(42, 44, 46)를 포함하며, 각각의 전원 전압 감지부(42, 44, 46)는 동일한 구성으로 이루어진다. 따라서, 제1 전원 전압 감지부(42)의 구성에 대해서만 설명하기로 한다.
제1 전원 전압 감지부(42)는 전원전압단(VDD)과 감지 노드 사이에 접속되며 접지전압(VSS)을 게이트 입력으로 하는 PMOS 트랜지스터(P1)와, 접지전압단(VSS)과 감지 노드 사이에 접속되며 바이어스 전압(A)을 게이트 입력으로 하는 NMOS 트랜지스터(N1)와, 감지 노드(DET)로 출력된 신호를 반전시키는 인버터 체인(IV1)을 포함한다.
버퍼부(60)는 제1 내지 제3 전원 전압 감지부(42, 44, 46) 각각으로부터 출력된 감지 신호들(B1, B2, B3)의 입력 받아 버퍼링하도록 구성된다. 버퍼부(60)은 직렬 연결된 인버터 유닛(62(IV4, IV5), 64(IV6, IV7), 66(IV8, IV9))를 포함한다.
이처럼, 종래의 파워업 신호 생성 회로는 서로 다른 레벨을 가지는 파워업 신호를 생성하기 위해 하나의 레벨 검출부(20)에서 제공되는 바이어스 전압(A)을 서로 다른 레벨을 감지하는 복수의 전원 전압 감지부(40)에서 인가받는다.
반면에, 파워업 신호(powerup1, powerup2, powerup3)의 윈도우가 좁아짐에 따라 파워업 트리거 신호를 조정하기 위해 레벨 검출부(20)에서와 같이 각 저항의 양단에 퓨즈를 연결하여, 서로 다른 레벨을 가지는 파워업 신호(powerup1, powerup2, powerup3)를 생성한다.
이처럼, 레벨 검출부(20)에서 제공되는 바이어스 전압(A)은 전원 전압 감지부(40)에 의해 서로 다른 전압 레벨을 가지는 파워업 신호(powerup1, powerup2, powerup3)로 출력한다.
그러나, 더 많은 파워업 신호를 생성하기 위해서는 각각의 전원 전압 감지부(40)마다 독립적인 전압 레벨 검출부(20)를 사용해야 되는데, 그러기 위해서는 독립적인 전압 레벨 검출부(20)에 여러 개의 저항들을 직렬로 배치해야 하기 때문에 회로 면적 증가라는 문제점이 초래되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 반도체 소자의 면적을 줄일 수 있는 반도체 소자의 파워업 신호 생성 회로를 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자의 파워업 신호 생성 회로는, 전원 전압의 레벨 변화에 따라 변화하는 바이어스 전압을 제공하는 레벨 검출부; 상기 레벨 검출부로부터 제공되는 상기 바이어스 전압을 통해 전원 전압의 기준 임계 레벨로의 변화를 감지하여 감지 신호를 생성하는 전원 전압 감지부; 테스트 모드 또는 퓨즈 컷 유무에 따라 제어 신호를 생성하는 전압 레벨 조절 신호 생성부; 상기 감지 신호 및 상기 제어 신호를 조합하여 예비 파워업 신호의 레벨을 조절하는 파워업 신호 제어부; 및 상기 파워업 신호 제어부로부터 출력되는 상기 예비 파워업 신호를 입력으로 하여 파워업 신호를 출력하는 구동부를 포함한다.
본 발명의 일 실시 예에 따른 반도체 소자의 파워업 신호 생성 회로는, 전원 전압단과 접지 전압단 사이에 연결되어 전원 전압 레벨에 따라 변화하는 바이어스 전압을 제공하는 복수의 저항들을 가지는 레벨 검출부; 상기 레벨 검출부로부터 출력된 상기 바이어스 전압에 응답하여 상기 전원 전압이 복수의 기준 임계 레벨로의 변화를 감지하여 서로 다른 레벨을 가지는 복수의 감지 신호를 생성하는 전원 전압 감지부; 외부로부터 인가되는 테스트 모드에 응답하여 상기 감지 신호의 레벨을 변경하는 제어 신호를 생성하는 전압 레벨 조절 신호 생성부; 상기 복수의 감지 신호 및 상기 제어 신호를 조합하여 예비 파워업 신호의 레벨을 조절하는 파워업 신호 제어부; 및 상기 파워업 신호 제어부로부터 출력되는 상기 예비 파워업 신호를 입력으로 하여 파워업 신호를 생성하는 버퍼부를 포함한다.
본 발명에 따른 반도체 소자의 파워업 신호 생성 회로는, 퓨즈 또는 테스트 모드 신호를 이용하여 레이아웃 면적증가 없이 여러 개의 서로 다른 조합의 파워 신호를 생성함으로써, 반도체 소자의 면적을 줄일 수 있다.
도1은 종래의 반도체 소자의 파워업 신호 생성 회로를 나타낸 회도로,
도2는 본 발명의 일실시예에 따른 반도체 소자의 파워업 신호 생성 회로를 나타낸 블록도,
도3은 본 발명의 일실시예에 따른 반도체 소자의 파워업 신호 생성 회로를 나타낸 회로도,
도4는 도3의 전압 레벨 제어 신호 생성부를 나타낸 블록도, 및
도5는 도3의 전압 레벨 제어 신호 생성부를 나타낸 상세 회로도이다.
도2는 본 발명의 일실시 예에 따른 반도체 소자의 파워업 신호 생성 회로를 나타낸 블럭도이다.
도2에 도시된 바와 같이, 본 발명의 일실시 예에 따른 파워업 신호 생성 회로(100)는, 레벨 검출부(120), 전원 전압 감지부(140), 파워업 신호 제어부(160), 전압 레벨 제어 신호 생성부(180) 및 버퍼부(130)를 포함한다.
레벨 검출부(120)는 전원 전압(VDD)의 레벨 변화에 따라 변화하는 바이어스 전압(A11)을 생성한다.
전원 전압 감지부(140)는 레벨 검출부(120)로부터 제공되는 바이어스 전압(A1)에 응답하여 전원 전압(VDD)의 기준 임계 레벨로의 변화를 감지한다. 전원 전압 감지부(140)는 감지된 레벨에 따라 해당 감지 신호들(B11, B12, B13)을 생성한다.
이러한, 전원 전압 감지부(140)는 제1 내지 내3 기준 임계 레벨로의 변화를 감지하는 제1 내지 제3 전원 전압 감지부(142, 144, 146)를 포함한다.
각각의 전원 전압 감지부들(142, 144, 146)은 레벨 검출부(120)로부터 바이어스 전압(A1)을 인가 받고, 바이어스 전압(A1)의 레벨에 대응하여 서로 다른 레벨을 가지는 감지 신호들(B11, B12, B13)을 생성한다.
여기서, 전원 전압 감지부들(142, 144, 146)은 서로 다른 레벨을 가지는 감지 신호들(B11, B12, B13)를 생성하기 위해 서로 다른 크기의 소자들로 구성될 수 있다.
이때, 제1 전원 전압 감지부(142)는 제1 기준 임계 레벨에서 활성화되며, 제2 전원 전압 감지부(144)는 제1 기준 임계 레벨보다 큰 제2 기준 임계 레벨에서 활성화되고, 제3 전원 전압 감지부(146)는 제2 기준 임계 레벨보다 큰 제3 기준 임계 레벨에서 활성화된다.
파워업 신호 제어부(160)는 상기 전원 전압 감지부(140)로부터 인가되는 감지 신호들(B11, B12, B13) 및 전압 레벨 제어 신호 생성부(180)로부터 인가되는 제어 신호들(level_ctr1, level_ctr2, level_ctr3, level_ctr4)을 조합하여 예비 파워업 신호들(C11, C12, C13)을 생성한다.
보다 구체적으로, 파워업 신호 제어부(160)는 제1 내지 제3 전원 전압 감지부(142, 144, 146) 각각과 일대일 대응되도록 연결되는 제1 내지 제3 파워업 신호 제어부(162, 164, 166)를 포함한다.
상기 제1 파워업 신호 제어부(162)는 제1 전원 전압 감지부(142)와 제2 전원 전압 감지부(144)로부터 출력된 제1 및 제2 감지 신호들(B11, B12, B13)과, 전압 레벨 제어 신호 생성부(180)로부터 출력된 제1 감지 신호(B11)를 입력받아 제1 기준 임계 레벨 이하의 예비 파워업 신호(C11)를 생성한다. 이때, 제1 기준 임계 레벨 이상의 전압은 제2 기준 임계 레벨 보다는 작아야 한다.
상기 제2 파워업 신호 제어부(164)는 제1 내지 제3 전원 전압 감지부(142, 144, 146) 각각으로부터 출력된 제1 내지 제3 감지 신호들(B11, B12, B13)과, 전압 레벨 제어 신호 생성부(180)로부터 출력된 제1 및 제2 제어 신호(level_ctr1, level_ctr2)를 입력받아 제2 기준 임계 레벨 이하 또는 제2 기준 임계 레벨 이상의 예비 파워업 신호(C12)를 생성한다.
이때, 제2 기준 임계 레벨은 제1 기준 임계 레벨보다 높은 레벨의 전압 크기로, 상기 제2 기준 임계 레벨 이하의 전압은 제1 기준 임계 레벨보다는 크고, 제2 기준 임계 레벨 이상의 전압은 제3 기준 임계 레벨보다는 작아야 된다.
상기 제3 파워업 신호 제어부(166)는 전압 레벨 조절 신호 생성부(180)로부터 노말 동작을 나타내는 로우 레벨의 제4 제어 신호(level_ctr4)가 입력되면, 제3 감지 신호(B13)의 제3 기준 임계 레벨을 그대로 유지하는 제3 기준 임계 레벨을 가지는 제3 예비 파워업 신호(C13)를 출력한다.
반면에, 전압 레벨 제어 신호 생성부(180)는 외부로부터 입력되는 퓨즈 또는 테스트 모드(Test)에 응답하여 기준 임계 레벨들의 범위를 조절하는 제어 신호들(level_ctr1, level_ctr2, level_ctr3, level_ctr4)을 생성한다.
이러한, 전압 레벨 제어 신호 생성부(180)는 제1 내지 제4 제어 신호 생성부(182, 184, 186, 188)를 포함하며, 각각의 전압 레벨 제어 신호 생성부(180)는 제1 내지 제3 파워업 신호 제어부(162, 164, 166)와 일대일 대응되도록 연결된다.
보다 구체적으로, 제1 제어 신호 생성부(182)는 퓨즈 또는 테스트 모드(Test)에 응답하여 제1 기준 임계 레벨을 상승 조절하는 제1 제어 신호(level_ctr1)를 생성하여 제1 파워업 신호 제어부(162)로 출력한다.
제2 제어 신호 생성부(184)는 퓨즈 또는 테스트 모드(Test)에 응답하여 제2 기준 임계 레벨을 상승 조절하는 제2 제어 신호(level_ctr2)를 생성하여 제2 파워업 신호 제어부(164)로 출력한다.
제3 제어 신호 생성부(186)는 퓨즈 또는 테스트 모드(Test)에 응답하여 제2 기준 임계 레벨을 하강 조절하는 제3 제어 신호(level_ctr3)를 생성하여 제2 파워업 신호 제어부(164)로 출력한다.
제4 제어 신호 생성부(188)는 퓨즈 또는 테스트 모드(Test)에 응답하여 제3 기준 임계 레벨을 상승 조절하는 제4 제어 신호(level_ctr4)를 생성하여 제3 파워업 신호 제어부(166)로 출력한다.
버퍼부(130)는 파워업 신호 제어부(160)로부터 출력된 예비 파워업 신호(C11, C12, C13)의 반전 신호를 입력으로 하여 파워업 신호(powerup1, powerup2, power3)를 출력한다.
이처럼, 본 발명에 따른 파워업 신호 제어부(160) 각각에서는 제어 신호들(level_ctr1, level_ctr2, level_ctr3, level_ctr4)와 감지 신호(B11, B12, B13)들을 조합하여 서로 다른 레벨을 가지는 복수의 파워업 신호들(C11, C12, C13)을 생성할 수 있다.
즉, 본 발명에 따른 파워업 신호 생성 회로(100)는 제1 내지 제3 파워업 신호 제어부(162, 164, 166) 각각에서 서로 다른 레벨을 가지는 복수의 예비 파워업 신호를 생성할 수 있다.
이에 의해, 본 발명에 따른 반도체 장치는 기존에 서로 다른 레벨을 가지는 복수의 파워업 신호를 생성하기 위해 레벨 검출부(120)에서 복수의 저항을 직렬로 연결하는 구성을 적용하지 않아도 됨으로써, 반도체 장치의 전체 면적을 줄일 수 있다.
도 3은 본 발명의 일실시 예에 따른 파워업 신호 생성 회로를 나타낸 블럭도이다.
도3에 도시된 바와 같이, 본 발명의 일실시 예에 따른 파워업 신호 생성 회로(100)는, 레벨 검출부(120), 전원 전압 감지부(140), 파워업 신호 제어부(160), 전압 레벨 제어 신호 생성부(180) 및 버퍼부(130)를 포함한다.
레벨 검출부(120)는 전원 전압단(VDD)과 접지전압단(VSS) 사이에 연결되어 전압 분배기를 구성하는 제1 내지 제5 저항(R11~R15)를 포함한다. 여기서, 제1 내지 제5 저항(R1~R5) 각각은 도면과 같이 수동 소자로 구현할 수 있을 뿐만 아니라, MOS 트랜지스터(T11)와 같은 능동 소자로 구현할 수 있다.
더하여, 레벨 검출부(120)에는 퓨즈들(Fu11, Fu12, Fu13)이 저항들(R12~R14)에 병렬 연결된다.
전원 전압 감지부(140)는 제1 내지 제3 기준 임계 레벨로의 변화를 감지하기 위한 제1 내지 제3 전원 전압 감지부(142, 144, 146)를 포함한다.
제1 전원 전압 감지부(142)는 바이어스 전압(A11)에 응답하여 전원 전압(VDD)의 NMOS 트랜지스터의 문턱 전압에 대응하는 제1 기준 임계 레벨로의 변화를 감지한다.
이러한, 제1 전원 전압 감지부(142)는 전원 전압단(VDD)과 노드(Nd11) 사이에 접속되며 접지 전압(VSS)을 게이트 입력으로 하는 제1 PMOS 트랜지스터(P11)와, 접지 전압단과 노드(Vd11) 사이에 접속되며 제1 바이어스 전압(A11)을 게이트 입력으로 하는 제1 NMOS 트랜지스터(N11)를 포함한다.
제2 전원 전압 감지부(144)는 바이어스 전압(A11)에 응답하여 전원 전압(VDD)의 NMOS 트랜지스터의 문턱 전압에 대응하는 제2 기준 임계 레벨로의 변화를 감지한다.
이러한, 제2 전원 전압 감지부(144)는 전원 전압단(VDD)과 노드(Nd12) 사이에 접속되며 접지 전압(VSS)을 게이트 입력으로 하는 제2 PMOS 트랜지스터(P12)와, 접지 전압단과 노드(N12) 사이에 접속되며 제2 바이어스 전압(A11)을 게이트 입력으로 하는 제2 NMOS 트랜지스터(N12)를 포함한다.
제3 전원 전압 감지부(146)는 바이어스 전압(A11)에 응답하여 전원 전압(VDD)의 NMOS 트랜지스터의 문턱 전압에 대응하는 제3 기준 임계 레벨로의 변화를 감지한다.
이러한, 제3 전원 전압 감지부(146)는 전원 전압단(VDD)과 노드(Nd13) 사이에 접속되며 접지 전압(VSS)을 게이트 입력으로 하는 제3 PMOS 트랜지스터(P13)와, 접지 전압단과 노드(Nd13) 사이에 접속되며 제3 바이어스 전압(A11)을 게이트 입력으로 하는 제3 NMOS 트랜지스터(N13)를 포함한다.
파워업 신호 제어부(160)는 제1 내지 제3 전원 전압 감지부(142, 144, 146)로부터 제1 내지 제3 기준 임계 레벨을 가지는 감지 신호들(B11, B12, B13)을 입력받아 조절하며, 제1 내지 제3 파워업 신호 제어부(162, 164, 166)를 포함한다.
제1 파워업 신호 제어부(162)는 제1 전원 전압 감지부(142)와 제2 전원 전압 감지부(144)로부터 출력된 제1 및 제2 감지 신호들(B11, B12, B13)과, 전압 레벨 제어 신호 생성부(180)로부터 출력된 제1 감지 신호(B11)를 입력받아 제1 기준 임계 레벨 이하의 예비 파워업 신호(C11)를 생성한다.
이러한 제1 파워업 신호 제어부(162)는 제1 전원 전압 감지부(142)의 제1 감지 신호(B11)와 제1 제어 신호 생성부(182)의 제1 제어 신호(level_ctr1)의 반전 값을 입력으로 하는 제1 낸드 게이트(NAND11), 제1 제어 신호 생성부(182)의 제1 제어 신호(level_ctr1)와 제2 전원 전압 감지부(144)의 제2 감지 신호(B12)를 입력으로 하는 제2 낸드 게이트(NAND12), 제1 및 제2 낸드 게이트(NAND11, NAND12)의 출력 신호를 입력으로 하는 제3 낸드 게이트(NAND13)를 포함한다.
제2 파워업 신호 제어부(164)는 제1 내지 제3 전원 전압 감지부(142, 144, 146) 각각으로부터 출력된 제1 내지 제3 감지 신호들(B11, B12, B13)과, 전압 레벨 제어 신호 생성부(180)로부터 출력된 제1 및 제2 제어 신호(level_ctr1, level_ctr2)를 입력받아 제2 기준 임계 레벨 이하 또는 제2 기준 임계 레벨 이상의 예비 파워업 신호(C12)를 생성한다.
이러한, 제2 파워업 신호 제어부(164)는 제1 전원 전압 감지부(142)의 제1 감지 신호(B11)와 제2 제어 신호 생성부(184)로부터 출력된 제2 제어 신호(level_ctr2)를 입력으로 하는 제4 낸드 게이트(NAND21), 제2 제어 신호 생성부(184)의 제2 제어 신호(level_ctr2)와 제3 제어 신호 생성부(186)의 제3 제어 신호(level_ctr3)를 입력으로 하는 노어 게이트(NOR11), 제2 전원 전압 감지부(144)의 제2 감지 신호(B12)와 노어 게이트(NOR11)의 출력 신호를 입력으로 하는 제5 낸드 게이트(NAND22), 제3 전원 전압 감지부(146)의 제3 감지 신호(B13)와 제3 제어 신호 생성부(186)의 제3 제어 신호(level_ctr3)를 입력으로 하는 제6 낸드 게이트(NAND23), 제4 내지 제6 낸드 게이트(NAND21, NAND22, NAND23) 각각의 출력 신호를 입력으로 하는 제7 낸드 게이트(NAND24)를 포함한다.
제3 파워업 신호 제어부(166)는 제2 및 제3 전원 전압 감지부(144, 146) 각각으로부터 출력된 제2 및 제3 감지 신호들(B12, B13)과, 전압 레벨 제어 신호 생성부(180)로부터 출력된 제4 제어 신호(level_ctr4)를 입력 받아 제3 기준 임계 레벨 이상의 예비 파워업 신호(C13)를 생성한다.
이러한, 제3 파워업 신호 제어부(166)는 제2 전원 전압 감지부(144)의 제2 감지 신호(B12)와 제4 제어 신호 생성부(188)의 제4 레벨 제어 신호(level_ctr4)의 반전 값을 입력으로 하는 제8 낸드 게이트(NAND31), 제3 전원 전압 감지부(146)의 제3 감지 신호(B13)와 제4 제어 신호 생성부(188)의 제4 레벨 제어 신호(level_ctr4)의 반전 값을 입력으로 하는 제9 낸드 게이트(NAND32), 제8 및 제9 낸드 게이트(NAND31, NAND32) 각각의 출력 신호를 입력으로 하는 제10 낸드 게이트(NAND33)를 포함한다.
전압 레벨 제어 신호 생성부(180)는 외부로부터 입력되는 퓨즈 또는 테스트 신호(Test)에 응답하여 제1 내지 제3 기준 임계 레벨의 범위를 조정하는 제어 신호들(level_ctr1, level_ctr2, level_ctr3, level_ctr4)을 생성한다.
이러한, 전압 레벨 제어 신호 생성부(180)는 도4와 같이, 제1 제어 신호(level_ctr1), 제2 제어 신호(level_ctr2), 제3 제어 신호(level_ctr3), 제4 제어 신호(level_ctr4) 각각을 생성하는 제1 제어 신호 생성부(182), 제2 제어 신호 생성부(184), 제3 제어 신호 생성부(186) 및 제4 제어 신호 생성부(188)를 포함한다.
제1 제어 신호 생성부(182)는 외부로부터 입력되는 퓨즈 또는 테스트 신호(Test)를 입력 받아 제1 기준 임계 레벨의 크기를 조절하는 제1 제어 신호(level_ctr1)를 생성한다.
이러한, 제1 제어 신호 생성부(182)는 도5와 같이, 전원 전압단(VDD)과 접지 전압단(VSS) 사이에 연결되고 게이트로 테스트 모드(Test)를 입력으로 하는 제1 트랜지스터(N41)와, 제1 트랜지스터(N41)의 소스단과 접지 전압단(VSS) 사이에 연결되고 게이트로 전원 전압을 입력으로 하는 제2 트랜지스터(N42), 전원 전압단(VDD)과 접지 전원단(VSS) 사이에 연결되고 제1 및 제2 트랜지스터(N41, N42)와 병렬로 연결되는 제3 트랜지스터(N43), 테스트 모드(Test)의 반전값을 입력으로 하는 단일의 인버터(IV41)와, 노드를 통해 제3 트랜지스터(N43)의 게이트에서 출력되는 신호를 입력으로 하는 두 개의 인버터(IN42, IN43)를 포함한다.
제2 내지 제4 레벨 제어 신호 생성부(184, 186, 188)는 제1 제어 신호 생성부(182)의 구성과 동일하므로, 생략하기로 한다.
또한, 버퍼부(230) 각각에는 파워업 신호 제어부(260)로부터 출력된 예비 파워업 신호들(C11, C12, C13)을 입력하여 파워업 신호(powerup1, powerup2, powerup3)를 출력하는 두 개의 인버터(INV9, INV10)들이 구비한다.
이하, 본 실시예에 따른 파워업 회로의 동작을 살펴본다.
먼저, 레벨 검출부(120)로부터 출력되는 바이어스 전압은 하기의 [수학식]과 같이 변하게 된다.
[수학식]
V= ((R11+R12+R13+...+R15)/T11))*VDD
제1 전원 전압 감지부(142)에서는 전원 전압(VDD)이 인가되어 그 레벨이 증가함에 따라 바이어스 전압이 NMOS트랜지스터(N11)의 문턱 전압 이상으로 증가하게 되면, NMOS 트랜지스터(N11)가 턴온되어 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(P11)에 흐르는 전류량의 변화에 따라 레벨이 변하게 된다. 제1 감지 신호(B11)는 초기에 NMOS 트랜지스터(N11)가 턴오프되어 있기 때문에 전원 전압(VDD)을 따라 증가하게 된다. 한편, 바이어스 전압(A11)이 NMOS 트랜지스터(N11)의 문턱전압 이상이 되면 제1 감지 신호(B11)가 로우로 천이하게 되는데, 이 과정에서 제1 감지 신호(B11)의 제1 기준 임계 레벨이 인버터(IV11)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV11)의 입력 신호가 논리레벨 하이로 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
한편, 제2 및 제3 전압 감지부(144, 146)도 전술한 제1 전원 전압 감지부(142)와 같은 원리로 동작한다.
즉, 제2 전압 감지부(144)는 바이어스 전압(A11)이 NMOS 트랜지스터(N12)의 문턱전압 이상이 되면 제2 감지신호(B12)가 로우로 천이하게 되는데, 이 과정에서 제2 감지신호(B12)의 제2 기준 임계 레벨이 인버터(IN12)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV12)의 입력신호가 논리레벨dl 하이로 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
또한, 제3 전압 감지부(146)는 바이어스 전압(A11)이 NMOS 트랜지스터(N13)의 문턱전압 이상이 되면 제3 감지신호(B13)가 로우로 천이하게 되는데, 이 과정에서 제3 감지신호(B13)의 제3 기준 임계 레벨이 인버터(IV13)의 로직 문턱값을 넘어서게 되면 비로소 인버터(INV13)의 입력신호가 논리레벨 하이로 천이하면서 전원전압(VDD) 레벨을 따라 증가하게 된다.
전압 레벨 조절 신호 생성부(180)는 퓨즈 컷 또는 테스트 모드(Test)모드에 의해 결정되는데, 특히, 퓨즈 컷 유무에 따라 출력 신호가 결정된다. 즉, 전압 레벨 조절 신호 생성부(180)는 퓨즈 컷이 수행되지 않는 노말 동작에서 로우 레벨의 신호가 출력되고, 퓨즈 컷이 수행되면 하이 레벨의 신호가 출력된다.
제1 파워업 신호 생성부(162)는 전압 레벨 조절 신호 생성부(180)로부터 노말 동작을 나타내는 로우 레벨의 제1 제어 신호(level_ctr1)가 입력되면, 제1 감지 신호(B11)의 제1 기준 임계 레벨을 그대로 유지하는 제1 기준 임계 레벨을 가지는 제1 예비 파워업 신호(C11)를 출력한다.
반면에, 제1 파워업 신호 생성부(162)는 전압 레벨 조절 신호 생성부(180)로부터 테스트 모드(Test) 실행 또는 퓨즈 컷 실행을 나타내는 하이 레벨의 제1 제어 신호(level_ctr1)가 입력되면, 제2 감지 신호(B12)의 제2 기준 임계 레벨을 가지는 제1 예비 파워업 신호(C11)를 출력한다.
제2 파워업 신호 생성부(164)는 전압 레벨 조절 신호 생성부(180)로부터 노말 동작을 나타내는 로우 레벨의 제2 및 제3 제어 신호(level_ctr2, (level_ctr3)가 입력되면, 제2 감지 신호(B12)의 제2 기준 임계 레벨을 그대로 유지하는 제2 기준 임계 레벨을 가지는 제2 예비 파워업 신호(C12)를 출력한다.
반면에, 제2 파워업 신호 생성부(164)는 전압 레벨 조절 신호 생성부(180)로부터 하이 레벨의 제2 제어 신호(level_ctr2)와, 로우 레벨의 제3 제어 신호(level_ctr3)가 입력되면, 제1 감지 신호(B11)의 제1 기준 임계 레벨을 가지는 제2 예비 파워업 신호(C12)를 출력한다.
또는, 제2 파워업 신호 생성부(164)는 전압 레벨 조절 신호 생성부(180)으로부터 로우 레벨의 제2 제어 신호(level_ctr2)와, 하이 레벨의 제3 제어 신호(level_ctr3)가 입력되면, 제3 감지 신호(B13)의 제3 기준 임계 레벨을 가지는 제2 예비 파워업 신호(C12)를 출력한다.
제3 파워업 신호 생성부(166)는 전압 레벨 조절 신호 생성부(180)로부터 노말 동작을 나타내는 로우 레벨의 제4 제어 신호(level_ctr4)가 입력되면, 제3 감지 신호(B13)의 제3 기준 임계 레벨을 그대로 유지하는 제3 기준 임계 레벨을 가지는 제3 예비 파워업 신호(C13)를 출력한다.
반면에, 제3 파워업 신호 생성부(166)는 전압 레벨 조절 신호 생성부(180)로부터 테스트 모드(Test) 실행 또는 퓨즈 컷 실행을 나타내는 하이 레벨의 제4 제어 신호(level_ctr4)가 입력되면, 제2 감지 신호(B12)의 제2 기준 임계 레벨을 가지는 제3 예비 파워업 신호(powerup1)를 출력한다.
버퍼부(130)는 파워업 신호 제어부(160)로부터 출력된 예비 파워업 신호(C11, C12, C13)의 반전 신호를 입력으로 하여 파워업 신호(powerup1, powerup2, power3)를 출력한다.
이처럼, 본 발명에 따른 파워업 신호 제어부(160) 각각에서는 제어 신호들(level_ctr1, level_ctr2, level_ctr3)와 감지 신호(B11, B12, B13)들을 조합하여 서로 다른 레벨을 가지는 복수의 파워업 신호들(C11, C12, C13)을 생성할 수 있다.
즉, 본 발명에 따른 파워업 신호 생성 회로(100)는 제1 내지 제3 파워업 신호 제어부(162, 164, 166) 각각에서 서로 다른 레벨을 가지는 복수의 예비 파워업 신호를 생성할 수 있다.
이에 의해, 본 발명에 따른 반도체 장치는 기존에 서로 다른 레벨을 가지는 복수의 파워업 신호를 생성하기 위해 레벨 검출부(120)에서 복수의 저항을 직렬로 연결하는 구성을 적용하지 않아도 됨으로써, 반도체 장치의 전체 면적을 줄일 수 있다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 파워업 신호 생성 회로 120: 버퍼부
130: 버퍼부 140: 전원 전압 감지부
160: 파워업 신호 제어부 180: 전압 레벨 조절 신호 생성부
182: 제1 제어 신호 생성부 184: 제2 제어 신호 생성부
186: 제3 제어 신호 생성부 188: 제4 제어 신호 생성부

Claims (19)

  1. 전원 전압의 레벨 변화에 따라 변화하는 바이어스 전압을 제공하는 레벨 검출부;
    상기 레벨 검출부로부터 제공되는 상기 바이어스 전압을 통해 상기 전원 전압이 기준 임계 레벨로의 변화를 감지하여 감지 신호를 생성하는 전원 전압 감지부;
    테스트 모드에 따라 제어 신호를 생성하는 전압 레벨 조절 신호 생성부;
    상기 감지 신호 및 상기 제어 신호를 조합하여 예비 파워업 신호의 레벨을 조절하는 파워업 신호 제어부; 및
    상기 파워업 신호 제어부로부터 출력되는 상기 예비 파워업 신호를 입력으로 하여 파워업 신호를 출력하는 버퍼부를 포함하는 반도체 소자의 파워업 신호 생성 회로.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 전원 전압 감지부는,
    서로 다른 기준 임계 레벨에 응답하는 복수의 감지 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2 항에 있어서,
    상기 파워업 신호 제어부는,
    상기 전원 전압 감지부로부터 입력되는 제1 및 제2 감지 신호와, 전압 레벨 조절 신호 생성부로부터 입력되는 제1 제어 신호를 조합하여 제1 예비 파워업 신호를 생성하는 제1 파워업 신호 제어부;
    상기 전원 전압 감지부로부터 입력되는 제1 내지 제3 감지 신호와, 전압 레벨 조절 신호 생성부로부터 입력되는 제2 제어 신호 및 제3 제어 신호를 조합하여 제2 예비 파워업 신호를 생성하는 제2 파워업 신호 제어부; 및
    상기 전원 전압 감지부로부터 입력되는 제2 및 제3 감지 신호와, 전압 레벨 조절 신호 생성부로부터 입력되는 제4 제어 신호를 조합하여 제3 예비 파워업 신호를 생성하는 제3 파워업 신호 제어부를 포함하는 반도체 소자의 파워업 신호 생성 회로.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제1 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제1 제어 신호가 입력되면, 상기 제1 감지 신호의 제1 기준 임계 레벨을 가지는 상기 제1 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제1 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 하이 레벨의 상기 제1 제어 신호가 입력되면, 상기 제2 감지 신호의 제2 기준 임계 레벨을 가지는 상기 제1 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제2 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제2 및 제3 제어 신호가 입력되면, 상기 제2 감지 신호의 제2 기준 임계 레벨을 가지는 상기 제2 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제2 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 하이 레벨의 상기 제2 제어 신호와, 로우 레벨의 상기 제3 제어 신호가 입력되면, 상기 제1 감지 신호의 제1 기준 임계 레벨을 가지는 상기 제2 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제2 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제2 제어 신호와, 하이 레벨의 상기 제3 제어 신호가 입력되면, 상기 제3 감지 신호의 제3 기준 임계 레벨을 가지는 상기 제2 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제3 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제4 제어 신호가 입력되면, 상기 제3 감지 신호의 제3 기준 임계 레벨을 가지는 상기 제3 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제3 항에 있어서,
    상기 제3 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 하이 레벨의 상기 제4 제어 신호가 입력되면, 상기 제2 감지 신호의 제2 기준 임계 레벨을 가지는 상기 제3 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  11. 전원 전압단과 접지 전압단 사이에 연결되어 전원 전압 레벨에 따라 변화하는 바이어스 전압을 제공하는 복수의 저항들을 가지는 레벨 검출부;
    상기 레벨 검출부로부터 출력된 상기 바이어스 전압에 응답하여 상기 전원 전압이 복수의 기준 임계 레벨로의 변화를 감지하여 서로 다른 레벨을 가지는 복수의 감지 신호를 생성하는 전원 전압 감지부;
    외부로부터 인가되는 테스트 모드에 응답하여 상기 복수의 감지 신호의 레벨을 변경하는 제어 신호를 생성하는 전압 레벨 조절 신호 생성부;
    상기 복수의 감지 신호 및 상기 제어 신호를 조합하여 예비 파워업 신호의 레벨을 조절하는 파워업 신호 제어부; 및
    상기 파워업 신호 제어부로부터 출력되는 상기 예비 파워업 신호를 입력으로 하여 파워업 신호를 생성하는 버퍼부를 포함하는 반도체 소자의 파워업 신호 생성 회로.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11 항에 있어서,
    상기 파워업 신호 제어부는,
    상기 전원 전압 감지부로부터 입력되는 제1 및 제2 감지 신호와, 전압 레벨 조절 신호 생성부로부터 입력되는 제1 제어 신호를 조합하여 제1 예비 파워업 신호를 생성하는 제1 파워업 신호 제어부;
    상기 전원 전압 감지부로부터 입력되는 제1 내지 제3 감지 신호와, 전압 레벨 조절 신호 생성부로부터 입력되는 제2 제어 신호 및 제3 제어 신호를 조합하여 제2 예비 파워업 신호를 생성하는 제2 파워업 신호 제어부; 및
    상기 전원 전압 감지부로부터 입력되는 제2 및 제3 감지 신호와, 전압 레벨 조절 신호 생성부로부터 입력되는 제4 제어 신호를 조합하여 제3 예비 파워업 신호를 생성하는 제3 파워업 신호 제어부를 포함하는 반도체 소자의 파워업 신호 생성 회로.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 제1 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제1 제어 신호가 입력되면, 상기 제1 감지 신호의 제1 기준 임계 레벨을 가지는 상기 제1 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 제1 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 하이 레벨의 상기 제1 제어 신호가 입력되면, 상기 제2 감지 신호의 제2 기준 임계 레벨을 가지는 상기 제1 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 제2 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제2 및 제3 제어 신호가 입력되면, 상기 제2 감지 신호의 제2 기준 임계 레벨을 가지는 상기 제2 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 제2 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 하이 레벨의 상기 제2 제어 신호와, 로우 레벨의 상기 제3 제어 신호가 입력되면, 상기 제1 감지 신호의 제1 기준 임계 레벨을 가지는 상기 제2 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 제2 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제2 제어 신호와, 하이 레벨의 상기 제3 제어 신호가 입력되면, 상기 제3 감지 신호의 제3 기준 임계 레벨을 가지는 상기 제2 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 제3 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 로우 레벨의 상기 제4 제어 신호가 입력되면, 상기 제3 감지 신호의 제3 기준 임계 레벨을 가지는 상기 제3 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서,
    상기 제3 파워업 신호 제어부는,
    상기 전압 레벨 조절 신호 생성부로부터 하이 레벨의 상기 제4 제어 신호가 입력되면, 상기 제2 감지 신호의 제2 기준 임계 레벨을 가지는 상기 제3 예비 파워업 신호를 생성하는 반도체 소자의 파워업 신호 생성 회로.
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Citations (2)

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KR100571644B1 (ko) 2005-03-31 2006-04-17 주식회사 하이닉스반도체 반도체 소자의 파워업 회로 및 그를 이용한 파워업 트리거레벨 트리밍 방법
KR100780639B1 (ko) 2006-09-28 2007-11-30 주식회사 하이닉스반도체 반도체 소자의 파워 업 회로

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