KR100675886B1 - 전압레벨 검출회로 - Google Patents

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Abstract

본 발명은 전압상승 제어신호와 전압하강 제어신호의 논리연산에 의한 신호에 응답하여 내부전압을 공급하는 복수의 풀-업소자를 포함하는 풀-업부와; 상기 복수의 풀-업소자로부터의 내부전압을 각각 전압분배하여 출력하는 복수의 전압분배기를 포함하는 전압분배부와; 상기 전압상승 제어신호와 전압하강 제어신호의 논리연산에 의한 신호에 응답하여 동작하고, 상기 복수의 전압분배기로부터의 전압을 각각 스위칭하여 제 1 노드로 공급하는 복수의 스위칭소자를 포함하는 스위칭부와; 상기 제 1 노드의 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 출력하는 비교부를 포함하여 구성되는 전압레벨 검출회로에 관한 것이다.
전압레벨 검출회로

Description

전압레벨 검출회로{Voltage Level Detecting Circuit}
도 1은 종래 기술에 의한 전압레벨 검출회로의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에 따른 전압레벨 검출회로의 구성을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 전압레벨 검출회로
110, 210 : 비교부 120, 220 : 전압펌프
230 : 풀-업부 240 : 전압분배부
241, 242, 243 : 전압분배기 250 : 스위칭부
본 발명은 전압레벨 검출회로에 관한 것으로, 더욱 구체적으로는 전압펌프로부터 피드백되는 내부전압 레벨을 검출하여 전압펌핑 인에이블신호를 발생시키되, 반도체 장치의 패키징 단계에서 전압레벨에 따른 불량분석을 위해 내부전압을 상승 시키거나 하강시킬 수 있도록 구성된 전압레벨 검출회로에 관한 것이다.
일반적으로, 디램 등의 반도체에는 고전압, 백바이어스(back bias) 전압 등의 내부전압을 펌핑하여 공급하기 위한 전압 펌프회로가 포함되어 있다. 그리고, 이러한 전압 펌프회로에는 펌핑된 전압을 검출하여 펌핑 인에이블신호를 생성함으로써, 내부 전압의 레벨이 일정하게 유지될 수 있도록 하는 전압레벨 검출회로가 포함되어 있다.
도 1은 종래 기술에 의한 전압레벨 검출회로의 구성을 도시한 것으로서, 이를 참조하여 종래 전압레벨 검출회로의 동작을 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 전압레벨 검출회로(100)는 전압펌프(120)로부터 피드백되는 내부전압(VINT)을 검출하여 전압펌핑 인에이블신호(ppe)를 생성한다. 아울러, 전압레벨 검출회로(100)는 패키징 단계에서 내부전압의 상승 및 하강에 따른 특성분석을 통한 불량분석을 위한 회로 구성이 포함되어 있다.
먼저, 정상 전압레벨(Vnom)에서의 전압레벨 검출회로(100)의 동작을 살펴 본다. 내부전압이 정상 레벨(Vnom)인 정상동작모드의 경우, 전압상승 제어신호(v_up)와 전압하강 제어신호(v_down)는 모두 로우레벨로 디스에이블상태로 입력된다. 이에 따라, NMOS(N11)와 NMOS(N12)는 모두 턴-오프되는 반면, NMOS(N13)는 노어게이트(NR10)로부터 하이레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(A)의 전위는 내부전압(VINT)을 저항(R15)과 저항(R13)에 의하여 전압분배한 값이 된다.
이어서, 비교기(110)는 노드(A)로부터의 전압과 소정 기준전압(VREF)을 비교 하여 만약 상기 노드(A)의 전압이 기준전압(VREF)보다 더 낮은 경우에는 하이레벨의 신호를 출력한다. 이에 따라, 인버터(IV10)로부터 출력되는 전압펌핑 인에이블신호(ppe)는 로우레벨로 인에이블되며, 전압펌프(120)는 전압펌핑 인에이블신호(ppe)에 의하여 인에이블되어 펌핑동작을 수행하여 내부전압(VINT)을 상승시키게 된다.
반면, 상기에서, 만약 상기 노드(A)의 전압이 기준전압(VREF)보다 더 높은 경우에는 비교기(110)는 로우레벨의 신호를 출력한다. 이에 따라, 인버터(IV10)로부터 출력되는 전압펌핑 인에이블신호(ppe)는 하이레벨로 디스에이블되고, 전압펌프(120)는 전압펌핑 인에이블신호(ppe)에 의해 디스에이블되어 펌핑동작을 중지함으로써, 내부전압(VINT)은 하강하게 된다. 이와 같이, 전압레벨 검출회로(100)는 상기와 같은 동작을 반복함으로써, 전압펌프(120)로부터 출력되는 내부전압(VINT)을 정상 전압레벨(Vnom)로 유지한다.
다음으로, 내부전압이 정상 레벨(Vnom)보다 높은 전압레벨(VUP)인 전압상승모드의 경우, 전압상승 제어신호(v_up)는 하이레벨로 인에이블되는 반면, 전압하강 제어신호(v_down)는 로우레벨로 디스에이블된다. 이에 따라, NMOS(N12)와 NMOS(N13)는 모두 턴-오프되는 반면, NMOS(N11)는 하이레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(A)의 전위는 내부전압(VINT)을 저항(R15)과 저항(R11)에 의하여 전압분배한 값이 된다.
이어서, 상기 정상동작 모드에서와 동일한 동작 원리에 의하여, 비교기(110) 및 전압펌프(120)는 소정 전위 수준의 내부전압(VUP)이 출력되도록 한다. 이 때, 저항(R11)은 저항(R13)에 비하여 더 작은 값을 가지도록 설계되며, 한편 이 때에도 노드(A)의 레벨은 기준전압(VREF) 수준으로서 정상동작모드일 때와 동일하다. 따라서, 노드(A)의 전압을 정상동작모드에서와 동일한 기준전압(VREF) 수준으로 유지하기 위해서, 전압펌프(120)로부터 공급되는 내부전압(VINT)은 정상동작모드보다 상승한다. 결국, 전압상승모드의 경우 내부전압(VINT)은 정상 전압레벨(Vnom)보다 더 높은 전압레벨(VUP)을 유지한다.
마지막으로, 내부전압이 정상 레벨(Vnom)보다 낮은 전압레벨(VDN)인 전압하강모드의 경우, 전압하강 제어신호(v_down)는 하이레벨로 인에이블되는 반면, 전압상승 제어신호(v_up)는 로우레벨로 디스에이블된다. 이에 따라, NMOS(N11)와 NMOS(N13)는 모두 턴-오프되는 반면, NMOS(N12)는 하이레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(A)의 전위는 내부전압(VINT)을 저항(R15)과 저항(R12)에 의하여 전압분배한 값이 된다.
이어서, 상기 정상동작 모드에서와 동일한 동작 원리에 의하여, 비교기(110) 및 전압펌프(120)는 소정 전위 수준의 내부전압(VDN)이 출력되도록 한다. 이 때, 저항(R12)은 저항(R13)에 비하여 더 큰 값을 가지도록 설계되며, 한편 이 때에도 노드(A)의 레벨은 기준전압(VREF) 수준으로서 정상동작모드일 때와 동일하다. 따라서, 노드(A)의 전압을 정상동작모드에서와 동일한 기준전압(VREF) 수준으로 유지하기 위해서, 전압펌프(120)로부터 공급되는 내부전압(VINT)은 정상동작모드보다 하강한다. 결국, 전압하강모드의 경우 내부전압(VINT)은 정상 전압레벨(Vnom)보다 더 낮은 전압레벨(VDN)을 유지한다.
그런데, 상기와 같이 동작하는 전압레벨 검출회로는 반도체 장치의 패키징 단계에서 전압레벨에 따른 불량분석을 위하여 정상동작모드, 전압상승모드, 전압하강모드 등에 따라 내부전압의 레벨을 변화시켜 공급함에 있어, 공정, 전압 및 온도 등의 조건변화에 크게 영향을 받지 않아 불안정한 내부전압이 발생되도록 하는 문제점이 있었다.
즉, 각 동작 모드에 따라 안정된 내부전압이 공급되도록 하기 위해서는, 노드(A)에서 접지단 쪽으로의 임피던스값은 안정되어야만 한다. 그러나, 종래에는 도 1에서 볼 수 있는 바와 같이, 노드(A)에 저항(R11), 저항(R12) 저항(R13) 등 3개의 저항이 공통으로 접속되어 있었기 때문에, 실제 동작에 관여해서는 안 될 나머지 두개의 저항에 흐르는 누설전류나, 공정조건변화, 온도변화 등에 의하여 노드(A)의 전압이 원하는 레벨보다 더 높아지거나 낮아지는 현상이 발생되었다. 이에 따라, 전압펌핑 인에이블신호(ppe)가 잘못 인에이블되거나 디스에이블됨으로써, 전압펌프(120)로부터 출력되는 내부전압(VINT)이 일정 수준을 유지하지 못하고 불안정하게 되는 문제점이 있었다.
뿐만 아니라, 패키지 단계에서의 불량분석을 위해서는 전압상승모드와 전압하강모드에서 샘플마다 동일한 수준으로 전압이 제어되어야 하는데, 종래의 경우에는 노드(A)에 저항(R11), 저항(R12) 저항(R13) 등 3개의 저항이 공통으로 접속되어 있음으로 인하여 공정변화에 따른 영향을 크게 받게 되어, 샘플마다 동일 수준의 전압을 생성하기 힘들게 되는 문제점도 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 전압펌프로부터 피드백되는 내부전압 레벨을 검출하여 전압펌핑 인에이블신호를 발생시키는 전압레벨 검출회로에서, 반도체 장치의 패키징 단계에서 전압레벨에 따른 불량분석을 위해 내부전압을 상승시키거나 하강시킴에 있어 공정, 전압 및 온도 등의 조건변화에 크게 영향을 받지 않고, 안정되고 일정한 내부전압이 생성될 수 있도록 하는 전압레벨 검출회로에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전압상승 제어신호와 전압하강 제어신호의 논리연산에 의한 신호에 응답하여 내부전압을 공급하는 복수의 풀-업소자를 포함하는 풀-업부와; 상기 복수의 풀-업소자로부터의 내부전압을 각각 전압분배하여 출력하는 복수의 전압분배기를 포함하는 전압분배부와; 상기 전압상승 제어신호와 전압하강 제어신호의 논리연산에 의한 신호에 응답하여 동작하고, 상기 복수의 전압분배기로부터의 전압을 각각 스위칭하여 제 1 노드로 공급하는 복수의 스위칭소자를 포함하는 스위칭부와; 상기 제 1 노드의 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 출력하는 비교부를 포함하여 구성되는 전압레벨 검출회로를 제공한다.
본 발명에서, 상기 풀-업부는 상기 전압상승 제어신호가 인에이블되면 동작하는 제 1 풀-업소자와; 상기 전압하강 제어신호가 인에이블되면 동작하는 제 2 풀 -업소자와; 상기 전압상승 제어신호와 전압하강 제어신호가 디스에이블되면 동작하는 제 3 풀-업소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-업소자는 상기 전압상승 제어신호의 반전신호에 응답하여 동작하는 제 1 PMOS소자이고, 상기 제 2 풀-업소자는 상기 전압하강 제어신호의 반전신호에 응답하여 동작하는 제 2 PMOS소자이고, 상기 제 3 풀-업소자는 상기 전압상승 제어신호와 전압하강 제어신호를 논리합연산한 신호에 응답하여 동작하는 제 3 PMOS소자인 것이 바람직하다.
본 발명에서, 상기 전압분배부는 상기 제 1 풀-업소자로부터의 내부전압을 전압분배하여 출력하는 제 1 전압분배기와; 상기 제 2 풀-업소자로부터의 내부전압을 전압분배하여 출력하는 제 2 전압분배기와; 상기 제 3 풀-업소자로부터의 내부전압을 전압분배하여 출력하는 제 3 전압분배기를 포함하되, 내부전압 대비 각 전압분배기로부터의 출력전압의 크기비율은 상기 제 2 전압분배기, 제 3 전압분배기, 제 1 전압분배기 순으로 큰 것을 특징으로 한다.
본 발명에서, 상기 스위칭부는 상기 전압상승 제어신호가 인에이블되면 동작하는 제 1 스위칭소자와; 상기 전압하강 제어신호가 인에이블되면 동작하는 제 2 스위칭소자와; 상기 전압상승 제어신호와 전압하강 제어신호가 디스에이블되면 동작하는 제 3 스위칭소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 스위칭소자는 상기 전압상승 제어신호에 응답하여 동작하는 제 1 NMOS소자이고, 상기 제 2 스위칭소자는 상기 전압하강 제어신호에 응답하여 동작하는 제 2 NMOS소자이고, 상기 제 3 스위칭소자는 상기 전압상승 제 어신호와 전압하강 제어신호를 부정논리합연산한 신호에 응답하여 동작하는 제 3 NMOS소자인 것이 바람직하다.
본 발명에서, 상기 전압펌핑 인에이블 신호는 상기 제 1 노드로부터의 전압이 상기 기준전압보다 더 낮으면 인에이블되는 신호인 것을 특징으로 한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 전압레벨 검출회로의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 실시예에 따른 전압레벨 검출회로는 전압상승 제어신호(v_up)와 전압하강 제어신호(v_down)의 논리연산에 의한 신호에 응답하여 내부전압(VINT)을 공급하는 복수의 풀-업소자(PMOS(P21), PMOS(P22), PMOS(P23))를 포함하는 풀-업부(230)와; 상기 복수의 풀-업소자(PMOS(P21), PMOS(P22), PMOS(P23))로부터의 내부전압(VINT)을 각각 전압분배하여 출력하는 복수의 전압분배기(241, 242, 243)를 포함하는 전압분배부(240)와; 전압상승 제어신호(v_up)와 전압하강 제어신호(v_down)의 논리연산에 의한 신호에 응답하여 동작하고, 상기 복수의 전압분배기(241, 242, 243)로부터의 전압을 각각 스위칭하여 노드(C)로 공급하는 복수의 스위칭소자(NMOS(N21), NMOS(N22), NMOS(N23))를 포함하는 스위칭부(250)와; 상기 노드(C)의 전압과 소정 기준전압(VREF)을 비교하여 전압펌핑 인에이블신호(ppe)를 출력하는 비교부(210)를 포함하여 구성된다.
이와 같이 구성된 본 실시예의 동작을 도 2를 참조하여 구체적으로 설명한다.
도 2에 도시된 바와 같이, 전압레벨 검출회로(200)는 전압펌프(220)로부터 피드백되는 내부전압(VINT)을 검출하여 펌핑인에이블신호(ppe)를 생성한다. 그리고, 아울러 전압레벨 검출회로(200)는 패키징 단계에서 내부전압의 상승 및 하강에 따른 특성분석을 통한 불량분석을 위한 회로 구성을 포함하고 있다. 본 실시예의 동작을 정상동작모드, 전압상승모드 및 전압하강모드 각각에 대하여 설명하면 다음과 같다.
먼저, 정상동작모드에서의 전압레벨 검출회로(200)의 동작을 살펴 본다. 내부전압이 정상 레벨(Vnom)인 정상동작모드의 경우, 전압상승 제어신호(v_up)와 전압하강 제어신호(v_down)는 모두 로우레벨로 디스에이블상태로 입력된다. 이에 따라, PMOS(P21)와 PMOS(P22)는 모두 턴-오프되는 반면, PMOS(P23)는 낸드게이트(ND21)로부터 로우레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(B3)의 전위는 내부전압(VINT)을 저항(R33)과 저항(R23)에 의하여 전압분배한 값이 된다. 상기에서 PMOS(P23)의 게이트에 입력되는 신호는 결과적으로 전압상승 제어신호(v_up)와 전압하강 제어신호(v_down)를 논리합 연산한 신호와 동일한 신호가 된다.
한편, 스위칭부(250)에서, NMOS(N21)와 NMOS(N22)는 모두 턴-오프되는 반면, NMOS(N23)는 인버터(IV21)로부터 하이레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(C)로는 노드(B3)의 전압이 NMOS(N23)를 통하여 공급된다. 여기서, NMOS(N23)의 게이트에 입력되는 신호는 결과적으로 전압상승 제어신호(v_up)와 전압하강 제어신호(v_down)를 부정논리합 연산한 신호와 동일한 신호가 된다.
이어서, 비교기(210)는 노드(C)로부터의 전압과 소정 기준전압(VREF)을 비교하여 만약 상기 노드(C)의 전압이 기준전압(VREF)보다 더 낮은 경우에는 하이레벨의 신호를 출력한다. 이에 따라, 인버터(IV24)로부터 출력되는 전압펌핑 인에이블신호(ppe)는 로우레벨로 인에이블되며, 전압펌프(220)는 전압펌핑 인에이블신호(ppe)에 응답하여 펌핑동작을 수행하여 내부전압(VINT)을 상승시키게 된다.
반면, 상기에서, 만약 상기 노드(C)의 전압이 기준전압(VREF)보다 더 높은 경우에는 비교기(210)는 로우레벨의 신호를 출력한다. 이에 따라, 인버터(IV24)로부터 출력되는 전압펌핑 인에이블신호(ppe)는 하이레벨로 디스에이블되고, 전압펌프(220)는 전압펌핑 인에이블신호(ppe)에 의해 디스에이블되어 펌핑동작을 중지하므로, 내부전압(VINT)은 하강하게 된다. 이와 같이, 전압레벨 검출회로(200)는 상기와 같은 동작을 반복함으로써, 전압펌프(220)로부터 출력되는 내부전압(VINT)을 정상 전압레벨(Vnom)로 유지한다.
다음으로, 내부전압이 정상 레벨(Vnom)보다 높은 전압레벨(VUP)인 전압상승모드의 경우, 전압상승 제어신호(v_up)는 하이레벨로 인에이블되는 반면, 전압하강 제어신호(v_down)는 로우레벨로 디스에이블된다. 이에 따라, PMOS(P22)와 PMOS(P23)는 게이트로 하이레벨의 신호를 입력받아 모두 턴-오프되는 반면, PMOS(P21)는 게이트로 로우레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(B1)의 전위는 내부전압(VINT)을 저항(R31)과 저항(R21)에 의하여 전압분배한 값이 된다.
한편, 스위칭부(250)에서, NMOS(N22)와 NMOS(N23)는 게이트로 로우레벨의 신호를 입력받아 모두 턴-오프되는 반면, NMOS(N21)는 게이트로 하이레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(C)로는 노드(B1)의 전압이 NMOS(N21)를 통하여 공급된다.
이어서, 상기 정상동작 모드에서와 동일한 동작 원리에 의하여, 비교기(210) 및 전압펌프(220)는 소정 전위 수준의 내부전압(VUP)이 출력되도록 한다.
그런데, 이 때, 저항(R31)과 저항(R21)에 의한 전압분배비는 저항(R33)과 저항(R23)에 의한 전압분배비와 달리 설정된다. 즉, 공급된 내부전압 대비 노드(B1)에서의 전압의 비율은 전압분배기(243)에 의한 비율보다 더 낮게 설정되므로, 저항분배기(241)에서는 저항분배기(243)보다 내부전압의 전하강하가 더 크게 발생한다. 한편, 이 때에도 노드(C)의 레벨은 기준전압(VREF) 수준으로서 정상동작모드일 때와 동일하다. 따라서, 노드(C)의 전압을 정상동작모드에서와 동일한 기준전압(VREF) 수준으로 유지하기 위해서, 전압펌프(220)로부터 PMOS(P21)로 공급되는 내부전압(VUP)은 정상동작모드에서 PMOS(P23)로 공급되는 내부전압(Vnom)보다 상승하게 된다. 결국, 전압상승모드의 경우 내부전압(VINT)은 정상 전압레벨(Vnom)보다 더 높은 전압레벨(VUP)를 유지한다.
마지막으로, 내부전압이 정상 레벨(Vnom)보다 낮은 전압레벨(VDN)인 전압하강모드의 경우, 전압상승 제어신호(v_up)는 로우레벨로 디스에이블되는 반면, 전압하강 제어신호(v_down)는 하이레벨로 인에이블된다. 이에 따라, PMOS(P21)와 PMOS(P23)는 게이트로 하이레벨의 신호를 입력받아 모두 턴-오프되는 반면, PMOS(P22)는 게이트로 로우레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(B2)의 전위는 내부전압(VINT)을 저항(R32)과 저항(R22)에 의하여 전압분배한 값이 된다.
한편, 스위칭부(250)에서, NMOS(N21)와 NMOS(N23)는 게이트로 로우레벨의 신호를 입력받아 모두 턴-오프되는 반면, NMOS(N22)는 하이레벨의 신호를 입력받아 턴-온된다. 따라서, 노드(C)로는 노드(B2)의 전압이 NMOS(N22)를 통하여 공급된다.
이어서, 상기 정상동작 모드에서와 동일한 동작 원리에 의하여, 비교기(210) 및 전압펌프(220)는 소정 전위 수준의 내부전압(VDN)이 출력되도록 한다.
그런데, 이 때, 저항(R32)과 저항(R22)에 의한 전압분배비는 저항(R33)과 저항(R23)에 의한 전압분배비와 달리 설정된다. 즉, 공급된 내부전압 대비 노드(B2)에서의 전압의 비율은 전압분배기(243)에 의한 비율보다 더 높게 설정되므로, 저항분배기(242)에서는 저항분배기(243)보다 내부전압의 전하강하가 더 작게 발생한다. 한편, 이 때에도 노드(C)의 레벨은 기준전압(VREF) 수준으로서 정상동작모드일 때와 동일하다. 따라서, 노드(C)의 전압을 정상동작모드에서와 동일한 기준전압(VREF) 수준으로 유지하기 위해서, 전압펌프(220)로부터 PMOS(P22)로 공급되는 내부전압(VDN)은 정상동작모드에서 PMOS(P23)로 공급되는 내부전압(Vnom)보다 하강하게 된다. 결국, 전압하강모드의 경우 내부전압(VINT)은 정상 전압레벨(Vnom)보다 더 낮은 전압레벨(VDN)을 유지한다.
상기에서 설명한 본 실시예에 따른 전압레벨 검출회로는 반도체 장치의 패키징 단계에서 전압레벨에 따른 불량분석을 위해 내부전압을 상승시키거나 하강시킴에 있어 공정, 전압 및 온도 등의 조건변화에 크게 영향을 받지 않고, 안정되고 일정한 내부전압이 생성되도록 할 수 있다.
즉, 본 발명에서는, 내부전압(VINT)을 공급하는 풀-업소자를 각 동작모드별로 독립적으로 구비함으로써, 각 동작모드에 따라 하나의 풀-업소자가 턴-온되는 경우 나머지 풀-업소자들은 턴-오프되도록 하여 전원소스를 완전히 차단하였다. 뿐만 아니라, 본 실시예에서는 각 동작 모드별로 스위칭소자(NMOS(N21), NMOS(N22), NMOS(N23))를 두어 노드(C)로 전달되는 전압이 타 저항소자들에 의한 영향을 받지 않도록 하였다.
따라서, 전압상승모드인 경우를 예로 들면, PMOS(P21)만 턴-온되고 나머지 PMOS(P22)와 PMOS(P23)는 턴-오프되어 전압상승모드 하에서 비동작 전류경로로는 전류가 흐르는 것이 원천적으로 차단되기 때문에, 전압상승모드에서 동작되는 PMOS(P21)와 전압분배기(241) 등은 타 동작모드를 위한 이웃 소자들의 영향을 받지 않는다. 따라서, 노드(C)의 전압레벨은 저항(R31)과 저항(R21)에 의해서만 결정되므로, 외부의 환경변화(공정, 온도, 전압 등의 조건 변화)에 의한 영향을 최소화할 수 있어 각 분석 샘플마다 일정한 전압 상승이 가능해진다. 그리고, 이러한 효과는 정상동작모드와 전압하강모드의 경우에도 동일하게 얻어진다.
이상 설명한 바와 같이, 본 발명에 따른 전압레벨 검출회로는 반도체 장치의 패키징 단계에서 전압레벨에 따른 불량분석을 위해 내부전압을 상승시키거나 하강시킴에 있어 공정, 전압 및 온도 등의 조건변화에 크게 영향을 받지 않고, 안정되고 일정한 내부전압이 생성될 수 있도록 하는 효과가 있다.

Claims (7)

  1. 전압상승 제어신호와 전압하강 제어신호의 논리연산에 의한 신호에 응답하여 내부전압을 공급하는 복수의 풀-업소자를 포함하는 풀-업부와;
    상기 복수의 풀-업소자로부터의 내부전압을 각각 전압분배하여 출력하는 복수의 전압분배기를 포함하는 전압분배부와;
    상기 전압상승 제어신호와 전압하강 제어신호의 논리연산에 의한 신호에 응답하여 동작하고, 상기 복수의 전압분배기로부터의 전압을 각각 스위칭하여 제 1 노드로 공급하는 복수의 스위칭소자를 포함하는 스위칭부와;
    상기 제 1 노드의 전압과 소정 기준전압을 비교하여 전압펌핑 인에이블신호를 출력하는 비교부를 포함하여 구성되는 전압레벨 검출회로.
  2. 제 1 항에 있어서,
    상기 풀-업부는
    상기 전압상승 제어신호가 인에이블되면 동작하는 제 1 풀-업소자와;
    상기 전압하강 제어신호가 인에이블되면 동작하는 제 2 풀-업소자와;
    상기 전압상승 제어신호와 전압하강 제어신호가 디스에이블되면 동작하는 제 3 풀-업소자를 포함하는 전압레벨 검출회로.
  3. 제 2항에 있어서,
    상기 제 1 풀-업소자는 상기 전압상승 제어신호의 반전신호에 응답하여 동작하는 제 1 PMOS소자이고,
    상기 제 2 풀-업소자는 상기 전압하강 제어신호의 반전신호에 응답하여 동작하는 제 2 PMOS소자이고,
    상기 제 3 풀-업소자는 상기 전압상승 제어신호와 전압하강 제어신호를 논리합연산한 신호에 응답하여 동작하는 제 3 PMOS소자인 전압레벨 검출회로.
  4. 제 2항에 있어서,
    상기 전압분배부는
    상기 제 1 풀-업소자로부터의 내부전압을 전압분배하여 출력하는 제 1 전압분배기와;
    상기 제 2 풀-업소자로부터의 내부전압을 전압분배하여 출력하는 제 2 전압분배기와;
    상기 제 3 풀-업소자로부터의 내부전압을 전압분배하여 출력하는 제 3 전압분배기를 포함하되,
    내부전압 대비 각 전압분배기로부터의 출력전압의 크기비율은 상기 제 2 전압분배기, 제 3 전압분배기, 제 1 전압분배기 순으로 큰 것을 특징으로 하는 전압 레벨 검출회로.
  5. 제 1 항에 있어서,
    상기 스위칭부는
    상기 전압상승 제어신호가 인에이블되면 동작하는 제 1 스위칭소자와;
    상기 전압하강 제어신호가 인에이블되면 동작하는 제 2 스위칭소자와;
    상기 전압상승 제어신호와 전압하강 제어신호가 디스에이블되면 동작하는 제 3 스위칭소자를 포함하는 전압레벨 검출회로.
  6. 제 5항에 있어서,
    상기 제 1 스위칭소자는 상기 전압상승 제어신호에 응답하여 동작하는 제 1 NMOS소자이고,
    상기 제 2 스위칭소자는 상기 전압하강 제어신호에 응답하여 동작하는 제 2 NMOS소자이고,
    상기 제 3 스위칭소자는 상기 전압상승 제어신호와 전압하강 제어신호를 부정논리합연산한 신호에 응답하여 동작하는 제 3 NMOS소자인 전압레벨 검출회로.
  7. 제 1 항에 있어서,
    상기 전압펌핑 인에이블 신호는 상기 제 1 노드로부터의 전압이 상기 기준전압보다 더 낮으면 인에이블되는 신호인 것을 특징으로 하는 전압레벨 검출회로.
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