KR100985759B1 - 반도체 메모리 장치의 입력 버퍼 회로 - Google Patents

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Abstract

본 발명은 제 1 전압단과 제 2 전압단의 전압 레벨 차이에 의해 구동되고, 기준 전압과 입력 신호의 전압 레벨을 비교하여 제 1 비교 신호, 및 제 2 비교 신호를 생성하는 제 1 버퍼링부, 상기 기준 전압과 상기 제 2 비교 신호의 전압 레벨을 비교하여 상기 제 2 전압단과 접지단 사이에 흐르는 전류의 양을 제어하는 제어부, 및 상기 입력 신호와 상기 제 1 비교 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함한다.
Figure R1020080079626
외부 전압, 기준 전압, 바이어스 전압

Description

반도체 메모리 장치의 입력 버퍼 회로{Input Buffer Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입력 버퍼 회로에 관한 것이다.
일반적으로 입력 버퍼 회로는 도 1에 도시된 바와 같이, 제 1 버퍼링부(10), 및 제 2 버퍼링부(20)를 포함한다.
상기 제 1 버퍼링부(10)는 입력 신호(in)의 전압과 기준 전압(Vref)의 레벨을 비교하여 제 1 및 제 2 비교 신호(com_s1, com_s2)를 생성한다. 예를 들어, 상기 제 1 버퍼링부(10)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높을 경우 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 낮게 생성한다. 또한 상기 제 1 버퍼링부(10)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Verf)의 레벨보다 낮은 경우 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 높게 생성한다.
상기 제 2 버퍼링부(20)는 상기 제 1 비교 신호(com_s1)와 상기 제 2 비교 신호(com_s2)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다. 예를 들어, 상기 제 2 버퍼링부(20)는 상기 제 1 비교 신호(com_s1)의 전압 레벨이 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 높으면 로우 레벨의 상기 출력 신호(out)를 출력한다. 또한 상기 제 2 버퍼링부(20)는 상기 제 1 비교 신호(com_s1)의 전압 레벨이 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 낮으면 하이 레벨의 상기 출력 신호(out)를 출력한다.
이와 같이 구성된 일반적인 입력 버퍼 회로는 제 1 버퍼링부(10)에 입력되는 상기 기준 전압(Vref)의 노이즈(noise)에 취약하다. 예를 들어, 상기 기준 전압(Vref)의 레벨이 타겟 레벨보다 높아지면 상기 제 2 비교 신호(com_s2)의 전압 레벨이 낮아진다. 상기 제 2 비교 신호(com_s2)의 전압 레벨이 낮아짐으로 인하여 상기 제 1 비교 신호(com_s1)의 전압 레벨은 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 항상 높을 수도 있다. 결국, 상기 출력 신호(out)는 상기 입력 신호(in)의 전압 레벨 변화에 의해 전압 레벨이 변해야 하지만 상기 출력 신호(out)는 항상 로우 레벨로 고정되어 버리는 문제점이 발생한다. 한편, 상기 기준 전압(Vref)의 레벨이 타겟 레벨보다 낮아지면 상기 출력 신호(out)의 전압 레벨은 하이 레벨로 고정될 수 있다. 즉, 상기 제 1 버퍼링부(10)에서 상기 기준 전압(Vref)의 노이즈를 증폭한 제 2 비교 신호(com_s2)와 상기 제 1 비교 신호(com_s1)를 상기 제 2 버퍼링부(20)에서 비교함으로 상기 출력 신호(out)의 레벨이 고정되는 문제점이 발생한다.
도 2에 도시된 입력 버퍼 회로는 기준 전압의 노이즈 영향을 받지 않도록 설 계된 일반적인 회로이다.
제 1 버퍼링부(10-1)는 기준 전압(Vref)과 상기 입력 신호(in)의 전압 레벨을 비교하여 비교 신호(com_s)를 생성한다. 예를 들어, 상기 제 1 버퍼링부(10-1)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높으면 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 낮을 때보다 낮은 레벨의 상기 비교 신호(com_s)를 생성한다. 한편, 상기 제 1 버퍼링부(10-1)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 낮으면 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높을 때보다 높은 레벨의 상기 비교 신호(com_s)를 생성한다.
제 2 버퍼링부(20-1)는 상기 입력 신호(in)와 상기 비교 신호(com_s)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다. 예를 들어, 상기 제 2 버퍼링부(20-1)는 상기 입력 신호(in)의 전압 레벨이 상기 비교 신호(com_s)의 전압 레벨보다 높을 경우 하이 레벨의 상기 출력 신호(out)를 출력한다. 상기 제 2 버퍼링부(20-1)는 상기 입력 신호(in)의 전압 레벨이 상기 비교 신호(com_s)의 전압 레벨보다 낮을 경우 로우 레벨의 상기 출력 신호(out)를 출력한다.
이와 같이 구성된 도 2의 입력 버퍼 회로는 도 1에 도시된 입력 버퍼 회로보다 기준 전압(Vref)의 노이즈에 둔감하다. 왜냐하면 상기 제 1 버퍼링부(10-1)는 도 1에 도시된 제 1 버퍼링부(10)와는 달리 기준 전압(Vref)의 영향을 받는 제 2 비교 신호(com_s2)를 생성하지 않을 뿐만 아니라, 상기 제 2 버퍼링부(20-1) 또한 상기 입력 신호(in)와 상기 비교 신호(com_s)만을 입력 받기 때문에 기준 전 압(Vref)의 노이즈를 증폭시키지 않는다.
하지만 도 2에 도시된 입력 버퍼 회로는 외부 전압(VDD)의 레벨 변화에 취약하다. 상기 제 1 버퍼링부(10-1)에서 출력되는 상기 비교 신호(com_s)의 전압 레벨은 바이어스 전압(Bias) 레벨에 반비례한다. 즉, 상기 바이어스 전압(Bias)은 트랜지스터(N7)의 턴온 정도를 조절하는 전압으로, 상기 바이어스 전압(Bias) 레벨이 높아지면 상기 트랜지스터(N7)의 턴온 정도가 커져 저항 소자(R3)와 트랜지스터(N8)가 연결된 노드 전압 레벨 즉, 상기 비교 신호(com_s)의 전압 레벨을 낮춘다. 상기 바이어스 전압(Bias) 레벨은 외부 전압(VDD)의 레벨에 비례하여 상승한다. 결국, 상기 외부 전압(VDD)의 레벨이 높아지면 상기 바이어스 전압(Bias)의 레벨이 상승하고, 전압 레벨이 상승된 상기 바이어스 전압(Bias)으로 인해 상기 비교 신호(com_s)의 전압 레벨이 낮아진다. 상기 제 2 버퍼링부(20-1)는 낮은 레벨의 상기 비교 신호(com_s)와 상기 입력 신호(in)의 전압 레벨을 비교하여 상기 출력 신호(out)의 전압 레벨을 결정함으로, 상기 출력 신호(out)의 전압 레벨은 하이 레벨로 고정될 수 있는 문제점이 발생한다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 기준 전압과 외부 전압의 레벨 변화와는 무관하게 정상적으로 동작할 수 있는 입력 버퍼 회로를 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 제 1 전압단과 제 2 전압단의 전압 레벨 차이에 의해 구동되고, 기준 전압과 입력 신호의 전압 레벨을 비교하여 제 1 비교 신호, 및 제 2 비교 신호를 생성하는 제 1 버퍼링부, 상기 기준 전압과 상기 제 2 비교 신호의 전압 레벨을 비교하여 상기 제 2 전압단과 접지단 사이에 흐르는 전류의 양을 제어하는 제어부, 및 상기 입력 신호와 상기 제 1 비교 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 외부 전압을 입력 받는 제 1 전압단, 및 바이어스 전압 레벨에 비례하여 제 2 전압단과 접지단 사이에 흐르는 전류의 양을 제어하는 제 1 전류 제어부를 포함하며, 입력 신호의 전압 레벨과 기준 전압 레벨을 비교하여 제 1 비교 신호, 및 제 2 비교 신호를 생성하는 제 1 버퍼링부, 및 상기 바이어스 전압 레벨에 반비례하여 상기 제 2 전압단과 접지단 사이에 흐르는 전류의 양을 제어하는 제어부, 및 상기 입력 신호와 상기 제 1 비교 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버 퍼링부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 바이어스 전압 레벨이 타겟 레벨보다 높아지면 상기 바이어스 전압을 강하시켜 제어 바이어스 전압으로서 출력하는 바이어스 전압 레벨 제어부, 상기 제어 바이어스 전압을 인가 받아 활성화되면 입력 신호의 전압 레벨과 기준 전압 레벨을 비교하여 비교 신호를 생성하는 제 1 버퍼링부, 및 상기 입력 신호와 상기 비교 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함한다.
본 발명에 따른 반도체 메모리 장치의 입력 버퍼 회로는 기준 전압과 외부 전압의 레벨 변화와는 무관하게 정상적인 동작 수행이 가능함으로 반도체 메모리 장치의 동작 신뢰성을 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 도 3에 도시된 바와 같이, 제 1 버퍼링부(100), 제어부(200), 및 제 2 버퍼링부(300)를 포함한다.
상기 제 1 버퍼링부(100)는 제 1 전압단과 제 2 전압단의 레벨 차이에 의해 구동된다. 상기 제 1 버퍼링부(100)는 기준 전압(Vref)과 입력 신호(in)의 전압 레벨을 비교하여 제 1 비교 신호(com_s1), 및 제 2 비교 신호(com_s2)를 생성한다. 예를 들어, 상기 제 1 버퍼링부(100)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높으면 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상 기 제 2 비교 신호(com_s2)의 전압 레벨보다 낮게 생성한다. 상기 제 1 버퍼링부(100)는 상기 입력 신호(in)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 낮으면 상기 제 1 비교 신호(com_s1)의 전압 레벨을 상기 제 2 비교 신호(com_s2)의 전압 레벨보다 높게 생성한다.
상기 제 1 버퍼링부(100)는 제 1 및 제 2 저항 소자(R11, R12), 및 제 1 내지 제 3 트랜지스터(N11, N12, N13)를 포함한다. 상기 제 1 저항 소자(R11)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R12)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 1 트랜지스터(N11)는 게이트에 바이어스 전압(Bias)을 인가 받고 드레인과 소오스에 제 1 노드(node_1)와 접지단(VSS)이 연결된다. 상기 제 2 트랜지스터(N12)는 게이트에 상기 입력 신호(in)를 입력 받고 드레인에 상기 제 1 저항 소자(R11)의 타단이 연결되며 소오스에 상기 제 1 노드(node_1)가 연결된다. 상기 제 3 트랜지스터(N13)는 게이트에 상기 기준 전압(Vref)을 인가 받고 드레인에 상기 제 2 저항 소자(R12)의 타단이 연결되며 소오스에 상기 제 1 노드(node_1)가 연결된다. 이때, 상기 제 1 버퍼링부(100)는 상기 제 1 및 제 2 저항 소자(R11, R12)의 일단에서 외부 전압(VDD)을 인가 받으므로 상기 제 1 버퍼링부(100)의 상기 제 1 전압단은 상기 제 1 및 제 2 저항 소자(R11, R12)의 일단이다. 상기 제 1 트랜지스터(N11)는 게이트에 상기 바이어스 전압(Bias)을 인가 받아 상기 제 1 노드(node_1)에서 접지단으로 흐르는 전류의 양을 조절하는 전류 제어부의 역할을 수행한다. 상기 제 1 트랜지스터(N11)를 더욱 자세히 설명하면, 상기 바이어스 전압(Bias) 레벨에 따라 상기 제 1 노드(node_1)와 접 지 전압(VSS) 사이에 흐르는 전류의 양을 제어한다. 상기 제 1 노드(node_1)는 상기 제 1 버퍼링부(100)의 상기 제 2 전압단이다. 또한 상기 제 1 저항 소자(R11)와 상기 제 2 트랜지스터(N12)가 연결된 노드에서 상기 제 1 비교 신호(com_s1)가 출력된다. 상기 제 2 저항 소자(R12)와 상기 제 3 트랜지스터(N13)가 연결된 노드에서 상기 제 2 비교 신호(com_s2)가 출력된다.
상기 제어부(200)는 상기 제 2 비교 신호(com_s2)의 전압 레벨과 상기 기준 전압(Vref) 레벨을 비교하여 상기 제 2 전압단, 즉 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 흐르는 전류의 양을 제어한다. 예를 들어, 상기 제어부(200)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높으면 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 흐르는 전류의 양을 증가시킨다. 상기 제어부(200)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮으면 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 흐르는 전류의 양을 감소시킨다.
상기 제어부(200)는 제어 신호 생성부(210), 및 스위칭부(220)를 포함한다.
상기 제어 신호 생성부(210)는 상기 제 2 비교 신호(com_s2)의 전압 레벨과 상기 기준 전압(Vref) 레벨을 비교하여 제어 신호(ctrl)를 생성한다. 예를 들어, 상기 제어 신호 생성부(210)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 높을 경우 상기 제어 신호(ctrl)의 전압 레벨을 높인다. 상기 제어 신호 생성부(210)는 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 낮을 경우 상기 제어 신호(ctrl)의 전압 레벨을 낮춘 다.
상기 제어 신호 생성부(210)는 상기 제 2 비교 신호(com_s2)의 전압 레벨과 상기 기준 전압(Vref)을 비교하여 상기 제어 신호(ctrl)를 생성하는 비교기(com)로 구현될 수 있다.
상기 스위칭부(220)는 상기 제어 신호(ctrl)의 전압 레벨에 응답하여 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 흐르는 전류의 양을 증가 또는 감소시킨다. 예를 들어, 상기 스위칭부(220)는 상기 제어 신호(ctrl)의 전압 레벨이 높아지면 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 흐르는 전류의 양을 증가시킨다. 상기 스위칭부(220)는 상기 제어 신호(ctrl)의 전압 레벨이 낮아지면 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 흐르는 전류의 양을 감소시킨다. 따라서 상기 스위칭부(220)를 전류 제어부라고 할 수 있다.
상기 스위칭부(220)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인과 소오스에 상기 제 1 노드(node_1)와 접지단(VSS)이 연결된 제 4 트랜지스터(N14)로 구현될 수 있다. 상기 제 4 트랜지스터(N14)는 게이트에 상기 제어 신호(ctrl)를 인가받고 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 연결되기 때문에 상기 제어 신호(ctrl)의 전압 레벨에 따라 상기 제 1 노드(node_1)와 접지단(VSS) 사이에 흐르는 전류의 양을 제어할 수 있다.
상기 제 2 버퍼링부(300)는 상기 입력 신호(in)와 상기 제 1 비교 신호(com_s1)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다. 예를 들어, 상기 제 2 버퍼링부(300)는 상기 입력 신호(in)의 전압 레벨이 상기 제 1 비교 신 호(com_s1)의 전압 레벨보다 높으면 하이 레벨의 상기 출력 신호(out)를 출력한다. 상기 제 2 버퍼링부(300)는 상기 입력 신호(in)의 전압 레벨이 상기 제 1 비교 신호(com_s1)의 전압 레벨보다 낮으면 로우 레벨의 상기 출력 신호(out)를 출력한다.
상기 제 2 버퍼링부(300)는 제 5 내지 제 9 트랜지스터(N15~N17, P11~P12)를 포함한다. 상기 제 5 트랜지스터(N15)는 게이트에 상기 바이어스 전압(Bias)을 인가 받고 소오스에 접지단(VSS)이 연결된다. 상기 제 6 트랜지스터(N16)는 게이트에 상기 입력 신호(in)가 입력되고 소오스에 상기 제 5 트랜지스터(N15)의 드레인이 연결된다. 상기 제 7 트랜지스터(N17)는 게이트에 상기 제 1 비교 신호(com_s1)를 입력 받고 소오스에 상기 제 5 트랜지스터(N15)의 드레인이 연결된다. 상기 제 8 트랜지스터(P11)는 게이트와 드레인에 상기 제 6 트랜지스터(N16)의 드레인이 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 9 트랜지스터(P12)는 게이트에 상기 제 8 트랜지스터(P11)의 게이트가 연결되고 드레인에 상기 제 7 트랜지스터(N17)의 드레인이 연결되며 소오스에 외부 전압(VDD)을 인가 받는다. 이때, 상기 제 7 트랜지스터(N17)와 상기 제 9 트랜지스터(P12)가 연결된 노드에서 상기 출력 신호(out)가 출력된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 다음과 같이 동작한다.
도 2에 도시된 종래 기술에 따른 입력 버퍼 회로를 구성하는 트랜지스터(N7)는 바이어스 전압(Bias)을 인가 받아 제 1 전류(I1)를 접지단(VSS)으로 흘린다.
도 3에 도시된 본 발명에 따른 입력 버퍼 회로를 구성하는 제 1 트랜지스 터(N11)는 바이어스 전압(Bias)을 인가 받아 제 2 전류(I2)를 접지단(VSS)으로 흘린다. 또한 제어 신호(ctrl)를 입력 받는 제 4 트랜지스터(N14)가 턴온되면 제 3 전류(I3)를 접지단(VSS)으로 흘린다. 이때, 상기 제 2 전류(I2)와 상기 제 3 전류(I3)의 양을 합한 총량은 상기 제 1 전류(I1)의 양과 동일하도록 상기 제 1 트랜지스터(N11)와 상기 제 4 트랜지스터(N14)의 사이즈를 결정한다. 즉, 상기 제 1 트랜지스터(N11)와 상기 제 4 트랜지스터(N14)는 도 2에 도시된 트랜지스터(N7)보다 사이즈가 작게 설계된다.
본 발명의 실시예에 따른 입력 버퍼 회로는 외부 전압(VDD)이 상승함에 따라 상기 바이어스 전압(Bias)이 상승하여 제 1 비교 신호(com_s1)의 전압 레벨이 낮아지는 것을 방지한다.
상기 바이어스 전압(Bias)이 타겟 레벨보다 낮으면 제 2 비교 신호(com_s2)의 전압 레벨은 기준 전압(Vref)의 레벨보다 높게 생성된다. 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref)의 레벨보다 높으면 제어 신호(ctrl)의 전압 레벨이 높아져 상기 제 4 트랜지스터(N14)는 턴온 정도가 커진다. 상기 바이어스 전압(Bias)을 인가 받는 상기 제 1 트랜지스터(N11)는 상기 바이어스 전압(Bias) 레벨이 낮아져 턴온 정도가 작아지고, 턴온 정도가 작아진 상기 제 1 트랜지스터(N11)는 상기 바이어스 전압(Bias)이 정상적일 때보다 적은 양의 제 2 전류(I2)를 접지단(VSS)으로 흘린다. 한편, 턴온 정도가 커진 상기 제 4 트랜지스터(N14)는 상기 바이어스 전압(Bias)이 정상적일 때보다 많은 양의 상기 제 3 전류(I3)를 흘린다. 결국, 상기 바이어스 전압(Bias)이 타겟 레벨보다 낮아지더라도, 즉 상기 바이어스 전압(Bias)이 정상적일 때보다 낮아지더라도 상기 제 1 버퍼링부(100)의 제 2 전압단에서 접지단(VSS) 사이에 흐르는 전류의 양은 일정해진다. 다시 설명하면, 도 2에 도시된 제 1 버퍼링부(10-1)가 정상적인 바이어스 전압(Bias)을 인가받았을 경우 접지단(VSS)으로 흘리는 전류(I1)와 동일한 양을 본 발명에 따른 입력 버퍼 회로의 제 1 버퍼링부(100)가 바이어스 전압(Bias)이 낮아져도 접지단(VSS)으로 흘린다. 따라서 상기 제 1 버퍼링부(100)는 상기 입력 신호(in)에 응답하여 상기 제 1 비교 신호(com_s1)를 정상적인 레벨로 생성한다. 제 2 버퍼링부(300)는 상기 제 1 비교 신호(com_s1)와 상기 입력 신호(in)의 전압 레벨을 비교하여 상기 출력 신호(out)를 정상적으로 출력한다.
상기 바이어스 전압(Bias) 레벨이 타겟 레벨보다 높아지면 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮아진다. 상기 제 2 비교 신호(com_s2)의 전압 레벨이 상기 기준 전압(Vref) 레벨보다 낮아지면 상기 제어 신호(ctrl)의 전압 레벨은 낮아진다. 상기 제어 신호(ctrl)의 전압 레벨이 낮아지면 상기 제 4 트랜지스터(N14)는 턴오프된다. 상기 바이어스 전압(Bias)을 인가 받아 턴온된 상기 제 1 트랜지스터(N11)만이 상기 제 2 전류(I2)를 접지단(VSS)으로 흘린다. 이때, 상기 제 1 트랜지스터(N11)는 도 2에 도시된 트랜지스터(N7)보다 사이즈가 작으므로 상기 바이어스 전압(Bias)이 상승하여 상기 제 2 전류(I2)의 양이 증가하더라도 상기 제 2 전류(I2) 양은 도 2에 도시된 정상적인 바이어스 전압(Bias)을 인가 받는 트랜지스터(N7)가 흘리는 상기 제 1 전류(I1) 양과 같게 된다. 따라서, 상기 제 1 비교 신호(com_s1)의 전압 레벨은 정상적인 레벨로 생성된 다. 결국, 상기 제 2 버퍼링부(300)는 상기 제 1 비교 신호(com_s1)와 상기 입력 신호(in)의 전압 레벨을 정상적으로 비교하여 상기 출력 신호(out)를 생성할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 외부 전압의 레벨이 상승하여 바이어스 전압이 상승하더라도 입력 신호를 정상적으로 버퍼링하여 출력 신호로서 출력할 수 있다. 또한 본 발명에 따른 입력 버퍼 회로는 외부 전압 레벨이 상승하여도 정상적으로 버퍼링 동작이 수행되기 때문에 이를 적용한 반도체 메모리 장치는 동작 신뢰성이 상승하는 효과를 갖는다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 도 4에 도시된 바와 같이, 제 1 버퍼링부(100-1), 제 2 버퍼링부(200-1), 및 바이어스 전압 레벨 제어부(400)를 포함한다.
상기 제 1 버퍼링부(100-1)는 제어 바이어스 전압(Bias_ctrl)을 인가 받아 활성화되면 입력 신호(in)의 전압 레벨과 기준 전압(Vref) 레벨을 비교하여 비교 신호(com_s)를 생성한다.
상기 제 1 버퍼링부(100-1)는 도 2에 도시된 제 1 버퍼링부(10-1)와 그 내부 구조가 동일하다. 다만 바이어스 전압(Bias) 대신 제어 바이어스 전압(Bias_ctrl)이 인가될 뿐이다. 따라서 도 4에 도시된 상기 제 1 버퍼링부(100-1)의 상세한 설명은 생략한다.
상기 제 2 버퍼링부(200-1)는 상기 입력 신호(in)와 상기 비교 신호(com_s)의 전압 레벨을 비교하여 출력 신호(out)를 생성한다.
상기 제 2 버퍼링부(200-1)는 도 2에 도시된 제 2 버퍼링부(20-1)와 그 내부 구조가 동일하다. 따라서 도 4에 도시된 상기 제 2 버퍼링부(200-1)의 상세한 설명을 생략한다.
상기 바이어스 전압 레벨 제어부(400)는 상기 바이어스 전압(Bias)이 타겟 레벨보다 높아지면 상기 바이어스 전압(Bias)을 강하시켜 상기 제어 바이어스 전압(Bias_ctrl)으로서 출력한다. 또한 상기 바이어스 전압(Bias)이 타겟 레벨보다 낮으면 상기 바이어스 전압(Bias)을 상기 제어 바이어스 전압(Bias_ctrl)으로서 출력한다.
상기 바이어스 전압 레벨 제어부(400)는 도 5에 도시된 바와 같이, 전압 강하부(410), 레벨 감지부(420), 및 선택부(430)를 포함한다.
상기 전압 강하부(410)는 상기 바이어스 전압(Bias)을 강하시켜 다운 전압(Bias_dn)을 생성한다.
상기 전압 강하부(410)는 제 3 및 제 4 저항 소자(R21, R22)를 포함한다. 상기 제 3 저항 소자(R21)는 일단에 상기 바이어스 전압(Bias)을 인가 받는다. 상기 제 4 저항 소자(R22)는 일단에 상기 제 3 저항 소자(R21)의 타단이 연결되고 타단에 접지단(VSS)이 연결된다. 이때, 상기 다운 전압(Bias_dn)은 상기 제 3 저항 소자(R21)와 상기 제 4 저항 소자(R22)가 연결된 노드에서 생성된다.
상기 레벨 감지부(420)는 상기 바이어스 전압(Bias)이 타겟 레벨보다 높아지면 감지 신호(det)를 인에이블시킨다.
상기 레벨 감지부(420)는 제 5 및 제 6 저항 소자(R23, R24), 및 제 10 및 제 11 트랜지스터(P21, N21)를 포함한다. 상기 제 5 저항 소자(R23)는 일단에 상기 바이어스 전압(Bias)을 인가 받는다. 상기 제 6 저항 소자(R24)는 일단에 상기 제 5 저항 소자(R23)의 타단에 연결되고 타단에 접지단(VSS)이 연결된다. 상기 제 5 및 제 6 저항 소자(R23, R24)가 연결된 노드에서 분배 전압(Bias_dv)이 생성된다. 이때, 상기 바이어스 전압(Bias)은 상기 제 5 및 제 6 저항 소자(R23, R24)의 저항 분배비로 분배되어 상기 분배 전압(Bias_dv)으로서 출력된다. 상기 제 10 트랜지스터(P21)는 소오스에 외부 전압(VDD)을 인가 받고 게이트에 상기 분배 전압(Bias_dv)을 인가 받는다. 상기 제 11 트랜지스터(N21)는 게이트에 상기 분배 전압(Bias_dv)을 인가 받고 드레인에 상기 제 10 트랜지스터(P21)의 드레인이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 10 트랜지스터(P21)와 상기 제 11 트랜지스터(N21)가 연결된 노드에서 상기 감지 신호(det)가 생성된다.
상기 레벨 감지부(420)는 상기 바이어스 전압(Bias)의 레벨이 상승하면 상기 분배 전압(Bias_dv)의 레벨을 상승시키고, 상승된 상기 분배 전압(Bias_dv) 레벨이 상기 제 11 트랜지스터(N21)를 턴온시키면 상기 감지 신호(det)를 로우 레벨로 인에이블시킨다. 또한 상기 레벨 감지부(420)는 상기 바이어스 전압(Bias)이 상기 제 1 트랜지스터(N21)를 턴온시킬 정도로 높아지지 않으면 상기 제 10 트랜지스터(P21)를 턴온시켜 상기 감지 신호(det)를 하이 레벨로 디스에이블시킨다.
상기 선택부(430)는 상기 감지 신호(det)가 하이 레벨로 디스에이블되면 상기 바이어스 전압(Bias)을 상기 제어 바이어스 전압(Bias_ctrl)으로서 출력하고, 상기 감지 신호(det)가 로우 레벨로 인에이블되면 상기 다운 전압(Bias_dn)을 상기 제어 바이어스 전압(Bias_ctrl)으로서 출력한다.
상기 선택부(430)는 제 1 및 제 2 패스 게이트(PG21, PG22), 및 인버터(IV21)를 포함한다. 상기 인버터(IV21)는 상기 감지 신호(det)를 입력 받는다. 상기 제 1 패스 게이트(PG21)는 입력단에 상기 바이어스 전압(Bias)을 인가 받고 제 1 제어단에 상기 감지 신호(det)를 입력 받으며 제 2 제어단에 상기 인버터(IV21)의 출력 신호를 입력 받는다. 상기 제 2 패스 게이트(PG22)는 입력단에 상기 다운 전압(Bias_dn)을 인가 받고 제 1 제어단에 상기 인버터(IV21)의 출력 신호를 입력 받으며 제 2 제어단에 상기 감지 신호(det)를 입력 받는다. 상기 제 1 패스 게이트(PG21)와 상기 제 2 패스 게이트(PG22)의 출력단이 연결된 노드에서 상기 제어 바이어스 전압(Bias_ctrl)이 출력된다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로는 다음과 같이 동작한다.
상기 바이어스 전압 레벨 제어부(400)는 바이어스 전압(Bias)이 타겟 레벨보다 높으면 상기 바이어스 전압(Bias)을 강하시켜 제어 바이어스 전압(Bias_ctrl)으로서 출력하고, 상기 바이어스 전압(Bias)이 타겟 레벨보다 낮으면 상기 바이어스 전압(Bias)을 상기 제어 바이어스 전압(Bias_ctrl)으로서 출력한다.
결국, 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로를 구성하는 제 1 버퍼링부(100-1)는 상기 바이어스 전압(Bias)이 높아지더라도 레벨을 강하시킨 상기 제어 바이어스 전압(Bias_ctrl)을 인가 받으므로 상기 비교 신호(com_s)의 전압 레벨이 낮아지는 것을 방지한다. 따라서 상기 제 2 버퍼링 부(200-1)는 상기 입력 신호(in)와 상기 비교 신호(com_s)의 전압 레벨을 비교하여 정상적으로 출력 신호(out)를 생성한다.
본 발명의 실시예에 따른 입력 버퍼 회로와 다른 실시예에 따른 입력 버퍼 회로는 모두 외부 전압이 높아지더라도 정상적으로 버퍼링 동작을 수행할 수 있고, 제 2 버퍼링부(200, 200-1)가 입력 신호(in)와 상기 입력 신호(in)를 증폭시킨 비교 신호(com_s, com_s1)를 비교함으로 기준 전압(Vref)의 노이즈 변화에 둔감하다.
본 발명에 따른 입력 버퍼 회로는 외부 전압 또는 기준 전압의 변화에 무관하게 정상적인 버퍼링 동작을 수행함으로 반도체 메모리 장치의 동작 신뢰도를 높이는 효과를 갖는다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술의 실시예에 따른 입력 버퍼 회로의 상세 구성도,
도 2는 종래 기술의 다른 실시예에 따른 입력 버퍼 회로의 상세 구성도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로의 상세 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼 회로의 구성도,
도 5는 도 4의 바이어스 전압 레벨 제어부의 상세 구성도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 제 1 버퍼링부 200: 제어부
300: 제 2 버퍼링부 400: 바이어스 전압 레벨 제어부

Claims (17)

  1. 제 1 전압단과 제 2 전압단의 전압 레벨 차이에 의해 구동되고, 기준 전압과 입력 신호의 전압 레벨을 비교하여 제 1 비교 신호, 및 제 2 비교 신호를 생성하며, 상기 제 2 전압단과 접지단 사이에 흐르는 전류의 양에 따라 상기 제 1 및 제 2 비교 신호의 전압 레벨이 변하는 제 1 버퍼링부;
    상기 기준 전압과 상기 제 2 비교 신호의 전압 레벨을 비교하여 상기 제 2 전압단과 접지단 사이에 흐르는 전류의 양을 제어하는 제어부; 및
    상기 입력 신호와 상기 제 1 비교 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  2. 제 1 항에 있어서,
    상기 제 1 버퍼링부는
    상기 입력 신호의 전압 레벨이 상기 기준 전압의 레벨보다 높으면 상기 제 1 비교 신호의 전압 레벨을 상기 제 2 비교 신호의 전압 레벨보다 낮게 생성하고,
    상기 입력 신호의 전압 레벨이 상기 기준 전압의 전압 레벨보다 낮으면 상기 제 1 비교 신호의 전압 레벨을 상기 제 2 비교 신호의 전압 레벨보다 높게 생성하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  3. 제 1 항에 있어서,
    상기 제어부는
    상기 제 2 비교 신호의 전압 레벨이 상기 기준 전압의 레벨보다 높으면 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양을 증가시키고,
    상기 제 2 비교 신호의 전압 레벨이 상기 기준 전압의 레벨보다 낮으면 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양을 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  4. 제 3 항에 있어서,
    상기 제어부는
    상기 제 2 비교 신호, 및 상기 기준 전압에 응답하여 제어 신호를 생성하는 제어 신호 생성부, 및
    상기 제어 신호의 전압 레벨에 응답하여 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양을 증가 또는 감소시키는 전류 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  5. 제 4 항에 있어서,
    상기 제어 신호 생성부는
    상기 제 2 비교 신호의 전압 레벨과 상기 기준 전압의 레벨을 비교하여 상기 제어 신호를 생성하는 비교기인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  6. 외부 전압을 입력 받는 제 1 전압단, 및 바이어스 전압 레벨에 비례하여 제 2 전압단과 접지단 사이에 흐르는 전류의 양을 제어하는 제 1 전류 제어부를 포함하며, 입력 신호의 전압 레벨과 기준 전압 레벨을 비교하여 제 1 비교 신호, 및 제 2 비교 신호를 생성하고, 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양에 따라 상기 제 1 및 제 2 비교 신호의 전압 레벨이 변하는 제 1 버퍼링부; 및
    상기 바이어스 전압 레벨에 반비례하여 상기 제 2 전압단과 접지단 사이에 흐르는 전류의 양을 제어하는 제어부; 및
    상기 입력 신호와 상기 제 1 비교 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  7. 제 6 항에 있어서,
    상기 제 1 버퍼링부는
    상기 바이어스 전압 레벨이 높아질수록 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양이 증가되어 상기 제 1 및 제 2 비교 신호의 전압 레벨이 낮아지며, 상기 바이어스 전압 레벨이 낮아질수록 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양이 감소되어 상기 제 1 및 제 2 비교 신호의 전압 레벨이 높아지는 것을 특징으로 하는 반도체 장치의 입력 버퍼 회로.
  8. 제 7 항에 있어서,
    상기 제 1 버퍼링부는
    상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 높아지면 상기 제 1 비교 신호의 전압 레벨을 상기 제 2 비교 신호의 전압 레벨보다 낮게 생성하고,
    상기 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮아지면 상기 제 1 비교 신호의 전압 레벨을 상기 제 2 비교 신호의 전압 레벨보다 높게 생성하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  9. 제 8 항에 있어서,
    상기 제어부는
    상기 제 2 비교 신호의 전압 레벨이 상기 기준 전압 레벨보다 높을 경우 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양을 증가시키고,
    상기 제 2 비교 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮을 경우 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양를 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  10. 제 9 항에 있어서,
    상기 제어부는
    상기 제 2 비교 신호의 전압 레벨과 상기 기준 전압의 레벨에 응답하여 제어 신호를 생성하는 제어 신호 생성부, 및
    상기 제어 신호의 전압 레벨에 응답하여 상기 제 2 전압단과 상기 접지단에 흐르는 전류의 양을 제어하는 제 2 전류 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  11. 제 10 항에 있어서,
    상기 제어 신호 생성부는
    상기 제 2 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 높을수록 상기 제어 신호의 전압 레벨을 높이고,
    상기 제 2 입력 신호의 전압 레벨이 상기 기준 전압 레벨보다 낮을수록 상기 제어 신호의 전압 레벨을 낮추는 비교기인 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  12. 제 11 항에 있어서,
    상기 제 2 전류 제어부는
    상기 제어 신호의 전압 레벨이 높아질수록 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류의 양을 증가시키고, 상기 제어 신호의 전압 레벨이 낮아질수록 상기 제 2 전압단과 상기 접지단 사이에 흐르는 전류를 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  13. 바이어스 전압 레벨이 타겟 레벨보다 높아지면 상기 바이어스 전압을 강하시켜 제어 바이어스 전압으로서 출력하는 바이어스 전압 레벨 제어부;
    상기 제어 바이어스 전압을 인가 받아 활성화되면 입력 신호의 전압 레벨과 기준 전압 레벨을 비교하여 비교 신호를 생성하며, 상기 제어 바이어스 전압에 따라 상기 비교 신호의 전압 레벨이 변하는 제 1 버퍼링부; 및
    상기 입력 신호와 상기 비교 신호의 전압 레벨을 비교하여 출력 신호를 생성하는 제 2 버퍼링부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  14. 제 13 항에 있어서,
    상기 바이어스 전압 레벨 제어부는
    상기 바이어스 전압 레벨이 상기 타겟 전압 레벨보다 낮으면 상기 바이어스 전압을 상기 제어 바이어스 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  15. 제 14 항에 있어서,
    상기 바이어스 전압 레벨 제어부는
    상기 바이어스 전압 레벨을 감지하여 감지 신호를 생성하는 레벨 감지부,
    상기 바이어스 전압을 강하시켜 다운 전압을 생성하는 전압 강하부, 및
    상기 감지 신호에 응답하여 상기 바이어스 전압 또는 상기 다운 전압을 상기 제어 바이어스 전압으로서 선택적으로 출력하는 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  16. 제 15 항에 있어서,
    상기 레벨 감지부는
    상기 바이어스 전압 레벨이 상기 타겟 레벨보다 높으면 상기 감지 신호를 인에이블시키고,
    상기 바이어스 전압 레벨이 상기 타겟 레벨보다 낮으면 상기 감지 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
  17. 제 16 항에 있어서,
    상기 선택부는
    상기 감지 신호가 인에이블되면 상기 다운 전압을 상기 제어 바이어스 전압으로서 출력하고,
    상기 감지 신호가 디스에이블되면 상기 바이어스 전압을 상기 제어 바이어스 전압으로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼 회로.
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