KR102237733B1 - 기준 전압 신호의 변동에 강인한 버퍼 회로 - Google Patents

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Abstract

버퍼 회로는 제1 차동 증폭기, 제2 차동 증폭기, 제3 차동 증폭기 및 혼합기를 포함한다. 제1 차동 증폭기는 입력 신호 및 기준 전압 신호에 기초하여 양성 차동 신호 및 음성 차동 신호를 생성한다. 제2 차동 증폭기는 양성 차동 신호 및 음성 차동 신호에 기초하여 제1 신호를 생성한다. 제3 차동 증폭기는 양성 차동 신호 및 음성 차동 신호에 기초하여 제1 신호와 위상이 상이한 제2 신호를 생성한다. 혼합기는 제1 신호와 제2 신호를 혼합한 신호를 출력 신호로서 출력한다.

Description

기준 전압 신호의 변동에 강인한 버퍼 회로{BUFFER CIRCUIT ROBUST TO VARIATION OF REFERENCE VOLTAGE SIGNAL}
본 발명은 버퍼 회로에 관한 것으로서, 더욱 상세하게는 기준 전압 신호의 변동에 강인한 버퍼 회로에 관한 것이다.
차동 증폭기는 두 개의 입력 단자들과 한 개 이상의 출력 단자를 가지며, 두 입력 신호들의 차를 증폭하여 출력 신호를 생성하는 회로를 지칭한다. 차동 증폭기는 아날로그 집적 회로를 구성하는 기본적인 기능 블록이며, 버퍼 회로에도 사용된다.
버퍼 회로에 사용되는 차동 증폭기에 입력 신호로서 인가된 기준 전압 신호의 변동이 있는 경우, 버퍼 회로의 출력 신호의 듀티(Duty)가 악화되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 입력 신호를 차동 증폭하여 생성한 차동 신호들을 혼합하여 기준 전압 신호의 변동이 있을 때에도 상기 입력 신호의 듀티와 동일 또는 근접한 듀티를 유지하는 출력 신호를 생성하는 버퍼 회로를 제공하는데 있다.
본 발명의 일 목적은 기준 전압 신호의 변동이 적은 경우 일반적인 차동 증폭을 통해 출력 신호를 생성하고, 기준 전압 신호의 변동이 큰 경우 입력 신호를 차동 증폭하여 생성한 차동 신호들을 혼합하여 상기 입력 신호의 듀티와 동일 또는 근접한 듀티를 유지하는 출력 신호를 생성하는 버퍼 회로를 제공하는데 있다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 버퍼 회로는 제1 차동 증폭기, 제2 차동 증폭기, 제3 차동 증폭기 및 혼합기를 포함한다. 상기 제1 차동 증폭기는 입력 신호 및 기준 전압 신호에 기초하여 양성 차동 신호 및 음성 차동 신호를 생성한다. 상기 제2 차동 증폭기는 상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 제1 신호를 생성한다. 상기 제3 차동 증폭기는 상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 상기 제1 신호와 위상이 상이한 제2 신호를 생성한다. 상기 혼합기는 상기 제1 신호와 상기 제2 신호를 혼합한 신호를 출력 신호로서 출력한다.
일 실시예에 있어서, 상기 버퍼 회로는 상기 기준 전압 신호의 레벨이 변경되는 경우 상기 양성 차동 신호 및 상기 음성 차동 신호의 듀티 변화를 상기 혼합을 통해 상쇄하여 상기 출력 신호의 듀티와 상기 입력 신호의 듀티 간의 차이를 일정 범위 내로 유지시킨다.
일 실시예에 있어서, 상기 혼합기는 제1 인버터 및 내부 혼합기를 포함할 수 있다. 상기 제1 인버터는 상기 제2 신호를 반전하여 반전된 제2 신호를 생성할 수 있다. 상기 내부 혼합기는 상기 제1 신호와 상기 반전된 제2 신호를 혼합하여 상기 출력 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제1 신호의 위상과 상기 제2 신호의 위상 간의 차이는 180도일 수 있다.
일 실시예에 있어서, 상기 내부 혼합기는 제1 노드를 포함할 수 있다. 상기 제1 신호 및 상기 반전된 제2 신호가 상기 제1 노드에 인가되고, 상기 출력 신호가 상기 제1 노드로부터 출력될 수 있다.
일 실시예에 있어서, 상기 내부 혼합기는 제2 및 제3 인버터들을 포함할 수 있다. 상기 제2 인버터의 입력단은 제1 노드와 연결되고, 상기 제2 인버터의 출력단은 제2 노드와 연결될 수 있다. 상기 제3 인버터의 입력단은 상기 제2 노드와 연결되고, 상기 제3 인버터의 출력단은 상기 제1 노드와 연결될 수 있다. 상기 제1 신호는 상기 제1 노드에 인가되고, 상기 반전된 제2 신호는 상기 제2 노드에 인가되고, 상기 출력 신호는 상기 제1 노드로부터 출력될 수 있다.
일 실시예에 있어서, 상기 제1 차동 증폭기는 제1 및 제2 NMOS 트랜지스터들, 제1 및 제2 저항들 및 전류원을 포함할 수 있다. 상기 제1 저항의 일 말단에 전원 전압이 인가되고, 상기 제1 저항의 타 말단은 제1 노드에 연결되고, 상기 제2 저항의 일 말단에 상기 전원 전압이 인가되고, 상기 제2 저항의 타 말단은 제2 노드와 연결되고, 상기 제1 노드에서 상기 음성 차동 신호가 출력되고, 상기 제2 노드에서 상기 양성 차동 신호가 출력될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 입력 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 기준 전압 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결될 수 있다. 상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단에 접지 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 전류원은 제3 NMOS 트랜지스터를 포함할 수 있다. 상기 제3 NMOS 트랜지스터의 드레인 터미널은 상기 제3 노드와 연결되고, 상기 제3 NMOS 트랜지스터의 게이트 터미널에 바이어스 전압 신호가 인가되고, 상기 제3 NMOS 트랜지스터의 소스 터미널에 상기 접지 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 바이어스 전압 신호의 크기에 따라 상기 전류원이 제공하는 전류의 전류량이 결정될 수 있다.
일 실시예에 있어서, 상기 제2 차동 증폭기는 제1 및 제2 PMOS 트랜지스터들, 제1 및 제2 NMOS 트랜지스터들 및 전류원을 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 드레인 터미널에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 터미널은 제1 노드와 연결되고, 상기 제1 PMOS 트랜지스터의 소스 터미널은 상기 제1 노드와 연결될 수 있다. 상기 제2 PMOS 트랜지스터의 드레인 터미널에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 노드와 연결되고, 상기 제2 PMOS 트랜지스터의 소스 터미널은 제2 노드와 연결되고, 상기 제2 노드에서 상기 제1 신호가 출력될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 양성 차동 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 음성 차동 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결될 수 있다. 상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단에 접지 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 제3 차동 증폭기는 제1 및 제2 PMOS 트랜지스터들, 제1 및 제2 NMOS 트랜지스터들 및 전류원을 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 드레인 터미널에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 터미널은 제1 노드와 연결되고, 상기 제1 PMOS 트랜지스터의 소스 터미널은 상기 제1 노드와 연결될 수 있다. 상기 제2 PMOS 트랜지스터의 드레인 터미널에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 노드와 연결되고, 상기 제2 PMOS 트랜지스터의 소스 터미널은 제2 노드와 연결되고, 상기 제2 노드에서 상기 제2 신호가 출력될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 음성 차동 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 양성 차동 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결될 수 있다. 상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단에 접지 전압이 인가될 수 있다.
본 발명의 일 실시예에 따른 버퍼 회로는 제1 차동 증폭기, 제2 차동 증폭기, 제3 차동 증폭기 및 혼합기를 포함한다. 상기 제1 차동 증폭기는 입력 신호 및 기준 전압 신호에 기초하여 양성 차동 신호 및 음성 차동 신호를 생성한다. 상기 제2 차동 증폭기는 상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 제1 신호를 생성하고, 모드 신호가 비활성화된 경우 상기 제1 신호를 제1 전류량으로 구동하고, 상기 모드 신호가 활성화된 경우 상기 제1 신호를 상기 제1 전류량의 절반인 제2 전류량으로 구동한다. 상기 제3 차동 증폭기는 상기 모드 신호가 비활성화된 경우 동작하지 않고, 상기 모드 신호가 활성화된 경우 상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 상기 제1 신호와 위상이 상이하고 상기 제2 전류량을 가지는 제2 신호를 생성한다. 상기 혼합기는 상기 모드 신호가 비활성화된 경우 상기 제1 신호를 상기 출력 신호로서 출력하고, 상기 모드 신호가 활성화된 경우 상기 제1 신호와 상기 제2 신호를 혼합한 신호를 출력 신호로서 출력한다.
일 실시예에 있어서, 상기 버퍼 회로는 상기 모드 신호가 활성화된 경우, 상기 기준 전압 신호의 레벨이 변경되는 경우 상기 양성 차동 신호 및 상기 음성 차동 신호의 듀티 변화를 상기 혼합을 통해 상쇄하여 상기 출력 신호의 듀티와 상기 입력 신호의 듀티 간의 차이를 일정 범위 내로 유지시킬 수 있다.
일 실시예에 있어서, 상기 혼합기는 제1 인버터 및 내부 혼합기를 포함할 수 있다. 상기 제1 인버터는 상기 제2 신호를 반전하여 반전된 제2 신호를 생성할 수 있다. 상기 내부 혼합기는 상기 제1 신호와 상기 반전된 제2 신호를 혼합하여 상기 출력 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 내부 혼합기는 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 신호는 제1 노드에 인가되고, 상기 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드에 연결되고, 상기 NMOS 트랜지스터의 게이트 터미널에 상기 모드 신호가 인가되고, 상기 NMOS 트랜지스터의 소스 터미널에 상기 반전된 제2 신호가 인가되고, 상기 출력 신호가 상기 제1 노드로부터 출력될 수 있다.
일 실시예에 있어서, 상기 내부 혼합기는 NMOS 트랜지스터와 제2 및 제3 인버터들을 포함할 수 있다. 상기 NMOS 트랜지스터의 드레인 터미널은 제1 노드와 연결되고, 상기 NMOS 트랜지스터의 게이트 터미널에 상기 모드 신호가 인가되고, 상기 NMOS 트랜지스터의 소스 터미널은 제2 노드와 연결될 수 있다. 상기 제2 인버터의 입력단은 상기 제2 노드와 연결되고, 상기 제2 인버터의 출력단은 제3 노드와 연결될 수 있다. 상기 제3 인버터의 입력단은 상기 제3 노드와 연결되고, 상기 제3 인버터의 출력단은 상기 제2 노드와 연결될 수 있다. 상기 제1 신호는 상기 제1 노드에 인가되고, 상기 반전된 제2 신호는 상기 제3 노드에 인가되고, 상기 출력 신호는 상기 제1 노드로부터 출력될 수 있다.
일 실시예에 있어서, 상기 제1 인버터는 상기 제2 신호와 동일한 전류량을 가지는 상기 반전된 제2 신호를 생성할 수 있다.
일 실시예에 있어서, 상기 제1 신호의 위상과 상기 제2 신호의 위상 간의 차이는 180도일 수 있다.
일 실시예에 있어서, 상기 제2 차동 증폭기는 제1 및 제2 PMOS 트랜지스터들, 제1 및 제2 NMOS 트랜지스터들 및 전류원을 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 드레인 터미널에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 터미널은 제1 노드와 연결되고, 상기 제1 PMOS 트랜지스터의 소스 터미널은 상기 제1 노드와 연결될 수 있다. 상기 제2 PMOS 트랜지스터의 드레인 터미널에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 노드와 연결되고, 상기 제2 PMOS 트랜지스터의 소스 터미널은 제2 노드와 연결되고, 상기 제2 노드에서 상기 제1 신호가 출력될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 양성 차동 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 음성 차동 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결될 수 있다. 상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단에 접지 전압이 인가되고, 상기 전류원은 상기 모드 신호가 비활성화된 경우 상기 제1 전류량을 가지는 전류를 생성하고, 상기 전류원은 상기 모드 신호가 활성화된 경우 상기 제2 전류량을 가지는 전류를 생성할 수 있다.
일 실시예에 있어서, 상기 제3 차동 증폭기는 제1 및 제2 PMOS 트랜지스터들, 제1 내지 제3 NMOS 트랜지스터들 및 전류원을 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 드레인 터미널에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 터미널은 제1 노드와 연결되고, 상기 제1 PMOS 트랜지스터의 소스 터미널은 상기 제1 노드와 연결될 수 있다. 상기 제2 PMOS 트랜지스터의 드레인 터미널에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 노드와 연결되고, 상기 제2 PMOS 트랜지스터의 소스 터미널은 제2 노드와 연결되고, 상기 제2 노드에서 상기 제2 신호가 출력될 수 있다. 상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 음성 차동 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결될 수 잇다. 상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 양성 차동 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결될 수 있다. 상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단은 제4 노드와 연결될 수 있다. 상기 제3 NMOS 트랜지스터의 드레인 터미널은 상기 제4 노드와 연결되고, 상기 제3 NMOS 트랜지스터의 게이트 터미널에 상기 모드 신호가 인가되고, 상기 제3 NMOS 트랜지스터의 소스 터미널에 접지 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 모드 신호는 상기 전압 기준 신호의 전압 레벨과 전원 전압 레벨의 절반 레벨 간의 차이가 미리 정의된 기준 이하일 때 비활성화되고, 상기 모드 신호는 상기 차이가 상기 미리 정의된 기준을 초과할 때 활성화될 수 있다.
본 발명의 일 실시예에 따른 버퍼 회로는 기준 전압 신호의 변동이 있을 때에도 입력 신호를 차동 증폭하여 생성한 차동 신호들을 혼합하여 출력 신호의 듀티를 상기 입력 신호의 듀티와 동일 또는 근접하게 유지시킬 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 기준 전압 신호의 변동이 적은 경우 일반적인 차동 증폭을 통해 출력 신호를 생성하고, 기준 전압 신호의 변동이 큰 경우 입력 신호를 차동 증폭하여 생성한 차동 신호들을 혼합하여 출력 신호의 듀티를 상기 입력 신호의 듀티와 동일 또는 근접한 듀티를 유지시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 버퍼 회로를 나타내는 블록도이다.
도 2는 도 1의 버퍼 회로에 포함되는 제1 차동 증폭기를 나타내는 회로도이다.
도 3은 도 2의 제1 차동 증폭기에 포함되는 전류원을 나타내는 회로도이다.
도 4는 도 1의 버퍼 회로에 포함되는 제2 차동 증폭기를 나타내는 회로도이다.
도 5는 도 1의 버퍼 회로에 포함되는 제3 차동 증폭기를 나타내는 회로도이다.
도 6 및 7은 도 1의 버퍼 회로에 포함되는 내부 혼합기의 실시예들을 나타내는 회로도들이다.
도 8 및 9는 도 1의 버퍼 회로의 신호들의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 버퍼 회로를 나타내는 블록도이다.
도 11은 도 10의 버퍼 회로에 포함되는 제2 차동 증폭기를 나타내는 회로도이다.
도 12는 도 10의 버퍼 회로에 포함되는 제3 차동 증폭기를 나타내는 회로도이다.
도 13 및 14는 도 10의 버퍼 회로에 포함되는 내부 혼합기의 실시예들을 나타내는 회로도들이다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 17은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 버퍼 회로를 나타내는 블록도이다.
도 1을 참조하면, 버퍼 회로(100)는 제1 차동 증폭기(DA1; 110), 제2 차동 증폭기(DA2; 120), 제3 차동 증폭기(DA3; 130) 및 혼합기(160)를 포함한다. 혼합기(160)는 제1 인버터(150) 및 내부 혼합기(INTERNAL MIXER; 140)를 포함한다.
제1 차동 증폭기(110)는 입력 신호(DQ) 및 기준 전압 신호(VREF)에 기초하여 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)를 생성한다. 제2 차동 증폭기(120)는 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)에 기초하여 제1 신호(DSIG1)를 생성한다. 제3 차동 증폭기(130)는 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)에 기초하여 제1 신호(DSIG1)와 위상이 상이한 제2 신호(DSIG2)를 생성한다. 혼합기(160)는 제1 신호(DSIG1)와 제2 신호(DSIG2)를 혼합한 신호를 출력 신호(SIGOUT)로서 출력한다.
제1 인버터(150)는 제2 신호(DSIG)를 반전하여 반전된 제2 신호(/DSIG)를 생성할 수 있다. 내부 혼합기(140)는 제1 신호(DSIG1)와 반전된 제2 신호(/DSIG2)를 혼합하여 출력 신호(SIGOUT)를 생성할 수 있다.
버퍼 회로(100)는 기준 전압 신호(VREF)의 레벨이 변경되는 경우 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)의 듀티 변화를 상기 혼합을 통해 상쇄하여 출력 신호(SIGOUT)의 듀티와 입력 신호(DQ)의 듀티 간의 차이를 일정 범위 내로 유지시킬 수 있다. 바람직하게는, 버퍼 회로(100)는 출력 신호(SIGOUT)의 듀티와 입력 신호(DQ)의 듀티 간의 차이를 2% 이내로 유지시킬 수 있다.
일 실시예에 있어서, 제1 신호(DSIG1)의 위상과 제2 신호(DSIG2)의 위상 간의 차이는 180도일 수 있다.
도 2는 도 1의 버퍼 회로에 포함되는 제1 차동 증폭기를 나타내는 회로도이다.
도 2를 참조하면, 제1 차동 증폭기(110)는 제1 및 제2 NMOS 트랜지스터들(T11, T12), 제1 및 제2 저항들(R1, R2) 및 전류원(111)을 포함할 수 있다.
제1 저항(R1)의 일 말단에 전원 전압(VDD)이 인가되고, 제1 저항(R1)의 타 말단은 제1 노드(N11)에 연결되고, 제2 저항(R2)의 일 말단에 전원 전압(VDD)이 인가되고, 제2 저항(R2)의 타 말단은 제2 노드(N12)와 연결되고, 제1 노드(N11)에서 음성 차동 신호(NSIG)가 출력되고, 제2 노드(N12)에서 양성 차동 신호(PSIG)가 출력될 수 있다. 제1 NMOS 트랜지스터(T11)의 드레인 터미널은 제1 노드(N11)와 연결되고, 제1 NMOS 트랜지스터(T11)의 게이트 터미널에 입력 신호(DQ)가 인가되고, 제1 NMOS 트랜지스터(T11)의 소스 터미널은 제3 노드(N13)와 연결될 수 있다. 제2 NMOS 트랜지스터(T12)의 드레인 터미널은 제2 노드(N12)와 연결되고, 제2 NMOS 트랜지스터(T12)의 게이트 터미널에 기준 전압 신호(VREF)가 인가되고, 제2 NMOS 트랜지스터(T12)의 소스 터미널은 제3 노드(N13)와 연결될 수 있다. 전류원(111)의 일 말단은 제3 노드(N13)와 연결되고, 전류원(111)의 타 말단에 접지 전압(VSS)이 인가될 수 있다.
제1 차동 증폭기(110)는 입력 신호(DQ)와 기준 전압 신호(VREF)의 차이를 증폭하여 음성 차동 신호(NSIG) 및 양성 차동 신호(PSIG)로서 출력할 수 있다. 상기 신호들의 동작에 대하여 도 8을 통하여 후술한다.
도 3은 도 2의 제1 차동 증폭기에 포함되는 전류원을 나타내는 회로도이다.
도 3을 참조하면, 전류원(111)은 제3 NMOS 트랜지스터(T13)를 포함할 수 있다. 제3 NMOS 트랜지스터(T13)의 드레인 터미널은 제3 노드(N13)와 연결되고, 제3 NMOS 트랜지스터(T13)의 게이트 터미널에 바이어스 전압 신호(VB)가 인가되고, 제3 NMOS 트랜지스터(T13)의 소스 터미널에 접지 전압(VSS)이 인가될 수 있다. 바이어스 전압 신호(VB)의 크기에 따라 전류원(111)이 제공하는 전류의 전류량이 결정될 수 있다.
도 4는 도 1의 버퍼 회로에 포함되는 제2 차동 증폭기를 나타내는 회로도이다.
도 4를 참조하면, 제2 차동 증폭기(120)는 제1 및 제2 PMOS 트랜지스터들(T21, T22), 제1 및 제2 NMOS 트랜지스터들(T23, T24) 및 전류원(121)을 포함할 수 있다.
제1 PMOS 트랜지스터(T21)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(T21)의 게이트 터미널은 제1 노드(N21)와 연결되고, 제1 PMOS 트랜지스터(T21)의 소스 터미널은 제1 노드(N21)와 연결될 수 있다. 제2 PMOS 트랜지스터(T22)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(T22)의 게이트 터미널은 제1 노드(N21)와 연결되고, 제2 PMOS 트랜지스터(T22)의 소스 터미널은 제2 노드(N22)와 연결되고, 제2 노드(N22)에서 제1 신호(DSIG1)가 출력될 수 있다.
제1 NMOS 트랜지스터(T23)의 드레인 터미널은 제1 노드(N21)와 연결되고, 제1 NMOS 트랜지스터(T23)의 게이트 터미널에 양성 차동 신호(PSIG)가 인가되고, 제1 NMOS 트랜지스터(T23)의 소스 터미널은 제3 노드(N23)와 연결될 수 있다. 제2 NMOS 트랜지스터(T24)의 드레인 터미널은 제2 노드(N22)와 연결되고, 제2 NMOS 트랜지스터(T24)의 게이트 터미널에 음성 차동 신호(NSIG)가 인가되고, 제2 NMOS 트랜지스터(T24)의 소스 터미널은 제3 노드(N23)와 연결될 수 있다.
전류원(121)의 일 말단은 제3 노드(N23)와 연결되고, 전류원(121)의 타 말단에 접지 전압(VSS)이 인가될 수 있다. 전류원(121)은 도 3의 전류원(111)과 동일 또는 유사한 구조를 가질 수 있다.
도 5는 도 1의 버퍼 회로에 포함되는 제3 차동 증폭기를 나타내는 회로도이다.
도 5를 참조하면, 제3 차동 증폭기(130)는 제1 및 제2 PMOS 트랜지스터들(T31, T32), 제1 및 제2 NMOS 트랜지스터들(T33, T34) 및 전류원(131)을 포함할 수 있다. 제1 PMOS 트랜지스터(T31)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(T31)의 게이트 터미널은 제1 노드(N31)와 연결되고, 제1 PMOS 트랜지스터(T31)의 소스 터미널은 제1 노드(N31)와 연결될 수 있다. 제2 PMOS 트랜지스터(T32)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(T32)의 게이트 터미널은 제1 노드(N31)와 연결되고, 제2 PMOS 트랜지스터(T32)의 소스 터미널은 제2 노드(N32)와 연결되고, 제2 노드(N32)에서 제2 신호(DSIG2)가 출력될 수 있다. 제1 NMOS 트랜지스터(T33)의 드레인 터미널은 제1 노드(N31)와 연결되고, 제1 NMOS 트랜지스터(T33)의 게이트 터미널에 음성 차동 신호(NSIG)가 인가되고, 제1 NMOS 트랜지스터(T33)의 소스 터미널은 제3 노드(N33)와 연결될 수 있다. 제2 NMOS 트랜지스터(T34)의 드레인 터미널은 제2 노드(N32)와 연결되고, 제2 NMOS 트랜지스터(T34)의 게이트 터미널에 양성 차동 신호(PSIG)가 인가되고, 제2 NMOS 트랜지스터(T34)의 소스 터미널은 제3 노드(N33)와 연결될 수 있다.
전류원(131)의 일 말단은 제3 노드(N33)와 연결되고, 전류원(131)의 타 말단에 접지 전압(VSS)이 인가될 수 있다. 전류원(121)은 도 3의 전류원(111)과 동일 또는 유사한 구조를 가질 수 있다.
도 6 및 7은 도 1의 버퍼 회로에 포함되는 내부 혼합기의 실시예들을 나타내는 회로도들이다.
도 6을 참조하면, 일 실시예에 있어서, 내부 혼합기(140A)는 제1 노드(N41)를 포함할 수 있다. 제1 신호(DSIG1) 및 반전된 제2 신호(/DSIG2)가 제1 노드(N41)에 인가되고, 출력 신호(SIGOUT)가 제1 노드(N41)로부터 출력될 수 있다.
도 7을 참조하면, 일 실시예에 있어서, 내부 혼합기(140B)는 제2 및 제3 인버터들(141, 142)을 포함할 수 있다. 제2 인버터(141)의 입력단은 제1 노드(N51)와 연결되고, 제2 인버터(141)의 출력단은 제2 노드(N52)와 연결되고, 제3 인버터(142)의 입력단은 제2 노드(N52)와 연결되고, 제3 인버터(142)의 출력단은 제1 노드(N51)와 연결되고, 제1 신호(DSIG1)는 제1 노드(N51)에 인가되고, 반전된 제2 신호(/DSIG2)는 제2 노드(N52)에 인가되고, 출력 신호(SIGOUT)는 제1 노드(N51)로부터 출력될 수 있다.
제2 및 제3 인버터들(141, 142)은 크로스 커플드 래치(Cross coupled latch)를 형성하며, 제1 신호(DSIG1)와 반전된 제2 신호(/DSIG2)를 혼합하여 출력 신호(SIGOUT)를 생성한다. 상기 신호들에 대하여 도 9를 참조하여 후술한다.
도 8 및 9는 도 1의 버퍼 회로의 신호들의 동작을 나타내는 타이밍도이다.
기준 전압 레벨(VREFL)은 전원 전압 레벨(VDDL)과 접지 전압 레벨(VSSL)의 중간 레벨(VDDL/2)을 갖는 것이 이상적이다. 그러나, 외부 환경에 의해 기준 전압 레벨(VREFL)은 전원 전압 레벨(VDDL)과 접지 전압 레벨(VSSL)의 중간 레벨(VDDL/2)을 가지지 못하는 경우가 발생한다. 도 8은 기준 전압 레벨(VREFL)이 전원 전압 레벨(VDDL)과 접지 전압 레벨(VSSL)의 중간 레벨(VDDL/2)을 가지지 못하는 경우를 도시한다.
제1 시점(211)에서 제2 시점(212)까지 입력 신호(DQ)가 접지 전압 레벨(VSSL)에서 기준 전압 레벨(VREFL)로 상승할 때, 양성 차동 신호(PSIG)는 접지 전압 레벨(VSSL)에서 중간 전압 레벨(VDDL/2)까지 상승하고, 음성 차동 신호(NSIG)는 전원 전압 레벨(VDDL)에서 중간 전압 레벨(VDDL/2)까지 하강한다.
제2 시점(212)에서, 제1 NMOS 트랜지스터(T11)의 전류 구동 능력과 제2 NMOS 트랜지스터(T12)의 전류 구동 능력이 같아지므로 양성 차동 신호(PSIG)와 음성 차동 신호(NSIG)는 동일하게 중간 전압 레벨(VDD/2)을 가진다.
제2 시점(212)에서 제3 시점(213)까지 입력 신호가(DQ)가 기준 전압 레벨(VREF)에서 전원 전압 레벨(VDDL)까지 상승할 때, 양성 차동 신호(PSIG)는 중간 전압 레벨(VDDL/2)에서 전원 전압 레벨(VDDL)까지 상승하고, 음성 차동 신호(NSIG)는 중간 전압 레벨(VDDL/2)에서 접지 전압 레벨(VSSL)까지 하강한다.
제4 시점(214)에서 제5 시점(215)까지 입력 신호(DQ)가 전원 전압 레벨(VDDL)에서 기준 전압 레벨(VREFL)로 하강할 때, 양성 차동 신호(PSIG)는 전원 전압 레벨(VDDL)에서 중간 전압 레벨(VDDL/2)까지 하강하고, 음성 차동 신호(NSIG)는 접지 전압 레벨(VSSL)에서 중간 전압 레벨(VDDL/2)까지 상승한다.
제5 시점(215)에서, 제1 NMOS 트랜지스터(T11)의 전류 구동 능력과 제2 NMOS 트랜지스터(T12)의 전류 구동 능력이 같아지므로 양성 차동 신호(PSIG)와 음성 차동 신호(NSIG)는 동일하게 중간 전압 레벨(VDD/2)을 가진다.
제5 시점(215)에서 제6 시점(216)까지 입력 신호가(DQ)가 기준 전압 레벨(VREF)에서 접지 전압 레벨(VSSL)까지 하강할 때, 양성 차동 신호(PSIG)는 중간 전압 레벨(VDDL/2)에서 접지 전압 레벨(VSSL)까지 하강하고, 음성 차동 신호(NSIG)는 중간 전압 레벨(VDDL/2)에서 전원 전압 레벨(VDDL)까지 상승한다.
기준 전압 레벨(VREFL)이 증가한 결과, 입력 신호(DQ)의 듀티는 50%이지만, 양성 차동 신호(PSIG)의 듀티는 50%보다 낮아지고, 음성 차동 신호(NSIG)의 듀티는 50%보다 높아진다.
도 9를 참조하면, 제1 신호(DSIG1)의 위상과 제2 신호(DSIG2)의 위상 간의 차이는 180도이다. 내부 혼합기(140)는 제1 신호(DSIG1)와 반전된 제2 신호(/DSIG2)를 혼합하여 출력 신호(SIGOUT)를 생성한다. 출력 신호(SIGOUT)의 듀티는 입력 신호(DQ)의 듀티인 50%이다.
도 10은 본 발명의 다른 실시예에 따른 버퍼 회로를 나타내는 블록도이다.
도 10을 참조하면, 버퍼 회로(300)는 제1 차동 증폭기(DA1; 310), 제2 차동 증폭기(DA2; 320), 제3 차동 증폭기(DA3; 330) 및 혼합기(360)를 포함한다. 혼합기(360)는 제1 인버터(350) 및 내부 혼합기(INTERNAL MIXER; 340)를 포함한다.
제1 차동 증폭기(310)는 입력 신호(DQ) 및 기준 전압 신호(VREF)에 기초하여 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)를 생성한다. 일 실시예에 있어서, 제1 차동 증폭기(310)는 도 2의 제1 차동 증폭기(110)로 구현될 수 있다. 제2 차동 증폭기(320)는 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)에 기초하여 제1 신호(DSIG1)를 생성하고, 모드 신호(MODE)가 비활성화된 경우 제1 신호(DSIG1)를 제1 전류량으로 구동하고, 모드 신호(MODE)가 활성화된 경우 제1 신호(DSIG1)를 상기 제1 전류량의 절반인 제2 전류량으로 구동한다. 제3 차동 증폭기(330)는 모드 신호(MODE)가 비활성화된 경우 동작하지 않고, 모드 신호(MODE)가 활성화된 경우 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)에 기초하여 제1 신호(DSIG1)와 위상이 상이하고 상기 제2 전류량을 가지는 제2 신호(DSIG2)를 생성한다. 혼합기(360)는 모드 신호(MODE)가 비활성화된 경우 제1 신호(DSIG1)를 출력 신호(SIGOUT)로서 출력하고, 모드 신호(MODE)가 활성화된 경우 제1 신호(DSIG1)와 제2 신호(DSIG2)를 혼합한 신호를 출력 신호(SIGOUT)로서 출력한다.
제1 인버터(350)는 제2 신호(DSIG2)를 반전하여 반전된 제2 신호(/DSIG2)를 생성하고, 내부 혼합기(340)는 제1 신호(DSIG1)와 반전된 제2 신호(/DSIG2)를 혼합하여 출력 신호(SIGOUT)를 생성한다.
모드 신호(MODE)가 비활성화된 경우, 버퍼 회로(300)는 종래 기술과 동일한 차동 증폭을 통해 출력 신호(SIGOUT)를 생성한다. 모드 신호(MODE)가 활성화된 경우, 기준 전압 신호(VREF)의 레벨이 변경되는 경우 버퍼 회로(300)는 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)의 듀티 변화를 상기 혼합을 통해 상쇄하여 출력 신호(SIGOUT)의 듀티와 입력 신호(DQ)의 듀티 간의 차이를 일정 범위 내로 유지시킬 수 있다. 바람직하게는, 버퍼 회로(300)는 출력 신호(SIGOUT)의 듀티와 입력 신호(DQ)의 듀티 간의 차이를 2% 이내로 유지시킬 수 있다.
제1 신호(DSIG1)의 위상과 제2 신호(DSIG2)의 위상 간의 차이는 180도일 수 있다. 제1 인버터(350)는 제2 신호(DSIG)와 동일한 전류량을 가지는 반전된 제2 신호(/DSIG2)를 생성할 수 있다.
모드 신호(MODE)는 전압 기준 신호(VREF)의 전압 레벨과 전원 전압 레벨의 절반 레벨 간의 차이가 미리 정의된 기준 이하일 때 비활성화되고, 모드 신호(MODE)는 상기 차이가 상기 미리 정의된 기준을 초과할 때 활성화될 수 있다. 일 실시예에 있어서, 상기 미리 정의된 기준이 전원 전압 레벨의 10%인 경우, 모드 신호(MODE)는 상기 차이가 전원 전압 레벨의 10%이하인 경우 비활성화되고, 모드 신호(MODE)는 상기 차이가 전원 전압 레벨의 10%를 초과하는 경우 활성화될 수 있다.
도 11은 도 10의 버퍼 회로에 포함되는 제2 차동 증폭기를 나타내는 회로도이다.
도 11을 참조하면, 제2 차동 증폭기(320)는 제1 및 제2 PMOS 트랜지스터들(T61, T62), 제1 및 제2 NMOS 트랜지스터들(T63, T64) 및 전류원(321)을 포함할 수 있다.
제1 PMOS 트랜지스터(T61)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(T61)의 게이트 터미널은 제1 노드(N61)와 연결되고, 제1 PMOS 트랜지스터(T61)의 소스 터미널은 제1 노드(N61)와 연결될 수 있다. 제2 PMOS 트랜지스터(T62)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(T62)의 게이트 터미널은 제1 노드(N61)와 연결되고, 제2 PMOS 트랜지스터(T62)의 소스 터미널은 제2 노드(N62)와 연결되고, 제2 노드(N62)에서 제1 신호(DSIG1)가 출력될 수 있다.
제1 NMOS 트랜지스터(T63)의 드레인 터미널은 제1 노드(N61)와 연결되고, 제1 NMOS 트랜지스터(T63)의 게이트 터미널에 양성 차동 신호(PSIG)가 인가되고, 제1 NMOS 트랜지스터(T63)의 소스 터미널은 제3 노드(N63)와 연결될 수 있다. 제2 NMOS 트랜지스터(T64)의 드레인 터미널은 제2 노드(N62)와 연결되고, 제2 NMOS 트랜지스터(T64)의 게이트 터미널에 음성 차동 신호(NSIG)가 인가되고, 제2 NMOS 트랜지스터(T64)의 소스 터미널은 제3 노드(N63)와 연결될 수 있다.
전류원(321)의 일 말단은 제3 노드(N63)와 연결되고, 전류원(321)의 타 말단에 접지 전압(VSS)이 인가되고, 전류원(321)은 모드 신호(MODE)가 비활성화된 경우 상기 제1 전류량을 가지는 전류를 생성하고, 전류원(321)은 모드 신호(MODE)가 활성화된 경우 상기 제2 전류량을 가지는 전류를 생성할 수 있다.
결과적으로, 제2 차동 증폭기(320)는 모드 신호(MODE)가 비활성화된 경우 제1 신호(DSIG1)를 상기 제1 전류량으로 구동하고, 모드 신호(MODE)가 활성화된 경우 제1 신호(DSIG1)를 상기 제1 전류량의 절반인 제2 전류량으로 구동한다.
도 12는 도 10의 버퍼 회로에 포함되는 제3 차동 증폭기를 나타내는 회로도이다.
도 12를 참조하면, 제3 차동 증폭기(330)는 제1 및 제2 PMOS 트랜지스터들(T71, T72), 제1 내지 제3 NMOS 트랜지스터들(T73, T74 및 T75) 및 전류원(331)을 포함할 수 있다.
제1 PMOS 트랜지스터(T71)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(T71)의 게이트 터미널은 제1 노드(N71)와 연결되고, 제1 PMOS 트랜지스터(T71)의 소스 터미널은 제1 노드(N71)와 연결될 수 있다. 제2 PMOS 트랜지스터(T72)의 드레인 터미널에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(T72)의 게이트 터미널은 제1 노드(N71)와 연결되고, 제2 PMOS 트랜지스터(T72)의 소스 터미널은 제2 노드(N72)와 연결되고, 제2 노드(N72)에서 제2 신호(DSIG2)가 출력될 수 있다.
제1 NMOS 트랜지스터(T73)의 드레인 터미널은 제1 노드(N71)와 연결되고, 제1 NMOS 트랜지스터(T73)의 게이트 터미널에 음성 차동 신호(NSIG)가 인가되고, 제1 NMOS 트랜지스터(T73)의 소스 터미널은 제3 노드(N73)와 연결될 수 있다. 제2 NMOS 트랜지스터(T74)의 드레인 터미널은 제2 노드(N72)와 연결되고, 제2 NMOS 트랜지스터(T74)의 게이트 터미널에 양성 차동 신호(PSIG)가 인가되고, 제2 NMOS 트랜지스터(T74)의 소스 터미널은 제3 노드(N73)와 연결될 수 있다. 전류원(331)의 일 말단은 제3 노드(N73)와 연결되고, 전류원(331)의 타 말단은 제4 노드(N74)와 연결될 수 있다. 제3 NMOS 트랜지스터(T75)의 드레인 터미널은 제4 노드(N74)와 연결되고, 제3 NMOS 트랜지스터(T75)의 게이트 터미널에 모드 신호(MODE)가 인가되고, 제3 NMOS 트랜지스터(T75)의 소스 터미널에 접지 전압(VSS)이 인가될 수 있다.
결과적으로, 모드 신호(MODE)가 비활성화된 경우 제3 NMOS 트랜지스터(T75)가 턴-오프되어 제3 차동 증폭기(330)는 동작하지 않는다. 모드 신호(MODE)가 활성화된 경우 제3 NMOS 트랜지스터(T75)가 턴-온되어 양성 차동 신호(PSIG) 및 음성 차동 신호(NSIG)에 기초하여 제1 신호(DSIG1)와 위상이 상이하고 상기 제2 전류량을 가지는 제2 신호(DSIG2)를 생성한다.
도 13 및 14는 도 10의 버퍼 회로에 포함되는 내부 혼합기의 실시예들을 나타내는 회로도들이다.
도 13을 참조하면, 일 실시예에 있어서, 내부 혼합기(340A)는 NMOS 트랜지스터(T81)를 포함할 수 있다. 제1 신호(DSIG1)는 제1 노드(N81)에 인가되고, NMOS 트랜지스터(T81)의 드레인 터미널은 제1 노드(N81)에 연결되고, NMOS 트랜지스터(T81)의 게이트 터미널에 모드 신호(MODE)가 인가되고, NMOS 트랜지스터(T81)의 소스 터미널에 반전된 제2 신호(/DSIG2)가 인가되고, 출력 신호(SIGOUT)가 제1 노드(N81)로부터 출력될 수 있다.
결과적으로, 모드 신호(MODE)가 비활성화된 경우 NMOS 트랜지스터(T81)는 턴-오프되어 혼합기(340A)는 제1 신호(DSIG1)를 출력 신호(SIGOUT)로서 출력한다. 모드 신호(MODE)가 활성화된 경우 NMOS 트랜지스터(T81)는 턴-온되어 내부 혼합기(340A)는 제1 신호(DSIG1)와 반전된 제2 신호(/DSIG2)를 혼합한 신호를 출력 신호(SIGOUT)로서 출력한다.
도 14를 참조하면, 일 실시예에 있어서, 내부 혼합기(340B)는 NMOS 트랜지스터(T91)와 제2 및 제3 인버터들(341, 342)을 포함할 수 있다. NMOS 트랜지스터(T91)의 드레인 터미널은 제1 노드(N91)와 연결되고, NMOS 트랜지스터(T91)의 게이트 터미널에 모드 신호(MODE)가 인가되고, NMOS 트랜지스터(T91)의 소스 터미널은 제2 노드(N92)와 연결될 수 있다. 제2 인버터(341)의 입력단은 제2 노드(N92)와 연결되고, 제2 인버터(341)의 출력단은 제3 노드(N93)와 연결되고, 제3 인버터(342)의 입력단은 제3 노드(N93)와 연결되고, 제3 인버터(342)의 출력단은 제2 노드(N92)와 연결되고, 제1 신호(DSIG1)는 제1 노드(N91)에 인가되고, 반전된 제2 신호(/DSIG2)는 제3 노드(N93)에 인가되고, 출력 신호(SIGOUT)는 제1 노드(N91)로부터 출력될 수 있다.
결과적으로, 모드 신호(MODE)가 비활성화된 경우 NMOS 트랜지스터(T91)는 턴-오프되어 내부 혼합기(340B)는 제1 신호(DSIG1)를 출력 신호(SIGOUT)로서 출력한다. 모드 신호(MODE)가 활성화된 경우 NMOS 트랜지스터(T91)는 턴-온되어 내부 혼합기(340B)는 제1 신호(DSIG1)와 반전된 제2 신호(/DSIG2)를 혼합한 신호를 출력 신호(SIGOUT)로서 출력한다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(400)은 메모리 컨트롤러(410) 및 비휘발성 메모리 장치(420)를 포함한다.
비휘발성 메모리 장치(420)는 메모리 셀 어레이(421) 및 데이터 입출력 회로(422)를 포함한다.
메모리 셀 어레이(421)는 기판 상에 삼차원 구조로 형성된다. 예를 들어, 메모리 셀 어레이(421)에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 메모리 셀 어레이(421)에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
데이터 입출력 회로(422)는 상기 복수의 비트 라인들을 통해 메모리 셀 어레이(421)에 연결된다. 데이터 입출력 회로(422)는 상기 복수의 비트라인들 중의 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀로부터 독출되는 데이터를 메모리 컨트롤러(410)로 출력하고, 메모리 컨트롤러(410)로부터 입력되는 데이터를 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀에 기입할 수 있다. 데이터 입출력 회로(422)는 도 1 및 10의 버퍼 회로들(100, 300)을 포함할 수 있다.
메모리 컨트롤러(410)는 비휘발성 메모리 장치(420)를 제어한다. 메모리 컨트롤러(410)는 외부의 호스트와 비휘발성 메모리 장치(420) 사이의 데이터 교환을 제어할 수 있다.
메모리 컨트롤러(410)는 중앙 처리 장치(411), 버퍼 메모리(412), 호스트 인터페이스(413) 및 메모리 인터페이스(414)를 포함할 수 있다.
중앙 처리 장치(411)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(412)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다.
버퍼 메모리(412)는 중앙 처리 장치(411)의 동작 메모리일 수 있다. 실시예에 따라서, 버퍼 메모리(412)는 메모리 컨트롤러(410)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(413)는 상기 호스트와 연결되고, 메모리 인터페이스(414)는 비휘발성 메모리 장치(420)와 연결된다. 중앙 처리 장치(411)는 호스트 인터페이스(413)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(413)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
또한, 중앙 처리 장치(411)는 메모리 인터페이스(414)를 통하여 비휘발성 메모리 장치(420)와 통신할 수 있다. 호스트 인터페이스(413) 및 메모리 인터페이스(414)는 도 1 및 8의 버퍼 회로들(100, 300)을 포함할 수 있다.
실시예에 따라서, 메모리 컨트롤러(410)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(415)을 더 포함할 수 있다.
일 실시예에서, 메모리 컨트롤러(410)는 비휘발성 메모리 장치(420)에 빌트-인(built-in)되어 구현될 수 있다. 메모리 컨트롤러(410)가 빌트-인되어 구현된 NAND 플래시 메모리 장치를 원낸드 메모리 장치(One-NAND memory device)라 명명할 수 있다.
메모리 시스템(400)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다.
도 16은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 16을 참조하면, 솔리드 스테이트 드라이브 시스템(500)은 호스트(510) 및 솔리드 스테이트 드라이브(520)를 포함한다.
솔리드 스테이트 드라이브(500)는 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n) 및 SSD 컨트롤러(522)를 포함한다.
복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)은 솔리드 스테이트 드라이브(520)의 저장 매체로서 사용된다.
복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n) 각각은 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
SSD 컨트롤러(520)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)과 각각 연결된다. SSD 컨트롤러(520) 및 복수의 채널들(CH1, CH2, ..., CHn)의 각각은 도 1 및 8의 버퍼 회로들(100, 300)을 포함할 수 있다.
SSD 컨트롤러(520)는 신호 커넥터(524)를 통해 호스트(510)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(520)는 호스트(510)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)로부터 데이터를 읽어낸다. 호스트(510) 및 신호 커넥터(524)는 도 1 및 8의 버퍼 회로들(100, 300)을 포함할 수 있다.
솔리드 스테이트 드라이브(520)는 보조 전원 장치(526)를 더 포함할 수 있다. 보조 전원 장치(526)는 전원 커넥터(525)를 통해 호스트(510)로부터 전원(PWR)을 입력받아 SSD 컨트롤러(520)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(526)는 솔리드 스테이트 드라이브(520) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(520) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(526)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(520)에 보조 전원을 제공할 수도 있다.
도 17은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 17을 참조하면, 모바일 시스템(600)은 어플리케이션 프로세서(610), 통신(Connectivity)부(620), 사용자 인터페이스(630), 비휘발성 메모리 장치(NVM)(640), 휘발성 메모리 장치(VM)(650), 파워 서플라이(660) 및 버스(BUS)(670)를 포함한다.
실시예에 따라, 모바일 시스템(600)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(610)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(610)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(610)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(610)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(620)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(620)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(620)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
비휘발성 메모리 장치(640)는 모바일 시스템(600)을 부팅하기 위한 부트 이미지를 저장할 수 있다.
비휘발성 메모리 장치(640)는 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함한다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.
휘발성 메모리 장치(650)는 어플리케이션 프로세서(610)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.
사용자 인터페이스(630)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(660)는 모바일 시스템(600)의 동작 전압을 공급할 수 있다.
어플리케이션 프로세서(610), 통신(Connectivity)부(620), 사용자 인터페이스(630), 비휘발성 메모리 장치(640), 휘발성 메모리 장치(650) 및 파워 서플라이(660)는 버스(670)를 통해서 서로 통신할 수 있다. 어플리케이션 프로세서(610), 통신부(620), 사용자 인터페이스(630), 비휘발성 메모리 장치(640), 휘발성 메모리 장치(650), 파워 서플라이(660) 및 버스 (670)는 각각 도 1 및 8의 버퍼 회로들(100, 300)을 포함할 수 있다.
또한, 실시예에 따라, 모바일 시스템(600)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(600) 또는 모바일 시스템(600)의 구성 요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 비휘발성 버퍼 회로를 사용하는 집적 회로를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 버퍼 회로는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 포함되는 집적 회로에 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 입력 신호 및 기준 전압 신호에 기초하여 양성 차동 신호 및 음성 차동 신호를 생성하는 제1 차동 증폭기;
    상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 제1 신호를 생성하는 제2 차동 증폭기;
    상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 상기 제1 신호와 위상이 상이한 제2 신호를 생성하는 제3 차동 증폭기; 및
    상기 제1 신호와 상기 제2 신호를 혼합한 신호를 출력 신호로서 출력하는 혼합기를 포함하고,
    상기 기준 전압 신호의 레벨이 변경되는 경우 상기 양성 차동 신호 및 상기 음성 차동 신호의 듀티 변화를 상기 혼합을 통해 상쇄하여 상기 출력 신호의 듀티와 상기 입력 신호의 듀티 간의 차이를 일정 범위 내로 유지시키는 버퍼 회로.
  2. 삭제
  3. 제1 항에 있어서,
    상기 혼합기는
    상기 제2 신호를 반전하여 반전된 제2 신호를 생성하는 제1 인버터; 및
    상기 제1 신호와 상기 반전된 제2 신호를 혼합하여 상기 출력 신호를 생성하는 내부 혼합기를 포함하고,
    상기 제1 신호의 위상과 상기 제2 신호의 위상 간의 차이는 180도인 버퍼 회로.
  4. 제3 항에 있어서,
    상기 내부 혼합기는 제1 노드를 포함하고,
    상기 제1 신호 및 상기 반전된 제2 신호가 상기 제1 노드에 인가되고, 상기 출력 신호가 상기 제1 노드로부터 출력되는 버퍼 회로.
  5. 제3 항에 있어서,
    상기 내부 혼합기는 제2 및 제3 인버터들을 포함하고,
    상기 제2 인버터의 입력단은 제1 노드와 연결되고, 상기 제2 인버터의 출력단은 제2 노드와 연결되고,
    상기 제3 인버터의 입력단은 상기 제2 노드와 연결되고, 상기 제3 인버터의 출력단은 상기 제1 노드와 연결되고,
    상기 제1 신호는 상기 제1 노드에 인가되고, 상기 반전된 제2 신호는 상기 제2 노드에 인가되고, 상기 출력 신호는 상기 제1 노드로부터 출력되는 버퍼 회로.
  6. 제1 항에 있어서,
    상기 제1 차동 증폭기는 제1 및 제2 NMOS 트랜지스터들, 제1 및 제2 저항들 및 전류원을 포함하고,
    상기 제1 저항의 일 말단에 전원 전압이 인가되고, 상기 제1 저항의 타 말단은 제1 노드에 연결되고, 상기 제2 저항의 일 말단에 상기 전원 전압이 인가되고, 상기 제2 저항의 타 말단은 제2 노드와 연결되고, 상기 제1 노드에서 상기 음성 차동 신호가 출력되고, 상기 제2 노드에서 상기 양성 차동 신호가 출력되고,
    상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 입력 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결되고,
    상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 기준 전압 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결되고,
    상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단에 접지 전압이 인가되는 버퍼 회로.
  7. 제1 항에 있어서,
    상기 제2 차동 증폭기는 제1 및 제2 PMOS 트랜지스터들, 제1 및 제2 NMOS 트랜지스터들 및 전류원을 포함하고,
    상기 제1 PMOS 트랜지스터의 드레인 터미널에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 터미널은 제1 노드와 연결되고, 상기 제1 PMOS 트랜지스터의 소스 터미널은 상기 제1 노드와 연결되고,
    상기 제2 PMOS 트랜지스터의 드레인 터미널에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 노드와 연결되고, 상기 제2 PMOS 트랜지스터의 소스 터미널은 제2 노드와 연결되고, 상기 제2 노드에서 상기 제1 신호가 출력되고,
    상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 양성 차동 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결되고,
    상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 음성 차동 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결되고,
    상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단에 접지 전압이 인가되는 버퍼 회로.
  8. 제1 항에 있어서,
    상기 제3 차동 증폭기는 제1 및 제2 PMOS 트랜지스터들, 제1 및 제2 NMOS 트랜지스터들 및 전류원을 포함하고,
    상기 제1 PMOS 트랜지스터의 드레인 터미널에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 터미널은 제1 노드와 연결되고, 상기 제1 PMOS 트랜지스터의 소스 터미널은 상기 제1 노드와 연결되고,
    상기 제2 PMOS 트랜지스터의 드레인 터미널에 상기 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 터미널은 상기 제1 노드와 연결되고, 상기 제2 PMOS 트랜지스터의 소스 터미널은 제2 노드와 연결되고, 상기 제2 노드에서 상기 제2 신호가 출력되고,
    상기 제1 NMOS 트랜지스터의 드레인 터미널은 상기 제1 노드와 연결되고, 상기 제1 NMOS 트랜지스터의 게이트 터미널에 상기 음성 차동 신호가 인가되고, 상기 제1 NMOS 트랜지스터의 소스 터미널은 제3 노드와 연결되고,
    상기 제2 NMOS 트랜지스터의 드레인 터미널은 상기 제2 노드와 연결되고, 상기 제2 NMOS 트랜지스터의 게이트 터미널에 상기 양성 차동 신호가 인가되고, 상기 제2 NMOS 트랜지스터의 소스 터미널은 상기 제3 노드와 연결되고,
    상기 전류원의 일 말단은 상기 제3 노드와 연결되고, 상기 전류원의 타 말단에 접지 전압이 인가되는 버퍼 회로.
  9. 입력 신호 및 기준 전압 신호에 기초하여 양성 차동 신호 및 음성 차동 신호를 생성하는 제1 차동 증폭기;
    상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 제1 신호를 생성하고, 모드 신호가 비활성화된 경우 상기 제1 신호를 제1 전류량으로 구동하고, 상기 모드 신호가 활성화된 경우 상기 제1 신호를 상기 제1 전류량의 절반인 제2 전류량으로 구동하는 제2 차동 증폭기;
    상기 모드 신호가 비활성화된 경우 동작하지 않고, 상기 모드 신호가 활성화된 경우 상기 양성 차동 신호 및 상기 음성 차동 신호에 기초하여 상기 제1 신호와 위상이 상이하고 상기 제2 전류량을 가지는 제2 신호를 생성하는 제3 차동 증폭기; 및
    상기 모드 신호가 비활성화된 경우 상기 제1 신호를 출력 신호로서 출력하고, 상기 모드 신호가 활성화된 경우 상기 제1 신호와 상기 제2 신호를 혼합한 신호를 출력 신호로서 출력하는 혼합기를 포함하는 버퍼 회로.
  10. 제9 항에 있어서,
    상기 혼합기는
    상기 제2 신호를 반전하여 반전된 제2 신호를 생성하는 제1 인버터; 및
    상기 제1 신호와 상기 반전된 제2 신호를 혼합하여 상기 출력 신호를 생성하는 내부 혼합기를 포함하고,
    상기 제1 인버터는 상기 제2 신호와 동일한 전류량을 가지는 상기 반전된 제2 신호를 생성하고,
    상기 제1 신호의 위상과 상기 제2 신호의 위상 간의 차이는 180도이고,
    상기 모드 신호는 상기 기준 전압 신호의 전압 레벨과 전원 전압 레벨의 절반 레벨 간의 차이가 미리 정의된 기준 이하일 때 비활성화되고, 상기 모드 신호는 상기 차이가 상기 미리 정의된 기준을 초과할 때 활성화되고,
    상기 모드 신호가 활성화된 경우, 상기 기준 전압 신호의 레벨이 변경되는 경우 상기 양성 차동 신호 및 상기 음성 차동 신호의 듀티 변화를 상기 혼합을 통해 상쇄하여 상기 출력 신호의 듀티와 상기 입력 신호의 듀티 간의 차이를 일정 범위 내로 유지시키는 버퍼 회로.
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