KR102409919B1

KR102409919B1 - 레귤레이터 회로 및 이를 포함하는 전력 시스템

Info

Publication number: KR102409919B1
Application number: KR1020150123973A
Authority: KR
Inventors: 임정돈; 시따스
Original assignee: 삼성전자주식회사
Priority date: 2015-09-02
Filing date: 2015-09-02
Publication date: 2022-06-16
Also published as: US20170060164A1; KR20170027414A; US9904310B2

Abstract

레귤레이터 회로는 전력 트랜지스터, 전류 미러, 제1 트랜지스터, 제2 트랜지스터 및 전류원을 포함한다. 전력 트랜지스터는 외부 전원 전압이 인가되는 소스, 제1 전압을 가지는 제1 노드에 연결되는 게이트 및 내부 전원 전압이 출력되는 제2 노드에 연결되는 드레인을 포함한다. 전류 미러는 제2 전압을 가지는 제3 노드로 제1 전류를 출력하고, 제1 전류와 동일한 크기를 가지는 제2 전류를 제1 노드로 출력한다. 제1 트랜지스터는 제1 노드에 연결되는 드레인, 기준 전압이 인가되는 게이트 및 제4 노드에 연결되는 소스를 포함한다. 제2 트랜지스터는 제3 노드에 연결되는 드레인, 제2 노드에 연결되는 게이트 및 제4 노드에 연결되는 소스를 포함한다. 전류원은 제3 전류를 제4 노드로부터 끌어오고, 제2 전압에 기초하여 제1 전류와 동일한 크기를 가지는 복사 전류를 생성하고, 복사 전류와 기준 전류의 차이에 기초하여 제3 전류의 크기를 변경한다.

Description

레귤레이터 회로 및 이를 포함하는 전력 시스템 {REGULATOR CIRCUIT AND POWER SYSTEM INCLUDING THE SAME}

본 발명은 레귤레이터 회로에 관한 것으로서, 더욱 상세하게는 내부전원 전압의 변동 시 전력 트랜지스터의 게이트 피드백 전류를 조절하여 내부 전원 전압의 변동을 빠르게 상쇄하는 레귤레이터 회로 및 이를 포함하는 전력 시스템에 관한 것이다.

최근의 반도체 메모리 장치는 내부 동작 전압이 낮아짐에 따라 높은 외부 전원 전압을 낮은 내부 전원 전압으로 변환하는 레귤레이터 회로를 사용하고 있다. 즉 반도체 메모리 장치의 동작은 외부 전원 전압을 인가한 뒤에 일정한 시간이 지나서 외부 전원 전압으로부터 생성되는 내부 전원 전압이 어느 정도 안정화된 후에야 신뢰할 수가 있다.

레귤레이터 회로는 반도체 메모리 장치에 전력을 공급해야 하기 때문에 보통 큰 사이즈의 전력 트랜지스터를 포함한다. 큰 사이즈의 전력 트랜지스터는 큰 게이트 커패시턴스를 가지기 때문에, 부하 전류의 증가로 인해 내부 전원 전압이 변경될 때 레귤레이터 회로가 변경된 내부 전원 전압을 복원하는데 오랜 시간이 소요되는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 내부 전원 전압의 변동 시 전력 트랜지스터의 게이트 피드백 전류를 조절하여 내부 전원 전압의 변동을 빠르게 상쇄하는 레귤레이터 회로를 제공하는데 있다.

본 발명의 일 목적은 내부 전원 전압의 변동 시 전력 트랜지스터의 게이트 피드백 전류를 조절하여 내부 전원 전압의 변동을 빠르게 상쇄하는 레귤레이터 회로를 포함하는 전력 시스템을 제공하는데 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 레귤레이터 회로는 전력 트랜지스터, 전류 미러, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터 및 전류원을 포함한다. 상기 전력 트랜지스터는 외부 전원 전압이 인가되는 소스, 제1 전압을 가지는 제1 노드에 연결되는 게이트 및 내부 전원 전압이 출력되는 제2 노드에 연결되는 드레인을 포함한다. 상기 전류 미러는 제2 전압을 가지는 제3 노드로 제1 전류를 출력하고, 상기 제1 전류와 동일한 크기를 가지는 제2 전류를 상기 제1 노드로 출력한다. 상기 제1 NMOS 트랜지스터는 상기 제1 노드에 연결되는 드레인, 제1 기준 전압이 인가되는 게이트 및 제4 노드에 연결되는 소스를 포함한다. 상기 제2 NMOS 트랜지스터는 상기 제3 노드에 연결되는 드레인, 상기 제2 노드에 연결되는 게이트 및 상기 제4 노드에 연결되는 소스를 포함한다. 상기 전류원은 제3 전류를 상기 제4 노드로부터 끌어오고, 상기 제2 전압에 기초하여 상기 제1 전류와 동일한 크기를 가지는 복사 전류를 생성하고, 상기 복사 전류와 기준 전류의 차이에 기초하여 상기 제3 전류의 크기를 변경한다.

일 실시예에 있어서, 상기 전력 트랜지스터의 소스에서 상기 전력 트랜지스터의 드레인으로 흐르는 부하 전류 및 상기 내부 전원 전압이 변경되는 경우, 상기 전류원은 상기 제3 전류를 일시적으로 조절하여 상기 전력 트랜지스터의 게이트의 충/방전 속도를 증가시켜 상기 내부 전원 전압이 복원되는 시간을 줄일 수 있다.

일 실시예에 있어서, 상기 복사 전류가 상기 기준 전류보다 클 때, 상기 전류원은 상기 복사 전류가 상기 기준 전류와 동일해질 때까지 상기 제3 전류를 감소시킬 수 있다.

일 실시예에 있어서, 상기 복사 전류가 상기 기준 전류보다 작을 때, 상기 전류원은 상기 복사 전류가 상기 기준 전류와 동일해질 때까지 상기 제3 전류를 증가시킬 수 있다.

일 실시예에 있어서, 상기 전력 트랜지스터의 소스에서 상기 전력 트랜지스터의 드레인으로 흐르는 부하 전류의 크기가 증가하는 경우, 상기 내부 전원 전압, 상기 제1 및 제2 전류들 및 상기 제1 전압이 감소하고, 상기 전류원은 상기 제3 전류를 증가시켜 상기 감소된 내부 전원 전압의 복원을 가속할 수 있다.

일 실시예에 있어서, 상기 전력 트랜지스터의 소스에서 상기 전력 트랜지스터의 드레인으로 흐르는 부하 전류의 크기가 감소하는 경우, 상기 내부 전원 전압, 상기 제1 및 제2 전류들 및 상기 제1 전압이 증가하고, 상기 전류원은 상기 제3 전류를 감소시켜 상기 증가된 내부 전원 전압의 복원을 가속할 수 있다.

일 실시예에 있어서, 상기 전류원은 제1 전류 생성기, 제2 전류 생성기, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함할 수 있다. 상기 제3 NMOS 트랜지스터의 소스에 접지 전압이 인가되고, 상기 제3 NMOS 트랜지스터의 게이트에 제2 기준 전압이 인가되고, 상기 제3 NMOS 트랜지스터의 드레인은 상기 제4 노드에 연결될 수 있다. 상기 제4 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제4 NMOS 트랜지스터의 게이트는 제5 노드와 연결되고, 상기 제4 NMOS 트랜지스터의 드레인은 상기 제4 노드와 연결될 수 있다. 상기 제1 전류 생성기는 상기 제3 기준 전압에 기초하여 상기 기준 전류를 생성하여 상기 제5 노드로 출력할 수 있다. 상기 제2 전류 생성기는 상기 제2 전압에 기초하여 상기 복사 전류를 상기 제5 노드로부터 끌어올 수 있다. 상기 기준 전류에서 상기 복사 전류를 뺀 비교 전류가 상기 제4 NMOS 트랜지스터의 게이트에 인가될 수 있다.

일 실시예에 있어서, 상기 제3 NMOS 트랜지스터의 드레인에서 상기 제3 NMOS 트랜지스터의 소스로 제1 서브 전류가 흐르고, 상기 제4 NMOS 트랜지스터의 드레인에서 상기 제4 NMOS 트랜지스터의 소스로 제2 서브 전류가 흐르고, 상기 제3 전류는 상기 제4 노드에서 상기 제1 서브 전류와 상기 제2 서브 전류로 분할될 수 있다.

일 실시예에 있어서, 상기 복사 전류의 크기와 상기 제3 전류의 크기는 반비례할 수 있다.

일 실시예에 있어서, 상기 제1 및 제2 전류 생성기는 인에이블 신호가 활성화된 때에만 동작할 수 있다.

일 실시예에 있어서, 상기 제1 전류 생성기는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제5 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트가 제6 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인로부터 상기 제5 노드로 상기 기준 전류가 흐를 수 있다. 상기 제2 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트가 상기 제6 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인이 상기 제6 노드에 연결될 수 있다. 상기 제5 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제5 NMOS 트랜지스터의 게이트에 상기 제3 기준 전압이 인가되고, 상기 제5 NMOS 트랜지스터의 드레인이 상기 제6 노드에 연결될 수 있다.

일 실시예에 있어서, 상기 기준 전류의 크기는 상기 제3 기준 전압의 크기에 상응할 수 있다.

일 실시예에 있어서, 상기 제2 전류 생성기는 제1 PMOS 트랜지스터, 제5 NMOS 트랜지스터 및 제6 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트가 상기 제2 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 드레인이 제6 노드에 연결될 수 있다. 상기 제1 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 게이트가 상기 제6 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 드레인이 상기 제6 노드에 연결될 수 있다. 상기 제2 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 게이트가 상기 제6 노드에 연결되고, 상기 제5 노드로부터 상기 제2 NMOS 트랜지스터의 드레인으로 상기 복사 전류가 흐를 수 있다.

일 실시예에 있어서, 상기 복사 전류의 크기는 상기 제2 전압의 크기에 상응할 수 있다.

일 실시예에 있어서, 상기 전류 미러는 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제3 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인은 상기 제1 노드를 통해 상기 제2 전류를 출력할 수 있다. 상기 제2 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제3 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제3 노드를 통해 상기 제1 전류를 출력할 수 있다.

일 실시예에 있어서, 상기 전류 미러는 인에이블 신호가 활성화된 때에만 동작할 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 전력 시스템은 레귤레이터 회로 및 연산 회로를 포함할 수 있다. 상기 레귤레이터 회로는 외부 전원 전압에 기초하여 내부 전원 전압을 생성할 수 있다. 상기 연산 회로는 상기 내부 전원 전압에 기초하여 일정한 연산을 수행할 수 있다. 상기 레귤레이터 회로는 전력 트랜지스터, 전류 미러, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터 및 전류원을 포함한다. 상기 전력 트랜지스터는 상기 외부 전원 전압이 인가되는 소스, 제1 전압을 가지는 제1 노드에 연결되는 게이트 및 상기 내부 전원 전압이 출력되는 제2 노드에 연결되는 드레인을 포함한다. 상기 전류 미러는 제2 전압을 가지는 제3 노드로 제1 전류를 출력하고, 상기 제1 전류와 동일한 크기를 가지는 제2 전류를 상기 제1 노드로 출력한다. 상기 제1 NMOS 트랜지스터는 상기 제1 노드에 연결되는 드레인, 기준 전압이 인가되는 게이트 및 제4 노드에 연결되는 소스를 포함한다. 상기 제2 NMOS 트랜지스터는 상기 제3 노드에 연결되는 드레인, 상기 제2 노드에 연결되는 게이트 및 상기 제4 노드에 연결되는 소스를 포함한다. 상기 전류원은 제3 전류를 상기 제4 노드로부터 끌어오고, 상기 제2 전압에 기초하여 상기 제1 전류와 동일한 크기를 가지는 복사 전류를 생성하고, 상기 복사 전류와 기준 전류의 차이에 기초하여 상기 제3 전류의 크기를 변경한다.

본 발명의 실시예들에 따른 레귤레이터 회로 및 이를 포함하는 전력 시스템은 내부 전원 전압의 변동 시 전력 트랜지스터의 게이트 피드백 전류를 조절하여 내부 전원 전압의 변동을 빠르게 상쇄시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 레귤레이터 회로를 나타내는 블록도이다.
도 2는 도 1의 레귤레이터 회로에 포함되는 전류원을 나타내는 블록도이다.
도 3은 도 2의 전류원에 포함되는 전류 생성부의 일 실시예를 나타내는 회로도이다.
도 4는 도 2의 전류원에 포함되는 전류 생성부의 다른 실시예를 나타내는 회로도이다.
도 5는 도 1의 레귤레이터 회로에 포함되는 전류 미러의 일 실시예를 나타내는 회로도이다.
도 6은 도 1의 레귤레이터 회로에 포함되는 전류 미러의 다른 실시예를 나타내는 회로도이다.
도 7 내지 10은 도 1의 레귤레이터 회로의 동작을 나타내는 파형도들이다.
도 11은 본 발명의 일 실시예에 따른 전력 시스템을 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 13은 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 레귤레이터 회로를 나타내는 블록도이다.

도 1을 참조하면, 레귤레이터 회로(100)는 전력 트랜지스터(PTR), 전류 미러(CURRENT MIRROR; 120), 제1 NMOS 트랜지스터(NT11), 제2 NMOS 트랜지스터(NT12) 및 전류원(CURRENT SOURCE; 110)을 포함한다. 레귤레이터 회로(100)에는 부하(LOAD; 130)이 연결될 수 있다.

전력 트랜지스터(PTR)는 외부 전원 전압(EVDD)이 인가되는 소스, 제1 전압(V1)을 가지는 제1 노드(N11)에 연결되는 게이트 및 내부 전원 전압(IVDD)이 출력되는 제2 노드(N12)에 연결되는 드레인을 포함한다. 부하(130)의 일 말단은 제2 노드(N12)에 연결되고, 부하(130)의 타 말단에 접지 전압(GND)이 인가될 수 있다. 전력 트랜지스터(PTR)의 소스에서 전력 트랜지스터(PTR)의 드레인으로 부하 전류(ILOAD)가 흐를 수 있다. 제2 NMOS 트랜지스터(NT12)의 게이트 단으로는 전류가 거의 흐르지 않으므로, 부하 전류는 대부분 부하(130)로 흐른다. 부하 전류(ILOAD)의 크기는 시간에 따라 변경될 수 있다.

전류 미러(120)는 제2 전압(V2)을 가지는 제3 노드(N13)로 제1 전류(I1)를 출력하고, 제1 전류(I1)와 동일한 크기를 가지는 제2 전류(I2)를 제1 노드(N11)로 출력한다. 전류 미러(120)에 대하여 도 5 및 6을 참조하여 후술한다.

제1 NMOS 트랜지스터(NT11)는 제1 노드(N11)에 연결되는 드레인, 제1 기준 전압(VREF1)이 인가되는 게이트 및 제4 노드(N14)에 연결되는 소스를 포함한다. 제2 NMOS 트랜지스터(NT12)는 제3 노드(N13)에 연결되는 드레인, 제2 노드(N12)에 연결되는 게이트 및 제4 노드(N14)에 연결되는 소스를 포함한다. 전류원(110)은 제3 전류(I3)를 제4 노드(N14)로부터 끌어오고, 제2 전압(V2)에 기초하여 제1 전류(I1)와 동일한 크기를 가지는 복사 전류를 생성하고, 상기 복사 전류와 기준 전류의 차이에 기초하여 제3 전류(I3)의 크기를 변경한다. 전류원(110)에 대하여 도 2 내지 4를 참조하여 후술한다.

일 실시예에 있어서, 부하 전류(LOAD)가 변경되어 내부 전원 전압(IVDD)이 변경되는 경우, 전류원(110)은 제3 전류(I3)를 일시적으로 조절하여 전력 트랜지스터(PTR)의 게이트의 충/방전 속도를 증가시켜 내부 전원 전압(IVDD)이 복원되는 시간을 줄일 수 있다.

자세하게는 부하 전류(ILOAD)가 감소하면 전력 트랜지스터(PTR)의 소스와 드레인 간의 전압 강하가 감소하므로 내부 전원 전압(IVDD)이 증가한다. 제2 NMOS 트랜지스터(NT12)의 게이트와 소스 간의 전압 차가 증가하면서 제1 전류(I1)가 증가하고, 제1 전류(I1)에 상응하는 복사 전류가 상기 기준 전류보다 커진 경우, 전류원(110)은 상기 복사 전류가 상기 기준 전류와 동일해질 때까지 제3 전류(I3)를 감소시킬 수 있다. 제2 전류(I2)도 제1 전류(I1)와 동일하게 증가하였고, 제5 전류(I5)는 제3 전류(I3)의 영향으로 감소하였으므로 제1 노드(N11)에서 전력 트랜지스터(PTR)의 게이트로 흐르는 제4 전류(I4)는 증가한다. 제2 전류(I2)가 증가하였으므로 제1 전압(V1)도 증가한다. 전력 트랜지스터(PTR)의 게이트는 증가된 제4 전류(I4)를 통해 충전되므로, 전력 트랜지스터(PTR)의 게이트 전압은 빠르게 증가된 제1 전압(V1)에 도달하고, 내부 전원 전압(IVDD)은 감소하여 증가하기 전의 값으로 복원될 수 있다.

자세하게는 부하 전류(ILOAD)가 증가하면 전력 트랜지스터(PTR)의 소스와 드레인 간의 전압 강하가 증가하므로 내부 전원 전압(IVDD)이 감소한다. 제2 NMOS 트랜지스터(NT12)의 게이트와 소스 간의 전압 차가 감소하면서 제1 전류(I1)가 감소하고, 제1 전류(I1)에 상응하는 복사 전류가 상기 기준 전류보다 작아진 경우, 전류원(110)은 상기 복사 전류가 상기 기준 전류와 동일해질 때까지 제3 전류(I3)를 증가시킬 수 있다. 제2 전류(I2)도 제1 전류(I1)와 동일하게 감소하였고, 제5 전류(I5)는 제3 전류(I3)의 영향으로 증가하였으므로 전력 트랜지스터(PTR)의 게이트에서 제1 노드(N11)로 흐르는 제4 전류(I4)는 증가한다. 제2 전류(I2)가 감소하였으므로 제1 전압(V1)도 감소한다. 전력 트랜지스터(PTR)의 게이트는 증가된 제4 전류(I4)를 통해 방전되므로, 전력 트랜지스터(PTR)의 게이트 전압은 빠르게 감소된 제1 전압(V1)에 도달하고, 내부 전원 전압(IVDD)은 증가하여 감소하기 전의 값으로 복원될 수 있다. 상기 기준 전류에 대하여 도 2 내지 4를 참조하여 후술한다.

도 2는 도 1의 레귤레이터 회로에 포함되는 전류원을 나타내는 블록도이다.

도 2를 참조하면, 전류원(110)은 전류 생성부(111), 제1 NMOS 트랜지스터(NT21) 및 제2 NMOS 트랜지스터(NT22)를 포함할 수 있다. 전류 생성부(111)는 제1 전류 생성기(CURRENT GENERATOR 1; 112) 및 제2 전류 생성기(CURRENT GENERATOR 2; 113)를 포함할 수 있다.

제3 NMOS 트랜지스터(NT21)의 소스에 접지 전압(GND)이 인가되고, 제3 NMOS 트랜지스터(NT21)의 게이트에 제2 기준 전압(VREF2)이 인가되고, 제3 NMOS 트랜지스터(NT21)의 드레인은 제4 노드(N14)에 연결될 수 있다. 제4 NMOS 트랜지스터(NT22)의 소스에 접지 전압(GND)이 인가되고, 제4 NMOS 트랜지스터(NT22)의 게이트는 제5 노드(N21)와 연결되고, 제4 NMOS 트랜지스터(NT22)의 드레인은 제4 노드(N14)와 연결될 수 있다. 제2 기준 전압(VREF2)는 고정된 전압 값을 가질 수 있다.

제3 NMOS 트랜지스터(NT21)의 드레인에서 제3 NMOS 트랜지스터(NT21)의 소스로 제1 서브 전류(I31)가 흐르고, 제4 NMOS 트랜지스터(NT22)의 드레인에서 제4 NMOS 트랜지스터(NT22)의 소스로 제2 서브 전류(I32)가 흐른다. 제3 전류(I3)는 제4 노드(N14)에서 제1 서브 전류(I31)와 제2 서브 전류(I32)로 분할될 수 있다.

제1 전류 생성기(112)는 제3 기준 전압(VREF3)에 기초하여 기준 전류(IREF)를 생성하여 제5 노드(N21)로 출력할 수 있다. 제2 전류 생성기(113)는 제2 전압(V2)에 기초하여 복사 전류(IMIR)를 제5 노드(N21)로부터 끌어올 수 있다. 기준 전류(IREF)에서 복사 전류(IMIR)를 뺀 비교 전류(ICOMPARED)가 제4 NMOS 트랜지스터(NT22)의 게이트에 인가될 수 있다.

복사 전류(IMIR)의 크기와 제3 전류(I3)의 크기는 반비례할 수 있다. 자세하게는 복사 전류(IMIR)의 크기와 제2 서브 전류(I32)의 크기는 반비례할 수 있다. 내부 전원 전압(IVDD)이 감소하고 제1 전류(I1)가 감소하면 복사 전류(IMIR)는 감소하고 비교 전류(ICOMPARED)는 증가하여, 제4 NMOS 트랜지스터(NT22)의 게이트의 전압은 증가하고 제2 서브 전류(I32) 및 제3 전류(I3)도 증가한다. 이와 반대로, 내부 전원 전압(IVDD)이 증가하고 제1 전류(I1)가 증가하면 복사 전류(IMIR)는 증가하고 비교 전류(ICOMPARED)는 감소하여, 제4 NMOS 트랜지스터(NT22)의 게이트의 전압은 감소하고 제2 서브 전류(I32) 및 제3 전류(I3)도 감소한다.

도 3은 도 2의 전류원에 포함되는 전류 생성부의 일 실시예를 나타내는 회로도이다.

도 3을 참조하면, 제1 전류 생성기(112A)는 제2 PMOS 트랜지스터(PT32A), 제3 PMOS 트랜지스터(PT33A) 및 제3 NMOS 트랜지스터(NT33A)를 포함할 수 있다. 제2 전류 생성기(113A)는 제1 PMOS 트랜지스터(PT31A), 제1 NMOS 트랜지스터(NT31A) 및 제2 NMOS 트랜지스터(NT32A)를 포함할 수 있다.

제1 PMOS 트랜지스터(PT31A)의 소스에 외부 전원 전압(EVDD)이 인가되고, 제1 PMOS 트랜지스터(PT31A)의 게이트가 제2 전압(V2)이 인가되고, 제1 PMOS 트랜지스터(PT31A)의 드레인이 제6 노드(N32A)에 연결될 수 있다. 제2 PMOS 트랜지스터(PT32A)의 소스에 외부 전원 전압(EVDD)이 인가되고, 제2 PMOS 트랜지스터(PT32A)의 게이트가 제7 노드(N31A)에 연결되고, 제2 PMOS 트랜지스터(PT32A)의 드레인로부터 제5 노드(N21)로 기준 전류(IREF)가 흐를 수 있다. 제3 PMOS 트랜지스터(PT33A)의 소스에 외부 전원 전압(EVDD)이 인가되고, 제3 PMOS 트랜지스터(PT33A)의 게이트가 제7 노드(N31A)에 연결되고, 제3 PMOS 트랜지스터(PT33A)의 드레인이 제7 노드(N31A)에 연결될 수 있다.

제1 NMOS 트랜지스터(NT31A)의 소스에 접지 전압(GND)이 인가되고, 제1 NMOS 트랜지스터(NT31A)의 게이트가 제6 노드(NT32A)에 연결되고, 제1 NMOS 트랜지스터(NT31A)의 드레인이 제6 노드(NT32A)에 연결될 수 있다. 제2 NMOS 트랜지스터(NT32A)의 소스에 접지 전압(GND)이 인가되고, 제2 NMOS 트랜지스터(NT32A)의 게이트가 제6 노드(N32A)에 연결되고, 제5 노드(N21)로부터 제2 NMOS 트랜지스터(NT32A)의 드레인으로 복사 전류(IMIR)가 흐를 수 있다. 제3 NMOS 트랜지스터(NT33A)의 소스에 접지 전압(GND)이 인가되고, 제3 NMOS 트랜지스터(NT33A)의 게이트에 제3 기준 전압(VREF3)이 인가되고, 제3 NMOS 트랜지스터(NT33A)의 드레인이 제7 노드(N31A)에 연결될 수 있다.

제3 NMOS 트랜지스터(NT33A)가 제3 기준 전압(VREF3)에 응답하여 세트 전류(ISETA)를 생성하고, 제2 및 제3 PMOS 트랜지스터들(PT32A 및 PT33A)은 전류 미러로 동작하므로 세트 전류(ISETA)와 기준 전류(IREF)는 동일한 크기를 가진다. 따라서, 기준 전류(IREF)의 크기는 제3 기준 전압(VREF3)의 크기에 상응할 수 있다.

제1 PMOS 트랜지스터(PT31A)가 제2 전압(V2)에 응답하여 내부 전류(IINTA)를 생성하고, 제1 및 제2 NMOS 트랜지스터들(NT31A 및 NT32A)은 전류 미러로 동작하므로 내부 전류(IINTA)와 복사 전류(IMIR)는 동일한 크기를 가진다. 따라서, 복사 전류(IMIR)의 크기는 제2 전압(V2)의 크기에 상응할 수 있다.

복사 전류(IMIR)가 기준 전류(IREF)보다 클 때, 전류원(111A)은 복사 전류(IMIR)가 기준 전류(IREF)와 동일해질 때까지 비교 전류(ICOMPARED)를 감소시켜 제3 전류(I3)를 감소시키고, 결국 제1 전류(I1) 및 복사 전류(IMIR)를 감소시킬 수 있다.

복사 전류(IMIR)가 기준 전류(IREF)보다 작을 때, 전류원(111A)은 복사 전류(IMIR)가 기준 전류(IREF)와 동일해질 때까지 비교 전류(ICOMPARED)를 증가시켜 제3 전류(I3)를 증가시키고, 결국 제1 전류(I1) 및 복사 전류(IMIR)를 증가시킬 수 있다.

도 4는 도 2의 전류원에 포함되는 전류 생성부의 다른 실시예를 나타내는 회로도이다.

도 4를 참조하면, 제1 및 제2 전류 생성기(112B 및 113B)는 인에이블 신호(SIGEN)가 활성화된 때에만 동작할 수 있다.

전류 생성부(111B)는 제1 전류 생성기(112B) 및 제2 전류 생성기(113B) 외에도 인에이블 트랜지스터(TREN1)를 더 포함할 수 있다.

제1 전류 생성기(112B)는 제2 PMOS 트랜지스터(PT32B), 제3 PMOS 트랜지스터(PT33B) 및 제3 NMOS 트랜지스터(NT33B)를 포함할 수 있다. 제2 전류 생성기(113B)는 제1 PMOS 트랜지스터(PT31B), 제1 NMOS 트랜지스터(NT31B) 및 제2 NMOS 트랜지스터(NT32B)를 포함할 수 있다.

인에이블 트랜지스터(TREN1)의 소스에 외부 전원 전압(EVDD)이 인가되고, 인에이블 트랜지스터(TREN1)의 게이트에 인에이블 신호(SIGEN)가 인가되고, 인에이블 트랜지스터(TREN1)의 드레인은 제8 노드(N33B)에 연결될 수 있다. 제1 PMOS 트랜지스터(PT31B)의 소스는 제8 노드(N33B)에 연결되고, 제1 PMOS 트랜지스터(PT31B)의 게이트가 제2 전압(V2)이 인가되고, 제1 PMOS 트랜지스터(PT31B)의 드레인이 제9 노드(N32B)에 연결될 수 있다. 제2 PMOS 트랜지스터(PT32B)의 소스가 제8 노드(N33B)에 연결되고, 제2 PMOS 트랜지스터(PT32B)의 게이트가 제10 노드(N31B)에 연결되고, 제2 PMOS 트랜지스터(PT32B)의 드레인로부터 제5 노드(N21)로 기준 전류(IREF)가 흐를 수 있다. 제3 PMOS 트랜지스터(PT33B)의 소스는 제8 노드(N33B)에 연결되고, 제3 PMOS 트랜지스터(PT33B)의 게이트가 제10 노드(N31B)에 연결되고, 제3 PMOS 트랜지스터(PT33A)의 드레인이 제10 노드(N31B)에 연결될 수 있다.

제1 NMOS 트랜지스터(NT31B)의 소스에 접지 전압(GND)이 인가되고, 제1 NMOS 트랜지스터(NT31A)의 게이트가 제9 노드(NT32B)에 연결되고, 제1 NMOS 트랜지스터(NT31B)의 드레인이 제9 노드(NT32B)에 연결될 수 있다. 제2 NMOS 트랜지스터(NT32B)의 소스에 접지 전압(GND)이 인가되고, 제2 NMOS 트랜지스터(NT32A)의 게이트가 제9 노드(N32B)에 연결되고, 제5 노드(N21)로부터 제2 NMOS 트랜지스터(NT32B)의 드레인으로 복사 전류(IMIR)가 흐를 수 있다. 제3 NMOS 트랜지스터(NT33B)의 소스에 접지 전압(GND)이 인가되고, 제3 NMOS 트랜지스터(NT33B)의 게이트에 제3 기준 전압(VREF3)이 인가되고, 제3 NMOS 트랜지스터(NT33B)의 드레인이 제10 노드(N31B)에 연결될 수 있다.

제3 NMOS 트랜지스터(NT33B)가 제3 기준 전압(VREF3)에 응답하여 세트 전류(ISETB)를 생성하고, 제2 및 제3 PMOS 트랜지스터들(PT32B 및 PT33B)은 전류 미러로 동작하므로 세트 전류(ISETB)와 기준 전류(IREF)는 동일한 크기를 가진다. 따라서, 기준 전류(IREF)의 크기는 제3 기준 전압(VREF3)의 크기에 상응할 수 있다.

제1 PMOS 트랜지스터(PT31B)가 제2 전압(V2)에 응답하여 내부 전류(IINTB)는 생성하고, 제1 및 제2 NMOS 트랜지스터들(NT31B 및 NT32B)은 전류 미러로 동작하므로 내부 전류(IINTB)와 복사 전류(IMIR)는 동일한 크기를 가진다. 따라서, 복사 전류(IMIR)의 크기는 제2 전압(V2)의 크기에 상응할 수 있다.

복사 전류(IMIR)가 기준 전류(IREF)보다 클 때, 전류원(111B)은 복사 전류(IMIR)가 기준 전류(IREF)와 동일해질 때까지 비교 전류(ICOMPARED)를 감소시켜 제3 전류(I3)를 감소시키고, 결국 제1 전류(I1) 및 복사 전류(IMIR)를 감소시킬 수 있다.

도 5는 도 1의 레귤레이터 회로에 포함되는 전류 미러의 일 실시예를 나타내는 회로도이다.

도 5를 참조하면, 전류 미러(120A)는 제1 PMOS 트랜지스터(PT41A) 및 제2 PMOS 트랜지스터(PT42A)를 포함할 수 있다.

제1 PMOS 트랜지스터(PT41A)의 소스에 외부 전원 전압(EVDD)이 인가되고, 제1 PMOS 트랜지스터(PT41A)의 게이트는 제3 노드(N13)에 연결되고, 제1 PMOS 트랜지스터(PT41A)의 드레인은 제1 노드(N11)를 통해 제2 전류(I2)를 출력할 수 있다. 제2 PMOS 트랜지스터(PT42A)의 소스에 외부 전원 전압(EVDD)이 인가되고, 제2 PMOS 트랜지스터(PT42A)의 게이트는 제3 노드(N13)에 연결되고, 제2 PMOS 트랜지스터(PT42A)의 드레인은 제3 노드(N13)를 통해 제1 전류(I1)를 출력할 수 있다.

제1 PMOS 트랜지스터(PT41A)와 제2 PMOS 트랜지스터(PT42A)의 사이즈가 동일한 경우, 전류 미러(120A)는 제1 전류(I1)를 복사하여 제2 전류(I2)를 생성한다. 다시 말해, 제1 전류(I1)와 제2 전류(I2)는 동일한 크기를 가질 수 있다.

도 6은 도 1의 레귤레이터 회로에 포함되는 전류 미러의 다른 실시예를 나타내는 회로도이다.

도 6을 참조하면, 전류 미러(120B)는 인에이블 신호(SIGEN)가 활성화된 때에만 동작할 수 있다. 전류 미러(120B)는 인에이블 트랜지스터(TREN2), 제1 PMOS 트랜지스터(PT41B) 및 제2 PMOS 트랜지스터(PT42B)를 포함할 수 있다.

인에이블 트랜지스터(TREN2)의 소스에 외부 전원 전압(EVDD)이 인가되고, 인에이블 트랜지스터(TREN2)의 게이트에 인에이블 신호(SIGEN)가 인가되고, 인에이블 트랜지스터(TREN2)의 드레인은 내부 노드(NINT)에 연결될 수 있다. 제1 PMOS 트랜지스터(PT41B)의 소스는 내부 노드(NINT)에 연결되고, 제1 PMOS 트랜지스터(PT41B)의 게이트는 제3 노드(N13)에 연결되고, 제1 PMOS 트랜지스터(PT41B)의 드레인은 제1 노드(N11)를 통해 제2 전류(I2)를 출력할 수 있다. 제2 PMOS 트랜지스터(PT42B)의 소스는 내부 노드(NINT)에 연결되고, 제2 PMOS 트랜지스터(PT42B)의 게이트는 제3 노드(N13)에 연결되고, 제2 PMOS 트랜지스터(PT42A)의 드레인은 제3 노드(N13)를 통해 제1 전류(I1)를 출력할 수 있다.

제1 PMOS 트랜지스터(PT41B)와 제2 PMOS 트랜지스터(PT42B)의 사이즈가 동일한 경우, 전류 미러(120B)는 제1 전류(I1)를 복사하여 제2 전류(I2)를 생성한다. 다시 말해, 제1 전류(I1)와 제2 전류(I2)는 동일한 크기를 가질 수 있다.

도 7 내지 10은 도 1의 레귤레이터 회로의 동작을 나타내는 파형도들이다.

도 7 및 8은 도 2의 전류원(110)에 포함되는 제2 NMOS 트랜지스터(NT22)가 동작하지 않고, 도 2의 전류원(110)이 제1 NMOS 트랜지스터(NT21)만을 사용하는 경우의 레귤레이터 회로의 신호들을 나타낸다.

도 7의 경우, 제1 시점(211)에서 부하 전류(ILOAD)가 증가하는 경우, 전력 트랜지스터(PTR)의 소스와 드레인 간의 전압 강하가 증가하므로 내부 전원 전압(IVDD)이 감소하고, 제2 NMOS 트랜지스터(NT12)의 게이트와 소스 간의 전압 차가 감소하면서 제1 전류(I1) 및 제2 전류(I2)도 감소한다. 다만, 전력 트랜지스터(PTR)의 게이트 커패시턴스가 크기 때문에 제1 전압(V1)은 제2 시점(212)까지 감소한다. 제1 시점(211)에서 제2 시점(212)까지를 제1 지연 시간(D1)이라 칭한다. 제1 지연 시간(D1) 후 내부 전원 전압(IVDD)과 제1 전류(I1)는 원래 값으로 복원된다.

전류원(110)이 제1 NMOS 트랜지스터(NT21)만을 사용하는 경우, 제3 전류(I3)는 고정된 제2 기준 전압(VREF2)에 의해 결정된 제1 서브 전류(I31)만을 포함하므로, 제1 지연 시간(D1)이 길고 레귤레이터 회로(100)의 안정화 속도가 늦다.

도 8의 경우, 제1 시점(221)에서 부하 전류(ILOAD)가 감소하는 경우, 전력 트랜지스터(PTR)의 소스와 드레인 간의 전압 강하가 감소하므로 내부 전원 전압(IVDD)이 증가하고, 제2 NMOS 트랜지스터(NT12)의 게이트와 소스 간의 전압 차가 증가하면서 제1 전류(I1) 및 제2 전류(I2)도 증가한다. 다만, 전력 트랜지스터(PTR)의 게이트 커패시턴스가 크기 때문에 제1 전압(V1)은 제2 시점(222)까지 증가한다. 제1 시점(221)에서 제2 시점(222)까지를 제2 지연 시간(D2)이라 칭한다. 제2 지연 시간(D2) 후 내부 전원 전압(IVDD)과 제1 전류(I1)는 원래 값으로 복원된다.

전류원(110)이 제1 NMOS 트랜지스터(NT21)만을 사용하는 경우, 제3 전류(I3)는 고정된 제2 기준 전압(VREF2)에 의해 결정된 제1 서브 전류(I31)만을 포함하므로, 제2 지연 시간(D2)이 길고 레귤레이터 회로(100)의 안정화 속도가 늦다.

도 9 및 10은 도 2의 전류원(110)에 모든 구성 요소가 동작하는 경우의 레귤레이터 회로의 신호들을 나타낸다.

도 9의 경우, 제1 시점(231)에서 부하 전류(ILOAD)가 증가하는 경우, 전력 트랜지스터(PTR)의 소스와 드레인 간의 전압 강하가 증가하므로 내부 전원 전압(IVDD)이 감소하고, 제2 NMOS 트랜지스터(NT12)의 게이트와 소스 간의 전압 차가 감소하면서 제1 전류(I1) 및 제2 전류(I2)도 감소한다. 다만, 전력 트랜지스터(PTR)의 게이트 커패시턴스가 크기 때문에 제1 전압(V1)은 제2 시점(232)까지 감소한다. 제1 시점(231)에서 제2 시점(232)까지를 제3 지연 시간(D3)이라 칭한다. 제3 지연 시간(D3) 후 내부 전원 전압(IVDD)과 제1 전류(I1)는 원래 값인 기준 전류(IREF)의 값으로 복원된다.

제1 전류(I1)가 감소하면 복사 전류(IMIR)가 감소하고 제2 서브 전류(I32) 및 제3 전류(I3)가 증가한다. 따라서 제3 지연 시간(D3)은 제1 지연 시간(D1) 또는 제2 지연 시간(D2)보다 짧아지고 레귤레이터 회로(100)의 안정화 속도가 증가한다. 제2 서브 전류(I32)는 일시적으로 증가했다가 복원되므로 전류원(110)의 추가 전력 소모를 최소화할 수 있다.

도 10의 경우, 제1 시점(241)에서 부하 전류(ILOAD)가 감소하는 경우, 전력 트랜지스터(PTR)의 소스와 드레인 간의 전압 강하가 감소하므로 내부 전원 전압(IVDD)이 증가하고, 제2 NMOS 트랜지스터(NT12)의 게이트와 소스 간의 전압 차가 증가하면서 제1 전류(I1) 및 제2 전류(I2)도 증가한다. 다만, 전력 트랜지스터(PTR)의 게이트 커패시턴스가 크기 때문에 제1 전압(V1)은 제2 시점(242)까지 증가한다. 제1 시점(241)에서 제2 시점(242)까지를 제4 지연 시간(D4)이라 칭한다. 제4 지연 시간(D4) 후 내부 전원 전압(IVDD)과 제1 전류(I1)는 원래 값인 기준 전류(IREF)의 값으로 복원된다.

제1 전류(I1)가 증가하면 복사 전류(IMIR)가 증가하고 제2 서브 전류(I32) 및 제3 전류(I3)가 감소한다. 따라서 제4 지연 시간(D4)은 제1 지연 시간(D1) 또는 제2 지연 시간(D2)보다 짧아지고 레귤레이터 회로(100)의 안정화 속도가 증가한다. 제2 서브 전류(I32)는 일시적으로 감소했다가 다시 증가한다.

도 11은 본 발명의 일 실시예에 따른 전력 시스템을 나타내는 블록도이다.

도 11을 참조하면, 전력 시스템(200)은 레귤레이터 회로(RC; 210) 및 연산 회로(PC; 220)를 포함할 수 있다. 레귤레이터 회로(210)는 외부 전원 전압(EVDD)에 기초하여 내부 전원 전압(IVDD)을 생성할 수 있다. 연산 회로(220)는 내부 전원 전압(IVDD)에 기초하여 일정한 연산을 수행할 수 있다.

레귤레이터 회로(210)는 전력 트랜지스터, 전류 미러, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터 및 전류원을 포함한다. 상기 전력 트랜지스터는 외부 전원 전압(EVDD)이 인가되는 소스, 제1 전압을 가지는 제1 노드에 연결되는 게이트 및 내부 전원 전압(IVDD)이 출력되는 제2 노드에 연결되는 드레인을 포함한다. 상기 전류 미러는 제2 전압을 가지는 제3 노드로 제1 전류를 출력하고, 상기 제1 전류와 동일한 크기를 가지는 제2 전류를 상기 제1 노드로 출력한다. 상기 제1 NMOS 트랜지스터는 상기 제1 노드에 연결되는 드레인, 기준 전압이 인가되는 게이트 및 제4 노드에 연결되는 소스를 포함한다. 상기 제2 NMOS 트랜지스터는 상기 제3 노드에 연결되는 드레인, 상기 제2 노드에 연결되는 게이트 및 상기 제4 노드에 연결되는 소스를 포함한다. 상기 전류원은 제3 전류를 상기 제4 노드로부터 끌어오고, 상기 제2 전압에 기초하여 상기 제1 전류와 동일한 크기를 가지는 복사 전류를 생성하고, 상기 복사 전류와 기준 전류의 차이에 기초하여 상기 제3 전류의 크기를 변경한다.

상기 전력 트랜지스터의 소스에서 상기 전력 트랜지스터의 드레인으로 흐르는 부하 전류 및 상기 내부 전원 전압이 변경되는 경우, 상기 전류원은 상기 제3 전류를 일시적으로 조절하여 상기 전력 트랜지스터의 게이트의 충/방전 속도를 증가시켜 상기 내부 전원 전압이 복원되는 시간을 줄일 수 있다.

레귤레이터 회로(210)는 도 1의 레귤레이터 회로(100)와 동일 또는 유사한 구조를 가질 수 있다. 레귤레이터 회로(210)에 대하여 도 1 내지 10을 참조하여 이해할 수 있으므로 자세한 설명은 생략한다.

도 12는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.

도 12를 참조하면, 솔리드 스테이트 드라이브 시스템(300)은 호스트(310) 및 솔리드 스테이트 드라이브(320)를 포함한다.

솔리드 스테이트 드라이브(320)는 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 및 SSD 컨트롤러(322)를 포함한다.

복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)은 솔리드 스테이트 드라이브(320)의 저장 매체로서 사용된다.

복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 각각은 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

SSD 컨트롤러(322)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)과 각각 연결된다.

SSD 컨트롤러(322)는 신호 커넥터(324)를 통해 호스트(310)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(322)는 호스트(310)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)로부터 데이터를 읽어낸다.

솔리드 스테이트 드라이브(320)는 보조 전원 장치(326)를 더 포함할 수 있다. 보조 전원 장치(326)는 전원 커넥터(325)를 통해 호스트(310)로부터 전원(PWR)을 입력 받아 SSD 컨트롤러(322)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(326)는 솔리드 스테이트 드라이브(320) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(320) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(326)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(320)에 보조 전원을 제공할 수도 있다.

보조 전원 장치(326)는 도 1의 레귤레이터 회로(100)를 포함할 수 있다.

도 13은 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

도 13을 참조하면, 모바일 시스템(400)은 어플리케이션 프로세서(410), 통신(Connectivity)부(420), 사용자 인터페이스(430), 비휘발성 메모리 장치(NVM)(440), 휘발성 메모리 장치(VM)(450) 및 파워 서플라이(460)를 포함한다.

실시예에 따라, 모바일 시스템(400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(410)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(410)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(420)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(420)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

비휘발성 메모리 장치(440)는 모바일 시스템(400)을 부팅하기 위한 부트 이미지를 저장할 수 있다.

비휘발성 메모리 장치(440)는 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

휘발성 메모리 장치(450)는 어플리케이션 프로세서(410)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.

사용자 인터페이스(430)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(460)는 모바일 시스템(400)의 동작 전압을 공급할 수 있다.

파워 서플라이(460)는 레귤레이터 회로를 포함할 수 있다. 일 실시예에 있어서, 상기 레귤레이터 회로는 도 1의 레귤레이터 회로(100)로 구현될 수 있다. 다른 실시예에 있어서, 상기 레귤레이터 회로는 도 11의 전력 시스템(200)에 포함되는 레귤레이터 회로(210)에 대응될 수 있고, 어플리케이션 프로세서(410), 통신(Connectivity)부(420), 사용자 인터페이스(430), 비휘발성 메모리 장치(NVM)(440) 및 휘발성 메모리 장치(VM)(450)는 도 11의 전력 시스템(200)에 포함되는 연산 회로(220)에 대응될 수 있다.

또한, 실시예에 따라, 모바일 시스템(400)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(400) 또는 모바일 시스템(400)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 레귤레이터 회로를 포함하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television) 등에 적용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

외부 전원 전압이 인가되는 소스, 제1 전압을 가지는 제1 노드에 연결되는 게이트 및 내부 전원 전압이 출력되는 제2 노드에 연결되는 드레인을 포함하는 전력 트랜지스터;
제2 전압을 가지는 제3 노드로 제1 전류를 출력하고, 상기 제1 전류와 동일한 크기를 가지는 제2 전류를 상기 제1 노드로 출력하는 전류 미러;
상기 제1 노드에 연결되는 드레인, 제1 기준 전압이 인가되는 게이트 및 제4 노드에 연결되는 소스를 포함하는 제1 NMOS 트랜지스터;
상기 제3 노드에 연결되는 드레인, 상기 제2 노드에 연결되는 게이트 및 상기 제4 노드에 연결되는 소스를 포함하는 제2 NMOS 트랜지스터; 및
제3 전류를 상기 제4 노드로부터 끌어오고, 상기 제2 전압에 기초하여 상기 제1 전류와 동일한 크기를 가지는 복사 전류를 생성하고, 상기 복사 전류와 기준 전류의 차이에 기초하여 상기 제3 전류의 크기를 변경하는 전류원을 포함하는 레귤레이터 회로(Regulator circuit).
제1 항에 있어서,
상기 전력 트랜지스터의 소스에서 상기 전력 트랜지스터의 드레인으로 흐르는 부하 전류 및 상기 내부 전원 전압이 변경되는 경우, 상기 전류원은 상기 제3 전류를 일시적으로 조절하여 상기 전력 트랜지스터의 게이트의 충/방전 속도를 증가시켜 상기 내부 전원 전압이 복원되는 시간을 줄이는 레귤레이터 회로.
제1 항에 있어서,
상기 복사 전류가 상기 기준 전류보다 클 때, 상기 전류원은 상기 복사 전류가 상기 기준 전류와 동일해질 때까지 상기 제3 전류를 감소시키고,
상기 복사 전류가 상기 기준 전류보다 작을 때, 상기 전류원은 상기 복사 전류가 상기 기준 전류와 동일해질 때까지 상기 제3 전류를 증가시키는 레귤레이터 회로.
제1 항에 있어서,
상기 전력 트랜지스터의 소스에서 상기 전력 트랜지스터의 드레인으로 흐르는 부하 전류의 크기가 증가하는 경우, 상기 내부 전원 전압, 상기 제1 및 제2 전류들 및 상기 제1 전압이 감소하고, 상기 전류원은 상기 제3 전류를 증가시켜 상기 감소된 내부 전원 전압의 복원을 가속하고,
상기 전력 트랜지스터의 소스에서 상기 전력 트랜지스터의 드레인으로 흐르는 부하 전류의 크기가 감소하는 경우, 상기 내부 전원 전압, 상기 제1 및 제2 전류들 및 상기 제1 전압이 증가하고, 상기 전류원은 상기 제3 전류를 감소시켜 상기 증가된 내부 전원 전압의 복원을 가속하는 레귤레이터 회로.
제1 항에 있어서,
상기 전류원은 제1 전류 생성기, 제2 전류 생성기, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하고,
상기 제3 NMOS 트랜지스터의 소스에 접지 전압이 인가되고, 상기 제3 NMOS 트랜지스터의 게이트에 제2 기준 전압이 인가되고, 상기 제3 NMOS 트랜지스터의 드레인은 상기 제4 노드에 연결되고,
상기 제4 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제4 NMOS 트랜지스터의 게이트는 제5 노드와 연결되고, 상기 제4 NMOS 트랜지스터의 드레인은 상기 제4 노드와 연결되고,
상기 제1 전류 생성기는 제3 기준 전압에 기초하여 상기 기준 전류를 생성하여 상기 제5 노드로 출력하고,
상기 제2 전류 생성기는 상기 제2 전압에 기초하여 상기 복사 전류를 상기 제5 노드로부터 끌어오고,
상기 기준 전류에서 상기 복사 전류를 뺀 비교 전류가 상기 제4 NMOS 트랜지스터의 게이트에 인가되는 레귤레이터 회로.
제5 항에 있어서,
상기 제3 NMOS 트랜지스터의 드레인에서 상기 제3 NMOS 트랜지스터의 소스로 제1 서브 전류가 흐르고, 상기 제4 NMOS 트랜지스터의 드레인에서 상기 제4 NMOS 트랜지스터의 소스로 제2 서브 전류가 흐르고,
상기 제3 전류는 상기 제4 노드에서 상기 제1 서브 전류와 상기 제2 서브 전류로 분할되고,
상기 제1 및 제2 전류 생성기는 인에이블 신호가 활성화된 때에만 동작하는 레귤레이터 회로.
제5 항에 있어서,
상기 제1 전류 생성기는 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터 및 제5 NMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트가 제6 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인로부터 상기 제5 노드로 상기 기준 전류가 흐르고,
상기 제2 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트가 상기 제6 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인이 상기 제6 노드에 연결되고,
상기 제5 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제5 NMOS 트랜지스터의 게이트에 제3 기준 전압이 인가되고, 상기 제5 NMOS 트랜지스터의 드레인이 상기 제6 노드에 연결되고,
상기 기준 전류의 크기는 상기 제3 기준 전압의 크기에 상응하는 레귤레이터 회로.
제5 항에 있어서,
상기 제2 전류 생성기는 제1 PMOS 트랜지스터, 제5 NMOS 트랜지스터 및 제6 NMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트가 상기 제2 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 드레인이 제6 노드에 연결되고,
상기 제1 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제1 NMOS 트랜지스터의 게이트가 상기 제6 노드에 연결되고, 상기 제1 NMOS 트랜지스터의 드레인이 상기 제6 노드에 연결되고,
상기 제2 NMOS 트랜지스터의 소스에 상기 접지 전압이 인가되고, 상기 제2 NMOS 트랜지스터의 게이트가 상기 제6 노드에 연결되고, 상기 제5 노드로부터 상기 제2 NMOS 트랜지스터의 드레인으로 상기 복사 전류가 흐르고,
상기 복사 전류의 크기는 상기 제2 전압의 크기에 상응하는 레귤레이터 회로.
제1 항에 있어서,
상기 전류 미러는 제1 PMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함하고,
상기 제1 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트는 상기 제3 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인은 상기 제1 노드를 통해 상기 제2 전류를 출력하고,
상기 제2 PMOS 트랜지스터의 소스에 상기 외부 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제3 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인은 상기 제3 노드를 통해 상기 제1 전류를 출력하고,
상기 전류 미러는 인에이블 신호가 활성화된 때에만 동작하는 레귤레이터 회로.
외부 전원 전압에 기초하여 내부 전원 전압을 생성하는 레귤레이터 회로; 및
상기 내부 전원 전압에 기초하여 일정한 연산을 수행하는 연산 회로를 포함하고,
상기 레귤레이터 회로는,
상기 외부 전원 전압이 인가되는 소스, 제1 전압을 가지는 제1 노드에 연결되는 게이트 및 상기 내부 전원 전압이 출력되는 제2 노드에 연결되는 드레인을 포함하는 전력 트랜지스터;
제2 전압을 가지는 제3 노드로 제1 전류를 출력하고, 상기 제1 전류와 동일한 크기를 가지는 제2 전류를 상기 제1 노드로 출력하는 전류 미러;
상기 제1 노드에 연결되는 드레인, 기준 전압이 인가되는 게이트 및 제4 노드에 연결되는 소스를 포함하는 제1 NMOS 트랜지스터;
상기 제3 노드에 연결되는 드레인, 상기 제2 노드에 연결되는 게이트 및 상기 제4 노드에 연결되는 소스를 포함하는 제2 NMOS 트랜지스터; 및
제3 전류를 상기 제4 노드로부터 끌어오고, 상기 제2 전압에 기초하여 상기 제1 전류와 동일한 크기를 가지는 복사 전류를 생성하고, 상기 복사 전류와 기준 전류의 차이에 기초하여 상기 제3 전류의 크기를 변경하는 전류원을 포함하는 전력 시스템(Power system).