KR20160041717A

KR20160041717A - 클럭 신호 처리기 및 이를 포함하는 비휘발성 메모리 장치

Info

Publication number: KR20160041717A
Application number: KR1020140136219A
Authority: KR
Inventors: 강경태; 김상록; 나대훈
Original assignee: 삼성전자주식회사
Priority date: 2014-10-08
Filing date: 2014-10-08
Publication date: 2016-04-18
Also published as: KR102193883B1; US20160104520A1; US9536580B2

Abstract

클럭 신호 처리기는 듀티 사이클 수정부, 스위치 시점 계산부 및 멀티플렉서를 포함한다. 듀티 사이클 수정부는 제1 클럭 신호의 듀티 사이클을 수정하여 제2 클럭 신호를 생성한다. 스위치 시점 계산부는 비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시 구간의 종료 시점에서 스위치 신호를 활성화한다. 멀티플렉서는 스위치 신호에 기초하여 제1 클럭 신호 및 제2 클럭 신호 중 하나를 제3 클럭 신호로서 출력한다.

Description

클럭 신호 처리기 및 이를 포함하는 비휘발성 메모리 장치{CLOCK SIGNAL PROCESSOR AND NON-VOLATILE MEMORY DEVICE INCLUDING THE SAME}

본 발명은 클럭 신호 처리기에 관한 것으로서, 더욱 상세하게는 듀티 사이클 수정(Duty Cycle Correction)을 수행하는 클럭 신호 처리기 및 이를 포함하는 비휘발성 메모리 장치에 관한 것이다.

일반적인 전자 장치에 포함되는 프로세서, 메모리 등의 구성 요소들은 클럭 신호에 동기되어 서로 데이터를 송수신한다. 클럭 신호의 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이가 서로 일치하지 않아 듀티 사이클 에러가 발생하는 경우 구성 요소들 간의 데이터 송수신에 오류가 발생하게 된다.

DDR(Double Data Rate) 비휘발성 메모리 장치의 경우 클럭 신호의 상승 에지 및 하강 에지마다 데이터를 송수신하는데, 클럭 신호에 듀티 사이클 에러가 발생하는 경우 데이터가 송수신되는 간격이 동일하게 유지되지 않아 DDR 비휘발성 메모리 장치와 프로세서간의 데이터 송수신에 문제가 발생하게 된다.

DDR 비휘발성 메모리 장치의 성능을 유지하면서 듀티 사이클 수정(Duty Cycle Correction; DCC)을 수행하는 방법이 필요하다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 비휘발성 메모리 장치의 레이턴시(Latency) 구간에서 클럭 신호의 듀티 사이클 수정을 수행하는 클럭 신호 처리기를 제공하는데 있다.

본 발명의 일 목적은 비휘발성 메모리 장치의 레이턴시 구간에서 클럭 신호의 듀티 사이클 수정을 수행하는 클럭 신호 처리기를 포함하는 비휘발성 메모리 장치를 제공하는데 있다.

본 발명의 일 목적은 비휘발성 메모리 장치의 레이턴시 구간에서 클럭 신호의 듀티 사이클 수정을 수행하는 클럭 처리 방법을 제공하는데 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 클럭 신호 처리기는 듀티 사이클 수정부, 스위치 시점 계산부 및 멀티플렉서를 포함한다. 상기 듀티 사이클 수정부는 제1 클럭 신호의 듀티 사이클(Duty cycle)을 수정하여 제2 클럭 신호를 생성한다. 상기 스위치 시점 계산부는 비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간의 종료 시점에서 스위치 신호를 활성화한다. 상기 멀티플렉서는 상기 스위치 신호에 기초하여 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 하나를 제3 클럭 신호로서 출력한다.

일 실시예에 있어서, 상기 듀티 사이클 수정부는 상기 레이턴시 구간 내에서 상기 제1 클럭 신호의 듀티 사이클을 수정하여 상기 제2 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 듀티 사이클 수정부는 상기 제2 클럭 신호의 듀티 사이클이 50%가 되도록 상기 제1 클럭 신호의 듀티 사이클을 수정할 수 있다.

일 실시예에 있어서, 상기 듀티 사이클 수정부는 에지 검출부(Edge detector) 및 위상 보간기(Phase interpolator)를 포함할 수 있다. 상기 에지 검출부는 상기 제1 클럭 신호를 바이패스하고, 지연 신호들에 기초하여 상기 제1 클럭 신호를 지연시켜 제1 지연 클럭 신호를 생성하고, 상기 제1 지연 클럭 신호를 반전하여 제1 반전 클럭 신호를 생성할 수 있다. 상기 위상 보간기는 상기 제1 클럭 신호 및 상기 제1 반전 클럭 신호를 혼합하여 상기 제2 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 에지 검출부와 상기 위상 보간기는 상기 레이턴시 구간부터 동작할 수 있다.

일 실시예에 있어서, 상기 듀티 사이클 수정부는 상기 지연 신호들을 저장하는 지연 레지스터를 더 포함할 수 있다.

일 실시예에 있어서, 상기 에지 검출부는 상기 독출 커맨드의 수행 전에 기입 커맨드가 인가될 때 동작하여, 상기 지연 신호들을 생성하여 상기 지연 신호들을 상기 지연 레지스터에 저장할 수 있다. 상기 위상 보간기는 상기 지연 레지스터에 저장된 상기 지연 신호들에 기초하여 상기 레이턴시 구간부터 동작할 수 있다.

일 실시예에 있어서, 상기 제1 클럭 신호가 지연된 길이는 상기 제1 클럭 신호의 한 주기 에 포함되는 논리 하이 레벨 구간의 길이와 동일할 수 있다.

일 실시예에 있어서, 상기 에지 검출부는 지연 체인부(Delay chain unit) 및 연산부를 포함할 수 있다. 상기 지연 체인부는 상기 제1 클럭 신호를 지연시켜 임시 지연 클럭 신호들을 각각 생성하는 복수의 지연 유닛들을 구비할 수 있다. 상기 연산부는 상기 제1 클럭 신호와 상기 임시 지연 클럭 신호들에 기초하여 상기 지연 신호들을 생성하고, 활성화된 하나의 지연 신호에 상응하는 하나의 임시 지연 클럭 신호를 상기 제1 지연 클럭 신호로서 생성할 수 있다.

일 실시예에 있어서, 상기 위상 보간기는 위상 혼합기 및 슈미트 트리거 회로를 포함할 수 있다. 상기 위상 혼합기는 상기 제1 클럭 신호 및 상기 제1 반전 클럭 신호를 혼합하여 혼합 클럭 신호를 생성할 수 있다. 상기 슈미트 트리거 회로는 상기 혼합 클럭 신호의 논리 값 특성을 명확화하여 상기 제2 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 스위치 시점 계산부는 상기 제1 클럭 신호, 사용 신호 및 레이턴시 길이 신호에 기초하여 동작할 수 있다.

일 실시예에 있어서, 상기 스위치 시점 계산부는 상기 레이턴시 길이 신호가 1의 값을 가지는 경우, 상기 사용 신호가 비활성화된 후 상기 제1 클럭 신호의 첫 번째 주기를 상기 레이턴시 구간으로 결정할 수 있다.

일 실시예에 있어서, 상기 스위치 시점 계산부는 상기 레이턴시 길이 신호가 2의 값을 가지는 경우, 상기 사용 신호가 비활성화된 후 상기 제1 클럭 신호의 첫 번째 주기 및 두 번째 주기를 상기 레이턴시 구간으로 결정할 수 있다.

일 실시예에 있어서, 상기 스위치 시점 계산부는 상기 레이턴시 구간의 종료 시점 전에는 상기 스위치 신호를 비활성화하고, 상기 스위치 시점 계산부는 상기 레이턴시 구간의 종료 시점 이후에 상기 스위치 신호를 활성화할 수 있다.

일 실시예에 있어서, 상기 멀티플렉서는 상기 스위치 신호가 비활성화된 경우 상기 제1 클럭 신호를 상기 제3 클럭 신호로서 출력하고, 상기 멀티플렉서는 상기 스위치 신호가 활성화된 경우 상기 제2 클럭 신호를 상기 제3 클럭 신호로서 출력할 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이, 제어 회로, 어드레스 디코더, 및 데이터 입출력 회로를 포함한다. 상기 제어 회로는 커맨드 신호 및 어드레스 신호에 기초하여 행 어드레스 신호 및 열 어드레스 신호를 생성하고, 독출 과정에서 제1 독출 클럭 신호가 변화하여 생성된 제2 독출 클럭 신호에 기초하여 데이터 스트로브 신호를 생성하는 클럭 신호 처리기를 구비한다. 상기 어드레스 디코더는 상기 행 어드레스 신호에 상응하는 워드 라인을 활성화한다. 상기 데이터 입출력 회로는 상기 열 어드레스 신호에 기초하여 상기 워드 라인에 연결된 메모리 셀들의 독출 데이터를 복수의 비트 라인들을 통해 입력받고, 상기 독출 데이터를 데이터 신호로서 출력한다. 상기 클럭 신호 처리기는 듀티 사이클 수정부, 스위치 시점 계산부 및 멀티플렉서를 포함한다. 상기 듀티 사이클 수정부는 상기 제2 독출 클럭 신호의 듀티 사이클(Duty cycle)을 수정하여 제3 독출 클럭 신호를 생성한다. 상기 스위치 시점 계산부는 상기 커맨드 신호로서 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간의 종료 시점에서 스위치 신호를 활성화한다. 상기 멀티플렉서는 상기 스위치 신호에 기초하여 상기 제2 독출 클럭 신호 및 상기 제3 독출 클럭 신호 중 하나를 상기 데이터 스트로브 신호로서 출력한다.

일 실시예에 있어서, 상기 듀티 사이클 수정부는 상기 레이턴시 구간 내에서 상기 제2 독출 클럭 신호의 듀티 사이클을 수정하여 상기 제3 독출 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 듀티 사이클 수정부는 상기 제3 독출 클럭 신호의 듀티 사이클이 50%가 되도록 상기 제2 독출 클럭 신호의 듀티 사이클을 수정할 수 있다.

일 실시예에 있어서, 상기 듀티 사이클 수정부는 에지 검출부(Edge detector) 및 위상 보간기(Phase interpolator)를 포함할 수 있다. 상기 에지 검출부는 상기 제2 독출 클럭 신호를 바이패스하고, 지연 신호들에 기초하여 상기 제2 독출 클럭 신호를 지연시켜 제2 지연 독출 클럭 신호를 생성하고, 상기 제2 지연 독출 클럭 신호를 반전하여 제2 반전 독출 클럭 신호를 생성할 수 있다. 상기 위상 보간기는 상기 제2 독출 클럭 신호 및 상기 제2 반전 독출 클럭 신호를 혼합하여 상기 제3 독출 클럭 신호를 생성할 수 있다.

일 실시예에 있어서, 상기 제2 독출 클럭 신호가 지연된 길이는 상기 제2 독출 클럭 신호의 한 주기에 포함되는 논리 하이 레벨 구간의 길이와 동일할 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 클럭 처리 방법은 비휘발성 메모리 장치의 입력 클럭 신호를 출력 클럭 신호로서 출력하는 단계; 상기 비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간에서 상기 입력 클럭 신호의 듀티 사이클을 수정하여 수정 입력 클럭 신호를 생성하는 단계; 및 상기 레이턴시 구간의 종료 시점부터 상기 수정 입력 클럭 신호를 상기 출력 클럭 신호로서 출력하는 단계를 포함한다.

본 발명의 실시예들에 따른 클럭 신호 처리기 및 이를 포함하는 비휘발성 메모리 장치는 비휘발성 메모리 장치의 동작에 포함되는 레이턴시 구간에서 클럭 신호의 듀티 사이클 수정을 수행하여, 시간적 오버헤드 없이 클럭 신호의 듀티 사이클을 개선할 수 있다.

도 1은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 나타내는 블록도이다.
도 2는 도 1의 클럭 신호 처리기에 포함되는 듀티 사이클 수정부를 나타내는 블록도이다.
도 3은 도 2의 듀티 사이클 수정부에 포함되는 에지 검출부를 나타내는 블록도이다.
도 4는 도 3의 에지 검출부에 포함되는 제1 검출 유닛을 나타내는 회로도이다.
도 5는 도 3의 에지 검출부에 포함되는 제2 검출 유닛을 나타내는 회로도이다.
도 6은 도 3의 에지 검출부에 포함되는 제1 패스 트랜지스터를 나타내는 회로도이다.
도 7 내지 9는 도 3의 에지 검출부에 포함되는 연산부의 동작을 나타내는 타이밍도들이다.
도 10은 도 2의 듀티 사이클 수정부에 포함되는 위상 보간기를 나타내는 블록도이다.
도 11은 도 11의 위상 보간기에 포함되는 위상 혼합기(Phase blender)를 나타내는 블록도이다.
도 12는 도 11의 위상 보간기에 포함되는 슈미트 트리거 회로(Schmidt trigger circuit)를 나타내는 회로도이다.
도 13은 도 10의 위상 보간기의 동작을 나타내는 타이밍도이다.
도 14는 도 1의 클럭 신호 처리기에 포함되는 멀티플렉서의 동작을 나타내는 타이밍도이다.
도 15는 도 1의 클럭 신호 처리기를 포함하는 비휘발성 메모리 장치를 나타내는 블록도이다.
도 16은 도 15의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이가 삼차원적으로 구현된 실시예를 나타내는 사시도이다.
도 17은 도 16의 메모리 셀 어레이의 등가 회로도이다.
도 18 및 19는 도 15의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.
도 20은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 21 및 22는 도 20의 솔리드 스테이트 드라이브 시스템의 동작을 나타내는 타이밍도들이다.
도 23은 본 발명의 일 실시예에 따른 클럭 신호 처리 방법을 나타내는 순서도이다.
도 24는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 25는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.
도 26은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 클럭 신호 처리기를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 클럭 신호 처리기를 나타내는 블록도이다.

도 1을 참조하면, 클럭 신호 처리기(100)는 듀티 사이클 수정부(Duty Cycle Correction Unit(DCCU); 110), 스위치 시점 계산부(Switch Point Calculating Unit(SPCL); 130) 및 멀티플렉서(MUX; 120)를 포함한다.

듀티 사이클 수정부(110)는 제1 클럭 신호(RE)의 듀티 사이클(Duty cycle)을 수정하여 제2 클럭 신호(DCCRE)를 생성한다. 듀티 사이클 수정부(110)의 구성 및 동작에 대하여 도 2 내지 14를 참조하여 후술한다.

스위치 시점 계산부(130)는 비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간의 종료 시점에서 스위치 신호(SWITSIG)를 활성화한다. 스위치 시점 계산부(130)는 제1 클럭 신호(RE), 사용 신호(RB) 및 레이턴시 길이 신호(NL)에 기초하여 동작할 수 있다. 일 실시예에 있어서, 스위치 시점 계산부(130)는 레이턴시 길이 신호(NL)가 1의 값을 가지는 경우, 사용 신호(RB)가 비활성화된 후 제1 클럭 신호(RE)의 첫 번째 주기를 상기 레이턴시 구간으로 결정할 수 있다. 다른 실시예에 있어서, 스위치 시점 계산부(130)는 레이턴시 길이 신호(NL)가 2의 값을 가지는 경우, 사용 신호(RB)가 비활성화된 후 제1 클럭 신호(RE)의 첫 번째 주기 및 두 번째 주기를 상기 레이턴시 구간으로 결정할 수 있다. 스위치 시점 계산부(130)는 상기 레이턴시 구간의 종료 시점 전에는 스위치 신호(SWITSIG)를 비활성화하고, 스위치 시점 계산부(130)는 상기 레이턴시 구간의 종료 시점 이후에 스위치 신호(SWITSIG)를 활성화할 수 있다. 스위치 시점 계산부(130)의 동작에 대하여 도 7 내지 9를 참조하여 후술한다.

멀티플렉서(120)는 스위치 신호(SWITSIG)에 기초하여 제1 클럭 신호(RE) 및 제2 클럭 신호(DCCRE) 중 하나를 제3 클럭 신호(OUTSIG)로서 출력한다. 멀티플렉서(120)는 스위치 신호(SWITSIG)가 비활성화된 경우 제1 클럭 신호(RE)를 제3 클럭 신호(OUTSIG)로서 출력하고, 멀티플렉서(120)는 스위치 신호(SWITSIG)가 활성화된 경우 제2 클럭 신호(DCCRE)를 제3 클럭 신호(OUTSIG)로서 출력할 수 있다.

일 실시예에 있어서, 듀티 사이클 수정부(110)는 상기 레이턴시 구간 내에서 제1 클럭 신호(RE)의 듀티 사이클을 수정하여 제2 클럭 신호(DCCRE)를 생성할 수 있다.

일 실시예에 있어서, 듀티 사이클 수정부(110)는 제2 클럭 신호(DCCRE)의 듀티 사이클이 50%가 되도록 제1 클럭 신호(RE)의 듀티 사이클을 수정할 수 있다.

도 2는 도 1의 클럭 신호 처리기에 포함되는 듀티 사이클 수정부를 나타내는 블록도이다.

도 2를 참조하면, 듀티 사이클 수정부(110)는 에지 검출부(Edge Detector(ED); 140), 위상 보간기(Phase Interpolator(PI); 180) 및 지연 레지스터(DREG; 190)를 포함할 수 있다.

에지 검출부(140)는 제1 클럭 신호(RE)를 바이패스할 수 있다. 에지 검출부(140)는 지연 신호들(ZSIG)을 생성할 수 있다. 에지 검출부(140)는 지연 신호들(ZSIG)에 기초하여 제1 클럭 신호(RE)의 한 주기에 포함되는 논리 하이 레벨 구간의 길이(이를 하프-에지(Half-edge)라 칭한다)만큼 제1 클럭 신호(RE)를 지연시켜 제1 지연 클럭 신호를 생성할 수 있다. 에지 검출부(140)는 제1 지연 클럭 신호를 반전하여 제1 반전 클럭 신호(REBD)를 생성할 수 있다. 에지 검출부(140)의 구성 및 동작에 대하여 도 3 내지 9를 참조하여 후술한다.

위상 보간기(180)는 제1 클럭 신호(RE) 및 제1 반전 클럭 신호(REBD)를 혼합하여 제2 클럭 신호(DCCRE)를 생성할 수 있다. 지연 레지스터(190)는 지연 신호들(ZSIG)을 저장할 수 있다.

일 실시예에 있어서, 에지 검출부(140)와 위상 보간기(180)는 상기 레이턴시 구간부터 동작할 수 있다.

다른 실시예에 있어서, 에지 검출부(140)는 독출 커맨드의 수행 전에 기입 커맨드가 인가될 때 동작하여, 지연 신호들(ZSIG)을 생성하여 지연 신호들(ZSIG)을 지연 레지스터(190)에 저장할 수 있다. 위상 보간기(180)는 지연 레지스터(190)에 저장된 지연 신호들(ZSIG)에 기초하여 상기 레이턴시 구간부터 동작할 수 있다.

상기 실시예들에 대하여 도 9를 참조하여 후술한다.

도 3은 도 2의 듀티 사이클 수정부에 포함되는 에지 검출부를 나타내는 블록도이다.

도 3을 참조하면, 에지 검출부(140)는 지연 체인부(Delay chain unit; 161) 및 연산부(162)를 포함할 수 있다. 지연 체인부(161)는 제1 지연 유닛(DU1), 제2 지연 유닛(DU2) 및 제3 지연 유닛(DU3)을 포함할 수 있다. 연산부(162)는 제1 D 플립-플롭(151), 제2 D 플립-플롭(152) 및 제3 D 플립-플롭(153), 제1 검출 유닛(154), 제2 검출 유닛(155), 제3 검출 유닛(156), 제1 패스 트랜지스터(PT1), 제2 패스 트랜지스터(PT2), 제3 패스 트랜지스터(PT3) 및 제1 인버터(146)를 포함할 수 있다. 지연 체인부(161)는 제1 지연 유닛(DU1), 제2 지연 유닛(DU2) 및 제3 지연 유닛(DU3) 외 지연 유닛들을 더 포함할 수 있다. 연산부(162)는 제1 D 플립-플롭(151), 제2 D 플립-플롭(152) 및 제3 D 플립-플롭(153) 외 D 플립-플롭들을 더 포함할 수 있다. 연산부(162)는 제1 검출 유닛(154), 제2 검출 유닛(155) 및 제3 검출 유닛(156) 외 검출 유닛들을 더 포함할 수 있다. 연산부(163)는 제1 패스 트랜지스터(PT1), 제2 패스 트랜지스터(PT2) 및 제3 패스 트랜지스터(PT3) 외 패스 트랜지스터들을 더 포함할 수 있다.

복수의 지연 유닛들(DU1, DU2, DU3)은 각각 제1 클럭 신호(RE)를 지연시켜 임시 지연 클럭 신호들을 생성할 수 있다. 자세하게는, 제1 지연 유닛(DU1)은 제1 클럭 신호(RE)를 지연시켜 제1 임시 지연 클럭 신호를 생성할 수 있다. 제2 지연 유닛(DU2)은 제1 임시 지연 클럭 신호를 지연시켜 제2 임시 지연 클럭 신호를 생성할 수 있다. 제3 지연 유닛(DU3)은 제2 임시 지연 클럭 신호를 지연시켜 제3 임시 지연 클럭 신호를 생성할 수 있다. 연산부(162)는 제1 클럭 신호(RE)와 임시 지연 클럭 신호들에 기초하여 지연 신호들(ZSIG)을 생성하고, 활성화된 하나의 지연 신호에 상응하는 하나의 임시 지연 클럭 신호를 제1 지연 클럭 신호로서 생성할 수 있다.

지연 신호들(ZSIG)은 제1 지연 신호, 제2 지연 신호 및 제3 지연 신호를 포함할 수 있다. 지연 신호들(ZSIG)은 제1 내지 제3 지연 신호들 외 지연 신호들을 더 포함할 수 있다.

제1 지연 유닛(DU1)은 제1 버퍼(141)를 포함할 수 있다. 제2 지연 유닛(DU2)은 제1 논리곱 게이트(142) 및 제2 버퍼(143)를 포함할 수 있다. 제3 지연 유닛(DU3)은 제2 논리곱 게이트(144) 및 제3 버퍼(145)를 포함할 수 있다.

제1 노드(n1)의 전압 신호는 제1 클럭 신호(RE)일 수 있다. 제2 노드(n2)의 전압 신호는 제1 임시 지연 클럭 신호일 수 있다. 제3 노드(n3)의 전압 신호는 제2 임시 지연 클럭 신호일 수 있다. 제4 노드(n4)의 전압 신호는 제3 임시 지연 클럭 신호일 수 있다. 제7 노드(n7)의 전압 신호는 상기 제1 지연 신호일 수 있다. 제8 노드(n8)의 전압 신호는 상기 제2 지연 신호일 수 있다. 제9 노드(n9)의 전압 신호는 상기 제3 지연 신호일 수 있다. 제10 노드(n10)의 전압 신호는 제1 지연 클럭 신호일 수 있다. 제11 노드(n11)의 전압 신호는 제1 반전 클럭 신호일 수 있다.

제1 버퍼(141)의 입력 단자는 제1 노드(n1)와 전기적으로 연결된다. 제1 버퍼(141)의 출력 단자는 제2 노드(n2)와 전기적으로 연결된다. 제1 논리곱 게이트(142)의 제1 입력 단자는 제2 노드(n2)와 전기적으로 연결된다. 제1 논리곱 게이트(142)의 제2 입력 단자는 제7 노드(n7)와 전기적으로 연결된다. 제1 논리곱 게이트(142)의 출력 단자는 제2 버퍼(143)의 입력 단자와 전기적으로 연결된다. 제2 버퍼(143)의 출력 단자는 제3 노드(n3)와 전기적으로 연결된다. 제2 논리곱 게이트(144)의 제1 입력 단자는 제3 노드(n3)와 전기적으로 연결된다. 제2 논리곱 게이트(144)의 제2 입력 단자는 제8 노드(n8)와 전기적으로 연결된다. 제2 논리곱 게이트(144)의 출력 단자는 제3 버퍼(145)의 입력 단자와 전기적으로 연결된다. 제3 버퍼(145)의 출력 단자는 제4 노드(n4)와 전기적으로 연결된다.

제1 D 플립-플롭(151)의 입력 단자(D1)는 제1 노드(n1)와 전기적으로 연결된다. 제1 D 플립-플롭(151)의 클럭 단자는 제2 노드(n2)와 전기적으로 연결된다. 제1 D 플립-플롭(151)의 출력 단자(QP1)는 제5 노드(n5)와 전기적으로 연결된다. 제2 D 플립-플롭(152)의 입력 단자(D2)는 제1 노드(n1)와 전기적으로 연결된다. 제2 D 플립-플롭(152)의 클럭 단자는 제3 노드(n3)와 전기적으로 연결된다. 제2 D 플립-플롭(152)의 출력 단자(QP2)는 제6 노드(n6)와 전기적으로 연결된다. 제3 D 플립-플롭(153)의 입력 단자(D3)는 제1 노드(n1)와 전기적으로 연결된다. 제3 D 플립-플롭(153)의 클럭 신호 단자는 제4 노드(n4)와 전기적으로 연결된다. 제3 D 플립-플롭(153)의 출력 단자(QP3)는 제3 검출 유닛(156)의 제2 입력 단자(IN32)와 전기적으로 연결된다.

제1 검출 유닛(154)의 입력 단자(IN11)는 제5 노드(n5)와 전기적으로 연결된다. 제2 검출 유닛(154)의 제1 입력 단자(IN21)는 제5 노드(n5)와 전기적으로 연결된다. 제2 검출 유닛(154)의 제2 입력 단자(IN22)는 제6 노드(n6)와 전기적으로 연결된다. 제3 검출 유닛(155)의 제1 입력 단자(IN31)는 제6 노드(n6)와 전기적으로 연결된다. 제3 검출 유닛(155)의 제2 입력 단자(IN32)는 제3 D 플립-플롭(153)의 출력 단자(QP3)와 전기적으로 연결된다. 제1 검출 유닛(154)의 출력 단자(ZP1)는 제7 노드(n7)와 전기적으로 연결된다. 제2 검출 유닛(155)의 출력 단자(ZP2)는 제8 노드(n8)와 전기적으로 연결된다. 제3 검출 유닛(156)의 출력 단자(ZP3)는 제9 노드(n9)와 전기적으로 연결된다.

제1 패스 트랜지스터(PT1)는 제7 노드(n7)의 신호에 기초하여 제2 노드(n2)와 제10 노드(n10)를 전기적으로 연결한다. 일 실시예에 있어서, 제1 패스 트랜지스터(PT1)는 제7 노드(n7)의 전압이 논리 하이 레벨을 가지는 경우 제2 노드(n2)와 제10 노드(n10)를 전기적으로 연결하고, 제1 패스 트랜지스터(PT1)는 제7 노드(n7)의 전압이 논리 로우 레벨을 가지는 경우 제2 노드(n2)와 제10 노드(n10)를 전기적으로 분리할 수 있다. 제2 패스 트랜지스터(PT2)는 제8 노드(n8)의 신호에 기초하여 제3 노드(n3)와 제10 노드(n10)를 전기적으로 연결한다. 일 실시예에 있어서, 제2 패스 트랜지스터(PT2)는 제8 노드(n8)의 전압이 논리 하이 레벨을 가지는 경우 제3 노드(n3)와 제10 노드(n10)를 전기적으로 연결하고, 제2 패스 트랜지스터(PT2)는 제8 노드(n8)의 전압이 논리 로우 레벨을 가지는 경우 제3 노드(n3)와 제10 노드(n10)를 전기적으로 분리할 수 있다. 제3 패스 트랜지스터(PT3)는 제9 노드(n9)의 신호에 기초하여 제4 노드(n4)와 제10 노드(n10)를 전기적으로 연결한다. 일 실시예에 있어서, 제3 패스 트랜지스터(PT3)는 제9 노드(n9)의 전압이 논리 하이 레벨을 가지는 경우 제4 노드(n4)와 제10 노드(n10)를 전기적으로 연결하고, 제1 패스 트랜지스터(PT1)는 제9 노드(n9)의 전압이 논리 로우 레벨을 가지는 경우 제4 노드(n4)와 제10 노드(n10)를 전기적으로 분리할 수 있다.

제1 인버터(146)의 입력 단자는 제10 노드(n10)와 전기적으로 연결된다. 제1 인버터(146)의 출력 단자는 제11 노드(n11)와 전기적으로 연결된다.

제1 검출 유닛(154)에 대하여 도 4를 참조하여 후술하고, 제2 검출 유닛(155)에 대하여 도 5를 참조하여 후술하고, 제1 패스 트랜지스터(PT1)에 대하여 도 6을 참조하여 후술하고, 에지 검출부(140)의 신호들의 동작에 대하여 도 7 내지 9를 참조하여 후술한다.

도 4는 도 3의 에지 검출부에 포함되는 제1 검출 유닛을 나타내는 회로도이다.

도 4를 참조하면, 제1 검출 유닛(154)은 제1 논리곱 게이트(A1), 제2 논리곱 게이트(A2), 제1 인버터(V1) 및 제2 인버터(V2)를 포함할 수 있다. 제1 인버터(V1)의 입력 단자는 제5 노드(n5)와 전기적으로 연결될 수 있다. 제1 인버터(V1)의 출력 단자는 제1 논리곱 게이트(A1)의 제2 입력 단자와 전기적으로 연결될 수 있다. 제1 논리곱 게이트(A1)의 제1 입력 단자에는 논리 하이 레벨을 나타내는 전원 전압(VDD)이 인가될 수 있다. 제2 논리곱 게이트(A2)의 제1 입력 단자에는 논리 하이 레벨을 나타내는 전원 전압(VDD)이 인가될 수 있다. 제2 논리곱 게이트(A2)의 제2 입력 단자는 제1 논리곱 게이트(A1)의 출력 단자와 전기적으로 연결될 수 있다. 제2 논리곱 게이트(A2)의 출력 단자는 제2 인버터(V2)의 입력 단자와 전기적으로 연결될 수 있다. 제2 인버터(V2)의 출력 단자는 제7 노드(n7)와 전기적으로 연결될 수 있다.

도 5는 도 3의 에지 검출부에 포함되는 제2 검출 유닛을 나타내는 회로도이다. 도 3의 에지 검출부(140)에 포함되는 제3 검출 유닛(156)은 하기 제2 검출 유닛(155)에 대한 설명에 기초하여 이해할 수 있다.

도 5를 참조하면, 제2 검출 유닛(155)은 제3 논리곱 게이트(A3), 제4 논리곱 게이트(A4), 제3 인버터(V3) 및 제4 인버터(V4)를 포함할 수 있다. 제3 인버터(V3)의 입력 단자는 제6 노드(n6)와 전기적으로 연결될 수 있다. 제3 인버터(V3)의 출력 단자는 제3 논리곱 게이트(A3)의 제2 입력 단자와 전기적으로 연결될 수 있다. 제3 논리곱 게이트(A3)의 제1 입력 단자는 제5 노드(n5)와 전기적으로 연결될 수 있다. 제3 논리곱 게이트(A3)의 출력 단자는 제4 논리곱 게이트(A4)의 제2 입력 단자와 전기적으로 연결될 수 있다. 제4 논리곱 게이트(A4)의 제1 입력 단자는 제7 노드(n7)와 전기적으로 연결될 수 있다. 제4 논리곱 게이트(A4)의 출력 단자는 제4 인버터(V4)의 입력 단자와 전기적으로 연결될 수 있다. 제4 인버터(V4)의 출력 단자는 제8 노드(n8)와 전기적으로 연결될 수 있다.

도 6은 도 3의 에지 검출부에 포함되는 제1 패스 트랜지스터를 나타내는 회로도이다. 도 3의 에지 검출부(140)에 포함되는 제2 패스 트랜지스터(PT2) 및 제3 패스 트랜지스터(PT3)는 하기 제1 패스 트랜지스터(PT1)에 대한 설명에 기초하여 이해할 수 있다.

도 6을 참조하면, 제1 패스 트랜지스터(PT1)는 PMOS 트랜지스터(T1), NMOS 트랜지스터(T2) 및 제5 인버터(V5)를 포함한다. 제5 인버터(V5)의 입력 단자는 제7 노드(n7)와 전기적으로 연결될 수 있다. PMOS 트랜지스터(T1)의 소스 단자는 제2 노드(n2)와 전기적으로 연결되고, PMOS 트랜지스터(T1)의 게이트 단자는 제7 노드(n7)와 전기적으로 연결되고, PMOS 트랜지스터(T1)의 드레인 단자는 제10 노드(n10)와 전기적으로 연결될 수 있다. NMOS 트랜지스터(T2)의 소스 단자는 제2 노드(n2)와 전기적으로 연결되고, NMOS 트랜지스터(T2)의 게이트 단자는 제5 인버터(V5)의 출력 단자와 전기적으로 연결되고, NMOS 트랜지스터(T2)의 드레인 단자는 제10 노드(n10)와 전기적으로 연결될 수 있다.

도 7 내지 9는 도 3의 에지 검출부에 포함되는 연산부의 동작을 나타내는 타이밍도들이다.

도 7을 참조하면, 스위치 시점 계산부(130)는 레이턴시 길이 신호(NL)가 1의 값을 가지는 경우, 사용 신호(RB)가 비활성화된 제1 시점(211) 이후 제1 클럭 신호(RE)의 첫 번째 주기(212~214)를 레이턴시 구간(L1)으로 결정할 수 있다. 스위치 시점 계산부(130)는 레이턴시 길이 신호(NL)가 2의 값을 가지는 경우, 사용 신호(RB)가 비활성화된 제1 시점(211) 이후 제1 클럭 신호(RE)의 첫 번째 주기 및 두 번째 주기(212~215)를 레이턴시 구간(L2)으로 결정할 수 있다. 도 8 및 9의 레이턴시 구간들(L1, L2)과 도 7의 레이턴시 구간들(L1, L2)은 동일하다.

제1 지연 유닛(DU1)은 제1 클럭 신호(RE)를 지연시켜 제1 지연 클럭 신호(RE1D)를 생성한다. 제1 D 플립-플롭(151)은 제1 지연 클럭 신호(RE1D)의 상승 에지(213)에서 제1 클럭 신호(RE)의 값인 논리 하이 레벨을 샘플링하여 제1 출력 신호(Q1)로서 저장한다. 제1 출력 신호(Q1)는 제1 D 플립-플롭(151)의 출력 단자(QP1)의 전압 신호이다. 제1 지연 신호(Z1)는 제1 지연 클럭 신호(RE1D)의 상승 에지(213)에서 논리 하이 레벨을 유지한다. 제1 패스 트랜지스터(PT1)는 논리 하이 레벨을 가지는 제1 지연 신호(Z1)에 기초하여 제2 노드(n2)와 제10 노드(n10)는 전기적으로 분리한다.

도 8을 참조하면, 제2 지연 유닛(DU2)은 제1 지연 클럭 신호(RE1D)를 지연시켜 제2 지연 클럭 신호(RE2D)를 생성한다. 제2 D 플립-플롭(152)은 제2 지연 클럭 신호(RE2D)의 상승 에지(223)에서 제1 클럭 신호(RE)의 값인 논리 하이 레벨을 샘플링하여 제2 출력 신호(Q2)로서 저장한다. 제2 출력 신호(Q2)는 제2 D 플립-플롭(152)의 출력 단자(QP2)의 전압 신호이다. 제2 지연 신호(Z2)는 제2 지연 클럭 신호(RE2D)의 상승 에지(223)에서 논리 하이 레벨을 유지한다. 제2 패스 트랜지스터(PT2)는 논리 하이 레벨을 가지는 제2 지연 신호(Z2)에 기초하여 제3 노드(n3)와 제10 노드(n10)는 전기적으로 분리한다.

도 9를 참조하면, 제3 지연 유닛(DU3)은 제2 지연 클럭 신호(RE2D)를 지연시켜 제3 지연 클럭 신호(RE3D)를 생성한다. 제3 D 플립-플롭(153)은 제3 지연 클럭 신호(RE3D)의 상승 에지(234)에서 제1 클럭 신호(RE)의 값인 논리 로우 레벨을 샘플링하여 제3 출력 신호(Q3)로서 저장한다. 제3 출력 신호(Q3)는 제3 D 플립-플롭(153)의 출력 단자(QP3)의 전압 신호이다. 제3 지연 신호(Z3)는 제3 지연 클럭 신호(RE3D)의 상승 에지(234)에서 논리 로우 레벨로 변경된다. 제3 패스 트랜지스터(PT3)는 논리 로우 레벨을 가지는 제3 지연 신호(Z3)에 기초하여 제4 노드(n4)와 제10 노드(n10)를 전기적으로 연결한다. 제1 인버터(146)는 제3 지연 클럭 신호(RE3D)의 상승 에지(234)에서부터 제3 지연 클럭 신호(RE3D)를 반전하여 제1 반전 클럭 신호(REBD)를 생성한다.

도 9의 경우, 제1 클럭 신호(RE)가 지연된 길이(232~234)는 제1 클럭 신호(RE)의 한 주기(232~235)에 포함되는 논리 하이 레벨 구간의 길이(232~233)보다 크다. 지연 유닛들(DU1, DU2, DU3)의 지연 값들이 도 7 내지 9에서 도시한 지연 유닛들(DU1, DU2, DU3)의 지연 값보다 현저히 작은 경우, 제1 클럭 신호(RE)가 지연된 길이는 제1 클럭 신호(RE)의 한 주기(232~235)에 포함되는 논리 하이 레벨 구간의 길이(232~233)에 근접할 수도 있고, 동일할 수 있다.

일 실시예에 있어서, 에지 검출부(140)와 위상 보간기(180)는 레이턴시 구간(L1, L2)부터 동작할 수 있다. 다른 실시예에 있어서, 에지 검출부(140)는 독출 커맨드의 수행 전에 기입 커맨드가 인가될 때 동작하여, 지연 신호들(ZSIG)을 생성하여 지연 신호들(ZSIG)을 지연 레지스터(190)에 저장할 수 있다. 위상 보간기(180)는 지연 레지스터(190)에 저장된 지연 신호들(ZSIG)에 기초하여 레이턴시 구간(L1, L2)부터 동작할 수 있다.

도 10은 도 2의 듀티 사이클 수정부에 포함되는 위상 보간기를 나타내는 블록도이다.

도 10을 참조하면, 위상 보간기(180)는 위상 혼합기(Phase Blender(PB); 181) 및 슈미트 트리거 회로(Schmidt Trigger Circuit(STC); 182)를 포함할 수 있다. 위상 혼합기(181)는 제1 클럭 신호(RE) 및 제1 반전 클럭 신호(REBD)를 혼합하여 혼합 클럭 신호(PBRE)를 생성할 수 있다. 슈미트 트리거 회로(182)는 혼합 클럭 신호(PBRE)의 논리 값 특성을 명확화하여 제2 클럭 신호(DCCRE)를 생성할 수 있다.

위상 혼합기(181)에 대하여 도 11을 참조하여 후술하고, 슈미트 트리거 회로(182)에 대하여 도 12를 참조하여 후술한다.

도 11은 도 11의 위상 보간기에 포함되는 위상 혼합기(Phase blender)를 나타내는 블록도이다.

도 11을 참조하면, 위상 혼합기(181)는 제6 인버터(V6), 제7 인버터(V7) 및 출력 커패시터(COUT)를 포함한다.

제6 인버터(V6)의 입력 단자는 제1 노드(n1)와 전기적으로 연결되고, 제6 인버터(V6)의 출력 단자는 제12 노드(n12)와 전기적으로 연결된다. 제7 인버터(V7)의 입력 단자는 제11 노드(n11)와 전기적으로 연결되고, 제7 인버터(V7)의 출력 단자는 제12 노드(n12)와 전기적으로 연결된다. 출력 커패시터(COUT)의 일 단자는 제12 노드(n12)와 전기적으로 연결되고, 출력 커패시터(COUT)의 타 단자에는 접지 전압(GND)이 인가된다.

제1 노드(n1)의 전압 신호는 제1 클럭 신호(RE)일 수 있다. 제11 노드(n11)의 전압 신호는 제1 반전 클럭 신호(REBD)일 수 있다. 제12 노드(n12)의 전압 신호는 제2 클럭 신호(DCCRE)일 수 있다.

제6 인버터(V6)는 제1 클럭 신호(RE)를 구동하여 출력 커패시터(COUT)를 충전 또는 방전시킬 수 있다. 제7 인버터(V7)는 제6 인버터(V6)와 동일한 구동 능력으로 제1 반전 클럭 신호(REBD)를 구동하여 출력 커패시터(COUT)를 충전 또는 방전시킬 수 있다. 결과적으로, 제2 클럭 신호(DCCRE)는 제1 클럭 신호(RE)와 제1 반전 클럭 신호(REBD)를 1:1의 혼합 비율로 혼합한 전압 신호일 수 있다.

일 실시예에 있어서, 제6 인버터(V6)의 구동 능력과 제7 인버터(V7)의 구동 능력을 상이하게 조절하여 상기 혼합 비율을 n:1(n은 양의 정수)로 조절할 수 있다.

도 12는 도 11의 위상 보간기에 포함되는 슈미트 트리거 회로(Schmidt trigger circuit)를 나타내는 회로도이다.

도 12를 참조하면, 슈미트 트리거 회로(182)는 제1 PMOS 트랜지스터(PT1), 제2 PMOS 트랜지스터(PT2), 제3 PMOS 트랜지스터(PT3), 제1 NMOS 트랜지스터(NT1), 제2 NMOS 트랜지스터(NT2), 제3 NMOS 트랜지스터(NT3) 및 제8 인버터(V8)를 포함한다.

제1 PMOS 트랜지스터(PT1)의 소스 단자에는 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(PT1)의 게이트 단자는 제12 노드(n12)와 전기적으로 연결되고, 제1 PMOS 트랜지스터(PT1)의 드레인 단자는 제13 노드(n13)와 전기적으로 연결된다. 제2 PMOS 트랜지스터(PT2)의 소스 단자는 제13 노드(n13)와 전기적으로 연결되고, 제2 PMOS 트랜지스터(PT2)의 게이트 단자는 제12 노드(n12)와 전기적으로 연결되고, 제2 PMOS 트랜지스터(PT2)의 드레인 단자는 제14 노드(n14)와 전기적으로 연결된다. 제3 PMOS 트랜지스터(PT3)의 소스 단자는 제13 노드(n13)와 전기적으로 연결되고, 제3 PMOS 트랜지스터(PT3)의 게이트 단자는 제16 노드(n16)와 전기적으로 연결되고, 제3 PMOS 트랜지스터(PT3)의 드레인 단자에는 전지 전압(GND)이 인가된다.

제1 NMOS 트랜지스터(NT1)의 소스 단자는 제15 노드(n15)와 전기적으로 연결되고, 제1 NMOS 트랜지스터(NT1)의 게이트 단자는 제12 노드(n12)와 전기적으로 연결되고, 제1 NMOS 트랜지스터(NT1)의 드레인 단자에는 접지 전압(GND)이 인가된다. 제2 NMOS 트랜지스터(NT2)의 소스 단자는 제14 노드(n14)와 전기적으로 연결되고, 제2 NMOS 트랜지스터(NT2)의 게이트 단자는 제12 노드(n12)와 전기적으로 연결되고, 제2 NMOS 트랜지스터(NT2)의 드레인 단자는 제15 노드(n15)와 전기적으로 연결된다. 제3 NMOS 트랜지스터(NT3)의 소스 단자는 제15 노드(n15)와 전기적으로 연결되고, 제3 NMOS 트랜지스터(NT3)의 게이트 단자는 제16 노드(n16)와 전기적으로 연결되고, 제3 NMOS 트랜지스터(NT3)의 드레인 단자에는 전원 전압(VDD)이 인가된다.

제8 인버터(V8)의 입력 단자는 제16 노드(n16)와 전기적으로 연결되고, 제8 인버터(V8)의 출력 단자는 제17 노드(n17)와 전기적으로 연결될 수 있다.

제12 단자(n12)의 전압 신호는 혼합 클럭 신호(PBRE)일 수 있다. 제17 단자(n17)의 전압 신호는 제2 클럭 신호(DCCRE)일 수 있다.

혼합 클럭 신호(PBRE)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때, 제2 클럭 신호(DCCRE)는 논리 로우 레벨을 유지한다. 혼합 클럭 신호(PBRE)의 전압 레벨이 증가하여 제1 NMOS 트랜지스터(NT1)의 문턱 전압(VthNT1)을 넘으면 제1 NMOS 트랜지스터(NT1)가 턴-온(Turn-on)되고, 제3 NMOS 트랜지스터(NT3)가 턴-온된다. 제1 NMOS 트랜지스터(NT1)의 턴-온 저항이 RN1이고, 제3 NMOS 트랜지스터(NT3)의 턴-온 저항이 RN3인 경우, 제15 노드(n15)의 전압은 VDD * ( RN1 / ( RN1 + RN3 ) )의 값을 가진다. 제2 NMOS 트랜지스터(NT2)를 턴-온시키기 위해서는 제2 NMOS 트랜지스터(NT2)의 소스 단자인 제 15 노드(n15)의 전압에 제2 NMOS 트랜지스터(NT2)의 문턱 전압(VthNT2)을 더한 제1 전압( VDD * ( RN1 / ( RN1 + RN3 ) ) + VthNT2 )을 제2 NMOS 트랜지스터(NT2)의 게이트 단자에 인가해주어야 한다. 혼합 클럭 신호(PBRE)의 전압 레벨이 제1 전압 이상이 된 경우 제2 클럭 신호(DCCRE)의 전압 레벨은 논리 하이 레벨로 올라간다.

혼합 클럭 신호(PBRE)가 논리 하이 레벨에서 논리 로우 레벨로 천이될 때, 제2 클럭 신호(DCCRE)는 논리 하이 레벨을 유지한다. 혼합 클럭 신호(PBRE)의 전압 레벨이 하강하여 제1 PMOS 트랜지스터(PT1)의 문턱 전압(VthPT1)보다 떨어지면, 제1 PMOS 트랜지스터(PT1)가 턴-온되고, 제3 PMOS 트랜지스터(PT3)가 턴-온된다. 제1 PMOS 트랜지스터(PT1)의 턴-온 저항이 RP1이고, 제3 PMOS 트랜지스터(PT3)의 턴-온 저항이 RP3인 경우, 제13 노드(n13)의 전압은 VDD * ( RP3 / ( RP1 + RP3 ) )의 값을 가진다. 제2 PMOS 트랜지스터(PT2)를 턴-온시키기 위해서는 제2 PMOS 트랜지스터(PT2)의 소스 단자인 제 13 노드(n13)의 전압에서 제2 PMOS 트랜지스터(PT2)의 문턱 전압(VthPT2)을 뺀 제2 전압( VDD * ( RP3 / ( RP1 + RP3 ) ) - VthPT2 )을 제2 PMOS 트랜지스터(PT2)의 게이트 단자에 인가해주어야 한다. 혼합 클럭 신호(PBRE)의 전압 레벨이 제2 전압 이하가 된 경우 제2 클럭 신호(DCCRE)의 전압 레벨은 논리 로우 레벨로 떨어진다.

도 13은 도 10의 위상 보간기의 동작을 나타내는 타이밍도이다.

도 13을 참조하면, 제1 시점(311)부터 제2 시점(312)까지, 에지 검출부(140)는 제1 클럭 신호(RE)를 지연시켜 제1 반전 클럭 신호(REBD)를 생성한다. 제1 시점(311)부터 제2 시점(312)까지를 하프-에지 검출 기간(Half-edge detection Time(HT))이라 칭한다.

제2 시점(312)부터 제4 시점(314)까지 위상 혼합기(181)는 제1 클럭 신호(RE)와 제1 반전 클럭 신호(REBD)를 혼합하여 혼합 클럭 신호(REBD)를 생성한다. 제2 시점(312)부터 제4 시점(314)까지 슈미트 트리거 회로(182)는 혼합 클럭 신호(PBRE)의 논리값 특성을 명확화하여 제2 클럭 신호(DCCRE)를 생성한다. 제2 시점(312)부터 제4 시점(314)까지를 위상 보간 기간(IT)이라 칭한다.

제4 시점(314)이후에도 위상 혼합기(181) 및 슈미트 트리거 회로(182)는 제1 시점(311)에서 제4 시점(314) 동안 수정된 제2 클럭 신호(DCCRE)를 유지한다. 도 13은 제2 시점(312) 이후의 제2 클럭 신호(DCCRE)의 듀티 사이클이 50%임을 보여준다.

도 14는 도 1의 클럭 신호 처리기에 포함되는 멀티플렉서의 동작을 나타내는 타이밍도이다.

도 14를 참조하면, 스위치 시점 계산부(130)는 레이턴시 구간이 종료되는 제4 시점(314)에서 스위치 신호(SWITSIG)를 활성화할 수 있다. 멀티플렉서(120)는 제4 시점(314) 이전에는 제3 클럭 신호(OUTSIG)로서 제1 클럭 신호(RE)를 출력하고, 제4 시점(314) 이후에는 제3 클럭 신호(OUTSIG)로서 제2 클럭 신호(DCCRE)를 출력할 수 있다. 멀티플렉서(120)는 제3 클럭 신호(OUTSIG)를 제1 클럭 신호(RE)에서 제2 클럭 신호(DCCRE)로 연속적으로 변화시킬 수 있다.

도 15는 도 1의 클럭 신호 처리기를 포함하는 비휘발성 메모리 장치를 나타내는 블록도이다.

도 15를 참조하면, 비휘발성 메모리 장치(400)는 메모리 셀 어레이(MEMORY CELL ARRAY; 430), 제어 회로(CONTROL CIRCUIT; 450), 어드레스 디코더(ADDRESS DECODER; 420), 전압 생성부(VOLTAGE GENERATION UNIT; 410), 및 데이터 입출력 회로(DATA I/O CIRCUIT; 440)를 포함한다. 제어 회로(450)는 클럭 신호 처리기(CSP; 451)를 포함한다.

메모리 셀 어레이(430)는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(430)에 포함된 메모리 셀은 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell)일 수 있다. 다른 실시예에서, 메모리 셀 어레이(430)에 포함된 메모리 셀은 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell)일 수 있다. 또 다른 실시예에서, 메모리 셀 어레이(430)에 포함된 메모리 셀은 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell)일 수 있다.

제어 회로(450)는 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 행 어드레스 신호(RADDR) 및 열 어드레스 신호(CADDR)를 생성할 수 있다. 제어 회로는 전압 생성부(410)를 제어하는 전압 생성부 제어 신호(VGUCS)를 출력할 수 있다. 클럭 신호 처리기(CSP; 451)는 독출 과정에서 제1 독출 클럭 신호(RE)가 변화하여 생성된 제2 독출 클럭 신호(REP)에 기초하여 데이터 스트로브 신호(DQS)를 생성할 수 있다.

전압 생성부(410)는 전압 생성부 제어 신호(VGUCS)에 기초하여 복수의 기준 전압들(VS)을 생성할 수 있다. 어드레스 디코더(420)는 기준 전압들(VS)에 기초하여 워드 라인들(WL1~WLn) 중에서 행 어드레스 신호(RADDR)에 상응하는 워드 라인을 활성화한다. 데이터 입출력 회로(440)는 열 어드레스 신호(CADDR)에 기초하여 상기 워드 라인에 연결된 메모리 셀들의 독출 데이터를 복수의 비트 라인들(BL1~BLm)을 통해 입력받고, 상기 독출 데이터를 데이터 신호(DQ)로서 출력한다.

클럭 신호 처리기(451)는 도 1의 클럭 신호 처리기(100)와 동일한 구조를 가질 수 있다.

도 16은 도 15의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이가 삼차원적으로 구현된 실시예를 나타내는 사시도이다.

도 16을 참조하면, 메모리 셀 어레이(430A)는 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.

게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.

게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WL8) 및 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 필라(pillar)는 복수의 비트 라인들(BL1~BL3)과 연결될 수 있다.

도 16에서는, 메모리 셀 어레이(430A)가 접지 선택 라인(GSL), 스트링 선택 라인(SSL), 8개의 워드 라인들(WL1, WL2, ..., WL8) 및 3개의 비트 라인들(BL1, BL2, BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.

도 17은 도 16의 메모리 셀 어레이의 등가 회로도이다.

도 17을 참조하면, 비트 라인(BL1, BL2, BL3)과 공통 소스 라인(CSL; Common Source Line) 사이에는 셀 스트링들(NS11~NS33)이 연결되어 있다. 셀 스트링들(예를 들면, NS11)의 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함한다.

스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line)(SSL1, SSL2, SSL3)에 연결되어 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 대응하는 워드 라인(WL1, WL2, ..., WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line)(GSL1, GSL2, GSL3)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결되어 있다.

동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 분리되어 있다. 제1 워드 라인(WL1)에 연결되어 있고 셀 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 포함하는 물리 페이지를 프로그램하는 경우에는, 제1 워드 라인(WL1), 제1 스트링 선택 라인(SSL1) 및 제1 접지 선택 라인(GSL1)이 선택된다.

도 18 및 19는 도 15의 비휘발성 메모리 장치의 동작을 나타내는 타이밍도들이다.

도 18은 클럭 신호 처리기(451)를 사용하지 않고 제2 독출 클럭 신호(REP)에 기초하여 데이터 스트로브 신호(DQS)가 생성되고, 레이턴시 길이 신호(NL)가 2의 값을 갖는 경우의 비휘발성 메모리 장치(400)의 동작을 나타내는 타이밍도이다. 이 경우, 레이턴시 구간(L2)은 제2 독출 클럭 신호(REP)의 두 주기에 해당한다.

기입 클럭 신호(WE)의 상승 에지인 제1 시점(411)에서 제어 회로(450)는 커맨드 신호(CMD)로서 독출 커맨드(RD)를 입력받는다. 기입 클럭 신호(WE)의 하강 에지인 제2 시점(412)에서 제어 회로(450)는 어드레스 신호(ADDR)로서 제1 어드레스(ADDR)를 입력받는다.

제3 시점(413)에서 제4 시점(414)까지 제1 어드레스(ADDR1)에 상응하는 메모리 셀에서 물리적 독출 동작이 수행하여 독출 데이터를 데이터 입출력 데이터 회로(440)에 전달한다. 제3 시점(413)에서 사용 신호(RB)가 활성화되고, 제4 시점(414)에서 사용 신호(RB)가 비활성화된다.

제4 시점(414)에서 제5 시점(415)까지 제1 시간(T1)동안 데이터 입출력 데이터 회로(440)는 상기 독출 데이터에 기초하여 데이터 신호(DQ)를 생성한다.

제2 독출 클럭 신호(REP)는 제1 독출 클럭 신호(RE)보다 제2 시간(T2)만큼 지연되어 있고, 듀티 사이클도 50%가 아니다. 데이터 입출력 회로(440)는 데이터 스트로브 신호(DQS)에 기초하여 데이터 신호(DQ)를 생성하기 때문에, 데이터 신호(DQ)의 듀티 사이클 특성은 좋지 않음을 알 수 있다.

도 19는 클럭 신호 처리기(451)가 제2 독출 클럭 신호(REP)에 기초하여 데이터 스트로브 신호(DQS)를 생성하고, 레이턴시 길이 신호(NL)가 2의 값을 갖는 경우의 비휘발성 메모리 장치(400)의 동작을 나타내는 타이밍도이다.

기입 클럭 신호(WE)의 상승 에지인 제1 시점(421)에서 제어 회로(450)는 커맨드 신호(CMD)로서 독출 커맨드(RD)를 입력받는다. 기입 클럭 신호(WE)의 하강 에지인 제2 시점(422)에서 제어 회로(450)는 어드레스 신호(ADDR)로서 제1 어드레스(ADDR)를 입력받는다.

제3 시점(423)에서 제4 시점(424)까지 제1 어드레스(ADDR1)에 상응하는 메모리 셀에서 물리적 독출 동작이 수행하여 독출 데이터를 데이터 입출력 데이터 회로(440)에 전달한다. 제3 시점(423)에서 사용 신호(RB)가 활성화되고, 제4 시점(424)에서 사용 신호(RB)가 비활성화된다.

제4 시점(424)에서 제5 시점(425)까지 제1 시간(T1)동안 데이터 입출력 데이터 회로(440)는 상기 독출 데이터에 기초하여 데이터 신호(DQ)를 생성한다.

제2 독출 클럭 신호(REP)는 제1 독출 클럭 신호(RE)보다 제2 시간(T2)만큼 지연되어 있고, 듀티 사이클도 50%가 아니다. 클럭 신호 처리기(451)는 제2 독출 클럭 신호(REP)의 듀티 사이클 수정을 레이턴시 구간(L2)에서 수행할 수 있다. 레이턴시 구간(L2)은 클럭 신호 처리기(451)에 포함된 에지 검출부의 하프-에지 검출 기간(HT) 및 클럭 신호 처리기(451)에 포함된 위상 보간기의 위상 보간 기간(IT)을 포함한다. 클럭 신호 처리기(451)는 50%의 듀티 사이클을 가지는 데이터 스트로브 신호(DQS)를 제7 시점(417)부터 출력한다. 데이터 입출력 회로(440)는 데이터 스트로브 신호(DQS)에 기초하여 데이터 신호(DQ)를 생성하기 때문에, 50%의 듀티 사이클을 가지는 데이터 신호(DQ)를 생성할 수 있다.

도 20은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.

도 20을 참조하면, 솔리드 스테이트 드라이브 시스템(500)은 호스트(510) 및 솔리드 스테이트 드라이브(520)를 포함한다.

솔리드 스테이트 드라이브(520)는 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n) 및 SSD 컨트롤러(522)를 포함한다.

복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)은 솔리드 스테이트 드라이브(520)의 저장 매체로서 사용된다.

복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n) 각각은 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이는 도 16 및 17을 참조하여 이해할 수 있으므로 설명을 생략한다.

SSD 컨트롤러(522)는 클럭 신호 처리기(525)를 포함할 수 있다. 클럭 신호 처리기(525)는 도 1의 클럭 신호 처리기(100)와 동일 또는 유사한 구조를 가질 수 있다. 클럭 신호 처리기(525)는 지연 신호들을 저장하는 제1 지연 레지스터(DREG1), 제2 지연 레지스터(DREG2) 내지 제n 지연 레지스터(DREGn)를 포함할 수 있다. 클럭 신호 처리기(525)에 대하여 도 1 내지 9를 참조하여 이해할 수 있다.

제1 지연 레지스터(DREG1)는 제1 비휘발성 메모리 장치(523-1)에 상응하는 제1 지연 신호를 저장할 수 있다. 제2 지연 레지스터(DREG2)는 제2 비휘발성 메모리 장치(523-2)에 상응하는 제2 지연 신호를 저장할 수 있다. 제n 지연 레지스터(DREGn)는 제n 비휘발성 메모리 장치(523-n)에 상응하는 제n 지연 신호를 저장할 수 있다.

일 실시예에 있어서, 클럭 신호 처리기(525)에 포함된 에지 검출부는 기입 커맨드가 인가될 때 동작하여 상기 지연 신호들을 생성하여 지연 레지스터들(DREG1, DREG2, DREGn)에 저장할 수 있다. 다른 실시예에 있어서, 클럭 신호 처리기(525)에 포함된 에지 검출부는 독출 커맨드가 인가 될 때, 레이턴시 구간에서 동작하여 상기 지연 신호들을 생성하여 지연 레지스터들(DREG1, DREG2, DREGn)에 저장할 수 있다.

SSD 컨트롤러(522)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)과 각각 연결된다. SSD 컨트롤러(522)는 신호 커넥터(524)를 통해 호스트(510)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드 신호(CMD), 어드레스 신호(ADDR), 데이터 스트로브 신호(DQS), 데이터(DQ), 독출 클럭 신호(RE), 기입 클럭 신호(WE), 사용 신호(RB) 등이 포함될 수 있다. SSD 컨트롤러(522)는 호스트(510)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(523-1, 523-2, ..., 523-n)로부터 데이터를 읽어낸다.

제1 비휘발성 메모리 장치(523-1)에서 데이터를 독출하는 경우, 클럭 신호 처리기(525)는 제1 지연 레지스터(DREG1)에 저장된 제1 지연 신호에 기초하여 변화된 독출 클럭 신호의 듀티 사이클을 수정하여 데이터 스트로브 신호(DQS)를 생성할 수 있다. 제2 비휘발성 메모리 장치(523-2)에서 데이터를 독출하는 경우, 클럭 신호 처리기(525)는 제2 지연 레지스터(DREG2)에 저장된 제2 지연 신호에 기초하여 변화된 독출 클럭 신호의 듀티 사이클을 수정하여 데이터 스트로브 신호(DQS)를 생성할 수 있다. 제n 비휘발성 메모리 장치(523-n)에서 데이터를 독출하는 경우, 클럭 신호 처리기(525)는 제n 지연 레지스터(DREGn)에 저장된 제1 지연 신호에 기초하여 변화된 독출 클럭 신호의 듀티 사이클을 수정하여 데이터 스트로브 신호(DQS)를 생성할 수 있다.

솔리드 스테이트 드라이브(520)는 보조 전원 장치(526)를 더 포함할 수 있다. 보조 전원 장치(526)는 전원 커넥터(525)를 통해 호스트(510)로부터 전원(PWR)을 입력받아 SSD 컨트롤러(522)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(526)는 솔리드 스테이트 드라이브(520) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(520) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(526)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(820)에 보조 전원을 제공할 수도 있다.

도 21 및 22는 도 20의 솔리드 스테이트 드라이브 시스템의 동작을 나타내는 타이밍도들이다.

도 21은 클럭 신호 처리기(525)를 사용하지 않고 변화된 독출 클럭 신호(REP)에 기초하여 데이터 스트로브 신호(DQS)가 생성되고, 레이턴시 길이 신호(NL)가 1의 값을 갖는 경우의 솔리드 스테이트 드라이브 시스템(500)의 동작을 나타내는 타이밍도이다. 이 경우, 레이턴시 구간(L1)은 변화된 독출 클럭 신호(REP)의 한 주기에 해당한다.

도 21의 나머지는 도 18을 참조하여 이해할 수 있으므로 설명을 생략한다.

도 22는 클럭 신호 처리기(525)가 변화된 독출 클럭 신호(REP)에 기초하여 데이터 스트로브 신호(DQS)를 생성하고, 레이턴시 길이 신호(NL)가 1의 값을 갖는 경우의 솔리드 스테이트 드라이브 시스템(500)의 동작을 나타내는 타이밍도이다.

제1 시점(451)의 이전에, 제1 어드레스(ADDR1)에 상응하는 기입 커맨드가 수행될 때, 클럭 신호 처리기(525)에 포함된 에지 검출기는 제1 어드레스(ADDR1)에 상응하는 제1 비휘발성 메모리 장치(523-1)의 제1 지연 신호를 생성하여 제1 지연 레지스터(DREG1)에 저장한다.

위상 보간 구간(IT)은 레이턴시 구간(L1)에 포함된다. 클럭 신호 처리기(525)에 포함되는 위상 보간기는 미리 생성된 제1 지연 신호에 기초하여 위상 보간 구간(IT)에서 변화된 독출 클럭 신호(REP)의 듀티 사이클 수정을 수행한다.

도 22의 나머지는 도 19를 참조하여 이해할 수 있으므로 설명을 생략한다.

도 23은 본 발명의 일 실시예에 따른 클럭 신호 처리 방법을 나타내는 순서도이다.

도 23을 참조하면, 클럭 처리 방법은 비휘발성 메모리 장치의 입력 클럭 신호를 출력 클럭 신호로서 출력하는 단계 (단계 S110); 상기 비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간에서 상기 입력 클럭 신호의 듀티 사이클을 수정하여 수정 입력 클럭 신호를 생성하는 단계 (단계 S120); 및 상기 레이턴시 구간의 종료 시점부터 상기 수정 입력 클럭 신호를 상기 출력 클럭 신호로서 출력하는 단계 (단계 S130)를 포함한다.

비휘발성 메모리 장치의 입력 클럭 신호를 출력 클럭 신호로서 출력하는 단계(S110), 상기 비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시 구간에서 상기 입력 클럭 신호의 듀티 사이클을 수정하여 수정 입력 클럭 신호를 생성하는 단계(S120) 및 상기 레이턴시 구간의 종료 시점부터 상기 수정 입력 클럭 신호를 상기 출력 클럭 신호로서 출력하는 단계(S130)는 도 1 내지 도 22를 참조하여 이해할 수 있으므로 설명을 생략한다.

도 24는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.

도 24를 참조하면, 메모리 시스템(600)은 메모리 컨트롤러(610) 및 비휘발성 메모리 장치(620)를 포함한다. 비휘발성 메모리 장치(620)는 메모리 셀 어레이(621) 및 데이터 입출력 회로(622)를 포함한다. 메모리 셀 어레이(621)는 기판 상에 삼차원 구조로 형성될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이(621)는 도 16 및 17을 참조하여 이해할 수 있으므로 설명을 생략한다.

데이터 입출력 회로(622)는 상기 복수의 비트 라인들을 통해 메모리 셀 어레이(621)에 연결된다. 데이터 입출력 회로(622)는 상기 복수의 비트라인들 중의 적어도 하나를 선택하고, 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀로부터 독출되는 데이터를 메모리 컨트롤러(610)로 출력하고, 메모리 컨트롤러(610)로부터 입력되는 데이터를 상기 선택된 적어도 하나의 비트라인에 연결되는 메모리 셀에 기입할 수 있다.

데이터 입출력 회로(622)는 클럭 신호 처리기(CSP; 623)를 포함할 수 있다. 클럭 신호 처리기(623)는 도 1의 클럭 신호 처리기(100)와 동일 또는 유사한 구조를 가질 수 있다.

메모리 컨트롤러(610)는 비휘발성 메모리 장치(620)를 제어한다. 메모리 컨트롤러(610)는 외부의 호스트와 비휘발성 메모리 장치(620) 사이의 데이터 교환을 제어할 수 있다.

메모리 컨트롤러(610)는 중앙 처리 장치(611), 버퍼 메모리(612), 호스트 인터페이스(613) 및 메모리 인터페이스(614)를 포함할 수 있다.

중앙 처리 장치(611)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(612)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), PRAM(Phase random access memory), FRAM(Ferroelectric random access memory), RRAM(Resistive random access memory), 또는 MRAM(Magnetic random access memory)으로 구현될 수 있다.

버퍼 메모리(612)는 중앙 처리 장치(611)의 동작 메모리일 수 있다. 실시예에 따라서, 버퍼 메모리(612)는 메모리 컨트롤러(610)의 내부 또는 외부에 위치할 수 있다.

호스트 인터페이스(613)는 상기 호스트와 연결되고, 메모리 인터페이스(614)는 비휘발성 메모리 장치(620)와 연결된다. 중앙 처리 장치(611)는 호스트 인터페이스(613)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(613)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.

또한, 중앙 처리 장치(611)는 메모리 인터페이스(614)를 통하여 비휘발성 메모리 장치(620)와 통신할 수 있다.

실시예에 따라서, 메모리 컨트롤러(610)는 스타트-업 코드를 저장하는 비휘발성 메모리 장치를 더 포함할 수 있고, 에러 정정을 위한 에러 정정 블록(615)을 더 포함할 수 있다. 에러 정정 블록(615)은 도 3의 메모리 시스템(100)에 포함되는 에러 정정 유닛(ECC)에 대응될 수 있다.

일 실시예에서, 메모리 컨트롤러(610)는 비휘발성 메모리 장치(620)에 빌트-인(built-in)되어 구현될 수 있다. 메모리 컨트롤러(610)가 빌트-인되어 구현된 NAND 플래시 메모리 장치를 원낸드 메모리 장치(One-NAND memory device)라 명명할 수 있다.

메모리 시스템(600)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다.

도 25는 본 발명의 일 실시예에 따른 메모리 카드를 나타내는 블록도이다.

도 25를 참조하면, 메모리 카드(700)는 복수의 접속 핀들(710), 메모리 컨트롤러(720) 및 비휘발성 메모리 장치(730)를 포함한다.

호스트와 메모리 카드(700) 사이의 신호들이 송수신되도록 복수의 접속 핀들(710)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(710)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.

메모리 컨트롤러(720)는 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(730)에 저장할 수 있다.

비휘발성 메모리 장치(730)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이는 도 16 및 17을 참조하여 이해할 수 있으므로 설명을 생략한다.

비휘발성 메모리 장치(730)는 클럭 신호 처리기(CSP; 731)를 포함할 수 있다. 클럭 신호 처리기(731)는 도 1의 클럭 신호 처리기(100)와 동일 또는 유사한 구조를 가질 수 있다.

메모리 카드(700)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.

실시예에 따라서, 메모리 카드(700)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.

도 26은 본 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

도 26을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(NVM)(840), 휘발성 메모리 장치(VM)(850) 및 파워 서플라이(860)를 포함한다.

실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다.

비휘발성 메모리 장치(840)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이는 도 16 및 17을 참조하여 이해할 수 있으므로 설명을 생략한다.

비휘발성 메모리 장치(840)는 클럭 신호 처리기(CSP; 841)를 포함할 수 있다. 클럭 신호 처리기(841)는 도 1의 클럭 신호 처리기(100)와 동일 또는 유사한 구조를 가질 수 있다.

휘발성 메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.

사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.

파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.

또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 27은 본 발명의 실시예들에 따른 클럭 신호 처리기를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 27을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(920), 입출력 컨트롤러 허브(930), 적어도 하나의 비휘발성 메모리 장치(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(910)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 또한, 실시예에 따라서, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리를 더 포함할 수 있다.

프로세서(910)는 비휘발성 메모리 장치(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 비휘발성 메모리 장치(940)가 연결될 수 있다. 실시예에 따라서, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

비휘발성 메모리 장치(940)는 기판 상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다. 삼차원 구조로 형성된 메모리 셀 어레이는 도 16 및 17을 참조하여 이해할 수 있으므로 설명을 생략한다.

비휘발성 메모리 장치(940)는 클럭 신호 처리기(CSP; 941)를 포함할 수 있다. 클럭 신호 처리기(941)는 도 1의 클럭 신호 처리기(100)와 동일 또는 유사한 구조를 가질 수 있다.

입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 실시예에 따라서, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라서, 입출력 허브(920)는, 입출력 허브(920)의 외부에 위치한 그래픽 카드(950)와 함께, 또는 그래픽 카드(950) 대신에 입출력 허브(920)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라서, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(910), 입출력 허브(920) 또는 입출력 컨트롤러 허브(930) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명은 클럭 신호의 듀티 사이클 수정이 필요한 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

제1 클럭 신호의 듀티 사이클(Duty cycle)을 수정하여 제2 클럭 신호를 생성하는 듀티 사이클 수정부;
비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간의 종료 시점에서 스위치 신호를 활성화하는 스위치 시점 계산부; 및
상기 스위치 신호에 기초하여 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 하나를 제3 클럭 신호로서 출력하는 멀티플렉서를 포함하는 클럭 신호 처리기.
제1 항에 있어서,
상기 듀티 사이클 수정부는 상기 레이턴시 구간 내에서 상기 제1 클럭 신호의 듀티 사이클을 수정하여 상기 제2 클럭 신호를 생성하는 클럭 신호 처리기.
제1 항에 있어서,
상기 듀티 사이클 수정부는 상기 제2 클럭 신호의 듀티 사이클이 50%가 되도록 상기 제1 클럭 신호의 듀티 사이클을 수정하는 클럭 신호 처리기.
제1 항에 있어서, 상기 듀티 사이클 수정부는
상기 제1 클럭 신호를 바이패스하고, 지연 신호들에 기초하여 상기 제1 클럭 신호를 지연시켜 제1 지연 클럭 신호를 생성하고, 상기 제1 지연 클럭 신호를 반전하여 제1 반전 클럭 신호를 생성하는 에지 검출부(Edge detector); 및
상기 제1 클럭 신호 및 상기 제1 반전 클럭 신호를 혼합하여 상기 제2 클럭 신호를 생성하는 위상 보간기(Phase interpolator)를 포함하는 클럭 신호 처리기.
제4 항에 있어서,
상기 에지 검출부와 상기 위상 보간기는 상기 레이턴시 구간부터 동작하는 클럭 신호 처리기.
제4 항에 있어서, 상기 듀티 사이클 수정부는
상기 지연 신호들을 저장하는 지연 레지스터를 더 포함하는 클럭 신호 처리기.
제6 항에 있어서,
상기 에지 검출부는 상기 독출 커맨드의 수행 전에 기입 커맨드가 인가될 때 동작하여, 상기 지연 신호들을 생성하여 상기 지연 신호들을 상기 지연 레지스터에 저장하고,
상기 위상 보간기는 상기 지연 레지스터에 저장된 상기 지연 신호들에 기초하여 상기 레이턴시 구간부터 동작하는 클럭 신호 처리기.
제4 항에 있어서,
상기 제1 클럭 신호가 지연된 길이는 상기 제1 클럭 신호의 한 주기 에 포함되는 논리 하이 레벨 구간의 길이와 동일한 클럭 신호 처리기.
제4 항에 있어서, 상기 에지 검출부는
상기 제1 클럭 신호를 지연시켜 임시 지연 클럭 신호들을 각각 생성하는 복수의 지연 유닛들을 구비하는 지연 체인부(Delay chain unit); 및
상기 제1 클럭 신호와 상기 임시 지연 클럭 신호들에 기초하여 상기 지연 신호들을 생성하고, 활성화된 하나의 지연 신호에 상응하는 하나의 임시 지연 클럭 신호를 상기 제1 지연 클럭 신호로서 생성하는 연산부를 포함하는 클럭 신호 처리기.
제4 항에 있어서, 상기 위상 보간기는
상기 제1 클럭 신호 및 상기 제1 반전 클럭 신호를 혼합하여 혼합 클럭 신호를 생성하는 위상 혼합기; 및
상기 혼합 클럭 신호의 논리 값 특성을 명확화하여 상기 제2 클럭 신호를 생성하는 슈미트 트리거 회로(Schmidt trigger circuit)를 포함하는 클럭 신호 처리기.
제1 항에 있어서, 상기 스위치 시점 계산부는
상기 제1 클럭 신호, 사용 신호 및 레이턴시 길이 신호에 기초하여 동작하는 클럭 신호 처리기.
제11 항에 있어서, 상기 스위치 시점 계산부는
상기 레이턴시 길이 신호가 1의 값을 가지는 경우, 상기 사용 신호가 비활성화된 후 상기 제1 클럭 신호의 첫 번째 주기를 상기 레이턴시 구간으로 결정하는 클럭 신호 처리기.
제11 항에 있어서, 상기 스위치 시점 계산부는
상기 레이턴시 길이 신호가 2의 값을 가지는 경우, 상기 사용 신호가 비활성화된 후 상기 제1 클럭 신호의 첫 번째 주기 및 두 번째 주기를 상기 레이턴시 구간으로 결정하는 클럭 신호 처리기.
제1 항에 있어서,
상기 스위치 시점 계산부는 상기 레이턴시 구간의 종료 시점 전에는 상기 스위치 신호를 비활성화하고,
상기 스위치 시점 계산부는 상기 레이턴시 구간의 종료 시점 이후에 상기 스위치 신호를 활성화하는 클럭 신호 처리기.
제14 항에 있어서,
상기 멀티플렉서는 상기 스위치 신호가 비활성화된 경우 상기 제1 클럭 신호를 상기 제3 클럭 신호로서 출력하고,
상기 멀티플렉서는 상기 스위치 신호가 활성화된 경우 상기 제2 클럭 신호를 상기 제3 클럭 신호로서 출력하는 클럭 신호 처리기.
메모리 셀 어레이;
커맨드 신호 및 어드레스 신호에 기초하여 행 어드레스 신호 및 열 어드레스 신호를 생성하고, 독출 과정에서 제1 독출 클럭 신호가 변화하여 생성된 제2 독출 클럭 신호에 기초하여 데이터 스트로브 신호를 생성하는 클럭 신호 처리기를 구비하는 제어 회로;
상기 행 어드레스 신호에 상응하는 워드 라인을 활성화하는 어드레스 디코더; 및
상기 열 어드레스 신호에 기초하여 상기 워드 라인에 연결된 메모리 셀들의 독출 데이터를 복수의 비트 라인들을 통해 입력받고, 상기 독출 데이터를 데이터 신호로서 출력하는 데이터 입출력 회로를 포함하고,
상기 클럭 신호 처리기는,
상기 제2 독출 클럭 신호의 듀티 사이클(Duty cycle)을 수정하여 제3 독출 클럭 신호를 생성하는 듀티 사이클 수정부;
상기 커맨드 신호로서 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간의 종료 시점에서 스위치 신호를 활성화하는 스위치 시점 계산부; 및
상기 스위치 신호에 기초하여 상기 제2 독출 클럭 신호 및 상기 제3 독출 클럭 신호 중 하나를 상기 데이터 스트로브 신호로서 출력하는 멀티플렉서를 포함하는 비휘발성 메모리 장치.
제16 항에 있어서,
상기 듀티 사이클 수정부는 상기 레이턴시 구간 내에서 상기 제2 독출 클럭 신호의 듀티 사이클을 수정하여 상기 제3 독출 클럭 신호를 생성하는 비휘발성 메모리 장치.
제16 항에 있어서,
상기 듀티 사이클 수정부는 상기 제3 독출 클럭 신호의 듀티 사이클이 50%가 되도록 상기 제2 독출 클럭 신호의 듀티 사이클을 수정하는 비휘발성 메모리 장치.
제16 항에 있어서, 상기 듀티 사이클 수정부는
상기 제2 독출 클럭 신호를 바이패스하고, 지연 신호들에 기초하여 상기 제2 독출 클럭 신호를 지연시켜 제2 지연 독출 클럭 신호를 생성하고, 상기 제2 지연 독출 클럭 신호를 반전하여 제2 반전 독출 클럭 신호를 생성하는 에지 검출부(Edge detector); 및
상기 제2 독출 클럭 신호 및 상기 제2 반전 독출 클럭 신호를 혼합하여 상기 제3 독출 클럭 신호를 생성하는 위상 보간기(Phase interpolator)를 포함하는 비휘발성 메모리 장치.
비휘발성 메모리 장치의 입력 클럭 신호를 출력 클럭 신호로서 출력하는 단계;
상기 비휘발성 메모리 장치에 독출 커맨드가 인가된 후 유효하지 않은 데이터가 독출되는 레이턴시(Latency) 구간에서 상기 입력 클럭 신호의 듀티 사이클을 수정하여 수정 입력 클럭 신호를 생성하는 단계; 및
상기 레이턴시 구간의 종료 시점부터 상기 수정 입력 클럭 신호를 상기 출력 클럭 신호로서 출력하는 단계를 포함하는 클럭 처리 방법.