CN106816168B - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件包括：第一存储体和第二存储体；地址计数器单元，包括第一地址计数器和第二地址计数器，第一地址计数器适用于输出与第一存储体相对应的第一计数地址信号，第二地址计数器适用于输出与第二存储体相对应的第二计数地址信号；第一输出控制单元，适用于在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；以及第二输出控制单元，在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2015年11月27日提交的申请号为10-2015-0167748的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本发明的各种实施例总体而言涉及一种电子器件，更具体地，涉及一种半导体存储器件。
背景技术
半导体存储器件可以分为易失性存储器件和非易失性存储器件。
虽然非易失性存储器件以比易失性存储器件相对低的写入速度和读取速度操作，但是他们无论上电/断电条件如何都保持他们储存的数据。因此，非易失性存储器件用来储存即便在没有电源的情况下仍需要维持的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被广泛使用，且可以分为NOR型存储器或NAND型存储器。
快闪存储器享有RAM器件和ROM器件的优点。例如，与RAM类似地，可以对快闪存储器自由地进行编程和擦除。此外，类似于ROM，快闪存储器即便在它们未被供电时仍可以保持储存的数据。快闪存储器已经广泛用作便携式电子设备(诸如移动电话、数字相机、个人数字助理(PDA)以及MP3播放器)的储存介质。
发明内容
各个实施针对一种能够降低数据输出操作期间的功耗的半导体存储器件。
根据一个实施例，一种半导体存储器件可以包括：第一存储体和第二存储体；地址计数器单元，包括第一地址计数器和第二地址计数器，第一地址计数器适用于输出与第一存储体相对应的第一计数地址信号，第二地址计数器适用于输出与第二存储体相对应的第二计数地址信号；第一输出控制单元，适用于在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；以及第二输出控制单元，在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号。
根据一个实施例，一种半导体存储器件可以包括：存储单元阵列，包括第一存储体和第二存储体；页缓冲器电路，适用于读取储存在第一存储体和第二存储体中的数据并暂时储存所述数据，以及响应于列选择信号而将所述数据传送给数据线；数据输出电路，感测传送给数据线的数据并储存所述数据，以及响应于管道锁存器输出信号而将所述数据传送给输入/输出线；以及逻辑电路，包括分别与第一存储体和第二存储体相对应的第一地址计数器和第二地址计数器，并且适用于在数据输出操作期间基于从第二地址计数器接收到的信号而产生列选择信号。
附图说明
图1是图示根据本发明的一个实施例的半导体存储器件的框图。
图2是图示图1中所示的半导体存储器件的第一页缓冲器单元的示例性配置的电路图。
图3是图示图1中所示的半导体存储器件的数据输出电路的示例性配置的框图。
图4是图示图1中所示的半导体存储器件的逻辑电路的示例性配置的框图。
图5是图示图4中所示的逻辑电路的数据路径逻辑单元的示例性配置的框图。
图6是图示图4中所示的逻辑电路的第一输出控制单元的示例性配置的框图。
图7是图示图4中所示的逻辑电路的管道锁存器控制电路的示例性配置的框图。
图8是图示根据本发明的一个实施例的半导体存储器件的数据输出方法的信号波形图。
图9是图示根据本发明的一个实施例的半导体存储器件的数据输出方法的信号波形图。
图10是图示根据本发明的一个实施例的包括图1中所示半导体存储器件的存储系统的框图。
图11是图示根据本发明的一个实施例的、图10中所示的存储系统的应用的框图。
图12是图示根据本发明的一个实施例的包括图11中所示的存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图详细描述本发明的各个示例性的实施例。在附图中，可能为了图示的方便而夸大了组件的尺寸。在下面的描述中，为了简单和简洁，可以省略对众所周知的和/或相关的功能、结构和组成的详细说明。相同的附图标记在说明书和附图中始终指代相同的元件。
还要注意的是，在此说明书中，“连接/耦接”不仅指一个组件直接耦接另一组件，还指一个组件经由中间组件间接耦接另一组件。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加了一个或多个组件、步骤、操作和元件。
现在，参见图1，提供了图示根据本发明的一个实施例的半导体存储器件100的框图。
根据图1，半导体存储器件100可以包括存储单元阵列110、页缓冲器电路120、数据输出电路130、输入/输出IO焊盘单元140、外围电路150和逻辑电路160。
存储单元阵列110可以包括第一存储体B0和第二存储体B1。包括第一存储体B0和第二存储体B1的存储单元阵列110可以被认定为单个存储平面PLANE。
第一存储体B0和第二存储体B1中的每个可以包括多个存储块(未示出)。多个存储块中的每个可以包括多个页，每个页经由字线WL耦接至外围电路150。因此，外围电路150可以经由多个字线电耦接至存储单元阵列110的各个页。此外，多个存储块可以经由各个位线BL耦接至缓冲器电路120。多个存储块中的每个可以包括多个存储串。多个存储串中的每个可以包括串联耦接在位线与源极线之间的漏极选择晶体管、多个存储单元以及源极选择晶体管。根据一个实施例，多个存储单元可以是非易失性存储单元，诸如快闪存储单元。多个存储单元可以是电荷俘获存储单元。
页缓冲器电路120可以包括第一页缓冲器单元121和第二页缓冲器单元122。第一页缓冲器单元121可以对应于第一存储体B0，而第二页缓冲器单元122可以对应于第二存储体B1。
第一页缓冲器单元121和第二页缓冲器单元122中的每个可以包括多个页缓冲器(未示出)。多个页缓冲器中的每个可以耦接至存储单元阵列110的多个位线BL中的各个位线。
多个页缓冲器可以暂时地储存要储存在选中的存储单元中的数据。多个页缓冲器也可以读取储存在选中存储单元中的数据，并暂时的储存所读取的数据。
多个页缓冲器中的每个可以在数据输出操作期间响应于列选择信号CS而将暂时储存在其中的数据输出给从多个数据线DL之中选择的各个数据线。
数据输出电路130可以执行在页缓冲器电路120与IO焊盘单元140之间的数据输出操作。数据输出电路130可以包括用于感测从页缓冲器电路120接收到的数据的感测电路，并且将感测到的数据传送给IO焊盘单元140。数据输出电路130还可以包括管道锁存器电路，管道锁存器电路用于暂时储存通过感测电路而感测到的数据。数据输出电路130也可以输出暂时储存在管道锁存器中的数据。下面将更详细地进一步描述感测电路和管道锁存器电路。
IO焊盘单元140可以包括耦接至半导体存储器件100的外部的一个或多个焊盘PAD。可以使用任何合适的IO焊盘。
外围电路150可以包括在从存储单元读取数据或将数据储存在存储单元中时与页缓冲器电路120协同操作的任何合适的电路。例如，外围电路150可以包括电压发生器和行解码器。电压发生器可以在包括例如编程操作和读取操作的常规操作期间产生要施加给存储单元的操作电压。行解码器可以基于从外部设备接收到的行地址而将通过电压发生器而产生的操作电压传送给存储单元。
逻辑电路160可以输出控制信号CS来控制页缓冲器电路120的操作。逻辑电路160也可以输出控制信号P_OUT来控制数据输出电路130，以执行数据输出操作。
图2提供了用于图1的第一页缓冲器单元121的示例性电路图。
图1中所示的第一页缓冲器单元121和第二页缓冲器单元122可以具有相同的配置。
第一页缓冲器单元121可以包括多个页缓冲器PB0至PBi。
页缓冲器PB0至PBi中的每个可以耦接至多个位线BL0至BLi中的各个位线，并响应于多个第一列选择信号CS_B0<i:0>中的对应的第一列选择信号而将在读取操作中感测到的读取数据输出给各个数据线对(DL和DLb)。第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>可以分别对应于第一存储体B0和第二存储体B1。
多个页缓冲器PB0至PBi中的每个可以包括储存读取数据的锁存器LAT以及将储存在锁存器LAT中的数据传送给数据线对(DL和DLb)的数据输出单元(例如，N1或N2)。
现在，参见图3，提供了图示图1中所示的数据输出电路130的示例性配置的框图。
数据输出电路130可以包括感测电路131和管道锁存器电路132。
感测电路131可以耦接至数据线DL，数据线DL耦接至图1中所示的页缓冲器电路120。感测电路131可以响应于第一选通信号IOSTB_B0和第二选通信号IOSTB_B1而感测数据线DL的电势电平，并接收数据。第一选通信号IOSTB_B0和第二选通信号IOSTB_B1可以分别对应于第一存储体B0和第二存储体B1。
感测电路131可以包括与第一存储体B0相对应的第一感测组131_B0和与第二存储体B1相对应的第二感测组131_B1。第一感测组131_B0和第二感测组131_B1中的每个可以包括多个感测单元SA<i:0>。
多个感测单元SA<i:0>可以耦接在数据线DL与全局数据线GDL之间。多个感测单元SA<i:0>可以响应于第一选通信号IOSTB_B0和第二选通信号IOSTB_B1而感测数据线DL的电势电平以锁存所感测的数据。多个感测单元SA<i:0>可以将所感测的数据传送给全局数据线GDL。第一选通信号IOSTB_B0和第二选通信号IOSTB_B1可以分别对应于第一存储体B0和第二存储体B1。
管道锁存器电路132可以经由全局数据线GDL耦接至感测电路131，并且可以响应于第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>而将储存在管道锁存器电路132中的数据输出给输入/输出线IO。第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>可以分别对应于第一存储体B0和第二存储体B1。
管道锁存器电路132可以包括与第一存储体B0相对应的第一管道锁存器组132_B0和与第二存储体B1相对应的第二管道锁存器组132_B1。第一管道锁存器组132_B0和第二管道锁存器组132_B1中的每个可以包括多个管道锁存器LAT<i:0>。
从第一存储体B0读取的数据可以暂时储存在第一管道锁存器组132_B0所包括的多个管道锁存器LAT<i:0>中。第二管道锁存器组132_B1所包括的多个管道锁存器LAT<i:0>可以暂时储存从第二存储体B1读取的数据。
第一管道锁存器组132_B0所包括的多个管道锁存器LAT<i:0>可以响应于管道数据输出信号P_OUT_B0<i:0>而将暂时储存的数据输出给输入/输出线IO。第二管道锁存器组132_B1所包括的多个管道锁存器LAT<i:0>可以响应于管道数据输出信号P_OUT_B1<i:0>而将暂时储存的数据输出给输入/输出线IO。
图4是图示图1中所示的逻辑电路160的示例性配置的框图。
参见图4，逻辑电路160可以包括页缓冲器控制电路161和管道锁存器控制电路162。
页缓冲器控制电路161可以在数据输出操作期间产生和输出第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>以及第一选通信号ISOTB_B0和第二选通信号IOSTB_B1，以将储存在页缓冲器电路120中的数据传送给感测电路131。
页缓冲器控制电路161可以包括数据路径逻辑单元161A、地址计数器单元161B、第一输出控制单元161C和第二输出控制单元161D以及列选择信号发生单元161E。
数据路径逻辑单元161A可以在数据输出操作期间响应于数据路径使能信号RE_N_DP而产生源时钟CKCOL_B1。源时钟CKCOL_B1可以对应于第二存储体B1。
数据路径逻辑单元161A可以产生与第一存储体B0相对应的第一源时钟CKCPL_B0。数据路径逻辑单元161A可以在数据输入操作期间产生与第二存储体B1相对应的第二源时钟CKCOL_B1。
数据路径逻辑单元161A可以在数据输出操作期间产生单个源时钟，例如，第二源时钟CKCOL_B1。下面将对此进行描述。第一源时钟CKCOL_B0和第二源时钟CKCOL_B1可以在数据输出操作之前的数据预取操作期间切换预定次数，从而在数据预取操作期间可以产生与所述预定次数一样多的列地址，这允许半导体存储器件100高速地执行数据输出操作。
地址计数器单元161B可以包括与第一存储体B0相对应的第一地址计数器161B_1和与第二存储体B1相对应的第二地址计数器161B_2。
第一地址计数器161B_1可以在数据输入操作期间响应于从数据路径逻辑单元161A接收到的第一源时钟CKCPL_B0而产生与第一存储体B0相对应的第一计数地址AX_B0<i:0>。在数据输出操作期间，第一地址计数器161B_1可以停止执行计数操作并被禁止。
第二地址计数器161B_2可以在数据输入操作和数据输出操作期间响应于从数据路径逻辑单元161A接收到的第二源时钟CKCOL_B1而输出与第二存储体B1相对应的第二计数地址AX_B1<i:0>。
第一输出控制单元161C可以在数据输入操作期间响应于从第一地址计数器161B_1接收到的计数地址而产生第一列地址信号AX_B0_P<i:0>。
第一输出控制单元161C可以在数据输出操作期间响应于从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>而产生第一列地址信号AX_B0_P<i:0>和第一选通信号IOSTB_B0。第一输出控制单元161C可以通过使从第一地址计数器161B_1接收到的计数地址和从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>与第一地址同步信号ADD_SYNC_B0同步来产生第一列地址信号AX_B0_P<i:0>。
第二输出控制单元161D可以在数据输入操作和数据输出操作期间响应于从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>而产生第二列地址信号AX_B1_P<i:0>和第二选通信号IOSTB_B1。第二输出控制单元161D可以通过使从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>与第二地址同步信号ADD_SYNC_B1同步来产生第二列地址信号AX_B1_P<i:0>。
列选择信号发生单元161E可以响应于从第一输出控制单元161C和第二输出控制单元161D接收到的第一列地址信号AX_B0_P<i:0>和第二列地址信号AX_B1_P<i:0>而产生第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>，并且将第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>输出给页缓冲器。
管道锁存器控制电路162可以在数据输出操作期间产生和输出第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>，以将储存在管道锁存器电路132中的数据输出给输入/输出线IO。
图5是图示图4中所示的数据路径逻辑单元161A的示例性配置的框图。
参见图5，数据路径逻辑单元161A可以在数据输入操作期间响应于数据路径使能信号RE_N_DP而产生与第一存储体B0相对应的第一源时钟CKCOL_B<0>和与第二存储体B1相对应的第二源时钟CKCOL_B<1>。
此外，数据路径逻辑单元161A可以在数据输出操作期间响应于数据路径使能信号RE_N_DP而产生与第二存储体B1相对应的第二源时钟CKCOL_B<1>。
数据路径逻辑单元161A可以包括时钟发生器161A_1、第一输出缓冲器161A_2和第二输出缓冲器BF。
时钟发生器161A_1可以响应于数据路径使能信号RE_N_DP而产生具有预定周期的时钟信号。
第一输出缓冲器161A_2可以响应于从时钟发生器161A_1接收到的时钟信号而产生源时钟CKCOL_B<0>，以及可以响应于在数据输出操作期间使能的数据输出使能信号DOUT_EN而被禁止。因此，时钟发生器161A_1响应于数据输出操作期间的数据输出使能信号DOUT_EN而不产生第一源时钟CKCOL_B<0>。
第一输出缓冲器161A_2可以包括反相器IV和NAND门。反相器IV可以接收、反相并输出数据输出使能信号DOUT_EN。NAND门可以对来自反相器IV的输出信号以及从时钟发生器161A_1接收到的时钟信号执行逻辑运算，以产生第一源时钟CKCOL_B<0>。第一输出缓冲器161A_2可以在数据输出操作期间响应于数据输出使能信号DOUT_EN而将第一源时钟CKCOL_B<0>维持为逻辑高电平。
第二输出缓冲器BF可以在数据输入操作和数据输出操作期间缓冲从时钟发生器161A_1接收到的时钟信号并输出第二源时钟CKCOL_B<1>。
图6是图示图4中所示的第一输出控制单元161C的示例性配置的框图。
参见图6，第一输出控制单元161C可以在数据输入操作期间响应于与第一存储体B0相对应的第一计数地址AX_B0<i:0>而产生第一列地址信号AX_B0_P<i:0>。
第一输出控制单元161C可以在数据输出操作期间响应于与第二存储体B1相对应且从第二地址计数器161B_2输出的第二计数地址AX_B1<i:0>而产生第一列地址信号AX_B0_P<i:0>和第一选通信号IOSTB_B0。
第一输出控制单元161C可以包括地址选择部分161C_1和输出地址发生器161C_2。
地址选择部分161C_1可以响应于数据输出使能信号DOUT_EN而将与第一存储体B0相对应的第一计数地址AX_B0<i:0>和与第二存储体B1相对应的第二计数地址AX_B1<i:0>中的一个输出作为内部计数地址AX_B0_INT<i:0>。例如，地址选择部分161C_1可以在数据输入操作期间响应于被禁止的数据输出使能信号DOUT_EN而将第一计数地址AX_B0<i:0>输出为内部计数地址AX_B0_INT<i:0>，而地址选择部分161C_1可以在数据输出操作期间响应于被使能的数据输出使能信号DOUT_EN而将第二计数地址AX_B1<i:0>输出为内部计数地址AX_B0_INT<i:0>。地址选择部分161C_1可以包括多路复用器MUX。
输出地址发生器161C_2可以在数据输入操作期间响应于内部计数地址AX_B0_INT<i:0>而产生第一列地址信号AX_B0_P<i:0>。输出地址发生器161C_2可以在数据输出操作期间响应于内部计数地址AX_B0_INT<i:0>而产生第一列地址信号AX_B0_P<i:0>和第一选通信号IOSTB_B0。输出地址发生器161C_2可以通过使内部计数地址AX_B0_INT<i:0>与第一地址同步信号ADD_SYNC_B0同步来产生第一列地址信号AX_B0_P<i:0>。
图7是图示图4中所示的管道锁存器控制电路162的示例性配置的框图。
参见图7，管道锁存器控制电路162可以包括或门OR、与非门ND1、时钟发生器162_A和控制信号发生器162_B。
或门OR可以响应于时钟输入信号CK_IN和预取信号PREFETCH_PULSE而产生输出信号SIGNAL1。与非门ND1可以响应于延迟重置信号RESET_DELAY和第一存储体启动信号BANK1_START而产生输出信号SIGNAL2。预取信号PREFETCH_PULSE可以允许管道锁存器电路132根据第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>来将垃圾数据输出给输入/输出线IO，第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>根据在数据输出操作之前的数据预取操作期间切换的控制时钟CLK_8D而产生，将参照图9来对此进行描述。延迟重置信号RESET_DELAY可以通过将重置信号RESET延迟预定量的时间来获得。存储体启动信号BANK1_START可以确定在数据输出操作期间第一存储体B0与第二存储体B1之间的数据输出次序。例如，当存储体启动信号BANK1_START具有低电平时，可以从第一存储体B0和第二存储体B1按照第一存储体首先启动来交替输出第一存储体B0和第二存储体B1的数据。当存储体启动信号BANK1_START具有高电平时，可以从第二存储体B1和第一存储体B0按照第二存储体B1首先启动来交替输出第一存储体B0和第二存储体B1的数据。
时钟发生器162_A可以响应于输出信号SIGNAL1而内部地输出具有预定周期的控制时钟CLK_8D。更具体地，时钟发生器162_A可以包括触发器。时钟发生器162_A可以在其时钟端子CK处接收输出信号SIGNAL1，以及在其输入端子D处接收反相控制时钟CLK_8Db。因此，时钟发生器162_A可以产生控制时钟CLK_8D。此外，时钟发生器162_A可以响应于重置信号RESET而将控制时钟CLK_8D初始化为逻辑高电平，以及响应于输出信号SIGNAL2而输出逻辑低电平的控制时钟CLK_8D。
控制信号发生器162_B可以响应于控制时钟CLK_8D而产生第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>。
图8是图示根据本发明的一个实施例的半导体存储器件的数据输出方法的信号波形图。
根据本发明的一个实施例，下面参照图1至图8来描述半导体存储器件的数据输出操作。
因此，在半导体存储器件100的数据输出操作期间，可以从第一存储体B0和第二存储体B1交替输出第一存储体B0的数据和第二存储体B1的数据。
可以在数据输出操作“数据输出操作”之前执行数据预取操作“数据预取操作”，从而可以产生预定数量的第一列地址信号AX_B0_P<i:0>(0,1,2,3)和第二列地址信号AX_B1_P<i:0>(0,1,2,3)。下面将更详细地对此进行描述。
在数据预取操作“数据预取操作”期间，可以响应于重置信号RESET而将管道锁存器控制电路162的时钟发生器162_A初始化，以输出高电平的控制时钟CLK_8D。随后，时钟发生器162_A可以响应于预取脉冲信号PREFETCH_PULSE而将控制时钟CLK_8D从高电平转变为低电平。
数据路径逻辑单元161A可以输出第一源时钟CKCOL_B0和第二源时钟CKCOL_B1，第一源时钟CKCOL_B0和第二源时钟CKCOL_B1在数据预取操作“数据预取操作”期间可以切换预定次数。地址计数器单元161B可以响应于第一源时钟CKCOL_B0和第二源时钟CKCOL_B1而产生和输出预定数量的第一计数地址AX_B0<i:0>(0,1,2,3)和第二计数地址AX_B1<i:0>(0,1,2,3)。
第一输出控制单元161C可以使从第一地址计数器161B_1接收到的第一计数地址AX_B0<i:0>(0,1,2,3)与第一地址同步信号ADD_SYNC_B0同步，并产生预定数量的第一列地址信号AX_B0_P<i:0>(0,1,2,3)。
第二输出控制单元161D可以使从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>(0,1,2,3)与第二地址同步信号ADD_SYNC_B1同步，并将预定数量的第二列地址信号AX_B1_P<i:0>(0,1,2,3)产生为预定数量。
列选择信号发生单元161E可以响应于从第一输出控制单元161C和第二输出控制单元161D接收到的第一列地址信号AX_B0_P<i:0>(0,1,2,3)和第二列地址信号AX_B1_P<i:0>(0,1,2,3)而产生和输出第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>给页缓冲器。
由于在数据预取操作“数据预取操作”期间产生了预定数量的第一列地址信号AX_B0_P<i:0>(0,1,2,3)和第二列地址信号AX_B1_P<i:0>(0,1,2,3)以及第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>，因此从第一存储体B0和第二存储体B1读取且储存在页缓冲器中的一些数据可以储存在数据输出电路130中。
在完成数据预取操作“数据预取操作”之后，可以执行数据输出操作“数据输出操作”。
在数据输出操作期间，数据路径逻辑单元161A可以响应于数据路径使能信号RE_N_DP而产生与第二存储体B1相对应的第二源时钟CKCOL_B<1>。
地址计数器单元161B的第一地址计数器161B_1可以在数据输出操作期间被禁止以降低功耗。
第二地址计数器161B_2可以响应于源时钟CKCOL_B1而输出计数地址AX_B1<i:0>(4,5,6)。在数据输出操作“数据输出操作”期间产生的第二计数地址AX_B1<i:0>可以为在数据预取操作“数据预取操作”期间产生的第二计数地址AX_B1<i:0>(0,1,2,3)的后续地址。
第一输出控制单元161C可以响应于从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>(4,5,6)而产生第一列地址信号AX_B0_P<i:0>(4,5,6)和第一选通信号IOSTB_B0。第一输出控制单元161C可以使从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>(4,5,6)与第一地址同步信号ADD_SYNC_B0同步，以产生第一列地址信号AX_B0_P<i:0>(4,5,6)。
第二输出控制单元161D可以响应于从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>(4,5,6)而产生第二列地址信号AX_B1_P<i:0>(4,5,6)和第二选通信号IOSTB_B1。第二输出控制单元161D可以使第二计数地址AX_B1<i:0>(4,5,6)与第二地址同步信号ADD_SYNC_B1同步，以产生第二列地址信号AX_B1_P<i:0>(4,5,6)。
列选择信号发生单元161E可以响应于从第一输出控制单元161C和第二输出控制单元161D接收到的第一列地址信号AX_B0_P<i:0>和第二列地址信号AX_B1_P<i:0>(4,5,6)而产生和输出第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>给页缓冲器电路120。
页缓冲器电路120可以响应于第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>而将从第一存储体B0和第二存储体B1读取和储存的数据传送给数据线DL。
数据输出电路130的感测电路131可以感测数据线DL的电势电平，并且响应于第一选通信号IOSTB_B0和第二选通信号IOSTB_B1而将所感测的数据输出给管道锁存器电路132。
管道锁存器电路132可以储存从感测电路131传送来的数据，并且响应于第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>而将储存在其中的数据输出给输入/输出线IO。
如上所述，通过在数据输出操作“数据输出操作”期间禁止地址计数器单元161B的第一地址计数器161B_1，可以降低功耗。
图9是用于图示根据一个实施例的半导体器件的数据输出方法的信号波形图。
下面参照图1至图7以及图9来描述根据一个实施例的半导体存储器件的数据输出操作。
根据一个实施例，在半导体存储器件100的数据输出操作期间，可以从第一存储体B0和第二存储体B1按照第二存储体首先启动来交替输出第一存储体B0和第二存储体B1的数据。
可以在数据输出操作“数据输出操作”之前执行数据预取操作“数据预取操作”，从而可以产生预定数量的第一列地址信号AX_B0_P<i:0>(0,1,2,3)和第二列地址信号AX_B1_P<i:0>(0,1,2,3)。下面将更详细地对此进行描述。
在数据预取操作“数据预取操作”期间，管道锁存器控制电路162的时钟发生器162_A可以响应于重置信号RESET而输出高电平的控制时钟CLK_8D。控制时钟CLK_8D可以响应于延迟重置信号RESET_DELAY(其在重置信号RESET之后的预定时间段切换)和高电平的第一存储体启动信号BANK1_START而从高电平转变为低电平。随后，时钟发生器162_A可以响应于预取脉冲信号PREFETCH_PULSE而将控制时钟CLK_8D从低电平转变为高电平。因此，控制时钟CLK_8D可以从高电平切换至低电平，然后在数据预取操作“数据预取操作”期间切换至高电平。
控制信号发生器162_B可以响应于在数据预取操作“数据预取操作”期间切换的控制时钟CLK_8D而产生第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>(在图9中用斜线表示)。因此，可以响应于在数据预取操作“数据预取操作”期间产生的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>之后的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>而执行数据输出操作。根据在数据预取操作“数据预取操作”期间产生的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>而要输出的数据优选地是储存在管道锁存器电路132中的垃圾数据。由于在数据预取操作“数据预取操作”期间产生的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>的缘故，当第二存储体B1是起始存储体时，首先从第一存储体B0接收到的数据可以为垃圾数据，因而在数据输出操作“数据输出操作”期间可以不输出垃圾数据而是跳过垃圾数据，将更详细地对此进行描述。
数据路径逻辑单元161A可以将在数据预取操作“数据预取操作”期间切换了预定次数的第一源时钟CKCOL_B0和第二源时钟CKCOL_B1输出。地址计数器单元161B可以响应于第一源时钟CKCOL_B0和第二源时钟CKCOL_B1而产生和输出预定数量的第一计数地址AX_B0<i:0>和第二计数地址AX_B1<i:0>。由于地址计数器单元161B使第二存储体B1先于第一存储体B0启动数据输出操作，因此第一计数地址AX_B0<i:0>可以按“1、2、3和4”的次序产生，而第二计数地址AX_B1<i:0>可以按“0、1、2和3”的次序产生，以便跳过第一存储体B0的第一数据输出操作。
第一输出控制单元161C可以使从第一地址计数器161B_1接收到的第一计数地址AX_B0<i:0>(1,2,3,4)与第一地址同步信号ADD_SYNC_B0同步，并且产生预定数量的第一列地址信号AX_B0_P<i:0>(0,1,2,3)。
第二输出控制单元161D可以使从第二地址计数器161B_2接收到的第二计数地址AX_B1_P<i:0>(0,1,2,3)与第二地址同步信号ADD_SYNC_B1同步，并且将预定数量的第二列地址信号AX_B1_P<i:0>(0,1,2,3)产生为预定数量。
列选择信号发生单元161E可以响应于从第一输出控制单元161C和第二输出控制单元161D接收到的第一列地址信号AX_B0_P<i:0>(0,1,2,3)和第二列地址信号AX_B1_P<i:0>(0,1,2,3)而产生和输出第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>给页缓冲器。
由于在数据预取操作“数据预取操作”期间产生了预定数量的第一列地址信号AX_B0_P<i:0>(0,1,2,3)和第二列地址信号AX_B1_P<i:0>(0,1,2,3)以及第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>，因此从第一存储体B0和第二存储体B1读取且储存在页缓冲器中的一些数据可以储存在数据输出电路130中。
在完成数据预取操作“数据预取操作”之后，可以执行数据输出操作“数据输出操作”。
在数据输出操作期间，数据路径逻辑单元161A可以响应于数据路径使能信号RE_N_DP而产生与第二存储体B1相对应的第二源时钟CKCOL_B<1>。
地址计数器单元161B的第一地址计数器161B_1可以在数据输出操作期间被禁止以降低功耗。
第二地址计数器161B_2可以响应于源时钟CKCOL_B1而输出计数地址AX_B1<i:0>(4,5,6,7)。在数据输出操作“数据输出操作”期间产生的第二计数地址AX_B1<i:0>(4,5,6,7)可以为在数据预取操作“数据预取操作”期间产生的第二计数地址AX_B1<i:0>(0,1,2,3)的后续地址。
第一输出控制单元161C可以响应于从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>(4,5,6,7)而产生第一列地址信号AX_B0_P<i:0>(4,5,6)和第一选通信号IOSTB_B0。第一输出控制单元161C可以使从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>(4,5,6,7)与第一地址同步信号ADD_SYNC_B0同步，以产生第一列地址信号AX_B0_P<i:0>(4,5,6)。
第二输出控制单元161D可以响应于从第二地址计数器161B_2接收到的第二计数地址AX_B1<i:0>(4,5,6,7)而产生第二列地址信号AX_B1_P<i:0>(4,5,6)和第二选通信号IOSTB_B1。第二输出控制单元161D可以使第二计数地址AX_B1<i:0>(4,5,6,7)与第二地址同步信号ADD_SYNC_B1同步，以产生第二列地址信号AX_B1_P<i:0>(4,5,6)。
列选择信号发生单元161E可以响应于从第一输出控制单元161C和第二输出控制单元161D接收到的第一列地址信号AX_B0_P<i:0>(4,5,6)和第二列地址信号AX_B0_P<i:0>(4,5,6)而产生和输出第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>给页缓冲器电路120。
页缓冲器电路120可以响应于第一列选择信号CS_B0<i:0>和第二列选择信号CS_B1<i:0>而将从第一存储体B0和第二存储体B1读取和储存的数据传送给数据线DL。
数据输出电路130的感测电路131可以感测数据线DL的电势电平，并且响应于第一选通信号IOSTB_B0和第二选通信号IOSTB_B1而将所感测的电势电平输出给管道锁存器电路132。
管道锁存器电路132可以储存从感测电路131传送来的数据，并且响应于第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>而将储存在其中的数据输出给输入/输出线IO。
在数据输出操作“数据输出操作”期间产生的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>可以继在数据预取操作“数据预取操作”期间产生的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>(在图9中用斜线表示)之后。如上所述，在数据预取操作“数据预取操作”期间产生的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>可以优选地对应于垃圾数据。管道锁存器电路132可以通过跳过与数据预取操作“数据预取操作”期间产生的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>相对应的垃圾数据，而根据数据输出操作“数据输出操作”期间的第一管道数据输出信号P_OUT_B0<i:0>和第二管道数据输出信号P_OUT_B1<i:0>来执行后续的数据输出操作。
如上所述，通过在数据输出操作期间禁止地址计数器单元161B的第一地址计数器161B_1，可以降低功耗。
图10是图示根据本发明的一个实施例的包括图1中所示的半导体存储器件的存储系统1000的框图。
参见图10，存储系统1000可以包括半导体存储器件100和控制器1100。
半导体存储器件100可以与以上参照图1而描述的半导体存储器件相同。将省略对其的详细描述。
控制器1100可以耦接至主机和半导体存储器件100。控制器1100可以被配置为在主机的请求下访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读取操作、编程操作、擦除操作和/或后台操作。控制器1100可以提供半导体存储器件100与主机之间的接口。控制器1100可以驱动用于控制半导体存储器件100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140以及错误校正块1150。RAM 1110可以用作处理单元1120的操作存储器、半导体存储器件100与主机之间的高速缓冲存储器和/或半导体存储器件100与主机之间的缓冲存储器。处理单元1120可以控制控制器1100的操作。此外，控制器1100可以在写入操作期间暂时储存从主机提供的程序数据。
主机接口1130可以包括用于在主机与控制器1100之间交换数据的协议。例如，控制器1100可以经由诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电路(IDE)协议、私有协议等各种协议中的一种或多种来与主机通信。
存储器接口1140可以与半导体存储器件100接口。例如，存储器接口可以包括NAND闪存接口或NOR闪存接口。
错误校正块1150可以通过使用错误校正码(ECC)来检测并校正从半导体存储器件100读取的数据中的错误。处理单元1120可以基于错误校正块1150的错误检测结果来控制读取电压，并且执行再读取操作。根据一个实施例，错误校正块可以被设置为控制器1100的组件。
控制器1100和半导体存储器件100可以集成至单个半导体器件中。根据一个实施例，控制器1100和半导体存储器件100可以集成至单个半导体器件中，以形成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑式闪存卡(CF)、智能媒体卡(SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)、通用快闪储存设备(UFS)等。
控制器1100和半导体存储器件100可以集成至单个半导体器件中，以形成固态驱动器(SSD)。SSD可以包括用于将数据储存在半导体存储器件中的储存设备。当存储系统1000用作SSD时，可以大幅提升耦接至存储系统1000的主机的操作速度。
在另一示例中，存储系统1000可以用作诸如计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数字相机、三维电视、数字录音机、数字音频播放器、数字图片记录仪、数字图片播放器、数字录像机、数字视频播放器、用于在无线环境中收发信息的设备、用于家用网络的设备、用于计算机网络的设备、用于远程信息处理网络的设备、RFID设备、用于计算系统的其他设备等的各种电子设备的若干元件之一。
根据示例性实施例，半导体存储器件100或存储系统1000可以以各种形式来封装。例如，半导体存储器件100或存储系统1000可以通过各种方法来封装，诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)、晶片级处理层叠封装(WSP)等。
图11是图示图10中所示的存储系统1000的应用示例(2000)的框图。
参见图11，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。多个半导体存储芯片可以被划分成组。
图11图示了经由第一通道CH1至第k通道CHk与控制器2200通信的多个组。可以与以上参照图1所描述的半导体存储器件100基本相同的方式来配置和操作半导体存储芯片中的每个。
每个组可以经由单个公共通道与控制器2200通信。控制器2200可以与参照图8所描述的控制器1100基本相同的方式来配置，且可以被配置为经由第一通道CH1至第k通道CHk来控制半导体存储器件2100的多个存储芯片。
图12是图示根据本发明的一个实施例的具有以上参照图11所描述的存储系统的计算系统3000的框图。
参见图12，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300和电源3400。
存储系统2000可以经由系统总线3500与中央处理单元3100、RAM 3200、用户接口3300和电源3400电连接。经由用户接口3300提供的数据或通过中央处理单元3100处理的数据可以储存在存储系统2000中。
如图12中所示，半导体存储器件2100可以经由控制器2200耦接至系统总线3500。然而，半导体存储器件2100可以直接耦接至系统总线3500。中央处理单元3100和RAM 3200可以执行控制器2200的功能。
如图12中所示，图11中所示的存储系统2000可以被包括为存储系统3000。然而，可以用以上参照图10所描述的存储系统1000来取代存储系统2000。根据一个实施例，计算系统3000可以包括以上分别参照图10和图11而描述的存储系统1000和存储系统2000二者。
根据实施例，由于使用与各个存储体相对应的多个地址计数器之一来执行半导体存储器件的数据输出操作，因此可以降低数据输出操作的功耗。
对于本领域技术人员将明显的是，在不脱离本发明的精神和/或范围的情况下，可以对本发明的上述示例性实施例作出各种修改。因此，本发明意在覆盖落入所附权利要求及其等价的范围之内的所有修改。

Claims (20)

1.一种半导体存储器件，包括：
第一存储体和第二存储体；
地址计数器单元，包括：
第一地址计数器，适用于输出与第一存储体相对应的第一计数地址信号；以及
第二地址计数器，适用于输出与第二存储体相对应的第二计数地址信号；
第一输出控制单元，适用于在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；以及
第二输出控制单元，适用于在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号，
其中，第一地址计数器在数据输入操作期间输出第一计数地址信号，而在数据输出操作期间被禁止，以及
其中，第二地址计数器在数据输入操作和数据输出操作期间输出第二计数地址信号。
2.根据权利要求1所述的半导体存储器件，还包括：
列选择信号发生单元，适用于响应于第一列地址信号和第二列地址信号而产生列选择信号；以及
管道锁存器控制电路，适用于在数据输出操作期间产生管道锁存器输出信号。
3.根据权利要求2所述的半导体存储器件，还包括：
第一页缓冲器单元和第二页缓冲器单元，分别与第一存储体和第二存储体相对应；以及
数据输出电路，适用于接收储存在第一页缓冲器单元和第二页缓冲器单元中的数据，并将数据输出给输入/输出线，
其中，第一页缓冲器单元和第二页缓冲器单元分别读取储存在第一存储体和第二存储体中的数据，并且储存数据。
4.根据权利要求3所述的半导体存储器件，其中，第一页缓冲器单元和第二页缓冲器单元响应于列选择信号而将数据传送给数据输出电路。
5.根据权利要求3所述的半导体存储器件，
其中，数据输出电路包括多个管道锁存器，以及
其中，多个管道锁存器响应于管道锁存器输出信号而将数据输出给输入/输出线。
6.根据权利要求1所述的半导体存储器件，还包括：
数据路径逻辑单元，适用于响应于数据路径使能信号而产生第一源时钟和第二源时钟，
其中，第一地址计数器基于第一源时钟而产生第一计数地址信号，而第二地址计数器基于第二源时钟而产生第二计数地址信号。
7.根据权利要求6所述的半导体存储器件，其中，数据路径逻辑单元在数据输出操作期间响应于数据输出使能信号而将第一源时钟维持为逻辑高电平并输出。
8.一种半导体存储器件，包括：
存储单元阵列，包括第一存储体和第二存储体；
页缓冲器电路，适用于读取储存在第一存储体和第二存储体中的数据并暂时储存数据，以及响应于列选择信号而将数据传送给数据线；
数据输出电路，感测传送给数据线的数据并储存数据，以及响应于管道锁存器输出信号而将数据传送给输入/输出线；以及
逻辑电路，包括分别与第一存储体和第二存储体相对应的第一地址计数器和第二地址计数器，并且适用于在数据输出操作期间基于从第二地址计数器接收到的信号而产生列选择信号。
9.根据权利要求8所述的半导体存储器件，其中，数据输出电路还包括：
感测电路，适用于感测传送给数据线的数据；以及
管道锁存器电路，适用于储存所感测的数据，并且响应于管道锁存器输出信号而将储存的数据传送给输入/输出线。
10.如权利要求8所述的半导体存储器件，
其中，第一地址计数器响应于第一源时钟而输出第一计数地址，
其中，第二地址计数器适用于响应于第二源时钟而输出第二计数地址，
其中，逻辑电路还包括：
第一输出控制单元，适用于响应于第一计数地址和第二计数地址而产生第一列地址信号；
第二输出控制单元，适用于响应于第二计数地址而产生第二列地址信号；以及
列选择信号发生单元，适用于响应于第一列地址信号和第二列地址信号而产生列选择信号。
11.根据权利要求10所述的半导体存储器件，其中，在数据输出操作期间，第一地址计数器被禁止。
12.根据权利要求10所述的半导体存储器件，其中，第一输出控制单元在数据输入操作期间响应于第一计数地址而产生第一列地址信号，以及在数据输出操作期间响应于第二计数地址而产生第一列地址信号。
13.根据权利要求10所述的半导体存储器件，
其中，逻辑电路还包括数据路径逻辑单元，所述数据路径逻辑单元适用于响应于数据路径使能信号而产生第一源时钟和第二源时钟，以及
其中，数据路径逻辑单元在数据输出操作期间将第一源时钟维持为逻辑高电平。
14.根据权利要求10所述的半导体存储器件，其中，逻辑电路还包括管道锁存器控制电路，所述管道锁存器控制电路响应于数据路径使能信号而产生管道锁存器输出信号。
15.根据权利要求14所述的半导体存储器件，其中，当第一存储体是用于数据输出操作的起始存储体时，管道锁存器控制电路在数据输出操作期间顺序地输出管道锁存器输出信号。
16.根据权利要求14所述的半导体存储器件，其中，当第二存储体是用于数据输出操作的起始存储体时，管道锁存器控制电路在数据输出操作之前的数据预取操作期间产生管道锁存器输出信号之中的第一管道锁存器输出信号，而跳过输出储存在数据输出电路中且与第一管道锁存器输出信号相对应的垃圾数据的步骤。
17.根据权利要求14所述的半导体存储器件，其中，管道锁存器控制电路包括：
时钟发生单元，适用于响应于第一信号而产生具有预定周期的控制时钟；以及
控制信号发生单元，适用于响应于控制时钟而产生管道锁存器输出信号。
18.根据权利要求17所述的半导体存储器件，其中，时钟发生单元在数据输出操作之前的数据预取操作期间响应于重置信号而将控制时钟初始化为逻辑高电平，以及响应于第二存储体启动信号和通过将重置信号延迟预定量的时间而得到的重置延迟信号，而将控制时钟转变为低电平，以输出被转变为低电平的控制时钟。
19.根据权利要求17所述的半导体存储器件，其中，在数据输出操作之前的数据预取操作期间，控制信号发生单元响应于切换的控制时钟而输出管道锁存器输出信号之中的第一管道锁存器输出信号。
20.一种包括第一存储体和第二存储体的半导体存储器件的操作方法，所述方法包括：
读取储存在第一存储体和第二存储体中的数据，并将数据暂时储存在页缓冲器电路中；
仅在数据输入操作期间输出与第一存储体相对应的第一计数地址信号，而在数据输出操作期间不输出与第一存储体相对应的第一计数地址信号；
输出与第二存储体相对应的第二计数地址信号；
在数据输入操作期间响应于第一计数地址信号而产生第一列地址信号，或者在数据输出操作期间响应于第二计数地址信号而产生第一列地址信号；
在数据输入操作和数据输出操作期间响应于第二计数地址信号而产生第二列地址信号；
响应于第一列地址信号和第二列地址信号而产生列选择信号；以及
响应于列选择信号而将暂时储存在页缓冲器电路中的数据传送给数据线。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102384702B1 (ko) * 2017-04-10 2022-04-11 에스케이하이닉스 주식회사 어드레스 처리 회로 및 이를 포함하는 반도체 장치
KR102468811B1 (ko) * 2018-09-07 2022-11-18 에스케이하이닉스 주식회사 Bist 회로를 포함하는 메모리 장치 및 이의 동작 방법
KR20200119613A (ko) * 2019-04-10 2020-10-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US10638075B1 (en) * 2019-05-17 2020-04-28 Omnivision Technologies, Inc. Counter design with various widths for image sensor

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3762144B2 (ja) 1998-06-18 2006-04-05 キヤノン株式会社 Ｓｏｉ基板の作製方法
JP4106811B2 (ja) * 1999-06-10 2008-06-25 富士通株式会社 半導体記憶装置及び電子装置
EP1073064A1 (en) * 1999-07-30 2001-01-31 STMicroelectronics S.r.l. Non-volatile memory with the functional capability of simultaneous modification of the contents and burst mode read or page mode read
JP2003132674A (ja) * 2001-10-26 2003-05-09 Mitsubishi Electric Corp 半導体記憶装置
CN1278239C (zh) * 2002-01-09 2006-10-04 株式会社瑞萨科技 存储系统和存储卡
JP2004086991A (ja) * 2002-08-27 2004-03-18 Renesas Technology Corp 不揮発性記憶装置
KR100694978B1 (ko) * 2006-05-12 2007-03-14 주식회사 하이닉스반도체 데이터 입출력 속도를 증가시키는 구조를 가지는 플래시메모리 장치 및 그 데이터 입출력 동작 방법
US7796462B2 (en) * 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
US7876639B2 (en) * 2008-10-27 2011-01-25 Micron Technology, Inc. Memory devices having redundant arrays for repair
KR100967111B1 (ko) 2008-11-06 2010-07-05 주식회사 하이닉스반도체 반도체 메모리 장치
KR20130024158A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체메모리장치 및 반도체메모리장치의 리프레쉬 방법
JP5714681B2 (ja) * 2013-10-25 2015-05-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US8976618B1 (en) * 2013-10-28 2015-03-10 Qualcomm Incorporated Decoded 2N-bit bitcells in memory for storing decoded bits, and related systems and methods

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