CN111145812A - 存储器装置及其操作方法 - Google Patents

存储器装置及其操作方法 Download PDF

Info

Publication number
CN111145812A
CN111145812A CN201910795146.2A CN201910795146A CN111145812A CN 111145812 A CN111145812 A CN 111145812A CN 201910795146 A CN201910795146 A CN 201910795146A CN 111145812 A CN111145812 A CN 111145812A
Authority
CN
China
Prior art keywords
memory device
cam
memory
skew
cam data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910795146.2A
Other languages
English (en)
Other versions
CN111145812B (zh
Inventor
林相吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020180133599A external-priority patent/KR102711845B1/ko
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN111145812A publication Critical patent/CN111145812A/zh
Application granted granted Critical
Publication of CN111145812B publication Critical patent/CN111145812B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

存储器装置及其操作方法。存储器装置包括：存储器单元阵列，该存储器单元阵列包括多个存储块和存储多条选项参数信息的储存块；参数确定电路，该参数确定电路通过测量所述存储器装置的偏斜来输出参数信息信号；外围电路，该外围电路对所述储存块执行读取操作；以及控制逻辑，该控制逻辑响应于所述参数信息信号而控制所述外围电路对所述多条选项参数信息当中所选择的选项参数信息执行读取操作，并且所述控制逻辑根据所选择的选项参数信息来设置选项参数。

Description

存储器装置及其操作方法
技术领域
各个实施方式一般涉及存储器装置及其操作方法，更具体地，涉及能够设置最佳选项参数的存储器装置及其操作方法。
背景技术
近来，计算机环境的范例已经变为普适计算，这使得计算机系统随时随地可用。因此，激增了便携式电子装置(诸如蜂窝电话、数码相机和膝上型计算机)的使用。便携式电子装置通常使用了使用存储器装置(即，数据储存装置)的存储器系统。数据储存装置可以用作便携式电子装置的主储存装置或辅储存装置。
使用存储器装置的数据储存装置具有优异的稳定性和耐用性，因为它没有任何机械驱动部件。此外，数据储存装置还提供非常高的信息访问速度和低功耗。作为具有这些优点的存储器系统的示例的数据储存装置可以包括通用串行总线(USB)、具有各种接口的存储卡、以及固态驱动器(SSD)。
发明内容
本公开的各种实施方式提供了一种能够根据存储器装置的偏斜值来控制选项参数设置的存储器装置及其操作方法。
根据实施方式，存储器装置可以包括：存储器单元阵列，该存储器单元阵列包括多个存储块和存储多条选项参数信息的储存块；参数确定电路，该参数确定电路通过测量存储器装置的偏斜来输出参数信息信号；外围电路，该外围电路对储存块执行读取操作；以及控制逻辑，该控制逻辑响应于参数信息信号而控制外围电路对多条选项参数信息当中所选择的选项参数信息执行读取操作，并且控制逻辑根据所选择的选项参数设置选项参数。
根据实施方式，存储器装置可以包括：存储器单元阵列，该存储器单元阵列包括存储多个CAM(内容可寻址存储器)数据的CAM块；偏斜确定电路，该偏斜确定电路通过测量存储器装置的偏斜来输出偏斜值信号；外围电路，该外围电路对CAM块执行CAM数据读取操作；以及控制逻辑，该控制逻辑响应于偏斜值信号而控制外围电路对从多个CAM数据当中选择的CAM数据执行CAM数据读取操作。
根据实施方式，一种操作存储器装置的方法可以包括：将多个CAM数据存储在CAM块中；在上电操作期间测量存储器装置的偏斜；通过根据偏斜而选择多个CAM数据中的一个来执行CAM数据读取操作；根据作为CAM数据读取操作的结果读取的CAM数据设置选项参数；并且根据选项参数执行各种操作。
附图说明
图1是示出根据本公开的实施方式的存储器系统的图；
图2是示出图1中所示的存储器装置的图；
图3是示出图2中所示的存储块的图；
图4是示出三维结构的存储块的示例的图；
图5是示出三维结构的存储块的另一示例的图；
图6是示出根据本公开的实施方式的控制逻辑的框图；
图7是示出根据本公开的实施方式的CAM数据编程操作的流程图；
图8A和图8B是示出根据本公开的实施方式的CAM数据的编程方法的图；
图9是示出根据本公开的实施方式的存储器装置的操作的流程图；
图10是示出根据本公开的实施方式的存储器系统的图；
图11是示出根据本公开的实施方式的存储器系统的图；
图12是示出根据本公开的实施方式的存储器系统的图；以及
图13是示出根据本公开的实施方式的存储器系统的图。
具体实施方式
在下文中，根据在本说明书中公开的构思的实施方式的示例的具体结构描述或功能描述仅被示出用来描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式实行，但是描述不限于本说明书中描述的实施方式的示例。
可以将各种修改和改变应用于根据构思的实施方式的示例，使得实施方式的示例将在附图中示出并在说明书中描述。然而，根据本公开的构思的实施方式不应被解释为限于特定的公开，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
虽然诸如“第一”和“第二”之类的术语可以用于描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一组件区分开，例如，第一组件可以被称为第二组件而不脱离本公开的构思，并且类似地，第二组件可以被称为第一组件。
应当理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者也可以存在中间元件。与之相比，当一元件被称为“直接连接”或“直接联接”到另一个元件时，则不存在中间元件。此外，可以类似地解释描述组件之间的关系的其它表述，诸如“在...之间”，“紧接在......之间”或“与......相邻”和“与......直接相邻”。
本申请中使用的术语仅用于描述特定实施方式，并不意图限制本公开。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解术语“包括”或“具有”表示存在说明书中描述的特征、数量、步骤、操作、组件、部分或其组合，但是不排除预先存在或添加一个或多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
只要没有不同地定义，本文使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员通常理解的含义。在通用的词典中定义的术语应被解释为具有与相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则不应被解释为具有理想的或过于正式的含义。
在一些实施方式中，将不详细描述众所周知的过程、装置结构和技术以避免使本发明模糊。目的是通过省略不必要的描述来更清楚地公开本公开的要点。
在下文中，将参考附图详细描述本公开的示例性实施方式，以使得本领域技术人员能够容易地实现本公开的技术精神。
图1是示出根据本公开的实施方式的存储器系统1000的图。
参照图1，存储器系统1000可以包括存储数据的存储器装置1100和响应于主机2000的控制来控制存储器装置1100的存储器控制器1200。
主机2000可以使用接口协议(诸如外围组件快速互连(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、或串行附接SCSI(SAS))与存储器系统1000通信。另外，为了主机2000和存储器系统1000之间的数据通信目的而提供的接口协议可以不限于上述示例，并且可以是诸如如下接口协议中的一者：通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)。
存储器控制器1200可以控制存储器系统1000的各种操作并控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以根据从主机2000接收的编程命令、读取命令或擦除命令，通过控制存储器装置1100来编程数据或读取数据或者擦除编程后的数据。例如，当存储器控制器1200从主机2000接收到编程命令、读取命令或擦除命令时，存储器控制器1200可以生成与每个命令相对应的内部命令，并将内部命令输出到存储器装置1100。
存储器控制器1200可以控制存储器装置1100来执行编程操作、读取操作或擦除操作。根据实施方式，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存。
存储器装置1100可以存储分别与多条选项参数信息相对应的多个CAM(内容可寻址存储器)数据。另外，在上电操作期间，存储器装置1100可以测量存储器装置1100的偏斜值，读取多个CAM数据当中的与所测量到的偏斜值相对应的CAM数据，并且根据所读取的CAM数据设置用于各种操作的选项参数。
根据本发明的实施方式，描述和示出了存储器系统1000包括一个存储器装置1100。然而，存储器系统1000可以包括多个存储器装置1100。多个存储器装置1100可以根据其偏斜值来设置相同或不同的选项参数。
图2是示出图1中所示的存储器装置1100的图。
参照图2，存储器装置1100可以包括存储数据的存储器单元阵列100。存储器装置1100可以包括外围电路200，该外围电路200被配置为：执行编程操作来将数据存储在存储器单元阵列100中；执行读取操作来输出所存储的数据；以及执行擦除操作来擦除所存储的数据。存储器装置1100可以包括控制逻辑300，该控制逻辑300被配置为响应于控制器(例如，图1中所示的存储器控制器1200)的控制来控制外围电路200。
存储器单元阵列100可以包括：多个存储块MB1至MBk，其中k是正整数；以及至少一个CAM块(CAM_B)120。本地线LL和位线BL1至BLn可以联接到存储块MB1至MBk(110)中的每一个，其中n是正整数。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，本地线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟线。第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，本地线LL可以包括字线、漏极选择线和源极选择线、以及源极线。此外，本地线LL还可以包括虚拟线。此外，本地线LL还可以包括管线。本地线LL可以分别联接到存储块(MB1至MBk)110，并且位线BL1至BLn可以共同联接到存储块(MB1至MBk)110。存储块(MB1至MBk)110可以具有二维结构或三维结构。在2D存储块110中，存储器单元可以与基板平行地布置。在3D存储块110中，存储器单元可以沿与基板垂直的方向堆叠。至少一个CAM块120可以被设计为具有与存储块(MB1至MBk)110相同的结构。另外，存储块(MB1至MBk)110中的至少一个可以被选择作为CAM块120。至少一个CAM块120可以存储分别与多条选项参数信息相对应的多个CAM数据。换句话说，该一个CAM块120可以是用于存储多个CAM数据的储存块。
外围电路200可以被配置为响应于控制逻辑300的控制，对所选择的存储块110执行编程操作、读取操作和擦除操作。此外，控制逻辑300可以在上电复位操作之后控制外围电路200读取从CAM块120中存储的多个CAM数据当中选择的CAM数据，并将所读取的CAM数据输出到控制逻辑300。
例如，外围电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入和输出(输入/输出)电路250、通过和失败(通过/失败)检查电路260以及源极线驱动器270。
电压生成电路210可以响应于操作信号OP_CMD而生成用于执行编程操作、读取操作和擦除操作的各种工作电压Vop。例如，控制逻辑300可以控制电压生成电路210来生成编程电压、验证电压、通过电压、读取电压和源极线电压。
行解码器220可以响应于行地址RADD将工作电压Vop传送到与被选存储块110联接的本地线LL。
页缓冲器组230可以包括联接到位线BL1至BLn的多个页缓冲器(PB1至PBn)231。页缓冲器(PB1至PBn)231可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器(PB1至PBn)231可以在编程操作期间临时存储通过数据线DL接收的数据并且响应于临时存储的数据来控制位线BL1至BLn的电压电平，或者可以在读取操作或验证操作期间感测位线BL1至BLn中的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器231交换数据，或者可以通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将内部命令CMD和地址ADD从图1的存储器控制器1200传送到控制逻辑300，或可以与列解码器240交换数据DATA。另外，输入/输出电路250可以将在CAM数据读取操作期间读取的CAM数据CAM_DATA输出到控制逻辑300。
在读取操作或验证操作期间，通过/失败检查电路260可以响应于允许位VRY_BIT<#>而生成参考电流，并且可以将从页缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较以输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL联接到存储器单元阵列100中包括的存储器单元，并且可以控制源极节点的电压。例如，源极线驱动器270可以在读取或验证操作期间将存储器单元的源极节点电联接到接地节点。另外，源极线驱动器270可以在编程操作期间将接地电压施加到存储器单元的源极节点。源极线驱动器270可以在擦除操作期间将擦除电压施加到存储器单元的源极节点。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制源极节点的电压。
控制逻辑300可以响应于内部命令CMD和地址ADD，通过输出操作信号OP_CMD、行地址RADD、列地址CADD、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
上电复位电路400可以在上电操作期间通过检测外部电力电压VCCE增大到大于预定电平，来生成并输出上电复位信号POR。
参数确定电路500可以测量存储器装置1100的参数值，并且可以响应于上电复位信号POR而生成并输出与所测量到的参数值对应的信号。例如，参数确定电路500可以是偏斜确定电路，该偏斜确定电路被配置为测量偏斜值，并且响应于上电复位信号POR而生成并输出与参数信息信号对应的偏斜值信号skew_value。参数确定电路500可以包括环形振荡器电路510和时钟偏斜测量电路520。环形振荡器电路510可以生成其周期通过反映元件的工艺、电压和温度(PVT)变化而改变的时钟信号CLK。时钟偏斜测量电路520可以在预定时间期间对时钟信号CLK的切换(toggle)数量进行计数，并根据切换计数来测量存储器装置1100的偏斜值。另外，时钟偏斜测量电路520可以通过将具有预定切换周期的参考时钟与时钟信号CLK进行比较来测量存储器装置1100的偏斜值。
换句话说，参数确定电路500可以生成并输出与根据由环形振荡器电路510生成的时钟的周期确定的偏斜值相对应的偏斜值信号skew_value。
控制逻辑300可以响应于上电复位信号POR执行初始化操作。响应于偏斜值信号skew_value，控制逻辑300可以控制外围电路200来选择CAM块120中存储的多个CAM数据当中的最佳CAM数据，并执行用于读取所选择的CAM数据的CAM数据读取操作。另外，控制逻辑300可以在根据读取的CAM数据设置存储器装置1100的选项参数之后执行各种操作。
图3是示出图2中所示的存储块110的图。
参照图3，存储块110可以被配置为使得并联布置的多条字线可以联接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更具体地，存储块110可以包括联接在位线BL1至BLn与源极线SL之间的多个串ST。位线BL1至BLn中的每一条可以联接到串ST中的每一个，并且源极线SL可以共同联接到串ST。由于串ST可以具有相同的配置，因此将通过示例的方式详细描述联接到第一位线BL1的串ST。
串ST可以包括串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16、以及漏极选择晶体管DST。每个串ST可以包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST、以及比图3中所示的存储器单元F1至F16多的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以联接到源极选择线SSL。漏极选择晶体管DST的栅极可以联接到漏极选择线DSL。存储器单元F1至F16的栅极可以联接到多条字线WL1至WL16。不同串ST中包括的存储器单元当中的联接到同一字线的一组存储器单元可以被称为物理页PPG。因此，存储块110可以包括与字线WL1至WL16的数量一样多的物理页PPG。
单个存储器单元可以存储一位数据。该存储器单元通常称为单级单元(SLC)。单个物理页PPG可以存储与单个逻辑页LPG相对应的数据。与单个逻辑页LPG相对应的数据可以包括与单个物理页PPG中包括的单元的数量一样多的数据位。另外，单个存储器单元可以存储两位或更多位数据。该单元通常被称为“多级单元(MLC)”。单个物理页PPG可以存储与两个或更多个逻辑页LPG相对应的数据。
源极选择晶体管SST和漏极选择晶体管DST可以被编程为具有预定的阈值电压，并且通过在包括编程操作、读取操作和擦除操作的各种操作期间经由源极选择线SSL和漏极选择线DSL施加的工作电压而导通或截止。
图4是示出具有三维结构的存储块的示例的图。
参照图4，存储器单元阵列100可以包括多个存储块(MB1至MBk)110。存储块110可以包括多个串ST11至ST1m和ST21至ST2m。根据实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可以具有“U”形状。在第一存储块MB1中，“m”个串可以沿行方向(即，X方向)布置。尽管图4示出了沿列方向(即，Y方向)布置的两个串，但是可以沿列方向(即，Y方向)布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可以具有彼此类似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可以在每个串中提供用于形成沟道层的柱。又例如，可以在每个串中提供用于形成沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
每个串ST的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCp之间。
根据实施方式，布置在同一行中的串的源极选择晶体管可以联接到沿行方向延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。如图4所示，第一行中的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1，第二行中的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。
根据另一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到一条源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被划分为第一存储器单元MC1至第p存储器单元MCp以及第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以沿垂直方向(即，Z方向)顺序地布置，并且被串联联接在源极选择晶体管SST和管晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以沿垂直方向(即，Z方向)顺序地布置，并且被串联联接在管晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管晶体管PT彼此联接。每个串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。当提供了虚拟存储器单元时，可以稳定地控制相应串的电压或电流。每个串的管晶体管PT的栅极可以联接到管线PL。
每个串的漏极选择晶体管DST可以联接在相应的位线和存储器单元MCp+1至MCn之间。沿行方向布置的串可以联接到沿行方向延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接到漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
沿列方向布置的串可以联接到沿列方向延伸的位线。如图4所示，第一列中的串ST11和ST21可以联接到第一位线BL1。第m列中的串ST1m和ST2m可以联接到第m位线BLm。
沿行方向布置的串当中的联接到同一字线的存储器单元可以形成单个页。例如，第一行中的串ST11至ST1m中的联接到第一字线WL1的存储器单元可以构成一个页。第二行中的串ST21到ST2m当中的联接到第一字线WL1的存储器单元可以构成一个附加页。当选择了漏极选择线DSL1和DSL2中的一个时，可以选择沿一个行方向布置的串。当选择字线WL1至WLn中的一条时，可以选择所选择的串中的一页。
图5是示出具有三维结构的存储块的示例的图。
参照图5，存储器单元阵列100可以包括多个存储块(MB1至MBk)110。存储块110可以包括多个串ST11'至ST1m'和ST21'至ST2m'。多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可以沿垂直方向(例如，Z方向)延伸。在存储块110中，“m”个串可以沿行方向(例如，X方向)布置。尽管图5示出了沿列方向(例如，Y方向)布置的两个串，但是在其它实施方式中，可以沿列方向(例如，Y方向)布置三个或更多个串。
多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可以联接到同一源极选择线。第一行中的串ST11'至ST1m'的源极选择晶体管可以联接到第一源极选择线SSL1。第二行中的串ST21'至ST2m'的源极选择晶体管可以联接到第二源极选择线SSL2。根据另一实施方式，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接到一条源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
根据实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。当提供了虚拟存储器单元时，可以稳定地控制相应串的电压或电流。结果，可以提高存储在存储块110中的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在相应的位线和存储器单元MC1至MCn之间。沿行方向布置的串的漏极选择晶体管DST可以联接到沿行方向延伸的漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
如图4和图5中所示的至少一个源极选择晶体管SST、管晶体管PT和至少一个漏极选择晶体管DST可以被编程为具有预定的阈值电压，并且通过在包括编程操作、读取操作和擦除操作的各种操作期间经由源极选择线SSL和漏极选择线DSL施加的工作电压而导通或截止。
图2的CAM块120可以设计成具有与图3至图5中所示的存储块110相同的结构。
图6是示出根据本公开的实施方式的控制逻辑(例如，图2的控制逻辑300)的框图。
参照图6，控制逻辑300可以包括内部控制电路310、源极线驱动器控制电路320、页缓冲器控制电路330、电压生成控制电路340、地址生成电路350和CAM数据地址选择电路360。
内部控制电路310可以包括选项参数设置电路311和只读存储器(ROM)312。选项参数设置电路311可以根据在CAM数据读取操作期间读取的CAM数据CAM_DATA设置用于各种操作的选项参数。ROM 312可以存储用于执行存储器装置的各种操作(例如，编程操作、读取操作、擦除操作等)的算法。在各种操作期间，ROM 312可以响应于内部命令CMD和选项参数而生成并输出内部控制信号int_cs。内部命令CMD可以是从外部设备(例如，图1的存储器控制器1200)输入的。选项参数可以由选项参数设置电路311设置。
源极线驱动器控制电路320可以响应于从内部控制电路310输出的内部控制信号int_cs，生成并输出用于控制图2的源极线驱动器270的源极线控制信号CTRL_SL。源极线控制信号CTRL_SL可以控制图2的源极线驱动器270来将源极线电压施加到存储器单元阵列100的源极线SL。
页缓冲器控制电路330可以响应于从内部控制电路310输出的内部控制信号int_cs，生成并输出用于控制图2的页缓冲器组230的页缓冲器控制信号PBSIGNALS。
电压生成控制电路340可以响应于从内部控制电路310输出的内部控制信号int_cs，生成并输出用于控制图2的电压生成电路210的操作信号OP_CMD。
在各种操作期间，地址生成电路350可以响应于内部控制信号int_cs和从输入/输出电路250接收的地址ADD，生成并输出行地址RADD和列地址CADD。内部控制信号int_cs可以是从内部控制电路310输出的。地址ADD可以是从输入/输出电路250接收的。在CAM数据读取操作期间，地址生成电路350可以响应于内部控制信号int_cs和CAM数据地址CAM_ADDR，生成并输出与从多个CAM数据当中选择的CAM数据相对应的行地址RADD和列地址CADD。相应的CAM数据可以是从存储在图2的CAM块120中的多个CAM数据当中选择的。CAM数据地址CAM_ADDR可以是在CAM数据读取操作期间从CAM数据地址选择电路360输出的。
CAM数据地址选择电路360可以响应于偏斜值信号skew_value而输出CAM数据地址CAM_ADDR。偏斜值信号skew_value可以是从图2的参数确定电路500输出的。CAM数据地址选择电路360可以存储分别与CAM块120中存储的多个CAM数据相对应的多个CAM数据地址CAM_ADDR。此外，CAM数据地址选择电路360可以响应于偏斜值信号skew_value，选择并输出多个CAM数据当中的、存储了针对当前偏斜值优化的选项参数信息的CAM数据的CAM数据地址CAM_ADDR。例如，CAM数据地址选择电路360可以存储与多个偏斜值相对应的多个CAM数据地址CAM_ADDR，并且可以响应于所接收的偏斜值信号skew_value来选择并输出多个CAM数据地址CAM_ADDR中的一个。
图7是示出根据本公开的实施方式的CAM数据编程操作的流程图。
下面将参照图1至图6描述图7的CAM数据编程操作。
参照图7，存储器装置1100可以接收由存储器控制器1200生成的多个CAM数据(S710)。多个CAM数据可以包括分别对应于多个偏斜值的多条选项参数信息。例如，多个CAM数据包括第一CAM数据、第二CAM数据和第三CAM数据。第一CAM数据可以包括与相对慢速偏斜值相对应的选项参数信息。第二CAM数据可以包括与正常偏斜值相对应的选项参数信息。第三CAM数据可以包括与相对快速偏斜值相对应的选项参数信息。在该实施方式中，以三个CAM数据作为示例进行了描述。然而，可以将偏斜值分成更多组，并且可以生成与其相对应的多个CAM数据。
另外，如上面在本实施方式中所述的，存储器控制器1200可以生成多个CAM数据。然而，多个CAM数据可以是从主机2000接收的。
存储器装置1100可以利用从存储器控制器1200接收的多个CAM数据对CAM块120进行编程(S720)。
图8A和图8B是示出根据本公开的实施方式的CAM数据的编程方法的图。
参照图8A，CAM块120可以包括多个页Page 0至Page n。可以从CAM块120的多个页Page 0至Page n当中选择一个页。在CAM数据编程操作期间，所选的一个页可以被编程有多个CAM数据中的每一个(在图7的步骤S720)。换句话说，可以将多个CAM数据分别编程到CAM块120的不同页中。例如，多个CAM数据包括对应于慢速偏斜的第一CAM数据CAM_DATA 1、对应于正常偏斜的第二CAM数据CAM_DATA 2和对应于快速偏斜的第三CAM数据CAM_DATA 3。第一CAM数据CAM_DATA 1(即，慢速偏斜)可以存储在CAM块120的页Page 0中。第二CAM数据CAM_DATA 2(即，正常偏斜)可以存储在CAM块120的页Page 1中。第三CAM数据CAM_DATA 3(即，快速偏斜)可以存储在CAM块120的页Page 2中。可以将不同的行地址分配给第一CAM数据CAM_DATA 1至第三CAM数据CAM_DATA 3。第一CAM数据CAM_DATA 1至第三CAM数据CAM_DATA 3的行地址可以存储在控制逻辑300的CAM数据地址选择电路360中。
参照图8B，在CAM数据编程操作期间(图7的步骤S720)，可以将多个CAM数据编程到CAM块120的一个页(例如，Page 0)中。也就是说，多个CAM数据可以被编程到CAM块120的同一页中。例如，第一CAM数据CAM_DATA 1(即，慢速偏斜)、第二CAM数据CAM_DATA 2(即，正常偏斜)和第三CAM数据CAM_DATA 3(即，快速偏斜)可以存储在CAM块120的页Page 0中。可以将不同的列地址分配给第一CAM数据CAM_DATA 1至第三CAM数据CAM_DATA 3。例如，第一CAM数据CAM_DATA 1(即，慢速偏斜)可以存储在页Page 0的第一列区域中，第二CAM数据CAM_DATA 2(即，正常偏斜)可以存储在Page 0的第二列区域中，第三CAM数据CAM_DATA 3(即，快速偏斜)可以存储在Page 0的第三列区域中。第一CAM数据CAM_DATA 1至第三CAM数据CAM_DATA 3的列地址可以存储在控制逻辑300的CAM数据地址选择电路360中。
如图8B所示，多个CAM数据(例如，第一CAM数据CAM_DATA 1至第三CAM数据CAM_DATA 3)可以存储在一个页Page 0中。然而，如图8A所示，当多个CAM数据存储在多个页中时，至少一个CAM数据可以存储在每个页中。
图9是示出根据本公开的实施方式的存储器装置(例如，存储器装置1100)的操作的流程图。
在本公开的该实施方式中，将作为示例描述如图8A所示的将多个CAM数据分别编程到多个页中的情况。
下面参照图1至图8B来描述图9的操作存储器装置1100的方法。
参照图9，当存储器装置1100上电时，如果从存储器装置1100的外部施加的外部电力电压VCCE增大到大于预定电平，则存储器装置1100可以执行上电复位操作(S910)。上电复位电路400可以通过检测外部电力电压VCCE增大到大于预定电平来生成并输出上电复位信号POR。控制逻辑300可以响应于上电复位信号POR来执行初始化操作。
参数确定电路500可以响应于上电复位信号POR，通过测量存储器装置1100的偏斜值来生成并输出偏斜值信号skew_value(S920)。参数确定电路500的环形振荡器电路510可以确定存储器装置1100的偏斜值。存储器装置1100的偏斜值可以通过生成其周期通过反映元件的工艺、电压和温度(PVT)的变化而改变的时钟信号CLK，并且测量时钟信号CLK的周期来确定。也就是说，参数确定电路500可以生成并输出与根据由环形振荡器电路510生成的时钟的周期确定的偏斜值相对应的偏斜值信号skew_value。
CAM数据地址选择电路360可以响应于偏斜值信号skew_value来选择并输出CAM数据地址CAM_ADDR(S930)。CAM数据地址CAM_ADDR可以与选项参数信息中包括的CAM数据相对应。选项参数信息可以与由参数确定电路500测量到的偏斜值相对应。偏斜值信号skew_value可以是从图2的参数确定电路500输出的。例如，当测量的偏斜值对应于第一CAM数据(即，慢速偏斜)时，可以选择并输出第一CAM数据(即，慢速偏斜)的行地址作为CAM数据地址CAM_ADDR。当测量的偏斜值对应于第三CAM数据CAM_DATA 3(即，快速偏斜)时，可以选择并输出第三CAM数据CAM_DATA 3(即，快速偏斜)的行地址作为CAM数据地址CAM_ADDR。
控制逻辑300可以生成并输出用于执行CAM数据读取操作的操作信号OP_CMD、行地址RADD、列地址CADD和页缓冲器控制信号PBSIGNALS。外围电路200可以响应于控制逻辑300对从CAM块120的多个页Page 0至Page 2当中选择的页执行CAM数据读取操作(S940)。
电压生成电路210可以响应于操作信号OP_CMD而生成并输出读取电压和通过电压。行解码器220可以响应于行地址RADD将读取电压施加到与CAM块120中包括的多个页当中的所选择的页相对应的被选字线，并且可以将通过电压施加到未选字线。页缓冲器组230可以响应于页缓冲器控制信号PBSIGNALS，通过感测位线BL1至BLn中的电流或电压来感测存储在所选择的页中的CAM数据CAM_DATA。列解码器240可以响应于列地址CADD，将由页缓冲器组230感测的CAM数据CAM_DATA传送到输入/输出电路250。输入/输出电路250可以将CAM数据CAM_DATA传送到控制逻辑300。
控制逻辑300的内部控制电路310可以基于所接收的CAM数据CAM_DATA来针对存储器装置1100的各种操作设置选项参数(S950)。例如，可以基于所接收的CAM数据CAM_DATA来设置选项参数。选项参数可以包括在各种操作中使用的工作电压的电位电平，各种操作包括编程操作、读取操作和擦除操作。此外，选项参数可以包括施加工作电压的时间，以及增量步进脉冲编程(ISPP)和增量步进脉冲擦除(ISPE)的起始电压和结束电压。
在设置选项参数之后，控制逻辑300可以响应于来自存储器控制器1200的内部命令CMD和地址ADD而执行各种操作(S960)。
根据如上所述的本公开的实施方式，存储器装置1100可以在上电操作期间测量存储器装置1100的偏斜值，读取多个CAM数据当中的与所测量到的偏斜值相对应的CAM数据，并且根据所读取的CAM数据来设置用于各种操作的选项参数。因此，可以根据存储器装置的特性来设置最佳选项参数。
另外，当存储器系统1000包括多个存储器装置1100时，可以根据多个存储器装置1100的偏斜值设置相同或不同的选项参数。由于根据相应存储器装置1100的偏斜值设置了最佳选项参数，所以可以提高存储器装置1100的各种操作的精度。
图10是示出根据本公开的实施方式的存储器系统30000的图。
参照图10，存储器系统30000可以被实施在蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置中。存储器系统30000可以包括存储器装置1100和控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以响应于处理器3100的控制，来控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作或读取操作。
存储器控制器1200可以响应于存储器控制器1200的控制，来控制被编程到存储器装置1100中的数据以通过显示器3200输出。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并将处理后的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到存储器装置1100中。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号并通过天线ANT将无线电信号输出到外部装置。用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据可以由输入装置3400输入，并且输入装置3400可以包括指示装置，诸如触摸板、计算机鼠标、键盘或小键盘。处理器3100可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可以通过显示器3200输出。
根据实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成处理器3100的一部分，或者可以形成为与处理器3100分离的芯片。此外，存储器控制器1200可以形成为图1的存储器控制器的示例，并且存储器装置1100可以形成为图2的存储器装置的示例。
图11是示出根据本公开的实施方式的存储器系统40000的图。
参照图11，存储器系统40000可以被实施在个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器中。
存储器系统40000可以包括存储器装置1100和控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据通过显示器4300输出存储在存储器装置1100中的数据。输入装置4200的示例可以包括指示装置，诸如触摸板、计算机鼠标、键盘或小键盘。
处理器4100可以控制存储器系统40000的各种操作并控制存储器控制器1200的操作。根据实施方式，控制存储器装置1100的操作的存储器控制器1200可以是处理器4100的一部分，或者形成为与处理器4100分离的芯片。另外，存储器控制器1200可以通过图1的存储器控制器的示例形成，并且存储器装置1100可以通过图2的存储器装置1100的示例形成。
图12是示出根据本公开的实施方式的存储器系统50000的图。
参照图12，存储器系统50000可以被实施在图像处理器(例如数码相机、附有数码相机的蜂窝电话、附有数码相机的智能电话、或附有数码相机的台式PC)中。
存储器系统50000可以包括存储器装置1100和存储器控制器1200，存储器控制器1200控制存储器装置1100的数据处理操作，例如，编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且数字信号可以被传送到处理器5100或存储器控制器1200。响应于处理器5100的控制，数字信号可以通过显示器5300输出或者通过存储器控制器1200存储在存储器装置1100中。此外，存储在存储器装置1100中的数据可以根据处理器5100或存储器控制器1200的控制通过显示器5300输出。
根据实施方式，控制存储器装置1100的操作的存储器控制器1200可以是处理器5100的一部分，或者形成为与处理器5100分离的芯片。此外，存储器控制器1200可以形成为图1的存储器控制器的示例，并且存储器装置1100可以形成为图2的存储器装置的示例。
图13是示出根据本公开的实施方式的存储器系统70000的图。
参照图13，存储器系统70000可以包括存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。根据实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议来接口连接主机60000和存储器控制器1200之间的数据交换。根据实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传输方法。
当存储器系统70000连接到主机60000(诸如个人计算机(PC)、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或者数字机顶盒)的主机接口6200时，主机接口6200可以响应于微处理器6100的控制，通过卡接口7100和存储器控制器1200与存储器装置1100执行数据通信。此外，存储器控制器1200可以形成为图1的存储器控制器的示例，并且存储器装置1100可以形成为图2的存储器装置的示例。
根据本公开，存储器装置的CAM块可以被编程有与多个选项参数设置相对应的CAM数据，并且选项参数可以根据存储器装置的偏斜值，通过读取从CAM数据当中选择的CAM数据来设置，以便可以设置针对存储器装置优化的选项参数。
对于本领域技术人员显而易见的是，可以在不脱离本发明的精神或范围的情况下，对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在覆盖落入所附权利要求及其等同物的范围内的所有此种修改。
应当理解，本文描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同物限定的本公开的精神和范围内。
在以上讨论的实施方式中，可以选择性地执行或跳过所有步骤。另外，每个实施方式中的步骤可以不总是以常规顺序执行。此外，本说明书和附图中公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的界限。也就是说，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围可以进行各种修改。
已经参考附图描述了本公开的实施方式，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而非限制其主题。应当理解，本文描述的基本发明构思的许多变化和修改仍将落入所附权利要求及其等同物限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求于2018年11月2日提交的韩国专利申请No.10-2018-0133599的优先权，其整体内容通过引用被全部合并与此。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储块和存储多条选项参数信息的储存块；
参数确定电路，所述参数确定电路通过测量所述存储器装置的偏斜来输出参数信息信号；
外围电路，所述外围电路对所述储存块执行读取操作；以及
控制逻辑，所述控制逻辑响应于所述参数信息信号而控制所述外围电路对所述多条选项参数信息当中所选择的选项参数信息执行读取操作，并且所述控制逻辑根据所选择的选项参数信息来设置选项参数。
2.根据权利要求1所述的存储器装置，其中，所述参数确定电路包括：
环形振荡器，所述环形振荡器生成时钟信号，所述时钟信号具有通过反映元件的工艺、电压和温度PVT的变化而改变的周期；以及
时钟偏斜测量电路，所述时钟偏斜测量电路通过使用所述时钟信号测量所述存储器装置的偏斜以输出所述参数信息信号。
3.根据权利要求2所述的存储器装置，其中，所述时钟偏斜测量电路在预定时间内对所述时钟信号的切换数量进行计数，并且响应于所计数的切换数量来测量所述偏斜。
4.根据权利要求2所述的存储器装置，其中，所述时钟偏斜测量电路通过将具有预定周期的参考时钟与所述时钟信号进行比较来测量所述偏斜。
5.根据权利要求1所述的存储器装置，其中，所述控制逻辑包括地址选择电路，所述地址选择电路响应于所述参数信息信号来选择与所述多条选项参数信息对应的多个地址中的一个。
6.根据权利要求5所述的存储器装置，其中，所述控制逻辑包括：
内部控制电路，所述内部控制电路响应于内部命令而生成内部控制信号；以及
控制电路，所述控制电路响应于所述内部控制信号而生成用于控制所述外围电路的控制信号。
7.根据权利要求6所述的存储器装置，其中，所述内部控制电路包括：
选项参数设置电路，所述选项参数设置电路根据所选择的选项参数信息来设置用于各种操作的选项参数；以及
只读存储器ROM，所述只读存储器存储用于执行各种操作的算法，并且响应于所述内部命令和由所述选项参数设置电路设置的所述选项参数来生成并输出所述内部控制信号。
8.根据权利要求6所述的存储器装置，其中，所述控制电路包括地址生成电路，所述地址生成电路响应于所述内部控制信号和地址，生成并输出与所选择的选项参数信息对应的行地址和列地址。
9.根据权利要求1所述的存储器装置，其中，所述储存块包括CAM块，所述CAM块包括多个页，并且
其中，所述多条选项参数信息的每一条被存储在所述多个页的每一页中。
10.根据权利要求1所述的存储器装置，其中，所述储存块包括CAM块，所述CAM块包括至少一个页，并且
其中，所述多条选项参数信息存储在所述至少一个页中。
11.根据权利要求1所述的存储器装置，其中，所述控制逻辑控制所述外围电路以根据所述选项参数执行各种操作。
12.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括存储多个CAM数据的CAM块；
偏斜确定电路，所述偏斜确定电路通过测量所述存储器装置的偏斜来输出偏斜值信号；
外围电路，所述外围电路对所述CAM块执行CAM数据读取操作；以及
控制逻辑，所述控制逻辑响应于所述偏斜值信号而控制所述外围电路对从所述多个CAM数据当中选择的CAM数据执行所述CAM数据读取操作。
13.根据权利要求12所述的存储器装置，其中，所述偏斜确定电路包括：
环形振荡器，所述环形振荡器生成时钟信号，所述时钟信号具有通过反映元件的工艺、电压和温度PVT的变化而改变的周期；以及
时钟偏斜测量电路，所述时钟偏斜测量电路响应于所述时钟信号而输出所述偏斜值信号。
14.根据权利要求12所述的存储器装置，其中，所述控制逻辑响应于在所述CAM数据读取操作期间由所述外围电路读取的CAM数据来设置选项参数，并且控制所述外围电路以根据所述选项参数执行各种操作。
15.根据权利要求12所述的存储器装置，其中，所述控制逻辑包括：
内部控制电路，所述内部控制电路响应于内部命令而生成内部控制信号；以及
控制电路，所述控制电路响应于所述内部控制信号而生成用于控制所述外围电路的控制信号。
16.根据权利要求12所述的存储器装置，其中，所述控制逻辑包括CAM数据地址选择电路，所述CAM数据地址选择电路响应于所述偏斜值信号来选择并输出分别与所述多个CAM数据相对应的多个CAM数据地址中的一个。
17.根据权利要求12所述的存储器装置，其中，所述CAM块包括多个页，并且
其中，所述多个CAM数据的每一个被存储在所述多个页的每一个中，或者所述多个CAM数据被存储在所述多个页的一个中。
18.一种操作存储器装置的方法，该方法包括以下步骤：
将多个CAM数据存储在CAM块中；
在上电操作期间测量所述存储器装置的偏斜；
通过根据所述偏斜选择所述多个CAM数据中的一个来执行CAM数据读取操作；
根据作为所述CAM数据读取操作的结果而读取的CAM数据，设置选项参数；以及
根据所述选项参数执行各种操作。
19.根据权利要求18所述的方法，其中，所述CAM块包括多个页，并且
其中，所述多个CAM数据中的每一个被存储在所述多个页的每一页中，或者所述多个CAM数据存储在所述多个页的一页中。
20.根据权利要求18所述的方法，其中，测量所述偏斜的步骤包括以下步骤：确定由环形振荡器生成的时钟信号的周期。
CN201910795146.2A 2018-11-02 2019-08-27 存储器装置及其操作方法 Active CN111145812B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180133599A KR102711845B1 (ko) 2018-11-02 메모리 장치 및 그것의 동작 방법
KR10-2018-0133599 2018-11-02

Publications (2)

Publication Number Publication Date
CN111145812A true CN111145812A (zh) 2020-05-12
CN111145812B CN111145812B (zh) 2023-09-15

Family

ID=70457878

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910795146.2A Active CN111145812B (zh) 2018-11-02 2019-08-27 存储器装置及其操作方法

Country Status (2)

Country Link
US (1) US10916277B2 (zh)
CN (1) CN111145812B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113075A (zh) * 2021-06-11 2021-07-13 新华三半导体技术有限公司 芯片测试方法、装置、控制电路和芯片

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102501695B1 (ko) * 2018-01-15 2023-02-21 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
JP2022010951A (ja) * 2020-06-29 2022-01-17 キオクシア株式会社 半導体記憶装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1226055A (zh) * 1998-02-13 1999-08-18 国际商业机器公司 执行读写操作的设备
US6195279B1 (en) * 1999-12-31 2001-02-27 Intel Corporation Increased content addressable memory (CAM) density and performance
CN1781063A (zh) * 2003-02-26 2006-05-31 西门子能量及自动化公司 具有线性频率变化的可编程逻辑控制器的脉冲输出功能
CN1879006A (zh) * 2004-10-07 2006-12-13 雅马哈株式会社 地磁传感器和地磁传感器校正方法、温度传感器和温度传感器校正方法、地磁检测装置
US20150055389A1 (en) * 2013-08-21 2015-02-26 International Business Machines Corporation Self-timed, single-ended sense amplifier
CN104810054A (zh) * 2014-01-23 2015-07-29 三星电子株式会社 控制目标模块的写入均衡的电路及其方法
KR20170111649A (ko) * 2016-03-29 2017-10-12 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100933801B1 (ko) 2007-06-28 2009-12-24 주식회사 하이닉스반도체 링 오실레이터와 이를 이용한 내부전압 생성장치
KR20090015723A (ko) 2007-08-09 2009-02-12 주식회사 하이닉스반도체 반도체 메모리 장치의 스큐 보상 회로
US9077572B1 (en) * 2012-01-17 2015-07-07 Clariphy Communications, Inc. Reset in a receiver using center of gravity of equalizer coefficients
WO2013141921A1 (en) * 2012-03-19 2013-09-26 Rambus Inc. High capacity memory systems

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1226055A (zh) * 1998-02-13 1999-08-18 国际商业机器公司 执行读写操作的设备
US6195279B1 (en) * 1999-12-31 2001-02-27 Intel Corporation Increased content addressable memory (CAM) density and performance
CN1781063A (zh) * 2003-02-26 2006-05-31 西门子能量及自动化公司 具有线性频率变化的可编程逻辑控制器的脉冲输出功能
CN1879006A (zh) * 2004-10-07 2006-12-13 雅马哈株式会社 地磁传感器和地磁传感器校正方法、温度传感器和温度传感器校正方法、地磁检测装置
US20150055389A1 (en) * 2013-08-21 2015-02-26 International Business Machines Corporation Self-timed, single-ended sense amplifier
CN104810054A (zh) * 2014-01-23 2015-07-29 三星电子株式会社 控制目标模块的写入均衡的电路及其方法
KR20170111649A (ko) * 2016-03-29 2017-10-12 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113075A (zh) * 2021-06-11 2021-07-13 新华三半导体技术有限公司 芯片测试方法、装置、控制电路和芯片

Also Published As

Publication number Publication date
CN111145812B (zh) 2023-09-15
US10916277B2 (en) 2021-02-09
US20200143856A1 (en) 2020-05-07
KR20200050673A (ko) 2020-05-12

Similar Documents

Publication Publication Date Title
KR102505929B1 (ko) 메모리 장치 및 이의 동작 방법
CN111009275B (zh) 存储器装置和存储器装置的操作方法
CN110047549B (zh) 存储器系统及其操作方法
CN110729016B (zh) 存储器装置、存储器系统及操作该存储器装置的方法
CN108877854B (zh) 存储装置及其操作方法
CN110322918B (zh) 存储器件和操作该存储器件的方法
CN111145812B (zh) 存储器装置及其操作方法
CN111798908A (zh) 存储器装置及其操作方法
CN110890125B (zh) 存储器装置及其操作方法
CN111402944B (zh) 具有改进的编程和擦除操作的存储器装置及其操作方法
CN113129972A (zh) 存储器装置及其操作方法
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
US11462272B2 (en) Memory device and operating method thereof
US11636906B2 (en) Memory device and method of applying operating voltage
CN112309469A (zh) 存储器装置及其操作方法
KR102711845B1 (ko) 메모리 장치 및 그것의 동작 방법
CN111681699B (zh) 存储器装置及操作存储器装置的方法
US20210118517A1 (en) Memory device
CN114758690A (zh) 存储器设备、存储器系统和操作存储器设备的方法
CN117316242A (zh) 存储器设备及其操作方法
CN114792544A (zh) 存储器设备以及操作存储器设备的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant