CN110890125B - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。本公开涉及一种包括BIST电路的存储器装置及其操作方法。该存储器装置包括：比较电路，该比较电路将测试图案数据与感测数据进行比较，以产生比较信号；状态信息产生电路，该状态信息产生电路响应于比较信号而通过标记感测数据中的发生故障的数据来产生故障掩蔽信号；列地址产生电路，该列地址产生电路响应于输入/输出选通信号而产生依次增加的列地址；锁存使能信号产生电路，该锁存使能信号产生电路响应于故障掩蔽信号而产生锁存使能信号；以及输入/输出电路，该输入/输出电路接收列地址并且响应于锁存使能信号而选择性地锁存所述列地址当中的发生故障的列地址。

Description

存储器装置及其操作方法
技术领域
各个实施方式总体上涉及电子装置，更具体地，涉及存储器装置及其操作方法。
背景技术
存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)这样的半导体形成的存储装置。存储器装置通常分为易失性存储器装置和非易失性存储器装置。
易失性存储器装置在断电时会丢失存储的数据。易失性存储器装置的示例可以包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等。非易失性存储器装置都可以保留存储的数据而不管电源开/关条件如何，。非易失性存储器装置的示例可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存通常可以分为NOR型存储器和NAND型存储器。
随着半导体制造技术的发展，可以增加存储器装置的集成度，并且同时故障的可能性会增加。因此，通过分析存储器装置中发生的错误来检测半导体制造处理中的缺陷变得重要。
例如，已经使用外部专用设备来执行存储器装置的测试。然而，用于将系统的所有组件集成到单个芯片中的片上系统(SoC)技术的出现已经在存储器装置的测试方法中带来了显著变化。为了提高性能，SoC可以使用具有大数据I/O宽度的多个内部存储器装置。然而，由于测试设备的通道数量的缺乏、高速测试的限制以及对内部存储器装置的低存取可能性，使用专用测试设备测试这些内部存储器装置可能是非常低效的。
已经开发了一种在SoC中包括内建自测(BIST)电路的方法，以避免上述低效率。已经积极地对在高速测试方面比现有方法更有利的该方法进行了研究。结果，该方法已广泛用于片上系统(SoC)的内部存储器测试。
发明内容
根据一实施方式，一种存储器装置可以包括：比较电路，该比较电路将测试图案数据和感测数据进行比较，以产生比较信号；状态信息产生电路，该状态信息产生电路响应于比较信号而通过标记所述感测数据中的发生故障的数据来产生故障掩蔽信号(fail masksignal)；列地址产生电路，该列地址产生电路响应于输入/输出选通信号而产生依次增加的列地址；锁存使能信号产生电路，该锁存使能信号产生电路响应于所述故障掩蔽信号而产生锁存使能信号；以及输入/输出电路，该输入/输出电路接收所述列地址并且响应于所述锁存使能信号而选择性地锁存所述列地址当中的发生故障的列地址。
根据一实施方式，一种存储器装置可以包括：内部电路，该内部电路被配置用于在测试操作期间用测试图案数据对被选存储块进行编程并且通过读取编程有所述测试图案数据的所述被选存储块来输出感测数据；以及BIST电路，该BIST电路被配置用于在所述测试操作期间产生所述测试图案数据，并且产生依次增加的列地址和用于锁存发生故障的列地址的锁存使能信号，其中，所述内部电路在所述测试操作期间响应于所述锁存使能信号而选择性地仅锁存所述列地址当中的发生故障的列地址，以将发生故障的列地址作为故障列地址输出。
根据一实施方式，一种存储器装置的操作方法可以包括以下步骤：在自测操作期间用测试图案数据对被选存储块进行编程；通过将通过读取所述被选存储块获得的感测数据与所述测试图案数据进行比较来产生包括状态信息的逻辑信号；通过标记所述感测数据中的发生故障的数据来产生故障掩蔽信号，并且通过使用所述故障掩蔽信号来产生锁存使能信号；通过使用将输入/输出选通信号延迟预定时间的计数时钟来产生依次增加的多个列地址；以及响应于所述锁存使能信号而选择性地仅输出所述多个列地址当中的发生故障的列地址作为故障列地址。
附图说明
图1是例示根据本公开的实施方式的存储器系统的图；
图2是例示根据本公开的实施方式的存储器装置的图；
图3是例示根据本公开的实施方式的存储器装置的内部电路的图；
图4是例示图3中所示的存储块的图；
图5是例示三维结构的存储块的实施方式的图；
图6是例示三维结构的存储块的实施方式的图；
图7是例示图3中所示的输入/输出电路的图；
图8是例示图2中所示的BIST电路的图；
图9是例示图8中所示的比较电路的图；
图10是例示图8中所示的状态信息产生电路的图；
图11是例示图8中所示的列地址产生电路的图；
图12是例示图8中所示的锁存使能信号产生电路的图；
图13是例示图8中所示的故障信息产生电路的图；
图14是例示包括图2中所示的存储器装置的存储器系统的实施方式的图；
图15是例示包括图2中所示的存储器装置的存储器系统的实施方式的图；
图16是例示包括图2中所示的存储器装置的存储器系统的实施方式的图；以及
图17是例示包括图2中所示的存储器装置的存储器系统的实施方式的图。
具体实施方式
在下文中，根据本说明书中公开的构思的实施方式的示例的具体的结构性描述或功能性描述仅被例示用于描述根据构思的实施方式的示例，并且根据构思的实施方式的示例可以通过各种形式实现，但是描述不限于本说明书中描述的实施方式的示例。
可以对根据构思的实施方式的示例应用各种修改和改变，使得实施方式的示例将在附图中进行例示并在说明书中进行描述。然而，根据本公开的构思的实施方式不应解释为限于特定的公开内容，而是包括不脱离本公开的精神和技术范围的所有改变、等同物或替代物。
虽然诸如“第一”和“第二”这样的术语可以用于描述各种组件，但是这些组件不应被理解为限于上述术语。上述术语用于将一个组件与另一个组件区分开，例如，在不脱离根据本公开的构思的范围的情况下，第一组件可以被称为第二组件，并且类似地，第二组件可以被称为第一组件。
应当理解，当一元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者也可以存在中间元件。相反，当一元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。此外，可以类似地解释诸如“在…之间”、“紧接在…之间”或“与…相邻”和“与…直接相邻”这样的描述组件之间的关系的其它表达。
本申请中使用的术语仅用于描述特定的实施方式，并不旨在限制本公开。除非上下文另有明确指示，否则本公开中的单数形式也旨在包括复数形式。在本说明书中，应该理解，术语“包括”或“具有”表示存在说明书中描述的特征、数量、步骤、操作、组件、部件或其组合，但是不预先排除存在或添加一个或更多个其它特征、数量、步骤、操作、组件、部件或其组合的可能性。
到目前为止，如果没有不同地定义，本文使用的包括技术术语或科学术语的所有术语具有本公开所属领域的技术人员通常理解的含义。通常使用的词典中定义的术语应被解释为具有与相关领域的上下文中解释的含义相同的含义，并且除非在本说明书中另有明确定义，否则不应被解释为具有理想的或过于正式的含义。
在一些实施方式中，将不详细地描述众所周知的处理、装置结构和技术，以避免模糊本公开。这旨在通过省略不必要的描述来更清楚地公开本公开的要点。
在下文中，将参照附图详细地描述本公开的实施方式的示例，以便本领域技术人员能够容易地实现本公开的技术精神。
本公开的各个实施方式可以提供一种包括产生并输出故障列地址的BIST电路的存储器装置及其操作方法。
图1是例示根据本公开的实施方式的存储器系统1000的图。
参照图1，存储器系统1000可以包括存储数据的存储器装置1100和响应于主机2000的控制而控制存储器装置1100的存储器控制器1200。
主机2000可以使用诸如外围组件互连-高速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)等接口协议与存储器系统1000通信。然而，为了主机2000和存储器系统1000之间的数据通信目的而提供的接口协议可以不限于上述示例，并且可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)等不同接口协议中的一种。
存储器控制器1200可以控制存储器系统1000的总体操作并且控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以响应于来自主机2000的请求而控制存储器装置1100对数据进行编程或读取。另外，存储器控制器1200可以存储关于存储器装置1100中包括的主存储块和子存储块的信息，并且可以根据针对编程操作加载的数据的量而选择存储器装置1100对主存储块或子存储块执行编程操作。根据一实施方式，存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)或闪存等。
存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。
根据本公开的实施方式的存储器装置1100可以响应于存储器控制器1200的控制而执行自测操作。自测操作可以通过以下方式来执行：执行测试图案写入操作以用测试图案数据对存储器单元进行编程，并且将通过读取经编程的存储器单元所获得的感测数据与测试图案数据进行比较。更具体地，在自测操作中，可以产生并输出其中测试图案数据和读取的感测数据具有不同数据值的故障单元的列地址(即，故障列地址信息)。
图2是例示根据本公开的实施方式的存储器装置1100的图。
参照图2，存储器装置1100可以包括BIST电路400和内部电路500。
在测试操作期间，BIST电路400可以产生并输出测试图案数据EXP_DATA<15:0>并且可以通过将从内部电路500读取的感测数据SEN_DATA<15:0>与测试图案数据EXP_DATA<15:0>进行比较来产生并输出指示测试操作结果的逻辑信号LOGIC_IO和故障掩蔽信号BIST_FAIL_MASK。另外，在测试操作期间，BIST电路400可以产生并输出包括依次增加的列地址、低字节故障信息和高字节故障信息的列地址BIST信号AX_BIST_BO<15:0>，并且可以响应于发生故障的列地址而产生并输出锁存使能信号PINB_BO<15:0>。列地址BIST信号AX_BIST_BO<15:0>当中的列地址BIST信号AX_BIST_BO<0,15>可以是指用于区分低字节区域和高字节区域的地址。列地址BIST信号AX_BIST_BO<2:1>可以是体(bank)地址。列地址BIST信号AX_BIST_BO<3:14>可以是列地址。
图1的存储器控制器1200可以在正常操作期间控制内部电路500执行编程操作、读取操作或擦除操作。另外，在测试操作期间，内部电路500可以接收从BIST电路400输出的测试图案数据EXP_DATA<15:0>，用测试图案数据EXP_DATA<15:0>对被选存储块的存储器单元进行编程，并且通过对经编程的存储器单元执行读取操作来将感测数据SEN_DATA<15:0>输出到BIST电路400。另外，在测试操作期间，内部电路500可以响应于锁存使能信号PINB_BO<15:0>而选择性地锁存从BIST电路400接收到的列地址BIST信号AX_BIST_BO<15:0>当中的发生故障的列地址上的故障信息以及低字节故障信息和高字节故障信息，并且可以将锁存的故障列地址Fail_col_add输出到外部装置(例如，图1中所示的存储器控制器1200)。
结合前述实施方式，描述了由BIST电路400产生的、指示测试操作结果的逻辑信号LOGIC_IO和故障掩蔽信号BIST_FAIL_MASK被输出到外部装置(例如，图1的存储器控制器1200)。然而，本公开不限于此。换句话说，逻辑信号LOGIC_IO和故障掩蔽信号BIST_FAIL_MASK可以被输出到内部电路500。
图3是例示图2中所示的内部电路500电路的图。
参照图3，内部电路500可以包括其中存储数据的存储器单元阵列100。内部电路500可以包括外围电路200，外围电路200被配置为执行将数据存储在存储器单元阵列100中的编程操作、输出所存储的数据的读取操作以及擦除所存储的数据的擦除操作。内部电路500可以包括控制逻辑300，控制逻辑300用于响应于图1的存储器控制器1200的控制来控制外围电路200。另外，内部电路500可以在测试操作期间从图2的BIST电路400接收测试图案数据EXP_DATA<15:0>，用测试图案数据EXP_DATA<15:0>对存储器单元阵列100的被选存储块进行编程，并且读取编程到被选存储块中的数据以输出感测数据SEN_DATA<15:0>。另外，在测试操作期间，内部电路250可以响应于锁存使能信号PINB_BO<15:0>而选择性地仅锁存从图2的BIST电路400接收到的列地址BIST信号AX_BIST_BO<15:0>当中的发生故障的列地址，并且可以将锁存的故障列地址Fail_col_add输出到外部装置。
存储器单元阵列100可以包括多个存储块(MB1至MBk)110，其中k是正整数。存储块(MB1至MBk)110中的每一个可以联接到本地线LL和位线BL1至BLm，其中m是正整数。例如，本地线LL可以包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多条字线。另外，本地线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚拟线。第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，本地线LL可以包括字线、漏极选择线和源极选择线以及源极线SL。例如，本地线LL还可以包括虚拟线。例如，本地线LL还可以包括管线。本地线LL可以分别联接到存储块(MB1至MBk)110，并且位线BL1至BLm可以共同联接到存储块(MB1至MBk)110。存储块(MB1至MBk)110可以具有二维或三维结构。例如，在2D存储块110中，存储器单元可以与基板平行布置。例如，在3D存储块110中，存储器单元可以在基板的垂直方向上层叠。
外围电路200可以被配置为响应于控制逻辑300的控制而对被选存储块110执行编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压产生电路210、行解码器220、页缓冲器组230、列解码器240、输入或输出(输入/输出)电路250、通过和失败(通过/失败)检查电路260和源极线驱动器270。
电压产生电路210可以响应于操作信号OP_CMD而产生被施加以执行编程操作、读取操作和擦除操作的各种操作电压Vop。另外，电压产生电路210可以响应于操作信号OP_CMD而选择性地使本地线LL放电。例如，电压产生电路210可以响应于控制逻辑300的控制而产生编程电压、验证电压和通过电压。
行解码器220可以响应于行解码器控制信号AD_signals而将操作电压Vop传送到与被选存储块110联接的本地线LL。例如，行解码器220可以响应于行解码器控制信号AD_signals而选择性地将由电压产生电路210产生的操作电压(例如，编程电压、验证电压和通过电压)施加到本地线LL的字线。
行解码器220可以在编程电压施加操作期间响应于行解码器控制信号AD_signals而将电压产生电路210所产生的编程电压施加到本地线LL当中的被选字线，并且可以将电压产生电路210所产生的通过电压施加到未选字线。行解码器220可以在读取操作期间响应于行解码器控制信号AD_signals而将电压产生电路210所产生的验证电压施加到本地线LL当中的被选字线，并且可以将电压产生电路210所产生的通过电压施加到未选字线。
页缓冲器组230可以包括联接到位线BL1至BLn的多个页缓冲器(PB1至PBm)231。页缓冲器(PB1至PBm)231可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器(PB1至PBn)231可以临时存储通过位线BL1至BLn接收到的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLm中的电压或电流。
列解码器240可以响应于列地址CADD而在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以将命令CMD和地址ADD从图1中所示的存储器控制器1200传送到控制逻辑300，或者可以与列解码器240交换数据DATA。
此外，在测试操作期间，输入/输出电路500可以响应于锁存使能信号PINB_BO<15:0>而选择性地仅锁存从图2的BIST电路400接收到的列地址BIST信号AX_BIST_BO<15:0>当中的发生故障的列地址，并且可以将锁存的故障列地址Fail_col_add输出到外部装置。
在读取操作或验证操作期间，通过/失败检查电路260可以响应于允许位VRY_BIT<#>而产生参考电流，并且将从页缓冲器组230接收到的感测电压VPB与通过参考电流产生的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
源极线驱动器270可以通过源极线SL联接到存储器单元阵列100中包括的存储器单元，并且可以控制施加到源极线SL的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可以响应于命令CMD和地址ADD而通过输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。另外，控制逻辑300可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。
图4是例示图3中所示的存储块110的图。
参照图4，存储块110可以联接到与第一选择线和第二选择线平行布置的多条字线。第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。例如，存储块110可以包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到其对应的串ST，并且源极线SL可以共同联接到多个串ST。由于多个串ST可以具有相同的配置，因此下面将描述联接到第一位线BL1的串ST作为示例。
串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可以包括串联联接在源极线SL和第一位线BL1之间的多个存储器单元F1至F16。单个串ST可以包括至少一个源极选择晶体管SST、至少一个漏极选择晶体管DST以及比如图4所示的存储器单元F1至F16多的存储器单元。
源极选择晶体管SST的源极可以联接到源极线SL，并且漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。包括在不同的串ST中的源极选择晶体管SST的栅极可以联接到源极选择线SSL，漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以联接到多条字线WL1至WL16。包括在不同的串ST中的存储器单元当中的联接到同一字线的一组存储器单元可以被称为物理页PPG。因此，存储块110可以包括与字线WL1至WL16的数量一样多的物理页PPG。
单个存储器单元可以存储一位数据。该存储器单元通常被称为单级单元(SLC)。单个物理页PPG可以存储与单个逻辑页LPG对应的数据。与单个逻辑页LPG对应的数据可以包括与单个物理页PPG中包括的单元的数量一样多的数据位。另外，单个存储器单元可以存储两个或更多个数据位。该单元通常被称为“多级单元(MLC)”。单个物理页PPG可以存储与两个或更多个逻辑页(LPG)对应的数据。
包括在不同的串中的存储器单元可以对应于不同的列地址。另外，包括在一个串中的存储器单元可以对应于一个列地址。换句话说，一个串可以被限定为一列，并且一个串可以对应于一个列地址。
参照图5，存储器单元阵列100可以包括多个存储块(MB1至MBk)110。存储块110可以包括多个串ST11'至ST1m'和ST21'至ST2m'。多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可以在垂直方向(Z方向)上延伸。在存储块110中，可以在行方向(X方向)上布置“m”个串。尽管为了便于描述，图5例示了在列方向(例如，Y方向)上布置的两个串，在其它实施方式中，可以在列方向(例如，Y方向)上布置三个或更多个串。
多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。布置在同一行中的串的源极选择晶体管可以联接到同一源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可以联接到第二源极选择线SSL2。根据一实施方式，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接到单条源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
根据一实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。当设置了虚拟存储器单元时，可以稳定地控制对应串的电压或电流。结果，可以提高存储在存储块110中的数据的可靠性。
每个串的漏极选择晶体管DST可以联接在对应位线和存储器单元MC1至MCn之间。在行方向上布置的串的漏极选择晶体管DST可以联接到在行方向上延伸的漏极选择线。第一行中的串CS11'至CS1m'的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的串CS21'至CS2m'的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。
图6是例示三维结构的存储块的实施方式的图。
参照图6，存储器单元阵列100可以包括多个存储块(MB1至MBk)110。存储块110可以包括多个串ST11至ST1m和ST21至ST2m。根据一实施方式，多个串ST11至ST1m和ST21至ST2m中的每一个可以具有“U”形。在第一存储块MB1中，可以在行方向(X方向)上布置“m”个串。为了便于说明，图5例示了布置在列方向(Y方向)上的两个串。然而，可以在列方向(Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可以具有彼此相似的结构。例如，源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷捕获层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。
在一实施方式中，布置在同一行中的串的源极选择晶体管可以联接到在行方向上延伸的源极选择线，并且布置在不同的行中的串的源极选择晶体管可以联接到不同的源极选择线。如图5所示，第一行中的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。
根据一实施方式，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到一条源极选择线。
每个串的第一存储器单元MC1至第n存储器单元MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以依次布置在垂直方向(Z方向)上并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn可以依次布置在垂直方向(Z方向)上并且串联联接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn可以通过管式晶体管PT彼此联接。每个串的第一存储器单元MC1至第n存储器单元MCn的栅极可以分别联接到第一字线WL1至第n字线WLn。
根据一实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。当设置了虚拟存储器单元时，可以稳定地控制对应串的电压或电流。每个串的管式晶体管PT的栅极可以联接到管线PL。
每个串的漏极选择晶体管DST可以联接在对应位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可以联接到在行方向上延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。
布置在列方向上的串可以联接到在列方向上延伸的位线。如图6所示，第一列中的串ST11和ST21可以联接到第一位线BL1。第m列中的串ST1m和ST2m可以联接到第m位线BLm。
布置在行方向上的串当中的联接到同一字线的存储器单元可以形成单个页。例如，第一行中的串ST11至ST1m当中的联接到第一字线WL1的存储器单元可以构成一页。在第二行中的串ST21至ST2m当中，联接到第一字线WL1的存储器单元可以构成另一页。当选择了漏极选择线DSL1和DSL2中的一条时，可以选择布置在一个行方向上的串。可以通过选择字线WL1至WLn中的任何一条来从所选择的串中选择一页。
换句话说，除了在每个串中包括管式晶体管PT之外，图6所示的存储块110可以具有与如图5中所示的存储块110相似的等效电路。
图7是例示图3中所示的输入/输出电路250的图。
参照图7，在正常操作期间，输入/输出电路250可以接收并锁存通过列线CL接收到的输出数据OUT_BO<15:0>，并且可以将锁存的数据作为正常数据Normal_DATA输出。另外，在测试操作期间，输入/输出电路250可以响应于锁存使能信号PINB_BO<15:0>而选择性地仅锁存从图2的BIST电路400接收到的列地址BIST信号AX_BIST_BO<15:0>当中的发生故障的列地址，并且可以将锁存的故障列地址Fail_col_add输出到外部。
输入/输出电路250可以包括选择电路251和锁存电路252。
选择电路251可以在正常操作期间接收输出数据OUT_BO<15:0>，并且可以在测试操作期间接收并输出列地址BIST信号AX_BIST_BO<15:0>。选择电路251可以包括例如但不限于复用器MUX。复用器MUX可以响应于BIST使能信号BIST_ON而选择性地输出输出数据OUT_BO<15:0>和列地址BIST信号AX_BIST_BO<15:0>。
锁存电路252可以在正常操作期间通过锁存从选择电路251输出的输出数据OUT_BO<15:0>来输出正常数据Normal_DATA，并且可以在测试操作期间响应于锁存使能信号PINB_BO<15:0>而选择性地仅锁存从选择电路251输出的列地址BIST信号AX_BIST_BO<15:0>当中的发生故障的列地址，以输出锁存的故障列地址Fail_col_add。锁存电路252可以包括多个锁存器LATCH_0至LATCH_16。多个锁存器LATCH_0至LATCH_16可以通过锁存从选择电路251输出的输出数据OUT_BO<15:0>来输出正常数据Normal_DATA。多个锁存器LATCH_0至LATCH_16中的每一个可以在测试操作期间响应于用于仅激活与发生故障的列地址对应的位信号的锁存使能信号PINB_BO<15:0>中的每一个而锁存从选择电路251输出的列地址BIST信号AX_BIST_BO<15:0>当中的发生故障的列地址，以将锁存的列地址作为故障列地址Fail_col_add输出。
图8是例示图2中所示的BIST电路400的图。
参照图8，BIST电路400可以包括测试图案产生电路410、比较电路420、状态信息产生电路430、列地址产生电路440、锁存使能信号产生电路450和故障信息产生电路460。
测试图案产生电路410可以在测试操作期间产生要被编程到存储器单元阵列100的被选存储块(例如，MB1)中的测试图案数据EXP_DATA<15:0>。测试图案产生电路410可以产生具有随机值或依次增加的值的测试图案数据EXP_DATA<15:0>。在本公开的实施方式中，例示了测试图案数据EXP_DATA<15:0>具有16位值。然而，本公开不限于此。可以控制以列地址为单位产生的测试图案数据的单位量。例如，根据本公开的实施方式，当列地址被分成8个列地址时，与由包括在低字节区域中的8个列地址和高字节区域中的8个列地址构成的总共16个列地址对应的测试图案数据EXP_DATA<15:0>将在下面被描述作为示例。另外，测试图案数据EXP_DATA<15:0>可以对应于不同的列地址。
比较电路420可以通过将测试图案产生电路410所产生的测试图案数据EXP_DATA<15:0>与内部电路500所读取的感测数据SEN_DATA<15:0>进行比较来产生并输出比较信号comp_DATA。例如，比较电路420可以将测试图案数据EXP_DATA<15:0>与感测数据SEN_DATA<15:0>依次进行比较，并且可以产生并输出与依次输出的比较结果值对应的比较信号comp_DATA。例如，当测试图案数据EXP_DATA<0>和感测数据SEN_DATA<0>彼此相同时，比较电路420可以产生具有第一逻辑电平(例如，逻辑低电平)的比较信号comp_DATA，并且当测试图案数据EXP_DATA<1>和感测数据SEN_DATA<1>彼此不同时，比较电路420可以通过确定测试结果故障来产生具有第二逻辑电平(例如，逻辑高电平)的比较信号comp_DATA。换句话说，比较电路420可以将测试图案数据EXP_DATA<15:0>的数据值与感测数据SEN_DATA<15:0>的数据值进行比较，并且可以产生并输出具有转变为逻辑低电平或逻辑高电平的逻辑电平的比较信号comp_DATA。感测数据SEN_DATA<15:0>可以通过读取在测试图案写入操作期间编程有测试图案产生电路410所产生的测试图案数据EXP_DATA<15:0>的存储器单元来获得。感测数据EXP_DATA<15:0>可以对应于不同的列地址。
此外，比较电路420可以将测试图案数据EXP_DATA<15:0>的低字节数据EXP_DATA<7:0>与感测数据SEN_DATA<15:0>的低字节数据SEN_DATA<7:0>进行比较，以产生并输出指示在低字节区域中是否发生测试结果故障的低字节故障信息LB_SUM。另外，比较电路420可以将测试图案数据EXP_DATA<15:0>的高字节数据EXP_DATA<15:8>与感测数据SEN_DATA<15:0>的高字节数据SEN_DATA<15:8>进行比较，以产生并输出指示在高字节区域中是否发生测试结果故障的高字节故障信息HB_SUM。
状态信息产生电路430可以响应于由比较电路420输出的比较信号comp_DATA而产生并输出指示是否发生测试结果故障的逻辑信号LOGIC_IO。状态信息产生电路430可以响应于周期性切换的输入/输出选通信号IOSTB而根据比较信号comp_DATA来产生逻辑信号LOGIC_IO，并且当比较信号comp_DATA具有与测试结果故障对应的逻辑电平值时，状态信息产生电路430可以产生并输出固定为状态故障值的逻辑信号LOGIC_IO。输入/输出选通信号IOSTB可以用于在内部电路500的页缓冲器组230进行的数据输入/输出操作期间选通数据。另外，状态信息产生电路430可以响应于输入/输出选通信号IOSTB和比较信号comp_DATA而产生并输出故障掩蔽信号BIST_FAIL_MASK。故障掩蔽信号BIST_FAIL_MASK可以通过使比较信号comp_DATA与输入/输出选通信号IOSTB同步来产生。故障掩蔽信号BIST_FAIL_MASK可以通过在感测数据SEN_DATA<15:0>中标记发生故障的数据来获得。
列地址产生电路440可以响应于输入/输出选通信号IOSTB而产生并输出依次增加的列地址BIST信号AX_BIST_BO<14:3>。另外，列地址产生电路440可以响应于输入/输出选通信号IOSTB而产生并输出BIST计数时钟BIST_CNT_CK。
锁存使能信号产生电路450可以响应于故障掩蔽信号BIST_FAIL_MASK和BIST计数时钟BIST_CNT_CK而产生并输出锁存使能信号PINB_BO<15:0>，使得图3的输入/输出电路250可以锁存与发生故障的列对应的列地址BIST信号AX_BIST_BO<15:0>。
故障信息产生电路460可以响应于输入/输出选通信号IOSTB、高字节故障信息HB_SUM和低字节故障信息LB_SUM而产生并输出列地址BIST信号AX_BIST_BO<0>和AX_BIST_BO<15>。
图9是例示图8中所示的比较电路420的图。
参照图9，比较电路420可以包括高字节比较电路421、低字节比较电路422和逻辑门423。
另外，高字节比较电路421可以将测试图案数据EXP_DATA<15:0>的高字节数据EXP_DATA<15:8>与感测数据SEN_DATA<15:0>的高字节数据SEN_DATA<15:8>进行比较，以产生并输出指示在高字节区域中是否发生测试结果故障的高字节故障信息HB_SUM。
低字节比较电路422可以将测试图案数据EXP_DATA<15:0>的低字节数据EXP_DATA<7:0>与感测数据SEN_DATA<15:0>的低字节数据SEN_DATA<7:0>进行比较，产生并输出指示在低字节区域中是否发生测试结果故障的低字节故障信息LB_SUM。
逻辑门423可以对高字节故障信息HB_SUM和低字节故障信息LB_SUM执行逻辑组合。
图10是例示图8所示的状态信息产生电路430的图。
参照图10，状态信息产生电路430可以包括逻辑信号产生电路431和故障掩蔽信号产生电路432。
逻辑信号产生电路431可以响应于由比较电路420输出的比较信号comp_DATA而产生并输出指示是否发生测试结果故障的逻辑信号LOGIC_IO。
逻辑信号产生电路431可以包括例如但不限于逻辑门431_a和触发器431_b。逻辑门431_a可以响应于输入/输出选通信号IOSTB和与触发器431_b的输出信号对应的逻辑信号LOGIC_IO而产生并输出逻辑组合信号。逻辑门431_a可以包括例如但不限于与(AND)门。触发器431_b可以使比较信号comp_DATA与从逻辑门431_a输出的逻辑组合信号同步，以输出逻辑信号LOGIC_IO。逻辑门431_a可以接收逻辑信号LOGIC_IO作为反馈以产生逻辑组合信号。因此，当逻辑信号LOGIC_IO以逻辑低电平输出时，即使当输入/输出选通信号IOSTB被切换时，也可以输出逻辑低电平的逻辑组合信号。因此，不论比较信号comp_DATA的逻辑电平如何，触发器431_b都可以输出固定为逻辑低电平的逻辑电平LOGIC_IO。换句话说，当响应于比较信号comp_DATA而产生指示测试结果故障的逻辑低电平的逻辑信号LOGIC_IO时，不论被随后输入的比较信号comp_DATA的逻辑电平如何，逻辑信号产生电路431都可以产生并输出固定为逻辑低电平的逻辑信号LOGIC_IO。
故障掩蔽信号产生电路432可以包括例如但不限于触发器432_a和反相器432_b。触发器432_a可以通过使比较信号comp_DATA与输入/输出选通信号IOSTB同步来产生输出信号，并且反相器432_b可以通过反转触发器432_a的输出信号来输出故障掩蔽信号BIST_FAIL_MASK。
图11是例示图8中所示的列地址产生电路440的图。
参照图11，列地址产生电路440可以包括延迟电路441和列地址计数器442。
延迟电路441可以将输入/输出选通信号IOSTB延迟预定时间以输出BIST计数时钟BIST_CNT_CK。可以通过考虑感测数据SEN_DATA<15:0>的读取时间和感测数据SEN_DATA<15:0>和测试图案数据EXP_DATA<15:0>的比较操作时间来设置预定时间。本文中针对参数使用的词语“预定”(诸如预定时间)意指参数的值在参数被用在处理或算法中之前被确定。对于一些实施方式，参数的值在处理或算法开始之前确定。在其它实施方式中，参数的值在处理或算法期间但在参数被用于处理或算法之前被确定。
列地址计数器442可以通过对BIST计数时钟BIST_CNT_CK进行计数而产生并输出依次增加的列地址BIST信号AX_BIST_BO<14:3>。
图12是例示图8中所示的锁存使能信号产生电路450的图。
参照图12，锁存使能信号产生电路450可以包括逻辑门451和优化电路452。
逻辑门451可以响应于故障掩蔽信号BIST_FAIL_MASK和BIST计数时钟BIST_CNT_CK而产生并输出逻辑组合信号。换句话说，逻辑门451可以根据BIST计数时钟BIST_CNT_CK将故障掩蔽信号BIST_FAIL_MASK划分并输出为多个位。
优化电路452可以将被划分为由逻辑门451输出的多个位的故障掩蔽信号BIST_FAIL_MASK作为锁存使能信号PINB_BO<15:0>输出。优化电路452可以通过控制故障掩蔽信号BIST_FAIL_MASK的延迟和脉冲宽度来输出锁存使能信号PINB_BO<15:0>。
图13是例示图8中所示的故障信息产生电路460的图。
参照图13，故障信息产生电路460可以包括高字节故障信息产生单元461和低字节故障信息产生单元462，高字节故障信息产生单元461响应于输入/输出选通信号IOSTB和高字节故障信息HB_SUM而产生列地址BIST信号AX_BIST_BO<0>，低字节故障信息产生单元462响应于输入/输出选通信号IOSTB和低字节故障信息LB_SUM而产生列地址BIST信号AX_BIST_BO<15>。
高字节故障信息产生单元461和低字节故障信息产生单元462中的每一个可以包括触发器。
下面参照图1至图13描述根据本公开的实施方式的存储器装置的测试操作。
根据本公开的实施方式的存储器装置1100可以响应于存储器控制器1200的控制来执行自测操作。BIST电路410的测试图案产生电路400可以在自测操作期间产生要编程到存储器单元阵列100的被选存储块(例如，MB1)中的测试图案数据EXP_DATA<15:0>。
内部电路500可以从BIST电路400接收测试图案数据EXP_DATA<15:0>，并且通过将接收到的测试图案数据EXP_DATA<15:0>编程到存储块(例如，MB1)来执行测试模式写入操作。
随后，内部电路500可以通过读取存储块(例如，MB1)中存储的数据来将感测数据SEN_DATA<15:0>输出到BIST电路400。
BIST电路400的比较电路420可以通过将由测试图案产生电路410产生的测试图案数据EXP_DATA<15:0>与内部电路500所读取的感测数据SEN_DATA<15:0>进行比较来产生并输出比较信号comp_DATA。
状态信息产生电路430可以响应于由比较电路420输出的比较信号comp_DATA而产生并输出指示是否发生测试结果故障的逻辑信号LOGIC_IO。当比较信号comp_DATA具有与至少测试结果故障对应的逻辑电平值时，状态信息产生电路430可以产生并输出固定为状态故障值的逻辑信号LOGIC_IO。状态信息产生电路430可以响应于输入/输出选通信号IOSTB和比较信号comp_DATA而产生并输出故障掩蔽信号BIST_FAIL_MASK。
列地址产生电路440可以响应于输入/输出选通信号IOSTB而产生并输出依次增加的列地址BIST信号AX_BIST_BO<14:3>。另外，列地址产生电路440可以响应于输入/输出选通信号IOSTB而产生并输出BIST计数时钟BIST_CNT_CK。列地址产生电路440可以通过将输入/输出选通信号IOSTB延迟预定时间来产生BIST计数时钟BIST_CNT_CK，并且通过使用所产生的BIST计数时钟BIST_CNT_CK来产生列地址BIST信号AX_BIST_BO<14:3>。因此，可以考虑到感测数据SEN_DATA<15:0>的读取时间和感测数据SEN_DATA<15:0>与测试图案数据EXP_DATA<15:0>之间的比较操作时间，按照与感测数据SEN_DATA<15:0>的列地址相同的方式产生列地址BIST信号AX_BIST_BO<14:3>。
锁存使能信号产生电路450可以响应于故障掩蔽信号BIST_FAIL_MASK和BIST计数时钟BIST_CNT_CK而产生用于锁存并输出与发生故障的列对应的列地址BIST信号AX_BIST_BO<15:0>的锁存使能信号PINB_BO<15:0>并将其输出到图3的输入/输出电路250。
故障信息产生电路460可以响应于输入/输出选通信号IOSTB、高字节故障信息HB_SUM和低字节故障信息LB_SUM而产生并输出列地址BIST信号AX_BIST_BO<0>和AX_BIST_BO<15>。
BIST电路400可以将锁存使能信号PINB_BO<15:0>和列地址BIST信号AX_BIST_BO<15:0>输出到内部电路500的输入/输出电路250。
在测试操作期间，输入/输出电路250可以响应于锁存使能信号PINB_BO<15:0>而选择性地仅锁存从图2的BIST电路400接收到的列地址BIST信号AX_BIST_BO<15:0>当中的发生故障的列地址，并且可以将锁存的故障列地址Fail_col_add输出到外部。
如上所述，根据本公开，在自测操作期间，可以根据指示测试操作结果的逻辑信号LOGIC_IO获取状态信息，并且当作为测试操作结果检测到故障单元时，还可以获得故障单元的列地址。因此，可以使用故障单元的列地址来执行列修复操作。
图14是例示包括图2中所示的存储器装置1100的存储器系统30000的实施方式的图。
参照图14，存储器系统30000可以被实现为蜂窝电话、智能电话、平板PC，个人数字助理(PDA)或无线通信装置。存储器系统30000可以包括存储器装置1100和控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以响应于处理器3100的控制而控制存储器装置1100的数据存取操作，例如，编程操作、擦除操作或读取操作。
存储器控制器1200可以响应于存储器控制器1200的控制而控制被编程到存储器装置1100中的数据通过显示器3200输出。
无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收到的无线电信号改变为能够由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并将处理后的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将处理器3100处理后的信号编程到存储器装置1100中。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将无线电信号输出到外部装置。用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据可以由输入装置3400输入，并且输入装置3400可以包括指点装置(诸如触摸板和计算机鼠标)、小键盘或键盘。处理器3100可以控制显示器3200的操作，使得可以通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据。
根据一实施方式，控制存储器装置1100的操作的存储器控制器1200可以形成为处理器3100的一部分，或者形成为与处理器3100分开的芯片。
图15是例示包括图2中所示的存储器装置1100的存储器系统40000的实施方式的图。
参照图15，存储器系统40000可以被提供为个人计算机(PC)、平板、网络本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可以包括存储器装置1100和控制存储器装置1100的数据处理操作的存储器控制器1200。
处理器4100可以根据通过输入装置4200输入的数据而通过显示器4300输出存储器装置1100中存储的数据。输入装置4200的示例可以包括诸如触摸板或计算机鼠标这样的指点设备、小键盘或键盘。
处理器4100可以控制存储器系统40000的总体操作并且控制存储器控制器1200的操作。根据一实施方式，控制存储器装置1100的操作的存储器控制器1200可以是处理器4100的一部分，或者形成为与处理器4100分开的芯片。
图16是例示包括图2中所示的存储器装置1100的存储器系统50000的实施方式的图。
参照图16，存储器系统50000可以被提供为图像处理装置，例如，数码相机、附接有数码相机的移动电话、附接有数码相机的智能电话或附接有数码相机的平板PC。
存储器系统50000可以包括存储器装置1100和存储器控制器1200，存储器控制器1200控制存储器装置1100的数据处理操作，例如，编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且转换后的数字信号可以被传送到处理器5100或存储器控制器1200。响应于处理器5100的控制，转换后的数字信号可以通过显示器5300输出或者通过存储器控制器1200存储在存储器装置1100中。另外，存储器装置1100中存储的数据可以根据处理器5100或存储器控制器1200的控制而通过显示器5300输出。
根据一实施方式，控制存储器装置1100的操作的存储器控制器1200可以是处理器5100的一部分，或者形成为与处理器5100分开的芯片。
图17是例示包括图2中所示的存储器装置1100的存储器系统70000的实施方式的图。
参照图17，存储器系统70000可以包括存储卡或智能卡。存储器系统70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100与卡接口7100之间的数据交换。根据一实施方式，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。
卡接口7100可以根据主机60000的协议来对主机60000和存储器控制器1200之间的数据交换进行接口连接。根据一实施方式，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口可以是指能够支持主机60000所使用的协议的硬件、安装在硬件中的软件或者信号传输方法。
当存储器系统70000连接到主机60000(诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒)的主机接口6200时，主机接口6200可以响应于微处理器6100的控制而通过卡接口7100和存储器控制器1200与存储器装置1100进行数据通信。
根据本公开，可以在存储器装置的测试操作期间产生并输出发生故障的列地址。
对于本领域技术人员将显而易见的是，可以在不脱离本公开的精神或范围的情况下对实施方式的上述示例进行各种修改。
应当理解，本文中描述的构思的许多变化和修改仍将落入所附的权利要求及其等同物所限定的本公开的精神和范围内。
在上述实施方式中，可以选择性地执行或跳过所有步骤。另外，每个实施方式中的步骤可能不总是按正常顺序执行。此外，本说明书和附图中公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的界限。换句话说，本公开所属领域的普通技术人员将能够容易地理解：基于本公开的技术范围进行各种修改是可能的。
已经参照附图描述了本公开的实施方式，并且说明书中所使用的特定术语或词语应当根据本公开的精神来解释，而不是限制其主题。应当理解，本文中描述的构思的许多变化和修改仍将落入所附的权利要求及其等同物所限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求于2018年9月7日在韩国知识产权局递交的韩国专利申请No.10-2018-0106926的优先权，该韩国专利申请的全部公开内容通过引用方式被并入到本文中。

Claims (20)

1.一种存储器装置，该存储器装置包括：
比较电路，该比较电路被配置用于将测试图案数据和感测数据进行比较，以产生比较信号；
状态信息产生电路，该状态信息产生电路被配置用于响应于所述比较信号而通过标记所述感测数据中的发生故障的数据来产生故障掩蔽信号；
列地址产生电路，该列地址产生电路被配置用于响应于输入/输出选通信号而产生依次增加的列地址；
锁存使能信号产生电路，该锁存使能信号产生电路被配置用于响应于所述故障掩蔽信号而产生锁存使能信号；以及
输入/输出电路，该输入/输出电路被配置用于接收所述列地址并且响应于所述锁存使能信号而选择性地锁存所述列地址当中的发生故障的列地址。
2.根据权利要求1所述的存储器装置，该存储器装置还包括测试图案产生电路，该测试图案产生电路被配置用于产生所述测试图案数据。
3.根据权利要求2所述的存储器装置，该存储器装置还包括内部电路，该内部电路被配置用于用由所述测试图案产生电路产生的所述测试图案数据对存储块进行编程并且通过对所述存储块执行读取操作来输出所述感测数据。
4.根据权利要求1所述的存储器装置，其中，所述比较电路包括：
低字节比较电路，该低字节比较电路被配置用于将所述感测数据的低字节感测数据与所述测试图案数据的低字节测试图案数据进行比较，以输出低字节故障信息；
高字节比较电路，该高字节比较电路被配置用于将所述感测数据的高字节感测数据与所述测试图案数据的高字节测试图案数据进行比较，以输出高字节故障信息；以及
逻辑门，该逻辑门被配置用于响应于所述低字节故障信息和所述高字节故障信息而产生所述比较信号。
5.根据权利要求1所述的存储器装置，其中，所述状态信息产生电路包括逻辑信号产生电路，该逻辑信号产生电路被配置用于产生指示测试操作结果的逻辑信号，并且
当所述逻辑信号的逻辑电平转变为与状态故障值对应的逻辑电平时，所述逻辑信号产生电路产生并输出固定为所述状态故障值的逻辑信号。
6.根据权利要求5所述的存储器装置，其中，所述状态信息产生电路还包括故障掩蔽信号产生电路，并且
所述状态信息产生电路响应于所述输入/输出选通信号和所述比较信号而产生所述故障掩蔽信号。
7.根据权利要求1所述的存储器装置，其中，所述列地址产生电路包括：
延迟电路，该延迟电路被配置用于将所述输入/输出选通信号延迟预定时间，以产生内建自测BIST计数时钟；以及
列地址计数器，该列地址计数器被配置用于对所述BIST计数时钟进行计数，以产生并输出所述依次增加的列地址。
8.根据权利要求7所述的存储器装置，其中，所述预定时间是根据所述感测数据的读取时间以及所述感测数据与所述测试图案数据的比较操作时间来设置的。
9.根据权利要求1所述的存储器装置，其中，所述输入/输出电路包括：
选择电路，该选择电路被配置用于：响应于BIST使能信号，在正常操作期间接收并输出由内部电路读取的正常数据，并且在测试操作期间接收并输出从所述列地址产生电路输出的列地址；以及
锁存电路，该锁存电路被配置用于锁存从所述选择电路输出的正常数据或列地址。
10.根据权利要求9所述的存储器装置，其中，所述锁存电路包括多个锁存器，并且
所述多个锁存器被配置用于在所述测试操作期间响应于所述锁存使能信号而选择性地仅锁存所述列地址当中的发生故障的列地址，以将锁存的列地址作为故障列地址输出。
11.一种存储器装置，该存储器装置包括：
内部电路，该内部电路被配置用于在测试操作期间用测试图案数据对被选存储块进行编程并且通过读取编程有所述测试图案数据的所述被选存储块来输出感测数据；以及
内建自测BIST电路，该BIST电路被配置用于在所述测试操作期间产生所述测试图案数据，并且产生依次增加的列地址和用于锁存发生故障的列地址的锁存使能信号，
其中，所述内部电路在所述测试操作期间响应于所述锁存使能信号而选择性地仅锁存所述列地址当中的发生故障的列地址，以将发生故障的列地址作为故障列地址输出。
12.根据权利要求11所述的存储器装置，其中，所述BIST电路包括：
测试图案产生电路，该测试图案产生电路被配置用于产生所述测试图案数据；
比较电路，该比较电路被配置用于将所述测试图案数据与所述感测数据进行比较，以产生比较信号；
状态信息产生电路，该状态信息产生电路被配置用于响应于所述比较信号而通过标记所述感测数据中的发生故障的数据来产生故障掩蔽信号；
列地址产生电路，该列地址产生电路被配置用于响应于输入/输出选通信号而产生所述依次增加的列地址；以及
锁存使能信号产生电路，该锁存使能信号产生电路被配置用于响应于所述故障掩蔽信号而产生所述锁存使能信号。
13.根据权利要求12所述的存储器装置，其中，所述比较电路包括：
低字节比较电路，该低字节比较电路被配置用于将所述感测数据的低字节感测数据与所述测试图案数据的低字节测试图案数据进行比较，以输出低字节故障信息；
高字节比较电路，该高字节比较电路被配置用于将所述感测数据的高字节感测数据与所述测试图案数据的高字节测试图案数据进行比较，以输出高字节故障信息；以及
逻辑门，该逻辑门被配置用于响应于所述低字节故障信息和所述高字节故障信息而产生所述比较信号。
14.根据权利要求12所述的存储器装置，其中，所述状态信息产生电路包括逻辑信号产生电路，该逻辑信号产生电路被配置用于产生指示通过将所述测试图案数据与所述感测数据进行比较的测试操作结果的逻辑信号，并且
当所述逻辑信号的逻辑电平转变为与状态故障值对应的逻辑电平时，所述逻辑信号产生电路产生并输出固定为所述状态故障值的逻辑信号。
15.根据权利要求14所述的存储器装置，其中，所述状态信息产生电路还包括故障掩蔽信号产生电路，并且
所述状态信息产生电路响应于所述输入/输出选通信号和所述比较信号而产生所述故障掩蔽信号。
16.根据权利要求12所述的存储器装置，其中，所述列地址产生电路包括：
延迟电路，该延迟电路被配置用于将所述输入/输出选通信号延迟预定时间，以产生BIST计数时钟；以及
列地址计数器，该列地址计数器被配置用于对所述BIST计数时钟进行计数，以产生并输出所述依次增加的列地址。
17.根据权利要求16所述的存储器装置，其中，所述预定时间是根据所述感测数据的读取时间以及所述感测数据与所述测试图案数据的比较操作时间来设置的。
18.根据权利要求12所述的存储器装置，其中，所述内部电路包括：
选择电路，该选择电路被配置用于：响应于BIST使能信号，在正常操作期间接收并输出所述内部电路所读取的正常数据，并且在测试操作期间接收并输出从所述列地址产生电路输出的列地址；以及
锁存电路，该锁存电路被配置用于锁存从所述选择电路输出的正常数据或列地址。
19.根据权利要求18所述的存储器装置，其中，所述锁存电路包括多个锁存器，并且
所述多个锁存器被配置用于在所述测试操作期间响应于所述锁存使能信号而选择性地仅锁存所述列地址当中的所述发生故障的列地址，以将锁存的列地址作为故障列地址输出。
20.一种存储器装置的操作方法，该操作方法包括以下步骤：
在自测操作期间用测试图案数据对被选存储块进行编程；
通过将通过读取所述被选存储块获得的感测数据与所述测试图案数据进行比较来产生包括状态信息的逻辑信号；
通过标记所述感测数据中的发生故障的数据来产生故障掩蔽信号，并且通过使用所述故障掩蔽信号来产生锁存使能信号；
通过使用将输入/输出选通信号延迟预定时间的计数时钟来产生依次增加的多个列地址；以及
响应于所述锁存使能信号，选择性地输出所述多个列地址当中的发生故障的列地址作为故障列地址。
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