CN115440271A - 存储器设备及其操作方法 - Google Patents

Abstract

本公开的实施例涉及存储器设备及其操作方法。一种存储器设备包括：存储器单元阵列，具有多个存储器单元，多个存储器单元被连接到多个字线和多个串；以及外围电路，用于对多个存储器单元中被连接到所选择的字线的所选择的存储器单元执行编程操作。当外围电路在编程操作期间将通过电压施加到所选择的字线以接通所选择的存储器单元时，外围电路被配置为将选择电压施加到未选择的源极线以接通源极选择晶体管，并且被配置为将接地电压施加到未选择的漏极选择线。

Description

存储器设备及其操作方法

相关申请的交叉引用

本申请要求于2021年6月2日在韩国知识产权局提交的韩国专利申请号10-2021-0071814的优先权，该申请的全部公开内容通过引用并入本文。

技术领域

本公开总体上涉及一种电子设备，并且更具体地，涉及一种存储器设备及其操作方法。

背景技术

存储设备是在诸如计算机或智能电话的主机设备的控制下存储数据的设备。存储设备可以包括用于存储数据的存储器设备和用于控制存储器设备的存储器控制器。存储器设备被分类为易失性存储器设备和非易失性存储器设备。

易失性存储器设备是其中仅在供电时存储数据并且所存储的数据在供电中断时消失的存储器设备。易失性存储器设备可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。

非易失性存储器设备是其中即使在供电中断时数据也不消失的存储器设备。非易失性存储器设备可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)、闪存存储器等。

发明内容

根据本公开的方面，提供一种存储器设备，该存储器设备包括：存储器单元阵列，具有多个存储器单元，该多个存储器单元被连接到多个字线和多个串；以及外围电路，被配置为对多个存储器单元中被连接到所选择的字线的所选择的存储器单元执行编程操作，其中当外围电路在编程操作期间将通过电压施加到所选择的字线以接通所选择的存储器单元时，外围电路被配置为将选择电压施加到未选择的源极线，并且被配置为将接地电压施加到未选择的漏极选择线。

根据本公开的另一方面，提供一种用于操作存储器设备的方法，该存储器设备具有多个存储器单元，该多个存储器单元被连接到多个字线和多个串，该方法包括：执行将编程电压施加到多个字线中的所选择的字线的编程电压施加操作；通过将接通电压施加到多个串中的未选择的串的源极选择线以及将接地电压施加到未选择的串的漏极选择线，对多个串中的未选择的串执行通道初始化操作；以及执行将验证电压施加到所选择的字线的验证操作。

根据本公开的又一方面，提供一种存储器设备，该存储器设备包括：存储器单元阵列，具有多个存储器单元，该多个存储器单元被连接到多个字线和多个串，以及外围电路，被配置为：将编程电压施加到多个字线中的所选择的字线，以及将通过电压施加到所选择的字线以接通对应于所选择的字线的所选择的存储器单元；以及随后将选择电压施加到未选择的源极选择线以接通对应于未选择的源极选择线的源极选择晶体管，以及将接地电压施加到未选择的漏极选择线。

附图说明

现在将参考附图在下文中更充分地描述示例实施例；然而，其可以通过不同形式实施并且不应被理解为限于本文中阐述的实施例。实际上，这些实施例被提供以使得本公开将为透彻且完整的，并且将向本领域技术人员充分地传达示例实施例的范围。

在附图中，为了图示清楚起见可能夸大尺寸。将理解，当元件被称为在两个元件“之间”时，其可以是两个元件之间的仅有元件，或还可以存在一个或多个中间元件。相同的附图标号贯穿全文指代相同的元件。

图1为图示了根据本公开的实施例的存储设备的示图。

图2为图示了根据本公开的实施例的存储器设备的示图。

图3为图示了根据本公开的实施例的存储器块的示图。

图4为图示了根据本公开的实施例的存储器块的示图。

图5为图示了根据本公开的实施例的存储器块的示图。

图6为图示了根据本公开的实施例的编程操作的示图。

图7为图示了根据本公开的实施例的编程循环的示图。

图8为根据本公开的实施例的编程操作的时序图。

图9为根据本公开的实施例的编程操作的时序图。

图10为根据本公开的实施例的编程操作期间的任何时间的串的截面图。

图11为根据本公开的实施例的编程操作期间的任何时间的串的截面图。

图12为图示了根据本公开的实施例的存储器设备的操作方法的流程图。

图13为图示了根据本公开的实施例的存储器控制器的示图。

图14为图示了根据本公开的实施例的存储器卡系统的示图。

图15为图示了根据本公开的实施例的固态驱动装置(SSD)的示图。

图16为图示了根据本公开的实施例的用户系统的示图。

具体实施方式

出于描述根据本公开的概念的实施例的目的，本文中公开的具体结构性或功能性描述仅为说明性的。根据本公开的概念的实施例可以以各种形式实施，并且不能被理解为限于本文中阐述的实施例。

实施例提供一种用于执行改进的编程操作的存储器设备和一种存储器设备的操作方法。

图1为图示了根据本公开的实施例的存储设备的示图。

参考图1，存储设备1000可以包括存储器设备100和存储器控制器200。

存储设备1000可以是在主机2000的控制下存储数据的设备，主机2000诸如是移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏控制台、显示设备、平板PC或车载信息娱乐系统。

根据作为与主机2000通信的装置的主机接口，存储设备1000可以被制造为各种类型存储设备中的任何一个存储设备。例如，存储设备1000可以用诸如以下各种类型存储设备中的任何一种存储设备来实施：固态驱动装置(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)存储设备、通用闪存(UFS)设备、紧凑型闪存(CF)卡、智能媒体卡(SMC)、存储器棒等。

存储设备1000可以被实施为各种封装类型中的任何一种封装类型。例如，存储设备1000可以被实施为以下各种封装类型中的任何一种封装类型：叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)、晶片级堆叠封装(WSP)等。

存储器设备100可以存储数据或使用所存储的数据。存储器设备100可以在存储器控制器200的控制下操作。此外，存储器设备100可以包括多个存储器裸片，并且多个存储器裸片中的每个存储器裸片可以包括具有存储数据的多个存储器单元的存储器单元阵列。

存储器单元中的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或存储四个数据位的四级单元(QLC)。

存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元，并且一个存储器块可以包括多个页。页可以是用于将数据存储在存储器设备100中或读取存储在存储器设备100中的数据的单位。

存储器设备100可以被实施为双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移扭矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便起见，假设并且描述存储器设备100为NAND闪存存储器的情况。

存储器设备100可以从存储器控制器200接收命令和地址。存储器设备100可以访问存储器单元阵列中的由所接收的地址选择的区域。存储器设备100可以访问所选择的区域可以意指：存储器设备100可以对所选择的区域执行对应于所接收的命令的操作。例如，存储器设备100可以执行写入操作(编程操作)、读取操作和擦除操作。编程操作可以是其中存储器设备100在由地址选择的区域中记录数据的操作。读取操作可以意指其中存储器设备100从由地址选择的区域读取数据的操作。擦除操作可以意指其中存储器设备100擦除存储在由地址选择的区域中的数据的操作。

根据本公开的实施例，存储器设备100可以维持未选择的串的升压SSL切换读取(BSSR)效果，但是可以初始化通道电势。具体地，在存储器设备100进入编程操作中的验证阶段之前，存储器设备100可以通过将选择电压施加到未选择的串的源极选择线SSL来对通道电势放电以接通源极选择晶体管，并且通过将接地电压施加到未选择的串的漏极选择线DSL来维持未选择的串的BSSR效果，但是可以初始化通道电势。备选地，在编程操作中的验证阶段中，存储器设备100可以通过将选择电压施加到未选择的串的源极选择线SSL来对通道电势放电以接通源极选择晶体管，并且可以通过将接地电压施加到未选择的串的漏极选择线DSL来防止通道电势接近位线和页缓冲器。

存储器控制器200可以控制存储设备1000的整体操作。具体地，当供电被施加到存储设备1000时，存储器控制器200可以执行固件(FW)。FW可以包括：接收从主机2000输入的请求或将响应输出给主机2000的主机接口层(HIL)、管理主机2000的接口与存储器设备100的接口之间的操作的闪存转换层(FTL)以及将命令提供给存储器设备100或从存储器设备100接收响应的闪存接口层(FIL)。

存储器控制器200可以从主机2000接收数据和逻辑地址(LA)，并且可以将LA转换成物理地址(PA)，该物理地址表示在存储器设备100中包括的、数据将被存储在其中的存储器单元的地址。LA可以是逻辑块地址(LBA)，并且PA可以是物理块地址(PBA)。

存储器控制器200可以响应于来自主机2000的请求来控制存储器设备100执行编程操作、读取操作、擦除操作等。在编程操作中，存储器控制器200可以将编程命令、PBA和数据提供给存储器设备100。在读取操作中，存储器控制器200可以将读取命令和PBA提供给存储器设备100。在擦除操作中，存储器控制器200可以将擦除命令和PBA提供给存储器设备100。

存储器控制器200可以控制存储器设备100自主地执行编程操作、读取操作或擦除操作，而不管来自主机2000的任何请求。例如，存储器控制器200可以控制存储器设备100执行编程操作、读取操作或擦除操作，该操作用于执行诸如损耗均衡、垃圾收集或读取回收的后台操作。

主机2000可以使用以下各种通信方式中的至少一种通信方式与存储设备1000通信：通用串行总线(USB)、串行AT附件(SATA)、高速片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围部件互联(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)、减载式DIMM(LRDIMM)等。

图2为图示了根据本公开的实施例的存储器设备的示图。

参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110可以包括多个存储器块BLK1到BLKz。多个存储器块BLK1到BLKz可以通过行线RL连接到行解码器121。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。多个存储器块BLK1到BLKz可以通过位线BL1到BLn连接到页缓冲器组123。多个存储器块BLK1到BLKz中的每个存储器块可以包括多个存储器单元。在实施例中，多个存储器单元可以是非易失性存储器单元。连接到相同字线的存储器单元可以定义为一个页。因此，一个存储器块可以包括多个页。

在存储器单元阵列110中包括的存储器单元中的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或存储四个数据位的四级单元(QLC)。

外围电路120可以被配置为在控制逻辑130的控制下对存储器单元阵列110的所选择的区域执行编程操作、读取操作或擦除操作。即，在控制逻辑130的控制下，外围电路120可以驱动存储器单元阵列110。例如，在控制逻辑130的控制下，外围电路120可以将各种操作电压施加到行线RL和位线BL1到BLn，或者可以对施加的电压放电。

具体地，外围电路120可以包括行解码器121、电压生成器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。

行解码器121可以通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线和至少一个漏极选择线。在实施例中，字线可以包括正常字线和虚设字线。在实施例中，行线RL还可以包括管道(pipe)选择线。

行解码器121可以在控制逻辑130的控制下操作。行解码器121可以从控制逻辑130接收行地址RADD。具体地，行解码器121可以解码行地址RADD。行解码器121可以根据经解码的地址选择存储器块BLK1到BLKz中的至少一个存储器块。此外，行解码器121可以根据经解码的地址选择所选择的存储器块的至少一个字线以将由电压生成器122生成的电压施加到至少一个字线WL。

例如，在编程操作中，行解码器121可以将编程电压施加到所选择的字线，并且将具有比编程电压的电压电平低的电压电平的编程通过电压施加到未选择的字线。在编程验证操作中，行解码器121可以将验证电压施加到所选择的字线，并且可以将具有比验证电压的电压电平高的电压电平的验证通过电压施加到未选择的字线。在读取操作中，行解码器121可以将读取电压施加到所选择的字线，并且可以将高于读取电压的读取通过电压施加到未选择的字线。

在实施例中，存储器设备100的擦除操作可以以存储器块为单位执行。在擦除操作中，行解码器121可以根据经解码的地址选择一个存储器块。在擦除操作中，行解码器121可以将接地电压施加到与所选择的存储器块连接的字线。

电压生成器122可以在控制逻辑130的控制下操作。具体地，在控制逻辑130的控制下，电压生成器122可以通过使用供应给存储器设备100的外部电源电压来生成多个电压。例如，在控制逻辑130的控制下，电压生成器122可以生成编程电压、验证电压、通过电压、读取电压、擦除电压等。即，电压生成器122可以响应于操作信号OPSIG来生成在编程操作、读取操作和擦除操作中使用的各种操作电压Vop。

在实施例中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压可以用作存储器单元阵列110的操作电压。

在实施例中，电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个电压。例如，电压生成器122可以包括接收内部电源电压的多个泵浦电容器，并且可以在控制逻辑130的控制下通过选择性地激活多个泵浦电容器来生成多个电压。另外，所生成的多个电压可以通过行解码器121供应给存储器单元阵列110。

页缓冲器组123可以包括第一到第n页缓冲器PB1到PBn。第一到第n页缓冲器PB1到PBn可以分别通过第一到第n位线BL1到BLn连接到存储器单元阵列110。此外，第一到第n页缓冲器PB1到PBn可以在控制逻辑130的控制下操作。具体地，第一到第n页缓冲器PB1到PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一到第n页缓冲器PB1到PBn可以临时存储通过第一到第n位线BL1到BLn接收的数据，或在读取或验证操作中感测位线BL1到BLn的电压或电流。

具体地，在编程操作中，当将编程电压施加到所选择的字线时，第一到第n页缓冲器PB1到PBn可以通过第一到第n位线BL1到BLn将通过输入/输出电路125接收的数据DATA传送给所选择的存储器单元。所选择的页的存储器单元可以根据所传送的数据DATA来编程。与向其施加编程允许电压(例如接地电压)的位线连接的存储器单元可以具有增加的阈值电压。与向其施加编程禁止电压(例如电源电压)的位线连接的存储器单元的阈值电压可以被维持。

在编程验证操作中，第一到第n页缓冲器PB1到PBn可以通过第一到第n位线BL1到BLn从所选择的存储器单元读取页数据。

在读取操作中，第一到第n页缓冲器PB1到PBn在列解码器124的控制下可以通过第一到第n位线BL1到BLn从所选择的页的存储器单元读取数据DATA，并且可以将所读取的数据DATA输出给输入/输出电路125。

在擦除操作中，第一到第n页缓冲器PB1到PBn可以使第一到第n位线BL1到BLn浮置。

列解码器124可以响应于列地址CADD在输入/输出电路125与页缓冲器组123之间传递数据。例如，列解码器124可以通过数据线DL与第一到第n页缓冲器PB1到PBn传递数据，或通过列线CL与输入/输出电路125传递数据。

输入/输出电路125可以将从存储器控制器200接收的命令CMD和地址ADDR传送给控制逻辑130，或与列解码器124交换数据DATA。

在读取操作或验证操作中，感测电路126可以响应于允许位VRYBIT信号生成参考电流，并且通过将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。

控制逻辑130可以通过响应于命令CMD和地址ADDR来输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRYBIT来控制外围电路120。

此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是通过还是失败。另外，控制逻辑130可以控制页缓冲器组123将验证信息(包括通过信号PASS或失败信号FAIL)临时存储在页缓冲器组123中。具体地，控制逻辑130可以响应于通过信号PASS或失败信号FAIL确定存储器单元的编程状态。例如，当存储器单元作为三级单元(TLC)操作时，控制逻辑130可以确定存储器单元的编程状态是否为擦除状态E或第一到第七编程状态P1到P7中的任何一种状态。

图3为图示了根据本公开的实施例的存储器块的示图。

参考图3，在存储器块BLKi中，彼此并行布置的多个字线可以被连接在第一选择线与第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储器块BLKi可以包括多个串ST，该多个串ST被连接在位线BL1到BLn与源极线SL之间。位线BL1到BLn可以分别连接到串ST，并且源极线SL可以共同连接到串ST。串ST可以彼此相同地配置，并且因此，连接到第一位线BL1的串ST将作为示例详细描述。

串ST可以包括在源极线SL与第一位线BL1之间彼此串联连接的源极选择晶体管SST、多个存储器单元F1到F16和漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以被包括在一个串ST中，并且数目大于附图中所示的存储器单元F1到F16的数目的存储器单元可以被包括在一个串ST中。

源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元MC1到MC16可以串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。在不同串ST中包括的源极选择晶体管SST的栅极可以连接到源极选择线SSL，并且在不同串ST中包括的漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。存储器单元F1到F16的栅极可以连接到多个字线WL1到WL16。在不同串ST中包括的存储器单元中连接到相同字线的一组存储器单元可以被称为物理页PPG。因此，对应于多个字线WL1到WL16的物理页PPG可以被包括在存储器块BLKi中。

存储器单元中的每个存储器单元可以被配置为存储一个数据位的单级单元(SLC)、存储两个数据位的多级单元(MLC)、存储三个数据位的三级单元(TLC)或存储四个数据位的四级单元(QLC)。

SLC可以存储一位数据。SLC的一个物理页PG可以存储一个逻辑页(LPG)数据。一个LPG数据可以包括其数目与在一个物理页PG中包括的单元相对应的数据位。

MLC、TLC和QLC可以存储两位或更多位数据。一个物理页PG可以存储两个或更多LPG数据。

图4为图示了根据本公开的实施例的存储器块的示图。

参考图4，图示了图2中所示的存储器块BLK1到BLKz中的任何一个存储器块BLKa。存储器块BLKa可以包括多个单元串CS11到CS1m和CS21到CS2m。在实施例中，多个单元串CS11到CS1m和CS21到CS2m中的每个单元串可以呈‘U’形状形成。在存储器块BLKa中，m个单元串可以布置在行方向(即+X方向)上。

同时，尽管在图4中图示了两个单元串布置在列方向(即+Y方向)上的情况，然而这是为了描述方便，并且三个单元串可以布置在列方向上将为显而易见的。

多个单元串CS11到CS1m和CS21到CS2m中的每个单元串可以包括至少一个源极选择晶体管SST、第一到第n存储器单元MC1到MCn、管道晶体管PT和至少一个漏极选择晶体管DST。

选择晶体管SST和DST以及存储器单元MC1到MCn可以具有彼此类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1到MCn中的每一者可以包括通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以在每个单元串中提供用于提供通道层的柱。在实施例中，可以在每个单元串中提供用于提供通道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一者的柱。

每个单元串的源极选择晶体管SST可以被连接在公共源极线CSL与存储器单元MC1到MCp之间。

在实施例中，布置在相同行上的单元串的源极选择晶体管可以连接到在行方向上延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管可以连接到不同源极选择线。参考图4，第一行上的单元串CS11到CS1m的源极选择晶体管可以连接到第一源极选择线SSL1。第二行上的单元串CS21到CS2m的源极选择晶体管可以连接到第二源极选择线SSL2。

在另一实施例中，单元串CS11到CS1m和CS21到CS2m的源极选择晶体管可以共同连接到一个源极选择线。

每个单元串的第一到第n存储器单元MC1到MCn可以被连接在源极选择晶体管SST与漏极选择晶体管DST之间。

第一到第n存储器单元MC1到MCn可以被划分为第一到第p存储器单元MC1到MCp以及第(p+1)到第n存储器单元MCp+1到MCn。第一到第p存储器单元MC1到MCp可以顺序地布置在与+Z方向相对的方向上，并且可以串联连接在源极选择晶体管SST与管道晶体管PT之间。第(p+1)到第n存储器单元MCp+1到MCn可以顺序地布置在+Z方向上，并且可以串联连接在管道晶体管PT与漏极选择晶体管DST之间。第一到第p存储器单元MC1到MCp以及第(p+1)到第n存储器单元MCp+1到MCn可以通过管道晶体管PT连接。每个单元串的第一到第n存储器单元MC1到MCn的栅极电极可以分别连接到第一到第n字线WL1到WLn。

每个单元串的管道晶体管PT的栅极可以连接到管道线PL。

每个单元串的漏极选择晶体管DST可以被连接在对应位线与存储器单元MCp+1到MCn之间。布置在行方向上的单元串可以连接到在行方向上延伸的漏极选择线。第一行上的单元串CS11到CS1m的漏极选择晶体管可以连接到第一漏极选择线DSL1。第二行上的单元串CS21到CS2m的漏极选择晶体管可以连接到第二漏极选择线DSL2。

布置在列方向上的单元串可以连接到在列方向上延伸的位线。参考图4，第一列上的单元串CS11和CS21可以连接到第一位线BL1。第m列上的单元串CS1m和CS2m可以连接到第m位线BLm。

布置在行方向上的单元串中连接到相同字线的存储器单元可以构成一个页。例如，第一行上的单元串CS11到CS1m中连接到第一字线WL1的存储器单元可以构成一个页。第二行上的单元串CS21到CS2m中连接到第一字线WL1的存储器单元可以构成另一页。当选择漏极选择线DSL1和DSL2中的任何一个漏极选择线时，可以选择布置在一个行方向上的单元串。当选择字线WL1到WLn中的任何一个字线时，可以在所选择的单元串中选择一个页。

在另一实施例中，可以提供偶数位线和奇数位线来代替第一到第m位线BL1到BLm。另外，布置在行方向上的单元串CS11到CS1m或CS21到CS2m中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串CS11到CS1m或CS21到CS2m中的奇数编号的单元串可以分别连接到奇数位线。

在实施例中，第一到第n存储器单元MC1到MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，可以提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1到MCp之间的电场。备选地，可以提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1到MCn之间的电场。当虚设存储器单元的数目增加时，存储器块BLKa的操作的可靠性得到提高。另一方面，存储器块BLKa的大小增加。当虚设存储器单元的数目减少时，存储器块BLKa的大小减小。另一方面，存储器块BLKa的操作的可靠性可能会劣化。

为了高效地控制至少一个虚设存储器单元，虚设存储器单元可以具有所需的阈值电压。在存储器块BLKa的擦除操作之前或之后，可以对全部或一些虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚设存储器单元的阈值电压控制向与相应虚设存储器单元连接的虚设字线施加的电压，使得虚设存储器单元可以具有所需的阈值电压。

图5为图示了根据本公开的实施例的存储器块的示图。

参考图5，图示了图2中所示的存储器块BLK1到BLKz中的一个存储器块的另一实施例BLKb。存储器块BLKb可以包括多个单元串CS11’到CS1m’和CS21’到CS2m’。多个单元串CS11’到CS1m’和CS21’到CS2m’中的每个单元串可以沿+Z方向延伸。多个单元串CS11’到CS1m’和CS21’到CS2m’中的每个单元串可以包括在存储器块BLKb下方的衬底(未示出)上堆叠的至少一个源极选择晶体管SST、第一到第n存储器单元MC1到MCn和至少一个漏极选择晶体管DST。

每个单元串的源极选择晶体管SST可以被连接在公共源极线CSL与存储器单元MC1到MCn之间。布置在相同行上的单元串的源极选择晶体管可以连接到相同源极选择线。布置在第一行上的单元串CS11’到CS1m’的源极选择晶体管可以连接到第一源极选择线SSL1。布置在第二行上的单元串CS21’到CS2m’的源极选择晶体管可以连接到第二源极选择线SSL2。在另一实施例中，单元串CS11’到CS1m’和CS21’到CS2m’的源极选择晶体管可以共同连接到一个源极选择线。

每个单元串的第一到第n存储器单元MC1到MCn可以串联连接在源极选择晶体管SST与漏极选择晶体管DST之间。第一到第n存储器单元MC1到MCn的栅极电极可以分别连接到第一到第n字线WL1到WLn。

每个单元串的漏极选择晶体管DST可以被连接在对应位线与存储器单元MC1到MCn之间。布置在行方向上的单元串的漏极选择晶体管可以连接到在行方向上延伸的漏极选择线。第一行上的单元串CS11’到CS1m’的漏极选择晶体管可以连接到第一漏极选择线DSL1。第二行上的单元串CS21’到CS2m’的漏极选择晶体管可以连接到第二漏极选择线DSL2。

因此，除了在图5中的每个单元串中去除了管道晶体管PT之外，图5的存储器块BLKb可以具有与图4的存储器块BLKa的电路类似的电路。

在另一实施例中，可以提供偶数位线和奇数位线来代替第一到第m位线BL1到BLm。另外，布置在行方向上的单元串CS11’到CS1m’或CS21’到CS2m’中的偶数编号的单元串可以分别连接到偶数位线，并且布置在行方向上的单元串CS11’到CS1m’或CS21’到CS2m’中的奇数编号的单元串可以分别连接到奇数位线。

在实施例中，第一到第n存储器单元MC1到MCn中的至少一个存储器单元可以用作虚设存储器单元。例如，可以提供至少一个虚设存储器单元以减小源极选择晶体管SST与存储器单元MC1到MCp之间的电场。备选地，可以提供至少一个虚设存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1到MCn之间的电场。

图6为图示了根据本公开的实施例的编程操作的示图。

参考图6，形成多个编程状态的编程操作可以包括M个编程循环。每个编程循环可以包括将编程电压施加到所选择的字线的操作以及将验证电压施加到所选择的字线的操作。可以在编程阶段中包括施加编程电压的操作，并且可以在验证阶段中包括施加验证电压的操作。将编程电压施加到所选择的字线的操作可以是增加存储器单元的阈值电压的操作，并且施加验证电压的操作可以是通过确定阈值电压来检查对应存储器单元是否已经达到目标编程状态的操作。例如，第一编程循环可以包括施加第一编程电压Vpgm1和多个验证电压Vvf1到Vvf7的操作。出于描述方便起见，已说明在所有编程循环中施加七个验证电压。然而，验证电压的数目不限于此，并且可以施加不同验证电压。

当顺序地执行编程循环时，编程电压可以增加阶跃电压(ΔVpgm)。这被称为增量步进脉冲编程(ISPP)方法。例如，在第二编程循环中施加到所选择的字线的第二编程电压Vpgm2可以比第一编程电压Vpgm1高阶跃电压(ΔVpgm)。出于描述方便起见，图示了阶跃电压为固定的。然而，阶跃电压可以动态地改变。

在执行M个编程循环时达到目标编程状态的存储器单元可以处于不再进行编程的编程禁止状态。尽管后续编程循环被执行，但是可以维持处于编程禁止状态的存储器单元的阈值电压。例如，在第二编程循环中已经被完全编程到作为目标编程状态的第二编程状态P2的存储器单元可以在第三编程循环中处于编程禁止状态。在实施例中，已经达到目标编程状态的存储器单元的位线可以被预充电到编程禁止电压。当位线被预充电到编程禁止电压时，存储器单元的通道可以由编程电压自升压，并且存储器单元可能不被编程。

图7为图示了根据本公开的实施例的编程循环的示图。

参考图7，编程循环可以包括编程阶段和验证阶段。

编程阶段可以是其中编程电压被施加到字线以使得所选择的存储器单元的阈值电压被包括在目标编程状态中的时段。编程阶段可以是其中所选择的存储器单元的编程状态变为目标编程状态的时段。编程阶段可以是其中编程电压Vpgm被施加到所选择的字线并且将通过电压Vpass施加到未选择的字线的时段。

验证阶段可以是其中验证在编程阶段之后所选择的存储器单元的编程状态是否已经达到目标编程状态的时段。验证阶段可以包括其中感测位线的时段。在验证阶段中，感测电路126可以响应于允许位信号VRYBIT生成参考电流，并且可以通过将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。感测电路126可以通过将从页缓冲器组123接收的感测电流与参考电流进行比较来输出通过信号PASS或失败信号FAIL。尽管已经描述了感测电路126将感测电压VPB与参考电压进行比较，但是感测电路126可以通过将感测电流IPB与参考电流进行比较来输出通过信号PASS或失败信号FAIL。

例如，当对第六编程状态P6的验证在第K编程循环之前通过时，第K编程循环和第K编程循环之后的编程循环可以是用于形成第七编程状态P7的编程循环。其目标编程状态为第六编程状态P6的存储器单元可以处于编程禁止状态，并且可能从第K编程循环开始不被编程。例如，可以将电源电压Vcc施加到达到作为目标编程状态的第六编程状态P6的存储器单元的位线，以使得达到第六编程状态P6的存储器单元可以处于编程禁止状态。其目标编程状态为第七编程状态P7的存储器单元可以处于编程允许状态，并且可以从第K编程循环开始被编程。具体地，可以将接地电压GND或0V施加到达到作为目标编程状态的第七编程状态P7的存储器单元的位线，以使得达到作为目标编程状态的第七编程状态P7的存储器单元可以被编程。

图8为根据本公开的实施例的编程操作的时序图。

参考图8，图示了包括编程阶段和验证阶段的任何一个编程循环的时序图。编程操作的任何一个编程循环可以在第一到第六时间t1到t6期间执行。第一到第四时间t1到t4可以构成编程阶段，并且第四到第六时间t4到t6可以构成验证阶段。

首先，在第一时间t1处，可以将选择电压Von施加到所选择的漏极选择线和所选择的源极选择线Selected DSL/SSL以接通选择晶体管DST/SST。另外，可以将第一电压V1施加到所选择的字线Selected WL和未选择的字线Unselected WLs。可以将接地电压GND施加到未选择的源极选择线Unselected SSLs和未选择的漏极选择线Unselected DSLs。当施加接地电压GND时，可以关断连接到未选择的源极选择线Unselected SSLs和未选择的漏极选择线Unselected DSLs的源极选择晶体管SST和漏极选择晶体管DST，并且因此，可以将编程禁止电压施加到未选择的串的通道。

另外，在第二时间t2处，可以维持施加到未选择的字线Unselected WLs的第一电压V1，并且电压电平可以从施加到所选择的字线Selected WL的第一电压V1增加到编程电压Vpgm。第一电压V1可以是具有与通过电压Vpass的电压电平相同的电压电平的电压，或可以是具有比通过电压Vpass的电压电平高的电压电平并且具有比编程电压Vpgm的电压电平低的电压电平的电压。在其中将编程允许电压或编程禁止电压施加到位线的状态下，可以将编程电压Vpgm施加到所选择的字线Selected WL，以使得连接到所选择的字线SelectedWL的存储器单元中的所选择的存储器单元可以被编程。

在第三时间t3处，可以将通过电压Vpass施加到所有字线Selected WL和Unselected WLs。此外，可以在某个时间tVph期间施加向所有字线Selected WL和Unselected WLs施加的通过电压Vpass。即，在将编程电压Vpgm施加到所选择的字线Selected WL之后，可以在执行验证阶段之前均等地设置施加到所有字线的电压电平。某个时间tVph可以是通过电压维持时间。另外，可以在通过电压维持时间期间执行未选择的串的通道初始化操作。具体地，当将通过电压施加到与所选择的字线Selected WL连接的存储器单元时，可以将接通源极选择晶体管的选择电压Vs施加到未选择的源极选择线Unselected SSLs。另外，可以将接地电压施加到未选择的漏极选择线Unselected DSLs。根据本公开的实施例，关断连接到未选择的串的漏极选择线DSL的漏极选择晶体管DST，并且接通连接到未选择的串的源极选择线SSL的源极选择晶体管SST。因此，可以仅向源极选择线SSL的一侧对通道电势放电，并且可以初始化未选择的串的通道。

另外，在第三时间t3执行的未选择的串的通道初始化操作可以最小化后续在第四到第六时间t4到t6期间执行的验证阶段中的干扰。

图9为根据本公开的实施例的编程操作的时序图。

参考图9，可以在验证阶段中执行未选择的串的通道初始化操作。

具体地，在将通过电压Vpass施加到所有字线Selected WL和Unselected WLs之后，可以在第四时间t4将接通源极选择晶体管的选择电压Vs施加到未选择的源极选择线Unselected SSLs。另外，可以将接地电压施加到未选择的漏极选择线Unselected DSLs。根据本公开的实施例，可以关断连接到未选择的串的漏极选择线DSL的漏极选择晶体管DST，并且可以接通连接到未选择的串的源极选择线SSL的源极选择晶体管SST。因此，可以仅向源极选择线SSL的一侧对通道电势放电，并且可以初始化未选择的串的通道。

图10为根据本公开的实施例的编程操作期间的任何时间的串的截面图。

参考图10，图示了当将编程电压施加到所选择的字线时多个串中的任何一个未选择的串。如图3到图5中所描述，多个存储器块BLK1到BLKz可以共用源极线SL。可以通过在对多个存储器块BLK1到BLKz中的所选择的存储器块的编程操作中施加到源极线的编程电压Vpgm将热空穴

引入到未选择的串中的每个未选择的串的通道Channel。

具体地，当将编程电压施加到所选择的字线时，可以将具有如下电平的电压施加到源极选择晶体管和漏极选择晶体管：在该电平处，连接到未选择的串的源极选择线SSL和漏极选择线DSL的源极选择晶体管和漏极选择晶体管被关断。即，未选择的串的通道可以被电气阻挡而免受源极线SL和位线BL的影响。当在未选择的串的通道被电气阻挡而免受源极线SL和位线BL的影响的状态下由于热载流子注入(HCI)而将热空穴引入到未选择的串的通道中时，未选择的串的通道可以处于浮置状态。

另外，当未选择的串的通道由施加到所选择的字线和未选择的字线的编程电压Vpgm和通过电压Vpass升压时，未选择的串的通道电势可以变为高。当未选择的串的通道电势变为高时，干扰可能在后续执行的验证操作中出现。因此，为了减少由于通道电势的干扰，有必要初始化未选择的串的通道。

根据本公开的实施例，可以关断连接到未选择的串的漏极选择线的漏极选择晶体管，并且可以接通连接到未选择的串的源极选择线SSL的源极选择晶体管。因此，可以仅向源极选择线SSL的一侧对通道电势放电。

图11为根据本公开的实施例的编程操作期间的任何时间的串的截面图。

参考图11，图示了在编程操作期间初始化未选择的串的通道的操作。具体地，可以在施加编程电压的时段之后的通过电压维持时段中执行未选择的串的通道初始化操作。在未选择的串的通道初始化操作中，可以将接通电压施加到未选择的串的源极选择晶体管SST，并且可以将接地电压施加到未选择的串的漏极选择晶体管DST。可以接通未选择的串的源极选择晶体管SST，并且可以关断未选择的串的漏极选择晶体管DST。另外，在通过电压维持时段中将接通存储器单元的通过电压施加到多个字线WL1到WLn，并且因此，未选择的串中的每个未选择的串的通道Channel可以电连接到源极线SL，以使得通道中的热空穴

可以被去除。

图12为图示了根据本公开的实施例的存储器设备的操作方法的流程图。

参考图12，存储器设备100可以包括连接到多个字线和多个串的多个存储器单元。此外，存储器设备100可以执行将编程电压施加到所选择的字线的编程电压施加操作(S1210)。具体地，存储器设备100可以将编程电压施加到多个字线中的对应于待存储数据的存储器单元的字线，即所选择的字线。

此外，存储器设备100可以对未选择的串执行通道初始化操作(S1220)。具体地，存储器设备100可以将接通电压施加到多个串中的未选择的串的源极选择线。另外，存储器设备100可以通过将接地电压施加到多个串中的未选择的串的漏极选择线来执行未选择的串的通道初始化操作。

存储器设备100可以执行将验证电压施加到所选择的字线的验证操作(S1230)。具体地，存储器设备100可以执行将验证电压施加到所选择的字线的验证操作，该验证电压用于验证对应于所选择的字线的存储器单元的编程状态。

根据实施例，当存储器设备100对未选择的串执行通道初始化操作时，存储器设备100可以将通过电压施加到所选择的字线。

根据实施例，当存储器设备100将编程电压施加到所选择的字线时，存储器设备100可以将接地电压施加到未选择的源极选择线。

根据实施例，当存储器设备100将验证电压施加到所选择的字线时，存储器设备100可以将接地电压施加到未选择的源极选择线。

图13为图示了根据本公开的实施例的存储器控制器的示图。

参考图13，存储器控制器1300可以包括处理器1310、RAM 1320和ECC电路1330、ROM1360、主机接口1370和闪存接口1380。图13中所示的存储器控制器1300可以是图1中所示的存储器控制器200的实施例。

处理器1310可以通过使用主机接口1370与主机2000通信，并且可以执行逻辑操作以控制存储器控制器1300的操作。例如，处理器1310可以基于从主机2000或外部设备接收的请求加载编程命令、数据文件、数据结构等，并且执行各种操作或生成命令和地址。例如，处理器1310可以生成编程操作、读取操作、擦除操作、挂起操作和参数设置操作所需的各种命令。

此外，处理器1310可以执行闪存转换层(FTL)的功能。处理器250可以通过FTL将由主机2000提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收通过使用映射表输入的LBA以将LBA转换为PBA。FTL的若干地址映射方法根据映射单元而存在。代表性地址映射方法可以包括页映射方法、块映射方法和混合映射方法。

此外，处理器1310可以在没有来自主机2000的任何请求的情况下生成命令。例如，处理器1310可以生成用于后台操作的命令，该后台操作诸如为用于存储器设备100的损耗均衡的操作和用于存储器设备100的垃圾收集的操作。

RAM 1320可以用作处理器1310的缓冲存储器、工作存储器或高速缓存存储器。此外，RAM 1320可以存储处理器1310执行的代码和命令。RAM 1320可以存储由处理器1310处理的数据。另外，可以实施RAM 1320，RAM 1320包括静态RAM(SRAM)或动态RAM(DRAM)。

ECC电路1330可以检测编程操作或读取操作中的错误，并且可以校正所检测的错误。具体地，ECC电路1330可以根据错误校正码(ECC)来执行错误校正操作。此外，ECC电路1330可以基于待写入到存储器设备100的数据来执行ECC编码。对其执行ECC编码的数据可以通过闪存接口1380传送给存储器设备100。另外，ECC电路1330可以对通过闪存接口1380从存储器设备100接收的数据执行ECC解码。

ROM 1360可以用作用于存储各种信息的存储单元，该各种信息为操作存储器控制器1300所需的。具体地，ROM 1360可以包括映射表，并且物理到逻辑地址信息和逻辑到物理地址信息可以被存储在映射表中。此外，ROM 1360可以由处理器1310控制。

主机接口1370可以包括用于在主机2000与存储器控制器1300之间交换数据的协议。具体地，主机接口1370可以通过以下各种接口协议中的至少一种接口协议与主机2000通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围部件互联(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机系统接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议、专用协议等。

闪存接口1380在处理器1310的控制下可以通过使用通信协议与存储器设备100通信。具体地，闪存接口1380可以通过通道与存储器设备100传递命令、地址和数据。例如，闪存接口1380可以包括NAND接口。

图14为图示了根据本公开的实施例的存储器卡系统的示图。

参考图14，存储器卡系统3000可以包括存储器控制器3100、存储器设备3200和连接器3300。

存储器控制器3100可以连接到存储器设备3200。存储器控制器3100可以访问存储器设备3200。例如，存储器控制器3100可以控制对存储器设备3200的读取、写入、擦除和后台操作。存储器控制器3100可以提供存储器设备3200与主机之间的接口。此外，存储器控制器3100可以驱动固件，该固件控制存储器设备3200。

例如，存储器控制器3100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和错误校正器的部件。

存储器控制器3100可以通过连接器3300与外部设备通信。存储器控制器3100可以根据特定通信协议与外部设备(例如主机)通信。示例性地，存储器控制器3100可以通过以下各种通信协议中的至少一种通信协议与外部设备通信：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互联(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙、NVMe等。

示例性地，存储器设备3200可以用各种非易失性存储器设备实施，各种非易失性存储器设备诸如为电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和自旋转移扭矩磁RAM(STT-MRAM)。

存储器控制器3100和存储器设备3200可以集成到单个半导体设备中以构成存储器卡。例如，存储器控制器3100和存储器设备3200可以构成存储器卡，诸如PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存(CF)卡、智能媒体卡(SM和SMC)、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和通用闪存(UFS)。

图15为图示了根据本公开的实施例的固态驱动装置(SSD)的示图。

参考图15，SSD系统4000可以包括主机4100和SSD 4200。SSD4200可以通过信号连接器4001与主机4100交换信号SIG，并且可以通过电源连接器4002接收功率PWR。SSD 4200可以包括SSD控制器4210、多个闪存存储器4221到422n、辅助电源4230和缓冲存储器4240。

在实施例中，SSD控制器4210可以用作参考图1描述的存储器控制器200。SSD控制器4210可以响应于从主机4100接收的信号SIG控制多个闪存存储器4221到422n。示例性地，信号SIG可以是基于主机4100与SSD 4200之间的接口的信号。例如，信号SIG可以是通过以下接口中的至少一个接口限定的信号：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互联(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存(UFS)、WI-FI、蓝牙、NVMe等。

辅助电源4230可以通过电源连接器4002连接到主机4100。辅助电源4230可以从主机4100接收输入的功率PWR，并且可以对功率PWR充电。当来自主机4100的供电不平稳时，辅助电源4230可以为SSD 4200提供功率。示例性地，辅助电源4230可以位于SSD 4200中，或可以位于SSD 4200外部。例如，辅助电源4230可以位于主板上，并且可以将辅助功率提供给SSD 4200。

缓冲存储器4240可以作为SSD 4200的缓冲存储器操作。例如，缓冲存储器4240可以临时存储从主机4100接收的数据或从多个闪存存储器4221到422n接收的数据，或缓冲存储器4240可以临时存储闪存存储器4221到422n的元数据(例如映射表)。缓冲存储器4240可以包括诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。

图16为图示了根据本公开的实施例的用户系统的示图。

参考图16，用户系统5000可以包括应用处理器5100、存储器模块5200、网络模块5300、存储模块5400和用户接口5500。

应用处理器5100可以驱动在用户系统5000、操作系统(OS)、用户程序等中包括的部件。示例性地，应用处理器5100可以包括控制器，该控制器控制在用户系统5000、接口、图形引擎等中包括的部件。应用处理器5100可以提供为片上系统(SoC)。

存储器模块5200可以作为用户系统5000的主存储器、工作存储器、缓冲存储器或高速缓存存储器操作。存储器模块5200可以包括诸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的易失性随机存取存储器，以及诸如PRAM、ReRAM、MRAM和FRAM的非易失性随机存取存储器。示例性地，应用处理器5100和存储器模块5200可以通过基于叠层封装(PoP)进行封装而被提供为一个半导体封装。

网络模块5300可以与外部设备通信。示例性地，网络模块5300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi。示例性地，网络模块5300可以包括在应用处理器5100中。

存储模块5400可以存储数据。例如，存储模块5400可以存储从应用处理器5100接收的数据。备选地，存储模块5400可以将其中存储的数据传输给应用处理器5100。示例性地，存储模块5400可以用非易失性半导体存储器设备实施，该非易失性半导体存储器设备诸如为相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、NAND闪存、NOR闪存或具有三维结构的NAND闪存。示例性地，存储模块5400可以提供为可移动驱动装置，诸如用户系统5000的存储器卡或外部驱动装置。

示例性地，存储模块5400可以包括多个非易失性存储器设备，并且多个非易失性存储器设备可以与参考图1到图5描述的存储器设备100等同地操作。存储模块5400可以与参考图1描述的存储设备1000等同地操作。

用户接口5500可以包括用于将数据或命令输入给应用处理器5100或将数据输出给外部设备的接口。示例性地，用户接口5500可以包括用户输入接口，诸如键盘、小键盘、按钮、触控面板、触摸屏、触控垫、触控球、相机、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口5500可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监测器。

根据本公开，能够提供一种用于执行改进的编程操作的存储器设备以及存储器设备的操作方法。

尽管已参考本公开的某些示例性实施例示出和描述了本公开，但是本领域技术人员将理解，可以在不脱离如随附权利要求书和其等同方案所限定的本公开的精神和范围的情况下在本文中进行形式和细节的各种改变。因此，本公开的范围不应限于上述示例性实施例，而是应不仅通过随附权利要求书还通过其等同方案来确定。

在上述实施例中，可以选择性地执行所有步骤，或可以省略部分步骤。在每个实施例中，步骤不必根据所描述次序执行并且可以重新布置。在本说明书和附图中公开的实施例仅为便于理解本公开的示例，并且本公开不限于此。即，对于本领域技术人员来说显而易见的是，可以在本公开的技术范围的基础上进行各种修改。

同时，已在附图和说明书中描述了本公开的示例性实施例。尽管在此处使用特定术语，但那些仅用于解释本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内，许多变型是可能的。对于本领域技术人员来说显而易见的是，除本文中公开的实施例外，还可以在本公开的技术范围的基础上进行各种修改。

Claims (16)

1.一种存储器设备，包括：

存储器单元阵列，包括多个存储器单元，所述多个存储器单元被连接到多个字线和多个串；以及

外围电路，被配置为对所述多个存储器单元中被连接到所选择的字线的所选择的存储器单元执行编程操作，

其中当所述外围电路在所述编程操作期间将通过电压施加到所述所选择的字线以接通所述所选择的存储器单元时，所述外围电路被配置为将选择电压施加到未选择的源极线以接通源极选择晶体管，并且被配置为将接地电压施加到未选择的漏极选择线。

2.根据权利要求1所述的存储器设备，

其中所述编程操作包括：

编程阶段，包括其中所述编程电压被施加到所述所选择的字线的时段以及其中所述通过电压被施加到所述所选择的字线的时段，

以及验证阶段，包括其中验证所述所选择的存储器单元的编程状态的验证电压被施加到所述所选择的字线的时段。

3.根据权利要求2所述的存储器设备，其中当所述外围电路将所述编程电压施加到所述所选择的字线时，所述外围电路将所述接地电压施加到所述未选择的源极选择线。

4.根据权利要求2所述的存储器设备，其中当所述外围电路将所述验证电压施加到所述所选择的字线时，所述外围电路将所述接地电压施加到所述未选择的源极选择线。

5.根据权利要求1所述的存储器设备，其中所述外围电路包括被配置为生成内部电压的电压生成器，所述内部电压包括被用于执行所述编程操作的所述通过电压和所述选择电压。

6.根据权利要求1所述的存储器设备，包括控制逻辑，所述控制逻辑被配置为控制所述外围电路以将电压施加到所述多个字线和所述多个串。

7.根据权利要求1所述的存储器设备，其中所述选择电压的电压电平高于所述源极选择晶体管的阈值电压的电压电平，并且

其中所述选择电压的电压电平低于所述通过电压的电压电平。

8.一种用于操作存储器设备的方法，所述存储器设备具有多个存储器单元，所述多个存储器单元被连接到多个字线和多个串，所述方法包括：

执行将编程电压施加到所述多个字线中的所选择的字线的编程电压施加操作；

通过将接通电压施加到所述多个串中的未选择的串的源极选择线以及将接地电压施加到所述未选择的串的漏极选择线，对所述多个串中的所述未选择的串执行通道初始化操作；以及

执行将验证电压施加到所述所选择的字线的验证操作。

9.根据权利要求8所述的方法，其中执行所述通道初始化操作还包括：将通过电压施加到所述所选择的字线，以接通对应于所述所选择的字线的所述所选择的存储器单元。

10.根据权利要求8所述的方法，其中在执行所述编程电压施加操作时，在所述编程电压被施加到所述所选择的字线的同时，所述接地电压被施加到所述未选择的源极选择线。

11.根据权利要求8所述的方法，其中在执行所述验证操作时，在所述验证电压被施加到所述所选择的字线的同时，所述接地电压被施加到所述未选择的源极选择线。

12.根据权利要求8所述的方法，其中所述接通电压的电压电平高于所述源极选择晶体管的阈值电压的电压电平，并且

其中所述接通电压的电压电平低于被施加到所述所选择的字线的通过电压的电压电平。

13.一种存储器设备，包括：

存储器单元阵列，包括多个存储器单元，所述多个存储器单元被连接到多个字线和多个串；以及

外围电路，被配置为：

将编程电压施加到所述多个字线中的所选择的字线，以及将通过电压施加到所述所选择的字线以接通对应于所述所选择的字线的所选择的存储器单元；以及随后

将选择电压施加到未选择的源极选择线以接通对应于未选择的源极选择线的源极选择晶体管，以及将接地电压施加到未选择的漏极选择线。

14.根据权利要求13所述的存储器设备，其中当所述外围电路将所述通过电压施加到所述所选择的字线以接通对应于所述所选择的字线的所述所选择的存储器单元时，所述外围电路被配置为将所述接地电压施加到所述未选择的源极选择线和所述未选择的漏极选择线。

15.根据权利要求13所述的存储器设备，其中所述外围电路还包括被配置为生成内部电压的电压生成器，所述内部电压包括所述编程电压、所述通过电压和所述选择电压。

16.根据权利要求13所述的存储器设备，包括控制逻辑，所述控制逻辑被配置为控制所述外围电路以将电压施加到所述多个字线和所述多个串。

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