CN112908371B - 存储器装置和操作该存储器装置的方法 - Google Patents

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Abstract

存储器装置和操作该存储器装置的方法。本公开涉及一种电子装置。根据本技术的具有改进的高速缓存编程操作性能的存储器装置包括：多个存储器单元，其各自被编程为第一编程状态至第n编程状态中的任意一种，其中，n为大于1的自然数；感测锁存器，其被配置为存储从连接到多个存储器单元中的选定存储器单元的位线感测的数据；以及多个数据锁存器，其被配置为临时存储待存储在选定存储器单元中的数据。

Description

存储器装置和操作该存储器装置的方法
技术领域
本公开涉及一种电子装置，更具体来说，涉及一种存储器装置和操作该存储器装置的方法。
背景技术
存储装置在主机装置(例如，计算机或智能电话)的控制下存储数据。存储装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器，存储器装置可以是易失性存储器装置或非易失性存储器装置。
易失性存储器装置仅在供电时存储数据，并且在电源中断时丢失存储的数据。易失性存储器装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等。
非易失性存储器装置即使电源中断也不会丢失数据。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存存储器等。
发明内容
本公开的一个实施方式提供了一种具有改进的高速缓存编程操作性能的存储器装置和操作该存储器装置的方法。
根据本公开的一个实施方式的一种存储器装置包括：多个存储器单元，其各自被编程为第一编程状态至第n编程状态中的任意一种，其中，n为大于1的自然数；感测锁存器，其被配置为存储从连接到多个存储器单元中的选定存储器单元的位线感测的数据；以及多个数据锁存器，其被配置为临时存储待存储在选定存储器单元中的数据。多个数据锁存器中的任意一个数据锁存器存储第一编程状态至第n编程状态的验证操作的结果信息，直到第一编程状态至第n编程状态中的设定编程状态的验证操作通过，并且在设定编程状态的验证操作通过之后，感测锁存器存储验证操作的结果信息。
根据本公开的一个实施方式的一种存储器装置包括：多个存储器单元，其各自被编程为第一编程状态至第n编程状态中的任意一种，其中，n为大于1的自然数；感测锁存器，其被配置为存储从连接到选定存储器单元的位线感测的感测数据；数据锁存器，其被配置为临时存储待存储在多个存储器单元中的选定存储器单元中的编程数据；以及控制逻辑，其被配置为在数据锁存器中的任意一个数据锁存器中存储第一编程状态至设定编程状态的验证操作的结果信息，直到第一编程状态至第n编程状态中的设定编程状态的验证操作通过，并且在感测锁存器中存储在设定编程状态的验证操作通过之后执行的验证操作的结果信息。
根据本公开的一个实施方式的一种操作存储器装置的方法包括以下步骤：在多个数据锁存器中的任意一个数据锁存器中存储第一编程状态至第n编程状态的验证操作的结果信息；确定第一编程状态至第n编程状态中的设定编程状态的验证操作是否通过；以及基于确定结果，在感测锁存器中存储在设定编程状态的验证操作通过之后的验证操作的结果信息。
根据本公开的一个实施方式的操作存储器装置的方法包括以下步骤：在第一锁存器至第四锁存器中的第三锁存器中锁存选定存储器单元的第一编程状态至第n编程状态中的第一编程状态至第n-1编程状态的验证结果；在第二锁存器和第四锁存器中锁存待存储在相对于选定存储器单元的后续存储器单元中的第一数据和第二数据；当选定存储器单元处于第n-1编程状态时，在将第二数据从第四锁存器移动到第三锁存器的同时，将验证结果从第三锁存器移动到第一锁存器；在第四锁存器中锁存待存储在后续存储器单元中的第三数据；以及当选定存储器单元处于第n编程状态时，将锁存的第一数据至第三数据编程在后续存储器单元中。
根据本技术的存储器装置和操作该存储器装置的方法提供了改进的高速缓存编程操作性能。
附图说明
图1是示出存储装置的框图。
图2是示出根据本公开的一个实施方式的存储器装置的图。
图3是示出图2的存储器单元阵列的一个实施方式的图。
图4是示出图3的存储器块BLKi的图。
图5是示出图3的存储器块BLK1至BLKz中的代表性存储器块BLKa的电路图。
图6是示出图3的存储器块BLK1至BLKz中的代表性存储器块BLKb的另一实施方式的电路图。
图7是示出存储器单元的编程状态的图。
图8是描述在编程操作期间施加到选定字线的电压的图。
图9是描述高速缓存编程操作的图。
图10是描述编程循环的图。
图11是描述将存储器单元编程为第七编程状态的处理的图。
图12是示出页缓冲器的图。
图13是示出编程操作控制器的图。
图14A和图14B是描述根据本公开的一个实施方式的锁存器之间的数据移动的图。
图15是描述根据本公开的一个实施方式的控制第一锁存器的方法的图。
图16是描述根据本公开的一个实施方式的编程操作的图。
图17是描述在第六编程状态的验证操作通过之后的编程操作的图。
图18是示出根据本公开的一个实施方式的应用了存储装置的存储卡系统的框图。
图19是示出根据本公开的一个实施方式的应用了存储装置的固态驱动器(SSD)系统的框图。
图20是示出根据本公开的一个实施方式的应用了存储装置的用户系统的框图。
具体实施方式
提供本发明的各个特征和方面的具体结构和功能细节是为了描述本公开的实施方式。然而，本发明可以以各种形式实现或实施，并且因此本发明不限于任何公开的实施方式，也不限于本文提供的任何具体细节。此外，在整个说明书中，对“一个实施方式”或“另一实施方式”等的参照不一定仅指一个实施方式，并且任何此类短语的不同参照不一定指相同的实施方式。
下面参考附图描述本公开的实施方式，以使本领域技术人员能够实践本发明。
图1是示出存储装置的框图。
参照图1，存储装置50可以包括存储器装置100和控制存储器装置的操作的存储器控制器200。
存储装置50可以在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板PC或车载信息娱乐系统)的控制下存储数据。
根据限定与主机300的通信的主机接口，存储装置50可以是各种类型存储装置中的任何一种。例如，存储装置50可以被配置为SSD、多媒体卡(以MMC、eMMC、RS-MMC和微型MMC的形式)、安全数字卡(以SD、迷你SD和微型SD的形式)、通用串行总线(USB)存储装置、通用闪存存储(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡类型存储装置、外围组件互连(PCI)卡类型存储装置、PCI express(PCI-E)卡类型存储装置、紧凑型闪存(CF)卡、智能媒体卡和/或记忆棒。
存储装置50可以被制造成各种类型的封装中的任何一种。例如，存储装置50可以被制造成层叠式封装(POP)、系统级封装(SIP)、芯片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和/或晶圆级层叠封装(WSP)。
存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可以包括多个存储器管芯。多个存储器管芯中的每一个可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
存储器单元中的每一个可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。一个存储器块可以包括多个页。在一个实施方式中，页可以是用于在存储器装置100中存储数据或者读取存储在存储器装置100中的数据的单位。存储器块可以是用于擦除数据的单位。
在一个实施方式中，存储器装置100可以是双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双数据速率4(LPDDR4)SDRAM、图形双数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器装置、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，将在存储器装置100是NAND闪存存储器的背景下描述本发明的各个方面和特征。
存储器装置100可以从存储器控制器200接收命令和地址。存储器装置100被配置为访问存储器单元阵列的由所接收的地址选定的区域。访问选定区域表示对选定区域执行对应于所接收的命令的操作。例如，存储器装置100可以执行写入操作(编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址选择的区域。在读取操作期间，存储器装置100可以从由地址选定的区域读取数据。在擦除操作期间，存储器装置100可以擦除存储在由地址选定的区域中的数据。
存储器装置100可以包括多个存储器管芯。每个存储器管芯可以包括至少一个存储器单元阵列。可以通过管芯交织操作、沟道交织操作、路径(way)交织操作或平面交织操作来控制多个存储器管芯。
在本公开的一个实施方式中，存储器装置100可以包括页缓冲器组123和编程操作控制器131。
页缓冲器组123可以临时存储待被编程在存储器装置100中的存储器单元中的数据，存储确定连接到存储器单元的位线要被预充电至的电位的预充电数据，或者存储从存储器单元感测的数据。页缓冲器组123可以临时存储将要被编程在下一页中的数据以用于高速缓存编程操作。具体来说，当在当前页中编程数据时，可以临时存储将要被编程在下一页中的数据。当前页可以是连接到当前选定字线的存储器单元。下一页可以是连接到后续选定字线的存储器单元。
编程操作控制器131可以控制页缓冲器组123和外围电路(未图示)，使得临时存储在页缓冲器组123中的数据被编程到存储器装置100中。
编程操作控制器131可以检查连接到选定字线的存储器单元的编程状态，并且控制外围电路(未图示)根据编程状态来将待存储在连接到下一选定字线的存储器单元中的数据输入到页缓冲器组123。
当向存储装置50供电时，存储器控制器200可以执行固件(FW)。固件FW可以包括接收从主机300输入的请求或者向主机300输出响应的主机接口层HIL、管理主机300的接口和存储器装置100的接口之间的操作的闪存转换层(FTL)、以及向存储器装置100提供命令或者从存储器装置100接收响应的闪存接口层(FIL)。
存储器控制器200可以从主机300接收数据和逻辑地址(LA)，并且可以将逻辑地址转换成物理地址(PA)，其指示存储器装置100中包括的将存储数据的存储器单元的地址。LA可以是逻辑块地址(LBA)，并且PA可以是物理块地址(PBA)。
存储器控制器200可以根据主机300的请求而控制存储器装置100执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、PBA和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和PBA。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和PBA。
在没有来自主机300的请求的情况下，存储器控制器200可以自主控制存储器装置100执行编程操作、读取操作或擦除操作。例如，存储器控制器200可以控制存储器装置100执行用于执行后台操作(例如，损耗均衡、垃圾收集或读取复归(read reclaim))的编程操作、读取操作或擦除操作。
存储器控制器200可以向存储器装置100提供高速缓存编程命令。当存储器装置100接收到高速缓存编程命令时，编程操作控制器131可以控制页缓冲器组123在数据被编程到当前页中的同时将待被编程到下一页中的数据存储在页缓冲器组123中。
主机300可以使用例如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI express(PCIe)、非易失性存储器express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和/或减载DIMM(LRDIMM)的各种通信方法中的至少一种来与存储装置50进行通信，。
图2是示出根据本公开的一个实施方式的存储器装置100的图。
参照图2，存储器管芯可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括通过行线RL连接到行解码器121的多个存储器块BLK1至BLKz。存储器块BLK1至BLKz可以通过位线BL1至BLn连接到页缓冲器组123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。在一个实施方式中，多个存储器单元是非易失性存储器单元。可以将连接到同一字线的存储器单元定义为一个页。因此，一个存储器块可以包括多个页。
行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。
存储器单元阵列110中的每一个存储器单元可以被配置为存储一个数据位的单层单元(SLC)、存储两个数据位的多层单元(MLC)、存储三个数据位的三层单元(TLC)或存储四个数据位的四层单元(QLC)。
外围电路120可以被配置为在控制逻辑130的控制下对存储器单元阵列110的选定区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLn施加各种操作电压，或者释放所施加的电压。
外围电路120可以包括行解码器121、电压生成器122、页缓冲器组123、列解码器124和输入/输出电路125。
行解码器121通过行线RL连接到存储器单元阵列110。行线RL可以包括至少一条源极选择线、多条字线和至少一条漏极选择线。在一个实施方式中，字线可以包括普通字线和虚设字线。在一个实施方式中，行线RL还可以包括管道选择线。
行解码器121被配置为响应于控制逻辑130的控制而操作。行解码器121从控制逻辑130接收行地址RADD。
行解码器121被配置为对行地址RADD进行解码。行解码器121根据经解码的地址选择存储器块BLK1至BLKz中的至少一个存储器块。此外，行解码器121可以选择根据经解码的地址而选定的存储器块的至少一条字线，以将由电压生成器122生成的电压施加到该至少一条字线WL。
例如，在编程操作期间，行解码器121可以向选定字线施加编程电压，并且向未选定字线施加低于编程电压的编程通过电压。在编程验证操作期间，行解码器121可以向选定字线施加验证电压，并且向未选定字线施加高于验证电压的验证通过电压。在读取操作期间，行解码器121可以向选定字线施加读取电压，并且向未选定字线施加高于读取电压的读取通过电压。
在一个实施方式中，以存储器块为单位执行存储器单元阵列110的擦除操作。在擦除操作期间，行解码器121可以根据经解码的地址选择一个存储器块。在擦除操作期间，行解码器121可以向连接到选定存储器块的字线施加接地电压。
电压生成器122响应于控制逻辑130的控制而操作。电压生成器122被配置为使用提供给存储器装置的外部电源电压来生成多个电压。具体来说，电压生成器122可以响应于操作信号OPSIG来生成在编程操作、读取操作和擦除操作中使用的各种操作电压Vop。例如，响应于控制逻辑130的控制，电压生成器122可以生成编程电压、验证电压、通过电压、读取电压和擦除电压等。
在一个实施方式中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压用作存储器单元阵列110的操作电压。
在一个实施方式中，电压生成器122可以使用外部电源电压或内部电源电压生成多个电压。
例如，电压生成器122可以包括接收内部电源电压的多个泵浦电容器，并且响应于控制逻辑130的控制而选择性地激活多个泵浦电容器以生成多个电压。
生成的多个电压可以由行解码器121提供给存储器单元阵列110。
缓冲器组123包括分别通过第一位线BL1至第n位线BLn连接到存储器单元阵列110的第一页缓冲器PB1至第n页缓冲器PBn。第一页缓冲器PB1至第n页缓冲器PBn在控制逻辑130的控制下操作。具体来说，第一页缓冲器PB1至第n页缓冲器PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器PB1至第n页缓冲器PBn可以临时存储通过第一位线BL1至第n位线BLn接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLn中的电流或电压。
具体来说，在编程操作期间，当编程脉冲施加到选定字线时，第一页缓冲器PB1至第n页缓冲器PBn可以通过第一位线BL1至第n位线BLn将通过数据输入/输出电路125接收的数据DATA传输到选定存储器单元。根据传输的数据DATA对选定页的存储器单元进行编程。连接到被施加有编程允许电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。可以保持连接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作期间，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从选定存储器单元读取页数据。
在读取操作期间，第一页缓冲器PB1至第n页缓冲器PBn通过第一位线BL1至第n位线BLn从选定页的存储器单元读取数据DATA，并且在列解码器124的控制下将读取的数据DATA输出到数据输入/输出电路125。
在擦除操作期间，第一页缓冲器PB1至第n页缓冲器PBn可以浮置第一位线BL1至第n位线BLn。
列解码器124可以响应于列地址CADD而在输入/输出电路125和页缓冲器组123之间传输数据。例如，列解码器124可以通过数据线DL与第一页缓冲器PB1至第n页缓冲器PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从参照图1描述的存储器控制器200接收的命令CMD和地址ADDR传输到控制逻辑130，或者可以与列解码器124交换数据DATA。
感测电路126可以在读取操作或验证操作期间响应于允许位信号VRYBIT而生成参考电流，并且可以将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，以输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR而输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRYBIT，以控制外围电路120。此外，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作通过还是失败。在根据本公开的一个实施方式中，通过信号PASS或失败信号FAIL(即，验证信息)可以临时存储在页缓冲器组123中。编程操作控制器131可以基于该验证信息来执行编程操作。在一个实施方式中，编程操作控制器131可以响应于通过信号PASS或失败信号FAIL来确定存储器单元的编程状态。例如，当存储器单元作为三层单元(TLC)操作时，编程操作控制器131可以确定存储器单元的编程状态是擦除状态E还是第一编程状态P1至第七编程状态P7中的任何一个。
图3是示出图2的存储器单元阵列的一个实施方式的图。
参照图3，存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块具有三维结构。每个存储器块包括层叠在基板上的多个存储器单元。多个存储器单元沿着相互正交的方向(即+X方向、+Y方向和+Z方向)布置。参照图4至图6更详细地描述每个存储器块的结构。
图4是描述图3的存储器块BLKi的图。
参照图4，在第一选择线和第二选择线之间彼此平行布置的多条字线可以连接到存储器块BLKi。这里，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储器块BLKi可以包括连接在位线BL1至BLn和源极线SL之间的多个串ST。位线BL1至BLn可以分别连接到串ST，并且源极线SL可以共用地连接到串ST。由于串ST可以彼此相同地配置，因此将具体描述连接到第一位线BL1的串ST作为示例。
串ST可以包括串联连接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元MC1至MC16和漏极选择晶体管DST。一个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且可以包括多于图中所示的16个存储器单元MC1至MC16的存储器单元。
源极选择晶体管SST的源极可以连接到源极线SL，并且漏极选择晶体管DST的漏极可以连接到第一位线BL1。存储器单元MC1至MC16可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以连接到源极选择线SSL，漏极选择晶体管DST的栅极可以连接到漏极选择线DSL，并且存储器单元MC1至MC16的栅极可以连接到多条字线WL1至WL16。不同串ST中包括的存储器单元中的连接到同一字线的一组存储器单元可以被称为物理页PG。因此，存储器块BLKi可以包括与字线WL1至WL16数量相同的物理页PG。
一个存储器单元可以存储1位数据。这通常被称为单层单元(SLC)。在这种情况下，一个物理页PG可以存储一个逻辑页(LPG)数据。一个逻辑页(LPG)数据可以包括与一个物理页(PG)中包括的单元数量相同的数据位。
此外，一个存储器单元可以存储两位或更多位数据。在这种情况下，一个物理页(PG)可以存储两个或多个逻辑页(LPG)数据。
图5是示出图3的存储器块BLK1至BLKz中的代表性存储器块BLKa的电路图。
参照图5，存储器块BLKa包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形形状。在存储器块BLKa中，m个单元串沿行方向(即+X方向)布置。在图5中，两个单元串沿列方向(即+Y方向)布置。然而，这是为了清楚起见，并且也可以沿列方向布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以具有相似的结构。在一个实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜。在一个实施方式中，可以在每个单元串中设置用于设置沟道层的柱。在一个实施方式中，可以在每个单元串中设置用于设置沟道层、隧穿绝缘膜、电荷存储膜和阻挡绝缘膜中的至少一个的柱。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCp之间。
在一个实施方式中，布置在同一行中的单元串的源极选择晶体管连接到沿行方向延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管连接到不同的源极选择线。在图5中，第一行的单元串CS11至CS1m的源极选择晶体管连接到第一源极选择线SSL1。第二行的单元串CS21至CS2m的源极选择晶体管连接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同连接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn连接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以被分成第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp沿–Z方向顺序地布置，并且串联连接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn沿+Z方向顺序地布置，并且串联连接在管式晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管晶体管PT彼此连接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极连接到管线PL。
每个单元串的漏极选择晶体管DST连接在对应的位线和存储器单元MCp+1至MCn之间。沿行方向布置的单元串连接到沿行方向延伸的漏极选择线。第一行的单元串CS11至CS1m的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21至CS2m的漏极选择晶体管连接到第二漏极选择线DSL2。
沿列方向布置的单元串连接到沿列方向延伸的位线。在图4中，第一列的单元串CS11和CS21连接到第一位线BL1。第m列的单元串CS1m和CS2m连接到第m位线BLm。
连接到沿行方向布置的单元串中的同一字线的存储器单元构成一个页。例如，第一行的单元串CS11至CS1m中的连接到第一字线WL1的存储器单元构成一个页。第二行的单元串CS21至CS2m中的连接到第一字线WL1的存储器单元构成另一页。可以通过选择漏极选择线DSL1和DSL2中的任何一条来选择沿一个行方向布置的单元串。可以通过选择字线WL1至WLn中的任何一条来选择选定单元串的一个页。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，分别地，沿行方向布置的单元串CS11至CS1m或CS21至SC2m中的偶数编号的单元串可以连接到偶数位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的奇数编号的单元串可以连接到奇数位线。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，设置至少一个虚设存储器单元来减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。另选地，设置至少一个虚设存储器单元以减小漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。随着设置更多虚设存储器单元，存储器块BLKa的操作可靠性得到提高，然而存储器块BLKa的尺寸增加。随着设置更少存储器单元，存储器块BLKa的尺寸可以减小，然而存储器块BLKa的操作可靠性可能降低。
为了有效地控制虚设存储器单元，每个虚设存储器单元可以具有所需阈值电压。在对存储器块BLKa进行擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制被施加到连接至各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需阈值电压。
图6是示出图3的存储器块BLK1至BLKz的代表性存储器块BLKb的另一实施方式的电路图。
参照图6，存储器块BLKb包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括层叠在存储器块BLKb下方的基板(未图示)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST连接在公共源极线CSL和存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管连接到同一源极选择线。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管连接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管连接到第二源极选择线SSL2。作为另一实施方式，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同连接到一条源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别连接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST连接在对应的位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管连接到沿行方向延伸的漏极选择线。第一行的单元串CS11’至CS1m’的漏极选择晶体管连接到第一漏极选择线DSL1。第二行的单元串CS21’至CS2m’的漏极选择晶体管连接到第二漏极选择线DSL2。
结果，除了从每个单元串中排除了管式晶体管PT之外，图6的存储器块BLKb具有类似于图5的存储器块BLKa的等效电路。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，分别地，沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数编号的单元串可以连接到偶数位线，并且沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数编号的单元串可以连接到奇数位线。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚设存储器单元。例如，设置至少一个虚设存储器单元来减小源极选择晶体管SST和存储器单元MC1至MCn之间的电场。另选地，设置至少一个虚设存储器单元以减小漏极选择晶体管DST和存储器单元MC1至MCn之间的电场。随着设置更多的虚设存储器单元，存储器块BLKb的操作可靠性得到提高，然而存储器块BLKb的尺寸增加。随着设置更少的存储器单元，存储器块BLKb的尺寸可以减小，然而存储器块BLKb的操作可靠性可能降低。
为了有效地控制虚设存储器单元，每个虚设存储器单元可以具有所需阈值电压。在对存储器块BLKb进行擦除操作之前或之后，可以对全部或部分虚设存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制被施加到连接至各个虚设存储器单元的虚设字线的电压，虚设存储器单元可以具有所需阈值电压。
图7是描述存储器单元的编程状态的图。
参照图7，可以根据阈值电压将存储器单元编程为擦除状态E或七个编程状态P1至P7中的任何一个。以示例的方式，本公开的存储器单元被示出为三层单元(TLC)，其中每一个单元均可以被编程为擦除状态或七种编程状态中的任何一种，但本发明不限于TLC。例如，每个存储器单元可以是多层单元(MLC)、单层单元(SLC)、四层单元(QLC)或更多容量层的单元。这里，擦除状态被表示为非编程状态，但是擦除状态可以被表示为第零编程状态P0。因此，擦除状态E和七个编程状态P1至P7都可以被视为编程状态。
连接到选定字线的存储器单元可以具有擦除状态E或七个编程状态P1至P7中的任何一个中所包括的阈值电压。也就是说，可以将存储器单元编程为具有擦除状态E或七个编程状态P1至P7中的任何一个中所包括的阈值电压。在执行编程操作之前，存储器单元可以处于擦除状态E。在编程操作期间，在编程电压被施加到选定字线的情况下，可以将处于擦除状态E的存储器单元编程为七种编程状态中的任何一种。
可以通过主验证电压和预验证电压来划分相邻的编程状态。例如，可以通过第一预验证电压Vpvf1和第一主验证电压Vvf1来划分擦除状态E和第一编程状态P1。可以通过第二预验证电压Vpvf2和第二主验证电压Vvf2来划分第一编程状态P1和第二编程状态P2。可以通过第三预验证电压Vpvf3和第三主验证电压Vvf3来划分第二编程状态P2和第三编程状态P3。可以通过第四预验证电压Vpvf4和第四主验证电压Vvf4来划分第三编程状态P3和第四编程状态P4。可以通过第五预验证电压Vpvf5和第五主验证电压Vvf5来划分第四编程状态P4和第五编程状态P5。可以通过第六预验证电压Vpvf6和第六主验证电压Vvf6来划分第五编程状态P5和第六编程状态P6。可以通过第七预验证电压Vpvf7和第七主验证电压Vvf7来划分第六编程状态P6和第七编程状态P7。
预验证电压和主验证电压可以用于确定在位线上预充电的电位电平或被施加到选定字线的编程电压的电平。例如，可以通过第一预验证电压和第一主验证电压将存储器单元的阈值电压划分为三种状态。也即，存储器单元的阈值电压可以被划分为低于第一预验证电压的第一状态、高于第一预验证电压并且低于第一主验证电压的第二状态以及高于第一主验证电压的第三状态。
可以使用比具有第二状态或第三状态的阈值电压的存储器单元的编程电压具有更高电平的编程电压来对具有第一状态的阈值电压的存储器单元进行编程。另选地，可以将连接到具有第一状态的阈值电压的存储器单元的位线预充电到比连接到具有第二状态或第三状态的阈值电压的存储器单元的位线的电平更高的电平。
可以使用比具有第一状态的阈值电压的存储器单元的编程电压具有更低电平并且比具有第三状态的阈值电压的存储器单元的编程电压具有更高电平的编程电压来对具有第二状态的阈值电压的存储器单元进行编程。另选地，可以将连接到具有第二状态的阈值电压的存储器单元的位线预充电到比连接到具有第一状态的阈值电压的存储器单元的位线的电平更低并且比连接到具有第三状态的阈值电压的存储器单元的位线的电平更高的电平。
图7所示的编程方法可以形成一个擦除状态E和七个编程状态P1至P7。可以在图8所示的包括第一编程循环至第M编程循环的编程操作执行一次的情况下形成图7所示的编程状态。
图8是描述在编程操作期间被施加到选定字线的电压的图。
参照图8，用于形成图7的编程状态的编程操作可以包括M个编程循环。每个编程循环可以包括向选定字线施加编程电压的操作和向选定字线施加验证电压的操作。施加编程电压的操作可以被包括在编程时段中，并且施加验证电压的操作可以被包括在验证时段中。例如，第一编程循环可以包括向选定字线施加第一编程电压Vpgm1和多个主验证电压Vvf1至Vvf7的操作。例如，在每个编程循环中施加七个主验证电压，但是验证电压的数量不限于此。相反，根据本文的教导，可以施加不同的主验证电压和预验证电压。
当执行后续编程循环时，编程电压可以增加阶跃电压(step voltage)ΔVpgm。例如，在第二编程循环中被施加到选定字线的第二编程电压Vpgm2可以比第一编程电压Vpgm1高出阶跃电压ΔVpgm。虽然示出的阶跃电压是固定的，但是本发明不限于该配置。相反，对于不同的编程循环，阶跃电压可以不同，并且可以动态改变。
当执行M个编程循环时达到目标编程状态的存储器单元可以处于编程禁止状态，使得不再对该存储器单元进行进一步编程。即使执行后续编程循环时，也可以保持处于编程禁止状态的存储器单元的阈值电压。例如，在第二编程循环中编程完成至作为目标编程状态的第二编程状态P2的存储器单元在第三编程循环中可以处于编程禁止状态。在一个实施方式中，可以将达到目标编程状态的存储器单元的位线预充电到编程禁止电压。当位线被预充电到编程禁止电压时，存储器单元的沟道可通过编程电压而自升压(self-boosted)并且存储器单元可以不被编程。
图9是描述高速缓存编程操作的图。
参照图9，可以对存储器单元阵列110中包括的多个页依次编程。例如，可以对第N页和第(N+1)页依次编程。可以根据临时存储在页缓冲器组123中的数据对多个页进行编程。例如，可以将临时存储在页缓冲器组123中的第N页数据编程到存储器单元阵列110中包括的第N页中。
在高速缓存编程操作期间，可以在第N页数据被编程到第N页中时将第(N+1)数据输入到页缓冲器组123。
当第N页数据被编程到第N页中时，可以将临时存储在页缓冲器组123中的第(N+1)页数据编程到第(N+1)页中。在高速缓存编程操作期间，当第(N+1)页数据被编程到第(N+1)页中时，可以将第(N+2)页数据输入到页缓冲器组123。
在将数据编程到存储器单元阵列110中的同时，将待编程到下一页中的数据输入到页缓冲器组123，从而可以减少将数据编程到整个页中的编程时间。
图10是描述编程循环的图。
参照图10，每个编程循环可以包括预充电时段、编程时段和验证时段。
在预充电时段中，可以向位线施加预充电电压。预充电电压可以是编程允许电压或编程禁止电压。编程允许电压可以是0V，并且编程禁止电压可以是电源电压Vcc。预充电电压可以是电平高于编程允许电压并且低于编程禁止电压的双编程电压(double programvoltage)。
在编程时段中，向字线施加操作电压以使得选定存储器单元的阈值电压处于目标编程状态。编程时段可以是用于使选定存储器单元的编程状态成为目标编程状态的时段。在编程时段中，向选定字线施加编程电压Vpgm，并且向未选定字线施加通过电压Vpass。
验证时段可以是用于验证在编程时段之后选定存储器单元的编程状态是否已经达到目标编程状态的时段。验证时段可以包括用于感测位线的时段。在验证时段中，感测电路126可以响应于允许位信号VRYBIT而生成参考电流，并且可通过将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。感测电路126可以通过将从页缓冲器组123接收的感测电流与参考电流进行比较来输出通过信号PASS或失败信号FAIL。将感测电压VPB与参考电压进行比较，但是可以通过将感测电流IPB与参考电流进行比较来输出通过信号PASS或失败信号FAIL。在第六编程状态P6的验证操作通过之后，验证时段可以包括用于存储从位线感测的数据的时段。
如图10所示，当对第六编程状态P6的验证在第K编程循环之前通过时，第K编程循环(以及后续编程循环)可以用于形成第七编程状态P7。目标编程状态为第六编程状态P6的存储器单元可以处于编程禁止状态，从而可以从第K编程循环开始不进行编程。例如，在第K编程循环的预充电时段中，在电源电压Vcc被施加到达到作为目标编程状态的第六编程状态P6的存储器单元的位线的情况下，达到第六编程状态P6的存储器单元可以处于编程禁止状态。
目标编程状态为第七编程状态P7的存储器单元可以处于编程允许状态，并且可以从第K编程循环开始执行编程。例如，在第K编程循环的预充电时段中，在接地电压GND或0V被施加到目标编程状态为第七编程状态P7的存储器单元的位线的情况下，可以对目标编程状态为第七编程状态P7的存储器单元进行编程。
图11是描述将存储器单元编程为第七编程状态的处理的图。
参照图11，当第六编程状态P6的验证操作在第(K-1)编程循环中通过时，可以将目标编程状态为擦除状态E到第六编程状态P6的存储器单元控制为在第K编程循环中不进行编程。例如，可以在第K编程循环的预充电时段中将目标编程状态为擦除状态E到第六编程状态P6的存储器单元的位线预充电到编程禁止电压，从而在第K编程循环中可以不对上述位线进行编程。
目标编程状态为第七编程状态P7的存储器单元可以在第K编程循环和后续编程循环中进行编程。例如，目标编程状态为第七编程状态P7的存储器单元的位线可以在第K编程循环的预充电时段中被预充电到编程允许电压。
如图11所示，第一存储器单元“a”、第二存储器单元“b”和第三存储器单元“c”的目标编程状态可以为第七编程状态P7。由于第一存储器单元“a”的阈值电压低于第二存储器单元“b”和第三存储器单元“c”的阈值电压，因此第一存储器单元“a”可以在进行第K编程循环和第(K+1)编程循环之后达到第七编程状态P7。达到第七编程状态P7的第一存储器单元“a”可以处于编程禁止状态。第二存储器单元“b”可以在进行第K编程循环的编程时段之后达到第七编程状态P7，并且可以处于编程禁止状态。在编程禁止状态下，可以在下一编程循环中向位线施加编程禁止电压。编程禁止电压可以为电源电压Vcc。由于第三存储器单元“c”已被编程为第七编程状态P7，所以第三存储器单元“c”可以在第K编程循环之前处于编程禁止状态。编程操作控制器131可以使用电平高于对第二存储器单元“b”进行编程时使用的电平的编程电压来对第一存储器单元“a”进行编程。另选地，编程操作控制器131可以使用电平高于对第二存储器单元“b”进行编程时使用的电平的位线预充电电压来对第一存储器单元“a”进行编程。
图12是示出页缓冲器的图。
参照图12，页缓冲器910可以包括第一锁存器901、第二锁存器902、第三锁存器903、第四锁存器904和预充电电路905。页缓冲器910可以是图2所示的页缓冲器组123中包括的多个页缓冲器PB1至PBn中的任何一个。
页缓冲器910可以通过位线BL连接到存储器单元阵列110。页缓冲器910可以在编程操作期间响应于编程操作控制器131的控制而操作。具体来说，页缓冲器910可以响应于页缓冲器控制信号PBSIGNALS而操作。页缓冲器910可以通过数据线DL与列解码器124交换数据。
第一锁存器901可以存储用于确定位线被预充电至的电压的预充电数据，或者可以存储从位线感测的数据。第二锁存器902至第四锁存器904可以临时存储待被编程在连接到位线BL的存储器单元中的数据。例如，第二锁存器902可以临时存储MSB位，第三锁存器903可以存储CSB位，并且第四锁存器904可以存储LSB位。由于第四锁存器904连接到数据线DL，因此第四锁存器904可以从外部接收数据。
在第一锁存器901中，可以将从位线BL感测的数据传输到感测电路126。感测的数据可以为感测电压VPB或感测电流IPB。感测电路126可以响应于允许位信号VRYBIT而生成参考电流，并且通过将从页缓冲器910接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出验证信息。验证信息可以是通过信号PASS或失败信号FAIL。验证信息可以被存储在第二锁存器902至第四锁存器904中的任何一个中。编程操作控制器131可以基于验证信息来确定是否对位线进行预充电。当第六编程状态P6的验证操作通过时，编程操作控制器131可以基于由第一锁存器901感测的数据来确定是否对位线进行预充电。
预充电电路905可以根据编程操作控制器131的控制而将位线预充电到编程允许电压或编程禁止电压。另选地，预充电电路905可以将位线预充电到双编程电压。
根据本公开的编程操作控制器131可以通过图8所示的包括第一编程循环至第M编程循环的一个编程操作来形成擦除状态E或七个编程状态P1至P7。当执行编程操作时，页缓冲器910可以存储所有的MSB、CSB和LSB位。例如，第二锁存器902可以存储MSB位，第三锁存器903可以存储CSB位，并且第四锁存器904可以存储LSB位。存储在第二锁存器902至第四锁存器904的每一个中的位的类型不限于上述细节。
然而，当针对设定编程状态(set program state)的验证操作通过时，即使MSB位、CSB位或LSB位中的至少一个未被存储在页缓冲器910中，也可以将存储器单元编程为下一编程状态。例如，当第五编程状态P5的验证操作通过时，即使LSB位未被存储在页缓冲器910中，也可以将存储器单元编程为第六编程状态P6或第七编程状态P7。另选地，当第六编程状态P6的验证操作通过时，即使CSB位未被存储在页缓冲器910中，也可以将存储器单元编程为第七编程状态P7。
当存储在第二锁存器902至第四锁存器904中的至少一个位不是形成编程状态所必需的时，可以将待存储在下一页中的位输入到存储有不必要的位的锁存器中。
例如，当第五编程状态P5的验证操作通过时，可以代替存储在第四锁存器904中的LSB位，将待存储在下一页中的LSB位输入到第四锁存器904中。可以将输入到第四锁存器904的下一页的LSB位移动到第二锁存器902或第三锁存器903。也即，由于第四锁存器904可以通过数据线DL从外部接收数据，所以在输入到第四锁存器904的LSB位移动到另一锁存器之后，可以将另一位输入到第四锁存器904。
此外，当第六编程状态P6的验证操作通过时，可以代替存储在第三锁存器903中的CSB位，将待存储在下一页中的CSB位输入到第四锁存器904中。具体来说，输入到第四锁存器904的LSB位可以移动到第二锁存器902，并且可以将下一页的CSB位输入到第四锁存器904，并且可以将下一页的CSB位移动至第三锁存器903。为了便于描述，代替存储在第四锁存器904中的LSB位而将待存储在下一页中的LSB位输入到第四锁存器904中，并且代替存储在第三锁存器903中的CSB位而将待存储在下一页中的CSB位输入到第三锁存器903中。然而，从锁存器中移除LSB位、CSB位或MSB位中的对于形成下一编程状态而言不是必需的位，并且可以输入待存储在下一页中的位。
由于编程循环基于验证信息而执行，因此即使第六编程状态P6的验证操作通过，验证信息也将会存储在页缓冲器910中。因此，即使下一页的LSB位存储在第二锁存器902中并且下一页的CSB位存储在第四锁存器904中，当验证信息存储在第三锁存器903中时，下一页的MSB位也可能不能存储在页缓冲器910中。根据一个实施方式的第一锁存器901可以从第三锁存器903接收验证信息。根据一个实施方式的编程操作控制器131可以基于被传输到第一锁存器901的验证信息来执行对应于预充电时段、编程时段和验证时段的操作。
在验证操作期间，页缓冲器910还可以包括第五锁存器(未图示)，其存储指示在将主验证电压施加到选定字线之前是否向选定字线施加电位电平低于主验证电压的预验证电压的预验证信息。
图13是示出编程操作控制器的图。
参照图13，编程操作控制器131可以包括编程状态确定器132、页缓冲器控制器133和锁存器反相器(latch inverter)134。
编程操作控制器131可以控制包括页缓冲器910的外围电路120，使得临时存储在页缓冲器910中的数据存储在连接到位线的存储器单元中。编程操作控制器131可以通过图8所示的包括第一编程循环至第M编程循环的一个编程操作来形成擦除状态E或七个编程状态P1至P7中的任何一个。
编程状态确定器132可以确定存储器单元的编程状态。编程状态确定器132可以通过使用编程循环的数量、验证电压的电平和验证信息等来确定存储器单元的编程状态。例如，当存储在页缓冲器910中的验证信息指示通过，并且验证电压为第五主验证电压Vvf5时，编程状态确定器132可以确定存储器单元的编程状态为第五编程状态P5。另选地，编程状态确定器132可以直接从感测电路126接收验证操作的验证信息(即，通过信息或失败信息)。
页缓冲器控制器133可以通过输出页缓冲器控制信号PBSIGNALS来控制页缓冲器910。页缓冲器控制器133可以控制数据在页缓冲器910中包括的多个锁存器901至904之间移动。例如，页缓冲器控制器133可以在锁存器之间移动数据，使得待存储在下一页中的LSB位、CSB位或MSB位输入到页缓冲器910。页缓冲器控制器133可以控制预充电电路905和多个锁存器901至904，使得存储在页缓冲器910中的数据被存储在存储器单元中。页缓冲器控制器133可以在预充电时段、编程时段和验证时段中控制页缓冲器910。
锁存器反相器134可以使存储在页缓冲器910中的多个锁存器中的数据反相。例如，当第一锁存器901存储指示“0”的数据时，锁存器反相器134可以从页缓冲器控制器133获得时序信息，并且基于时序信息而使存储在第一锁存器901中的数据反相，从而使存储在第一锁存器901中的数据指示“1”。
图14A和图14B是描述根据一个实施方式的锁存器之间的数据移动的图。
参照图14A和图12，当第六编程状态P6的验证操作通过时，从位线感测的感测信息可以被存储在第一锁存器901中。
待存储在下一页(即第(N+1)页)中的LSB位可以被存储在第二锁存器902中。可以在第一编程状态P1至第五编程状态P5的编程状态的验证操作通过之后输入该LSB位。
待存储在第(N+1)页中的CSB位可以被存储在第四锁存器904中。可以在第一至第六编程状态P1至P6的编程状态的验证操作通过之后输入CSB位。
验证信息可以被存储在第三锁存器903中。由于预充电电路905基于验证信息而对位线进行预充电，因此验证信息将要存储在页缓冲器910中。因此，即使第六编程状态P6的验证操作已经通过，在验证信息被存储在第三锁存器903中的情况下，待存储在第(N+1)页中的MSB位也可能不会输入到页缓冲器910。
例如，第二锁存器902存储待存储在第(N+1)页中的LSB位，第三锁存器903存储验证信息，并且第四锁存器904存储待存储在第(N+1)页中的CSB位。然而，可以使用其他布置而将不同类型的位存储在不同的锁存器中。
参照图12和图14B，当数据在多个锁存器之间移动时，存储在第三锁存器903中的验证信息可以移动到第一锁存器901。也就是说，当第六编程状态P6的验证操作通过时，可以使用存储在第三锁存器903中的验证信息对位线进行预充电，并且可以将针对第七编程状态P7从位线感测的数据(其可以用作验证信息)锁存到第一锁存器901中。存储在第四锁存器904中的待存储在第(N+1)页中的CSB位可以移动到第三锁存器903。可以将待存储在第(N+1)页中的MSB位输入到第四锁存器904。也就是说，由于存储在第三锁存器903中的验证信息移动到第一锁存器901，因此在第N页的编程操作完成之前，第二锁存器902、第三锁存器903和第四锁存器904可以存储待存储在第(N+1)页中的所有的MSB位、CSB位和LSB位，从而提高高速缓存编程操作的效率。
图15是描述根据本公开的一个实施方式的控制第一锁存器的方法的图。
参照图15，当第六编程状态P6的验证操作通过时，可以执行编程循环以形成第七编程状态P7。例如，目标编程状态为第七编程状态P7的存储器单元可以是如图11所示的第一存储器单元“a”、第二存储器单元“b”和第三存储器单元“c”。
图15可以示出被编程为第一编程状态P1至第六编程状态P6的存储器单元以及第一存储器单元“a”、第二存储器单元“b”和第三存储器单元“c”的第一锁存器901中存储的数据。
当第六编程状态P6的验证操作在当前编程循环中通过时，在下一编程循环的预充电时段中，被编程为擦除状态E的存储器单元可以处于编程禁止状态。具体来说，可以将第一锁存器901的数据设置为将编程禁止电压预充电到位线。例如，指示编程禁止电压的“1”可以被存储在第一锁存器901中。类似地，指示编程禁止电压的“1”可以被存储在被编程为第一编程状态P1至第六编程状态P6的存储器单元的第一锁存器901中。
如图11所示，第一存储器单元“a”、第二存储器单元“b”和第三存储器单元“c”的目标编程状态可以是第七编程状态P7。指示编程允许电压的“0”可以被存储在第一存储器单元“a”和第二存储器单元“b”的第一锁存器901中。由于第三存储器单元“c”已经达到第七编程状态P7，因此假设第三存储器单元“c”处于编程禁止状态。
在编程时段中，根据存储在第一锁存器901中的信息，第一存储器单元“a”和第二存储器单元“b”的阈值电压可以通过被施加到选定字线的编程电压而增加。当在编程时段中将操作电压施加到选定字线和未选定字线时，锁存器反相器134可以使存储在第一锁存器901中的数据反相。在锁存器反相器134使存储在第一锁存器901中的数据反相的情况下，“0”可以被存储在被编程为擦除状态E至第六编程状态P6的存储器单元和第三存储器单元“c”的第一锁存器901中，并且“1”可以被存储在第一存储器单元“a”和第二存储器单元“b”的第一锁存器901中。在编程时段中，第二存储器单元“b”的阈值电压可能达到第七编程状态P7，并且第一存储器单元“a”的阈值电压可能不会达到第七编程状态P7。
在验证时段中，可以对作为编程目标的位线进行预充电。可以将大于第一编程状态至第六编程状态的阈值电压的验证电压施加到选定字线。在验证时段中，从位线感测的信息可以被存储在第一锁存器901中。由于被编程为擦除状态E和第一编程状态P1至第六编程状态P6的存储器单元以及第三存储器单元“c”在验证时段中没有被预充电，因此感测的数据可以指示“0”。由于第一存储器单元“a”的阈值电压低于验证电压，因此电流可以流过第一存储器单元“a”。因此，从位线感测的数据可以指示“1”，其为指示被预充电到位线的电压在验证时段中放电的信息。由于第二存储器单元“b”的阈值电压在编程时段中达到第七编程状态P7，因此阈值电压可以大于验证电压。因此，从位线感测的数据可以指示“0”，其为指示被预充电到位线的电压在验证时段保持的信息。
锁存器反相器134可以在预充电时段之前使被存储在第一锁存器901中的数据反相，以执行下一编程循环。由于第二存储器单元“b”被编程为第七编程状态P7，因此指示编程禁止电压的“1”可以被存储在第二存储器单元“b”的第一锁存器901中。
图16是描述根据一个实施方式的编程操作的图。
参照图16，编程操作控制器131可以控制外围电路120，使得临时存储在页缓冲器组123中的数据被编程到存储器单元阵列110中。在步骤S1601中，编程操作控制器131可以控制外围电路120以将编程电压施加到选定字线。具体来说，在第一编程循环的编程时段中，编程操作控制器131可以控制外围电路120将第一编程电压施加到选定字线。也就是说，编程操作控制器131可以控制外围电路120将数据编程在第N页中。
在步骤S1603中，编程操作控制器131可以控制外围电路120在第一编程循环的验证时段中向选定字线施加第一主验证电压至第七主验证电压或第一预验证电压至第七预验证电压中的至少一个。
在步骤S1605中，编程操作控制器131可以确定第六编程状态P6的验证操作是否通过。可以从感测电路126或者从页缓冲器910中的锁存器中的一个接收关于第六编程状态P6的验证操作是否通过的信息。当确定验证操作通过时，处理可以移动到步骤S1607；否则，处理可以移动到步骤S1609。
在步骤S1609中，编程操作控制器131可以将编程电压增加阶跃电压，以执行第二编程循环。编程操作控制器131可以重复步骤S1601、S1603、S1605和S1609，直到第六编程状态P6的验证操作通过。
在步骤S1607中，编程操作控制器131可以控制页缓冲器910在页缓冲器910中的多个锁存器901至904之间移动数据。具体来说，编程操作控制器131可以通过输出页缓冲器控制信号PBSIGNALS来控制页缓冲器910。
图17是描述第六编程状态的验证操作通过之后的编程操作的图。
参照图17，在步骤S1701中，编程操作控制器131可以将存储在第三锁存器903中的验证信息移动到第一锁存器901。这只是一个示例。在第六编程状态P6的验证操作通过之后，验证信息可以被存储在第二锁存器902至第四锁存器904中的任何一个中。因此，更一般地来说，在步骤S1701中，可以将验证信息从第二锁存器902至第四锁存器904中的存储有验证信息的任何一个移动到第一锁存器901。
在步骤S1703中，编程操作控制器131可以将待存储在第(N+1)页中的CSB位从第四锁存器904移动到第三锁存器903。这只是一个示例。在第六编程状态P6的验证操作通过之后，待存储在第(N+1)页中的MSB位、LSB位或CSB位中的任何一个都可以被存储在第四锁存器904中。因此，在步骤S1703中，待存储在第(N+1)页中的MSB位、LSB位和CSB位中的被存储在第四锁存器904中任何一个可以移动到第三锁存器903。
在步骤S1705中，编程操作控制器131可以控制外围电路120将待存储在第(N+1)页中的MSB位输入到第四锁存器904。这只是一个示例。编程操作控制器131可以控制外围电路120将待存储在第(N+1)页中的位中的尚未被存储在页缓冲器910中的位输入到第四锁存器904。
在步骤S1707中，编程操作控制器131可以开始用于形成第七编程状态P7的编程循环。具体来说，在预充电时段中，编程操作控制器131可以基于移动到第一锁存器901的验证信息而对待被编程到第七编程状态P7的存储器单元的位线进行预充电。针对擦除状态E到第六编程状态P6完成编程的存储器单元的位线可以被预充电到编程禁止电压。编程操作控制器131可以在编程时段中向选定字线施加编程电压。编程操作控制器131可以在编程时段中使存储在第一锁存器901中的数据反相。
在步骤S1709中，编程操作控制器131可以在验证时段中向选定字线施加验证电压。编程操作控制器131可以在向选定字线施加验证电压之后，将从位线感测的数据存储在第一锁存器901中。
在步骤S1711中，编程操作控制器131可以基于存储在第一锁存器901中的数据来确定第七编程状态P7的验证操作是否通过。当确定验证操作通过时，处理可以移动到步骤S1713；否则，处理可以移动到步骤S1715。
在步骤S1715中，编程操作控制器131可以将编程电压增加阶跃电压。
在步骤S1713中，编程操作控制器131可以执行编程操作，使得待存储在第(N+1)页中并且当前被锁存在页缓冲器910中的数据被存储在第(N+1)页中。在将验证电压施加到选定字线之后，当从位线感测的数据与存储在现有第一锁存器901中的数据不同时，可以确定第七编程状态P7的验证操作通过。也就是说，编程操作控制器131可以通过使用从位线感测的数据来控制编程禁止电压在下一编程循环期间被预充电到位线。
图18是示出根据本公开的一个实施方式的应用了存储装置的存储卡系统的框图。
参照图18，存储卡系统2000包括存储器控制器2100、存储器装置2200和连接器2300。
存储器控制器2100连接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100被配置为控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为在存储器装置2200和主机之间提供接口。存储器控制器2100被配置为驱动用于控制存储器装置2200的固件。
例如，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和纠错器的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可以根据特定的通信标准与外部装置(例如，主机)通信。例如，存储器控制器2100被配置为通过例如通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(MCM)、外围组件互连(PCI)、PCIexpress(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和/或NVMe的各种通信标准中的至少一种与外部装置通信。例如，连接器2300可以由上述各种通信标准中的至少一种来限定。
例如，存储器装置2200可以被实现为例如电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻RAM(ReRAM)、铁电RAM(FRAM)和/或自旋力矩磁性RAM(STT-MRAM)的各种非易失性存储器元件中的任何一种。
存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以构成存储卡。例如，存储器控制器2100和存储器装置2200可以集成到一个半导体装置中以构成例如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)和/或通用闪存存储(UFS)的存储卡。
图19是示出根据本公开的一个实施方式的应用了存储装置的固态驱动器(SSD)系统的框图。
参照图19，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助电源装置3230和缓冲器存储器3240。
在一个实施方式中，SSD控制器3210可以执行参照图1描述的存储器控制器200的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪存存储器3221至322n。例如，信号SIG可以基于主机3100和SSD 3200之间的接口。例如，可以由以下接口中的至少一种来定义信号SIG：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI express(PCI-E)、高级技术附件(ATA)、串行ATA、并行ATA、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe。
辅助电源装置3230通过电源连接器3002连接到主机3100。辅助电源装置3230可以从主机3100接收电力PWR，并且可以充电。当主机3100的供电不平稳时，辅助电源装置3230可以为SSD 3200供电。例如，辅助电源装置3230可以位于SSD 3200中，或者可以位于SSD3200的外部。例如，辅助电源装置3230可以位于主板上，并且可以向SSD 3200提供辅助电源。
缓冲器存储器3240用作SSD 3200的缓冲器存储器。例如，缓冲器存储器3240可以临时存储从主机3100接收的数据或者从多个闪存存储器3221至322n接收的数据，或者可以临时存储闪存存储器3221至322n的元数据(例如，映射表)。缓冲器存储器3240可以包括易失性存储器(例如，DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM)，或者非易失性存储器(例如，FRAM、ReRAM、STT-MRAM和PRAM)。
图20是示出根据本公开的一个实施方式的应用了存储装置的用户系统的框图。
参照图20，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动用户系统4000中包括的组件、操作系统(OS)或用户程序等。例如，应用处理器4100可以包括控制用户系统4000中包括的组件的控制器、接口和图形引擎等。应用处理器4100可以被设置为芯片上系统(SoC)。
存储器模块4200可以操作为用户系统4000的主存储器、操作存储器、缓冲器存储器或高速缓存存储器。存储器模块4200可以包括易失性随机存取存储器(例如，DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDRAM、LPDDR2SDRAM和LPDDR3SDRAM)，或者非易失性随机存取存储器(例如PRAM、ReRAM、MRAM和FRAM)。例如，应用处理器4100和存储器模块4200可以基于层叠式封装(POP)来封装，并且被设置为一个半导体封装。
网络模块4300可以与外部装置通信。例如，网络模块4300可以支持例如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进、Wimax、WLAN、UWB、蓝牙和Wi-Fi的无线通信。例如，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。另选地，存储模块4400可以将存储在存储模块4400中的数据发送到应用处理器4100。例如，存储模块4400可以被实现为非易失性半导体存储元件(例如，相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存和三维NAND闪存)。例如，存储模块4400可以被设置为诸如存储卡的可移除存储装置(可移除驱动器)和用户系统4000的外部驱动器。
例如，存储模块4400可以包括其可以与参照图10至图13描述的存储器装置相同地操作的多个非易失性存储器装置。存储模块4400可以与参照图1描述的存储装置50相同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或指令的接口或用于向外部装置输出数据的接口。例如，用户接口4500可以包括例如键盘、小键盘、按钮、触摸板、触摸屏、触摸垫、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件的用户输入接口。用户接口4500可以包括例如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器的用户输出接口。
虽然已经结合各种实施方式示出和描述了本发明，但是根据本公开，本领域技术人员将会理解，可以对任何公开的实施方式进行各种变型。本发明包括落入权利要求及其等同物范围内的所有这些变型。
相关申请的交叉引用
本申请要求2019年12月4日提交的韩国专利申请No.10-2019-0160174的优先权，其通过引用整体并入本文。

Claims (18)

1.一种存储器装置，该存储器装置包括：
多个存储器单元，所述多个存储器单元各自被编程为第一编程状态至第n编程状态中的任意一种，其中，n为大于1的自然数；
感测锁存器，所述感测锁存器被配置为存储从连接到所述多个存储器单元中的选定存储器单元的位线感测的数据；以及
多个数据锁存器，所述多个数据锁存器被配置为临时存储待存储在所述选定存储器单元中的数据，
其中，所述多个数据锁存器中的任意一个数据锁存器存储所述第一编程状态至所述第n编程状态的验证操作的结果信息，直到所述第一编程状态至所述第n编程状态中的第n-1编程状态的验证操作通过，并且
其中，在所述第n-1编程状态的所述验证操作通过之后，所述感测锁存器存储所述验证操作的所述结果信息。
2.根据权利要求1所述的存储器装置，其中，在所述第n-1编程状态的所述验证操作通过之后，所述数据锁存器存储待存储至在选定所述选定存储器单元之后要被选定的后续存储器单元的后续数据。
3.根据权利要求2所述的存储器装置，其中，当所述第n编程状态的验证操作通过时，将所述后续数据编程在所述后续存储器单元中。
4.根据权利要求1所述的存储器装置，该存储器装置还包括：预验证锁存器，所述预验证锁存器被配置为存储预验证信息，所述预验证信息指示在所述验证操作期间是否要在将主验证电压施加到选定字线之前将小于所述主验证电压的预验证电压施加到所述选定字线。
5.根据权利要求1所述的存储器装置，其中，所述数据锁存器中的一个数据锁存器是高速缓存锁存器，所述高速缓存锁存器接收从控制所述存储器装置的存储器控制器接收的数据。
6.根据权利要求1所述的存储器装置，该存储器装置还包括：
编程状态确定器，所述编程状态确定器被配置为确定所述选定存储器单元的阈值电压是否已经达到所述第n-1编程状态；
页缓冲器控制器，所述页缓冲器控制器被配置为在所述数据锁存器之间移动数据；以及
锁存器反相器，所述锁存器反相器被配置为使被存储在所述感测锁存器中的数据反相。
7.根据权利要求6所述的存储器装置，其中，当所述第n-1编程状态的所述验证操作通过时，所述页缓冲器控制器将被存储在从外部元件接收数据的数据锁存器中的数据移动到另一数据锁存器。
8.根据权利要求7所述的存储器装置，其中，在所述选定存储器单元的阈值电压达到所述第n-1编程状态之后的编程循环中，所述锁存器反相器使所述感测锁存器从所述数据锁存器接收的所述结果信息反相。
9.根据权利要求8所述的存储器装置，
其中，所述编程循环包括用于对连接到所述选定存储器单元的位线进行预充电的预充电时段和用于感测所述位线的电位的验证时段，并且
其中，所述锁存器反相器在所述预充电时段之后使被存储在所述感测锁存器中的数据反相，并且在所述验证时段之后使被存储在所述感测锁存器中的数据反相。
10.根据权利要求9所述的存储器装置，其中，所述感测锁存器存储预充电数据，所述预充电数据用于确定在所述预充电时段中位线要被预充电至的电位。
11.一种存储器装置，该存储器装置包括：
多个存储器单元，所述多个存储器单元各自被编程为第一编程状态至第n编程状态中的任意一种，其中，n为大于1的自然数；
感测锁存器，所述感测锁存器被配置为存储从连接到选定存储器单元的位线感测的感测数据；
数据锁存器，所述数据锁存器被配置为临时存储待存储在所述多个存储器单元中的所述选定存储器单元中的编程数据；以及
控制逻辑，所述控制逻辑被配置为：将所述第一编程状态至第n-1编程状态的验证操作的结果信息存储在所述数据锁存器中的任意一个数据锁存器中，直到所述第一编程状态至所述第n编程状态中的所述第n-1编程状态的验证操作通过，并且将在所述第n-1编程状态的所述验证操作通过之后执行的验证操作的结果信息存储在所述感测锁存器中。
12.根据权利要求11所述的存储器装置，其中，当所述选定存储器单元的阈值电压达到所述第n-1编程状态时，所述控制逻辑将所述结果信息从存储所述结果信息的数据锁存器移动到所述感测锁存器，并且将待存储至在选定所述选定存储器单元之后要被选定的后续存储器单元中的后续数据输入到从所述数据锁存器中选择的数据锁存器。
13.根据权利要求12所述的存储器装置，其中，所述控制逻辑控制所述感测锁存器和所述数据锁存器，使得当所述第n编程状态的验证操作通过时将所述后续数据编程在所述后续存储器单元中。
14.一种操作存储器装置的方法，该存储器装置包括：感测锁存器，所述感测锁存器被配置为存储从与被编程为分开的第一编程状态至第n编程状态中的任意一种的多个存储器单元中的选定存储器单元连接的位线感测的数据，其中，n为大于1的自然数；以及多个数据锁存器，所述多个数据锁存器被配置为临时存储待存储在所述选定存储器单元中的数据，该方法包括以下步骤：
将所述第一编程状态至所述第n编程状态的验证操作的结果信息存储在所述多个数据锁存器中的任意一个数据锁存器中；
确定所述第一编程状态至所述第n编程状态中的第n-1编程状态的验证操作是否通过；以及
基于确定结果，将在所述第n-1编程状态的验证操作通过之后的验证操作的结果信息存储在所述感测锁存器中。
15.根据权利要求14所述的方法，其中，将所述验证操作的结果信息存储在所述感测锁存器中的步骤包括以下步骤：
将所述结果信息存储在所述感测锁存器中；以及
将待存储至在选定所述选定存储器单元之后要被选定的后续存储器单元中的后续数据输入至原本存储所述结果信息的数据锁存器中。
16.根据权利要求15所述的方法，该方法还包括以下步骤：在所述第n编程状态的验证操作通过之后，将所述后续数据编程到所述后续存储器单元。
17.根据权利要求14所述的方法，该方法还包括以下步骤：在所述第n-1编程状态的验证操作通过之后，使存储在所述感测锁存器中的数据反相。
18.根据权利要求17所述的方法，其中，所述使存储在所述感测锁存器中的数据反相的步骤包括以下步骤：
在用于对连接到所述选定存储器单元的位线进行预充电的预充电时段之后使存储在所述感测锁存器中的数据反相；以及
在用于感测所述位线的电位的验证时段之后使存储在所述感测锁存器中的数据反相。
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