JP2000339976A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 管理領域を備えるフラッシュメモリ等の利便
性を高め、書込動作を高速化し、試験工数を削減する。 【解決手段】 書き込みデータ及び期待値つまりＭＧＭ
コードを保持する単位データラッチＵＤＬを含むデータ
ラッチＤＬと、選択ワード線に結合されるメモリセルＭ
Ｃの読み出しデータを増幅し保持する単位センスラッチ
ＵＳＬを含むセンスラッチＳＬとを設け、ＤＬ及びＳＬ
の各々に、転送ＭＯＳＦＥＴＮ２又はＮ８と、ＵＤＬ及
びＵＳＬの保持内容を比較照合するＭＯＳＦＥＴＮ３及
びＮ４あるいはＮ９及びＮ１０を設け、最終的に単位セ
ンスラッチＵＳＬに保持される比較結果で、コード一致
識別信号ＭＣＳを選択的に有効レベルとするコード一致
識別回路ＣＭを設け、メモリ制御回路に、ＭＣＳが有効
レベルなら、データ領域に対する書き込みデータの書き
込みを選択実行し、あるいは比較照合結果を所定のデー
タ入出力端子から選択出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ＭＧＭ（モーストリグッドメモリ）型の
フラッシュメモリ等及びその利便性の向上，書き込み動
作の高速化ならびに試験工数の削減に利用して特に有効
な技術に関するものである。

【０００２】

【従来の技術】コントロールゲート及びフローティング
ゲートを有するいわゆる２層ゲート構造型メモリセルが
あり、このような２層ゲート構造型メモリセルが格子配
列されてなるメモリアレイをその基本構成要素とするフ
ラッシュメモリがある。また、大容量化が進みつつある
フラッシュメモリ等の記憶領域の一部を、ＭＧＭコード
（良品セクタコード）等の管理コードを格納するための
管理領域として用いることで、欠陥部分を含むフラッシ
ュメモリ等をいわゆるパーシャル製品として出荷し、そ
の実質的な製品歩留りを高める方法が知られている。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、管理領域を備えるフラッシュメモリの
開発に従事し、次の問題点に気付いた。すなわち、この
フラッシュメモリでは、その記憶領域がワード線を単位
としてセクタに対応付けられ、各セクタは、比較的多ビ
ットのデータを格納するためのデータ領域と、例えば３
２ビット程度のＭＧＭコードを格納するための管理領域
とからなる。管理領域には、対応するセクタが欠陥を含
まず使用可能な状態にあるとき、例えば１６進“Ｃ７Ｃ
７Ｃ７Ｃ７”のような所定のＭＧＭコードが格納され
る。また、対応するセクタが欠陥を含み使用不能な状態
にあるときには例えば消去状態とされるが、セクタが欠
陥を含むためにその保持内容は確定せず、ＭＧＭコード
以外のコードとなる。

【０００４】したがって、フラッシュメモリへの書き込
みを行おうとするアクセス装置は、図７に例示されるよ
うに、まずステップＳＴ７１により、フラッシュメモリ
に読み出しコマンドを入力し、ステップＳＴ７２によ
り、アクセスしようとするセクタの管理領域から管理コ
ードを読み出した後、ステップＳＴ７３により、読み出
した管理コードが期待値つまり１６進“Ｃ７Ｃ７Ｃ７Ｃ
７”であることを確認する。そして、読み出された管理
コードが期待値つまりＭＧＭコードと一致し、セクタが
使用可能な状態にあるとき、ステップＳＴ７４により、
書き込みコマンドを入力し、ステップＳＴ７５により、
データの書き込みを行う。

【０００５】つまり、フラッシュメモリに対する書き込
みでは、アクセス装置によるチップ外制御（ステップＳ
Ｔ７１，ＳＴ７３ならびにＳＴ７４）と、フラッシュメ
モリによるチップ内制御（ステップＳＴ７２及びＳＴ７
５）とがあい前後しながら行われ、管理コードの判定も
アクセス装置により行われる訳であって、これがために
アクセス装置側の制御手順が複雑となり、フラッシュメ
モリとしての利便性が低下するとともに、書き込み動作
の高速性が損なわれる。また、テストデータの書き込み
・読み出し・照合を含むフラッシュメモリの機能試験
も、アクセス装置となる試験装置が主体となって行われ
るが、フラッシュメモリの大容量化が進むにしたがって
その工数は増大し、低コスト化の妨げとなっている。

【０００６】この発明の目的は、管理領域を備えるフラ
ッシュメモリ等の利便性の向上，書き込み動作の高速化
ならびに試験工数の削減を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、管理領域を備えるフラッシュ
メモリ等に、書き込みデータ及び期待値つまりＭＧＭコ
ードを保持する第１のラッチを含むデータラッチと、選
択ワード線に結合されるメモリセルの読み出しデータを
増幅し保持する第２のラッチを含むセンスラッチとを設
け、データラッチ及びセンスラッチのそれぞれに、第１
又は第２のラッチの入出力ノードとメモリアレイの対応
するビット線との間を選択的に接続するための転送ＭＯ
ＳＦＥＴと、メモリアレイの対応するビット線を選択的
にプリチャージ又はディスチャージし第１及び第２のラ
ッチの保持内容を比較照合するためのＭＯＳＦＥＴを設
けるとともに、最終的にセンスラッチの第２のラッチに
保持される各ビットの比較結果を受けて、コード一致識
別信号を選択的に有効レベルとするコード一致識別回路
を設け、メモリ制御回路に、上記コード一致識別信号が
有効レベルとされるとき、データ領域に対する書き込み
データの書き込みを選択的に実行し、あるいは比較照合
結果を所定のデータ入出力端子から選択的に出力する機
能を持たせる。

【０００９】上記手段によれば、書き込みコマンドとと
もに期待値として入力されるＭＧＭコードを、フラッシ
ュメモリ等の内部で自律的に、指定セクタの管理領域か
ら読み出される管理コードとビットごとに比較照合し、
その結果に応じて選択的にデータ領域に対する書き込み
データの書き込みを行うことができるとともに、この比
較機能をテストデータの比較照合に応用し、比較結果を
外部の試験装置に出力して、フラッシュメモリ等の機能
試験をセクタつまりワード線単位で効率良く実施するこ
とができる。この結果、管理領域を備えるフラッシュメ
モリ等の利便性を高め、その書き込み動作を高速化する
ことができるとともに、フラッシュメモリ等の試験工数
を削減し、その試験コストを低減することができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
フラッシュメモリ（半導体記憶装置）の一実施例のブロ
ック図が示され、図２には、そのメモリアレイ及び周辺
部の一実施例の部分的な回路図が示されている。これら
の図をもとに、まずこの実施例のフラッシュメモリの構
成及び動作の概要について説明する。

【００１１】なお、図１の各ブロックを構成する回路素
子は、公知のＭＯＳＦＥＴ（金属酸化物半導体型電界効
果トランジスタ。本明細書では、ＭＯＳＦＥＴをして絶
縁ゲート型電界効果トランジスタの総称とする）集積回
路の製造技術により、単結晶シリコンのような１個の半
導体基板面上に形成される。また、図２において、その
チャンネル（バックゲート）部に矢印が付されるＭＯＳ
ＦＥＴはＰチャンネル型であり、矢印の付されないＮチ
ャンネルＭＯＳＦＥＴと区別して示される。さらに、デ
ータラッチＤＬ及びセンスラッチＳＬは、書き込み用コ
モンＩＯ線ＷＩＯ又は読み出し用コモンＩＯ線ＲＩＯと
の間で、８ビットを単位として選択的にデータの授受を
行うが、図２にはその１ビット分のみが例示される。

【００１２】図１において、この実施例のフラッシュメ
モリは、半導体基板面の大半を占めて配置されるメモリ
アレイＭＡＲＹを基本構成要素として備え、さらに、直
接周辺回路となるＸアドレスデコーダＸＤ，データラッ
チＤＬ，センスラッチＳＬ，コード一致識別回路ＣＭな
らびにＹアドレスデコーダＹＤを備える。

【００１３】ここで、メモリアレイＭＡＲＹは、図２に
示されるように、図の水平方向に平行して配置されるｍ
＋１本のワード線（同図には、ワード線ＷＬ０〜ＷＬｑ
が例示される）と、図の垂直方向に平行して配置される
所定数のサブビット線（同図には、サブビット線ＳＢＬ
０〜ＳＢＬｎが例示される）とを含む。これらのワード
線及びサブビット線の交点には、フローティングゲート
及びコントロールゲートを有する２層ゲート構造型メモ
リセルＭＣが格子配列される。

【００１４】この実施例において、フラッシュメモリの
記憶領域は、ワード線をセクタに対応付けて構成され、
各セクタは、図１に例示されるように、データｄａｔａ
を格納するためのデータ領域と、各セクタの使用可否を
示す管理コードつまりＭＧＭコードｍｇｍｃを格納する
ための管理領域とに分けられる。なお、管理領域に格納
されるＭＧＭコードｍｇｍｃは、例えば３２ビット構成
とされる。

【００１５】一方、フラッシュメモリは、特に制限され
ないが、いわゆる階層ビット線方式をとり、メモリアレ
イＭＡＲＹを構成するメモリセルＭＣは、同一列に配置
されるｑ＋１個を単位として、所定数のセルユニットに
グループ分割される。また、各セルユニットを構成する
ｑ＋１個のメモリセルＭＣのドレインは、対応するサブ
ビット線ＳＢＬ０〜ＳＢＬｎ等にそれぞれ共通結合さ
れ、そのソースは、対応するソース線ＳＬ０〜ＳＬｎ等
にそれぞれ共通結合される。サブビット線ＳＢＬ０〜Ｓ
ＢＬｎは、そのゲートに対応するブロック選択信号ＳＳ
Ｄ０等を受けるＮチャンネルＭＯＳＦＥＴＮ５を介して
対応するビット線ＢＬ０〜ＢＬｎにそれぞれ結合され、
ソース線ＳＬ０〜ＳＬｎは、図示されない他のＮチャン
ネルＭＯＳＦＥＴを介して接地電位ＶＳＳに結合され
る。

【００１６】メモリアレイＭＡＲＹを構成するワード線
ＷＬ０〜ＷＬｑ等は、その左方においてＸアドレスデコ
ーダＸＤに結合され、選択的に所定の選択又は非選択レ
ベルとされる。ＸアドレスデコーダＸＤには、Ｘアドレ
スバッファＸＢから所定ビットの内部Ｘアドレス信号が
供給されるとともに、後述するメモリ制御回路ＭＣから
内部制御信号ＸＧが供給される。また、Ｘアドレスバッ
ファＸＢには、データ入出力端子ＩＯ０〜ＩＯ７からデ
ータ入出力回路ＩＯならびにマルチプレクサＭＸを介し
て所定ビットのＸアドレス信号が供給されるとともに、
メモリ制御回路ＭＣから内部制御信号ＸＬ１及びＸＬ２
が供給される。

【００１７】この実施例において、Ｘアドレス信号は、
８を超えるビット数とされ、データ入出力端子ＩＯ０〜
ＩＯ７から２回のサイクルに分けて時分割的に供給され
る。このうち、１回目のサイクルで入力されるＸアドレ
ス信号の下位ビットは、内部制御信号ＸＬ１に従ってＸ
アドレスバッファＸＢの下位ビットに取り込まれ、２回
目のサイクルで入力される上位ビットは、内部制御信号
ＸＬ２に従ってＸアドレスバッファＸＢの上位ビットに
取り込まれる。ＸアドレスバッファＸＢは、これらのＸ
アドレス信号をもとにそれぞれ非反転及び反転信号から
なる内部Ｘアドレス信号を形成し、Ｘアドレスデコーダ
ＸＤに供給する。

【００１８】ＸアドレスデコーダＸＤは、内部制御信号
ＸＧのハイレベルを受けて選択的に動作状態となり、Ｘ
アドレスバッファＸＢから供給される内部Ｘアドレス信
号をデコードして、メモリアレイＭＡＲＹのワード線Ｗ
Ｌ０〜ＷＬｑ等を選択的に所定の選択又は非選択レベル
とするとともに、上記セルユニットを選択的に活性化す
るためのブロック選択信号ＳＳＤ０等を択一的に有効レ
ベルとする。

【００１９】次に、メモリアレイＭＡＲＹを構成するビ
ット線ＢＬ０〜ＢＬｎは、その上方においてデータラッ
チＤＬの対応する単位回路に結合されるとともに、その
下方においてセンスラッチＳＬの対応する単位回路に結
合される。データラッチＤＬは、書き込み用コモンＩＯ
線ＷＩＯを介してマルチプレクサＭＸに結合され、セン
スラッチＳＬは、読み出し用コモンＩＯ線ＲＩＯを介し
てマルチプレクサＭＸに結合される。また、データラッ
チＤＬ及びセンスラッチＳＬには、Ｙアドレスデコーダ
ＹＤから図示されない書き込み用又は読み出し用ビット
線選択信号がそれぞれ供給され、メモリ制御回路ＭＣか
ら各種の内部制御信号が供給される。センスラッチＳＬ
の各単位回路は、メモリアレイＭＡＲＹの反対側におい
て、コード一致識別回路ＣＭに結合される。このコード
一致識別回路ＣＭの出力信号は、コード一致識別信号Ｍ
ＣＳとしてメモリ制御回路ＭＣに供給される。

【００２０】ここで、データラッチＤＬは、メモリアレ
イＭＡＲＹのビット線ＢＬ０〜ＢＬｎに対応して設けら
れるｎ＋１個の単位回路を備え、これらの単位回路のそ
れぞれは、特に制限されないが、図２に例示されるよう
に、一対のインバータＶ１及びＶ２が交差結合されてな
る単位データラッチＵＤＬ（第１のラッチ）を含む。な
お、フラッシュメモリの記憶領域のデータ領域に対応す
る単位データラッチＵＤＬには、後述するように、フラ
ッシュメモリが書き込みモードとされるとき、書き込み
データの対応するビットが格納され、フラッシュメモリ
が所定のテストモードとされるときは、テストデータの
対応するビットが格納される。また、フラッシュメモリ
の記憶領域の管理領域に対応する単位データラッチＵＤ
Ｌには、フラッシュメモリが書き込みモードとされると
き、管理コードつまりＭＧＭコードの対応するビットが
格納され、フラッシュメモリが所定のテストモードとさ
れるときは、テストデータの対応するビットが格納され
る。

【００２１】各単位回路の単位データラッチＵＤＬの入
出力ノードは、そのゲートに書き込み用ビット線選択信
号ＹＧＷ０〜ＹＧＷｐ（第１のビット線選択信号）を受
けるＮチャンネル型のスイッチＭＯＳＦＥＴＮ１（第１
のＭＯＳＦＥＴ）を介して、書き込み用コモンＩＯ線Ｗ
ＩＯ（第１のコモンＩＯ線）に共通結合されるととも
に、そのゲートに内部制御信号ＴＲＤ（第１の制御信
号）を共通に受けるＮチャンネル型の転送ＭＯＳＦＥＴ
Ｎ２（第２のＭＯＳＦＥＴ）を介して、メモリアレイＭ
ＡＲＹの対応するビット線ＢＬ０〜ＢＬｎに結合され
る。

【００２２】これにより、各単位回路のスイッチＭＯＳ
ＦＥＴＮ１は、対応する書き込み用ビット線選択信号Ｙ
ＧＷ０〜ＹＧＷｐのハイレベルを受けて択一的にオン状
態となり、書き込み用コモンＩＯ線ＷＩＯと対応する単
位データラッチＵＤＬの入出力ノードとの間を選択的に
接続状態とする。また、各単位回路の転送ＭＯＳＦＥＴ
Ｎ２は、内部制御信号ＴＲＤのハイレベルを受けて選択
的にかつ一斉にオン状態となり、各単位データラッチＵ
ＤＬの入出力ノードとメモリアレイＭＡＲＹの対応する
ビット線ＢＬ０〜ＢＬｎとの間を選択的に接続状態とす
る。

【００２３】データラッチＤＬの各単位回路は、さら
に、電位供給点ＶＰＣＤ（第１の電位供給点）とメモリ
アレイＭＡＲＹの対応するビット線ＢＬ０〜ＢＬｎとの
間に直列形態に設けられる２個のＮチャンネルＭＯＳＦ
ＥＴＮ３（第３のＭＯＳＦＥＴ）及びＮ４（第４のＭＯ
ＳＦＥＴ）をそれぞれ含む。このうち、ＭＯＳＦＥＴＮ
３のゲートは、対応する単位データラッチＵＤＬの入出
力ノードに結合され、ＭＯＳＦＥＴＮ４のゲートには、
内部制御信号ＰＣＤ（第２の制御信号）が共通に供給さ
れる。なお、電位供給点ＶＰＣＤは、所定のタイミング
で所定のハイレベルとされ、他の所定のタイミングで所
定のロウレベルとされる。

【００２４】これにより、データラッチＤＬの各単位回
路のＭＯＳＦＥＴＮ３及びＮ４は、メモリアレイＭＡＲ
Ｙの対応するビット線ＢＬ０〜ＢＬｎを、単位データラ
ッチＵＤＬに保持される書き込みデータ，期待値データ
あるいはテストデータに従って選択的にプリチャージ又
はディスチャージし、各データとビット線上の読み出し
データとをビットごとに比較照合するための比較回路と
して作用する。なお、データラッチＤＬの比較照合動作
については、後で詳細に説明する。

【００２５】一方、センスラッチＳＬは、メモリアレイ
ＭＡＲＹのビット線ＢＬ０〜ＢＬｎに対応して設けられ
るｎ＋１個の単位回路を備え、これらの単位回路のそれ
ぞれは、特に制限されないが、図２に例示されるよう
に、一対のインバータＶ３及びＶ４が交差結合されてな
り、内部制御信号ＶＳＡ（第３の制御信号）に従って選
択的に動作状態とされる単位センスラッチＵＳＬ（第２
のラッチ）を含む。各単位回路の単位センスラッチＵＳ
Ｌの入出力ノードは、そのゲートに対応するビット線選
択信号ＹＧＲ０〜ＹＧＲｐ（第２のビット線選択信号）
を受けるＮチャンネル型のスイッチＭＯＳＦＥＴＮ１１
（第５のＭＯＳＦＥＴ）を介して、読み出し用コモンＩ
Ｏ線ＲＩＯ（第２のコモンＩＯ線）に共通結合されると
ともに、そのゲートに内部制御信号ＴＲ（第４の制御信
号）を共通に受けるＮチャンネル型の転送ＭＯＳＦＥＴ
Ｎ８（第６のＭＯＳＦＥＴ）を介して、メモリアレイＭ
ＡＲＹの対応するビット線ＢＬ０〜ＢＬｎにそれぞれ結
合される。

【００２６】これにより、センスラッチＳＬの各単位回
路を構成するスイッチＭＯＳＦＥＴＮ１１は、読み出し
用ビット線選択信号ＹＧＲ０〜ＹＧＲｐのハイレベルを
受けて択一的にオン状態となり、読み出し用コモンＩＯ
線ＲＩＯと対応する単位センスラッチＵＳＬの入出力ノ
ードとの間を選択的に接続状態とする。また、転送ＭＯ
ＳＦＥＴＮ８は、内部制御信号ＴＲのハイレベルを受け
て選択的にかつ一斉にオン状態となり、各単位センスラ
ッチＵＳＬの入出力ノードと対応するビット線ＢＬ０〜
ＢＬｎとの間を選択的に接続状態とする。

【００２７】データラッチＤＬの各単位回路は、さら
に、電位供給点ＶＰＣ（第２の電位供給点）とメモリア
レイＭＡＲＹの対応するビット線ＢＬ０〜ＢＬｎとの間
に直列形態に設けられる２個のＮチャンネルＭＯＳＦＥ
ＴＮ９（第７のＭＯＳＦＥＴ）及びＮ１０（第８のＭＯ
ＳＦＥＴ）と、ビット線ＢＬ０〜ＢＬｎと電源電圧供給
点ＶＣＣ又は接地電位供給点ＶＳＳとの間にそれぞれ設
けられるＮチャンネルＭＯＳＦＥＴＮ６（第９のＭＯＳ
ＦＥＴ）及びＮ７（第１０のＭＯＳＦＥＴ）とをそれぞ
れ含む。このうち、ＭＯＳＦＥＴＮ９のゲートは、対応
する単位データラッチＵＤＬの入出力ノードに結合さ
れ、ＭＯＳＦＥＴＮ１０のゲートには、内部制御信号Ｐ
Ｃ（第５の制御信号）が共通に供給される。また、ＭＯ
ＳＦＥＴＮ６のゲートには、内部制御信号ＲＰＣ（第６
の制御信号）が共通に供給され、ＭＯＳＦＥＴ７のゲー
トには、内部制御信号ＲＤＣ（第７の制御信号）が共通
に供給される。なお、電位供給点ＶＰＣは、所定のタイ
ミングで所定のハイレベルとされ、他の所定のタイミン
グで所定のロウレベルとされる。

【００２８】これにより、センスラッチＳＬの各単位回
路のＭＯＳＦＥＴＮ６及びＮ７は、内部制御信号ＲＰＣ
又はＲＤＣのハイレベルを受けてそれぞれ選択的にかつ
一斉にオン状態となり、メモリアレイＭＡＲＹの対応す
るビット線ＢＬ０〜ＢＬｎを強制的に電源電圧ＶＣＣの
ようなハイレベルにプリチャージし、あるいは接地電位
ＶＳＳのようなロウレベルにディスチャージする。ま
た、ＭＯＳＦＥＴＮ９及びＮ１０は、メモリアレイＭＡ
ＲＹの対応するビット線ＢＬ０〜ＢＬｎを、単位データ
ラッチＵＤＬに保持される読み出しデータに従って選択
的にプリチャージ又はディスチャージし、各読み出しデ
ータとビット線上にある比較照合途中のデータとをビッ
トごとに比較照合するための比較回路として作用する。
なお、センスラッチＳＬの比較照合動作については、後
で詳細に説明する。

【００２９】コード一致識別回路ＣＭは、特に制限され
ないが、内部ノードｎ１（第１の内部ノード）及びｎ２
（第２の内部ノード）間に並列形態に設けられるｎ＋１
個のＮチャンネルＭＯＳＦＥＴＮ１２（第１１のＭＯＳ
ＦＥＴ）と、電源電圧供給点ＶＣＣと内部ノードｎ１と
の間に設けられるＰチャンネルＭＯＳＦＥＴＰ１（第１
２のＭＯＳＦＥＴ）と、内部ノードｎ２と接地電位供給
点ＶＳＳとの間に設けられるＮチャンネルＭＯＳＦＥＴ
Ｎ１３（第１３のＭＯＳＦＥＴ）とを含む。このうち、
ＭＯＳＦＥＴＮ１２のゲートは、センスラッチＳＬの対
応する単位センスラッチＵＳＬの入出力ノードに結合さ
れる。また、ＭＯＳＦＥＴＰ１のゲートには内部制御信
号ＭＰＣ（第８の制御信号）が供給され、ＭＯＳＦＥＴ
Ｎ１３のゲートには内部制御信号ＭＤＣ（第９の制御信
号）が供給される。

【００３０】これにより、ＭＯＳＦＥＴＰ１は、内部制
御信号ＭＰＣのロウレベルを受けて選択的にオン状態と
なり、内部ノードｎ１を電源電圧ＶＣＣのようなハイレ
ベルにプリチャージする。また、ＭＯＳＦＥＴＮ１２
は、センスラッチＳＬの対応する単位センスラッチＵＳ
Ｌの保持内容に従って選択的にオン状態となり、内部ノ
ードｎ１及びｎ２間を選択的に短絡する。さらに、ＭＯ
ＳＦＥＴＮ１３は、内部制御信号ＭＤＣのハイレベルを
受けて選択的にオン状態となり、内部ノードｎ２と接地
電位ＶＳＳとの間を選択的に接続して、ＭＯＳＦＥＴ１
２のいずれかがオン状態であることを条件に、内部ノー
ドｎ１におけるハイレベルのプリチャージ電位を接地電
位ＶＳＳのようなロウレベルにディスチャージする。

【００３１】後述するように、センスラッチＳＬの各単
位センスラッチＵＳＬの最終的な保持内容は、データラ
ッチＤＬの対応する単位データラッチＵＤＬに入力され
た書き込みデータ，ＭＧＭコードあるいはテストデータ
と、メモリアレイＭＡＲＹの選択ワード線に結合される
メモリセルＭＣからビット線ＢＬ０〜ＢＬｎに読み出さ
れる読み出しデータとの比較照合結果に対応し、両者が
不一致となったとき選択的に論理“１”つまりハイレベ
ルとされる。したがって、コード一致識別回路ＣＭのＭ
ＯＳＦＥＴＮ１２のいずれかがオン状態となること、つ
まり内部ノードｎ１のプリチャージ電位がロウレベルに
変化するということは、比較対象となるデータのいずれ
かのビットが不一致となったことを示すものとなる。こ
の内部ノードｎ１における電位は、コード一致識別信号
ＭＣＳとしてメモリ制御回路ＭＣに供給され、その後の
書き込み動作又は出力動作等を選択的に進めるための制
御信号となる。このことについては、後で詳細に説明す
る。

【００３２】ＹアドレスカウンタＹＣは、図示されない
内部クロック信号に従って歩進動作を行い、所定ビット
の内部Ｙアドレス信号を形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、内
部制御信号ＹＧのハイレベルを受けて選択的に動作状態
となり、ＹアドレスカウンタＹＣから供給される内部Ｙ
アドレス信号をデコードして、データラッチＤＬ及びセ
ンスラッチＳＬに対する書き込み用ビット線選択信号Ｙ
ＧＷ０〜ＹＧＷｐならびに読み出し用ビット線選択信号
ＹＧＲ０〜ＹＧＲｐを順次択一的にハイレベルとする。

【００３３】一方、データ入出力回路ＩＯは、外部のア
クセス装置からデータ入出力端子ＩＯ０〜ＩＯ７を介し
て入力されるＸアドレス信号，書き込みデータならびに
コマンドデータをマルチプレクサＭＸに伝達するととも
に、Ｙゲート回路ＹＧからマルチプレクサＭＸを介して
伝達される読み出しデータを、データ入出力端子ＩＯ０
〜ＩＯ７を介して外部のアクセス装置に出力する。ま
た、マルチプレクサＭＸは、データ入出力回路ＩＯから
伝達されるＸアドレス信号，書き込みデータならびにコ
マンドデータを、ＸアドレスバッファＸＢ，データラッ
チＤＬあるいはコマンドレジスタＣＲに伝達するととも
に、センスラッチＳＬから８ビットずつ選択的に出力さ
れる読み出しデータをデータ入出力回路ＩＯに伝達す
る。

【００３４】コマンドレジスタＣＲは、データ入出力端
子ＩＯ０〜ＩＯ７からデータ入出力回路ＩＯならびにマ
ルチプレクサＭＸを介して入力される８ビットのコマン
ドデータを内部制御信号ＣＬに従って取り込み、保持す
るとともに、メモリ制御回路ＭＣに伝達する。また、メ
モリ制御回路ＭＣは、例えばマイクロプログラム方式の
ステイトマシンからなり、外部のアクセス装置から起動
制御信号として供給されるシリアルクロック信号ＳＣ，
チップイネーブル信号ＣＥＢ（ここで、それが有効とさ
れるとき選択的にロウレベルとされるいわゆる反転信号
等については、その名称の末尾にＢを付して表す。以下
同様），ライトイネーブル信号ＷＥＢ，出力イネーブル
信号ＯＥＢ，リセット信号ＲＥＳＢならびにコマンドデ
ータイネーブル信号ＣＤＥＢと、コマンドレジスタＣＲ
から供給されるコマンドデータ、及びコード一致識別回
路ＣＭから供給されるコード一致識別信号ＭＣＳとをも
とに上記各種の内部制御信号等を選択的に形成して、フ
ラッシュメモリの各部に供給するとともに、レディービ
ジー信号Ｒ／ＢＢを選択的に形成して、フラッシュメモ
リの使用状況を外部のアクセス装置に知らせる。

【００３５】図３には、図１のフラッシュメモリのコマ
ンド設定時の一実施例のタイミングチャートが示されて
いる。また、図４には、図１のフラッシュメモリの書き
込み動作時の一実施例の処理フロー図が示され、図５及
び図６には、そのコード比較動作時の一実施例のシーケ
ンス図及び信号波形図がそれぞれ示されている。これら
の図をもとに、この実施例のフラッシュメモリの書き込
みモード時のコマンド設定方法と具体的動作ならびにそ
の特徴について説明する。なお、図５及び図６では、デ
ータラッチＤＬ及びセンスラッチＳＬの４個の単位回
路、つまりメモリアレイＭＡＲＹの４本のビット線ＢＬ
ａ〜ＢＬｄに着目して、ＭＧＭコードの比較照合動作を
説明し、このとき、データラッチＤＬの４個の単位デー
タラッチＵＤＬａ〜ＵＤＬｄに入力される期待値データ
は、１６進“Ｃ”つまり２進“１１００”とされる。以
下の説明に際しては、図２を参照されたい。

【００３６】図３において、この実施例のフラッシュメ
モリは、通常の書き込みコマンドに加えて、指定セクタ
の管理領域に正常なＭＧＭコードが書き込まれているこ
とを確認した上で選択的にデータの書き込みを行うため
の比較コマンドＭＣＣを備える。コマンド設定時、アク
セス装置は、まずサイクルｃｙ１として、チップイネー
ブル信号ＣＥＢをロウレベルとするとともに、ライトイ
ネーブル信号ＷＥＢをパルス状にロウレベルとし、コー
ド一致識別信号ＭＣＳを１サイクル期間だけロウレベル
とする。また、サイクルｃｙ２として、ライトイネーブ
ル信号ＷＥＢを２回繰り返してロウレベルとし、この
間、コマンドデータイネーブル信号ＣＤＥＢはハイレベ
ルのままとする。データ入出力端子ＩＯ０〜ＩＯ７に
は、ライトイネーブル信号ＷＥＢのサイクルｃｙ１の立
ち上がりエッジに同期して比較コマンドＭＣＣが入力さ
れ、サイクルｃｙ２の２回の立ち上がりエッジに同期し
てアクセスすべきセクタアドレスＳＡ１及びＳＡ２が順
次入力される。

【００３７】フラッシュメモリは、ライトイネーブル信
号ＷＥＢのサイクルｃｙ１の立ち上がりエッジでコマン
ドデータイネーブル信号ＣＤＥＢがロウレベルであるこ
とから、データ入出力端子ＩＯ０〜ＩＯ７にあるデータ
をコマンドとして認識する。このコマンドデータは、デ
ータ入出力回路ＩＯ及びマルチプレクサＭＸを介してコ
マンドレジスタＣＲに取り込まれた後、メモリ制御回路
ＭＣに伝達され、さらにデコードされて、比較コマンド
ＭＣＣとして識別される。

【００３８】一方、ライトイネーブル信号ＷＥＢのサイ
クルｃｙ２の２回の立ち上がりエッジに同期して入力さ
れるセクタアドレスＳＡ１及びＳＡ２は、コマンドデー
タイネーブル信号ＣＤＥＢがハイレベルであることから
アドレスとして認識され、内部制御信号ＸＬ１及びＸＬ
２に従ってＸアドレスバッファＸＢに取り込まれる。そ
して、ＸアドレスデコーダＸＤに送られてデコードさ
れ、メモリアレイＭＡＲＹの対応するワード線を選択レ
ベルとするための準備が行われる。

【００３９】次に、フラッシュメモリのアクセス装置
は、サイクルｃｙ３として、コマンドデータイネーブル
信号ＣＤＥＢを再度ロウレベルとした後、シリアルクロ
ック信号ＳＣを例えば４回繰り返してハイレベルとす
る。また、１サイクルおいたサイクルｃｙ４及びｃｙ５
では、ライトイネーブル信号ＷＥＢを２回繰り返してロ
ウレベルとし、サイクルｃｙ６では、シリアルクロック
信号ＳＣを所定回数だけ連続して繰り返しハイレベルと
した後、１サイクルおいたサイクルｃｙ７では、ライト
イネーブル信号ＷＥＢを１回だけロウレベルとする。

【００４０】データ入出力端子ＩＯ０〜ＩＯ７には、シ
リアルクロック信号ＳＣのサイクルｃｙ３の４回の立ち
上がりエッジに同期して、例えば１６進“Ｃ７Ｃ７Ｃ７
Ｃ７”のＭＧＭコードＭＣ０〜ＭＣｒが８ビット単位で
順次入力され、ライトイネーブル信号ＷＥＢのサイクル
ｃｙ４及びｃｙ５の立ち上がりエッジに同期して、期待
値入力終了コマンドＭＥＣ及び書き込みコマンドＷＲＣ
が入力される。また、シリアルクロック信号ＳＣのサイ
クルｃｙ６の各立ち上がりエッジに同期して、書き込み
データＷＤ０〜ＷＤｓが８ビット単位で順次入力され、
ライトイネーブル信号ＷＥＢのサイクルｃｙ７の立ち上
がりエッジに同期して、書き込み動作の開始を指示する
ための書き込み開始コマンドＷＳＣが入力される。

【００４１】データ入出力端子ＩＯ０〜ＩＯ７にサイク
ルｃｙ３で入力されるＭＧＭコードＭＣ０〜ＭＣｒは、
書き込み用コモンＩＯ線ＷＩＯを介して８ビット単位で
フラッシュメモリのデータラッチＤＬに伝達され、管理
領域に対応する３２個の単位データラッチＵＤＬに順次
取り込まれ、保持される。また、サイクルｃｙ６で入力
される書き込みデータＷＤ０〜ＷＤｓは、同じく書き込
み用コモンＩＯ線ＷＩＯを介して８ビット単位でデータ
ラッチＤＬに伝達され、データ領域に対応する単位デー
タラッチＵＤＬに順次取り込まれ、保持される。

【００４２】フラッシュメモリのＸアドレスデコーダＸ
Ｄは、期待値入力終了コマンドＭＥＣが入力された時点
で、メモリアレイＭＡＲＹのセクタアドレスＳＡ１及び
ＳＡ２に対応するワード線を択一的に選択レベルとし、
管理領域に対応する３２個のメモリセルに予め書き込ま
れているＭＧＭコードを読み出す。そして、データラッ
チＤＬ及びセンスラッチＳＬは、指定セクタから読み出
されたＭＧＭコードとデータラッチＤＬに期待値として
保持されているＭＧＭコードとをビットごとに比較照合
し、メモリ制御回路ＭＣは、コード一致識別回路ＣＭか
ら出力されるコード一致識別信号ＭＣＳによってＭＧＭ
コードの比較結果を判定する。

【００４３】読み出されたＭＧＭコードと期待値として
入力されたＭＧＭコードが一致し、コード一致識別信号
ＭＣＳがロウレベルとされるとき、フラッシュメモリ
は、書き込み開始コマンドＷＳＣの入力を待って実質的
な書き込み動作を開始し、データラッチＤＬのデータ領
域に対応する単位回路に保持されている書き込みデータ
を、選択セクタのデータ領域に対応するメモリセルに一
斉に書き込む。

【００４４】これらのことから、フラッシュメモリのア
クセス装置は、図４に示されるように、ステップＳＴ４
１により、比較コマンドＭＣＣ及びセクタアドレスＳＡ
１及びＳＡ２を含む一連の比較コマンドを入力し、ステ
ップＳＴ４２により、期待値となるＭＧＭコードＭＣ０
〜ＭＣｒを入力し、ステップＳＴ４３により、期待値入
力終了コマンドＭＥＣを入力した後、ステップＳＴ４４
により、書き込みコマンドＷＲＣ，書き込みデータＷＤ
０〜ＷＤｓならびに書き込み開始コマンドＷＳＣを含む
一連の書き込みコマンドを入力するだけで、ＭＧＭコー
ドの比較照合をともなう書き込み動作を実行することが
できる。フラッシュメモリは、一連のコマンド入力を受
けて、ステップＳＴ４５により、期待値として入力され
たＭＧＭコードと指定セクタの管理領域に保持されるＭ
ＧＭコードとを比較照合し、両ＭＧＭコードが一致する
と、ステップＳＴ４６により、指定セクタのデータ領域
に対応するメモリセルに対する書き込みデータの書き込
みを行う。

【００４５】つまり、この実施例のフラッシュメモリで
は、書き込みコマンドとともに期待値として入力される
ＭＧＭコードと、指定セクタの管理領域から読み出され
る管理コードつまりＭＧＭコードとをビットごとに比較
照合し、その結果に応じて選択的にデータ領域に対する
書き込みデータの書き込みを行うことができる訳であ
り、これによってフラッシュメモリの利便性を高め、ア
クセス装置の書き込み制御を簡略化して、その書き込み
動作を高速化できるものである。

【００４６】ところで、フラッシュメモリのデータラッ
チＤＬ及びセンスラッチＳＬによるコード比較動作は、
図５に例示されるように、ステップＳＴ５１によるメモ
リアレイＭＡＲＹのビット線ＢＬａ〜ＢＬｄ等のプリチ
ャージ動作によって開始される。データラッチＤＬの対
応する４個の単位データラッチＵＤＬａ〜ＵＤＬｄに
は、１６進“Ｃ”つまり２進“１１００”の期待値デー
タが予め入力され、保持される。また、メモリアレイＭ
ＡＲＹの管理領域に対応する４個のメモリセルＭＣａ〜
ＭＣｄには、期待値データとは異なる２進“１０１０”
のデータが保持され、センスラッチＳＬの対応する４個
の単位センスラッチＵＳＬａ〜ＵＳＬｄの保持データ
は、２進“００００”のリセット状態にある。

【００４７】ステップＳＴ５１によるビット線ＢＬａ〜
ＢＬｄのプリチャージ動作が行われるとき、フラッシュ
メモリのセンスラッチＳＬでは、図６に例示されるよう
に、内部制御信号ＲＰＣが所定期間だけ一時的にハイレ
ベルとされる。このため、センスラッチＳＬの各単位回
路のＭＯＳＦＥＴＮ６が一斉にオン状態となり、メモリ
アレイＭＡＲＹのビット線ＢＬａ〜ＢＬｄは、ともに論
理“１”つまり電源電圧ＶＣＣのようなハイレベルにプ
リチャージされる。

【００４８】次に、ステップＳＴ５２により、ブロック
選択信号ＳＳＤ０等が択一的にハイレベルとされ、メモ
リセルＭＣによるビット線ＢＬａ〜ＢＬｄのディスチャ
ージ動作が開始される。メモリアレイＭＡＲＹでは、予
め指定セクタに対応するワード線が択一的に所定の選択
レベルとされ、対応するメモリセルＭＣは、その保持デ
ータに従って選択的にオン状態となる。すなわち、それ
が消去状態にありいわゆる論理“０”のデータを保持す
るメモリセルＭＣは、そのしきい値電圧がワード線の選
択レベルより低くされるためにオン状態となるが、書き
込み状態にあり論理“１”のデータを保持するメモリセ
ルＭＣは、そのしきい値電圧がワード線の選択レベルよ
り高くされるためにオン状態とはならない。

【００４９】これにより、ビット線ＢＬａ〜ＢＬｄのプ
リチャージ電位は、対応するメモリセルＭＣがオン状態
にあることを条件に、言い換えるならば対応するメモリ
セルＭＣが論理“０”のデータを保持していることを条
件に選択的にロウレベルにディスチャージされ、ロウレ
ベルつまり論理“０”に変化する。図５及び図６の実施
例では、論理“０”のデータを保持するメモリセルＭＣ
ｂ及びＭＣｄに対応するビット線ＢＬｂ及びＢＬｄのみ
が論理“０”つまりロウレベルに変化し、他のビット線
ＢＬａ及びＢＬｃは論理“１”つまりハイレベルのまま
とされる。言うまでもなく、ビット線ＢＬａ〜ＢＬｄに
おけるレベルは、指定セクタの対応する４個のメモリセ
ルＭＣａ〜ＭＣｄの読み出しデータに他ならない。

【００５０】メモリアレイＭＡＲＹのビット線ＢＬａ〜
ＢＬｄ上の読み出しデータは、ステップＳＴ５３によ
り、内部制御信号ＴＲがハイレベルとされることで、セ
ンスラッチＳＬの対応する転送ＭＯＳＦＥＴＮ８を介し
て単位センスラッチＵＳＬａ〜ＵＳＬｄに転送される。
これらの読み出しデータは、内部制御信号ＶＳＡがハイ
レベルとされることで、対応する単位回路によって増幅
され、保持される。この後、センスラッチＳＬでは、図
示されない内部制御信号ＲＤＣが一時的にハイレベルと
され、各単位回路のＭＯＳＦＥＴＮ７が一斉にオン状態
となって、ビット線ＢＬａ〜ＢＬｄはともに接地電位Ｖ
ＳＳのようなロウレベルつまり論理“０”にリセットさ
れる。この結果、センスラッチＳＬの対応する４個の単
位センスラッチＵＳＬａ〜ＵＳＬｄには、メモリセルＭ
Ｃａ〜ＭＣｄの保持データに対応する２進“１０１０”
の読み出しデータが転送され、保持される。

【００５１】次に、ステップＳＴ５４では、内部制御信
号ＰＣが所定期間だけ一時的にハイレベルとされ、セン
スラッチＳＬによるビット線ＢＬａ〜ＢＬｄの選択的な
プリチャージが行われる。このとき、センスラッチＳＬ
の電位供給点ＶＰＣは、電源電圧ＶＣＣのようなハイレ
ベルとされ、各単位回路のＭＯＳＦＥＴＮ１０は、内部
制御信号ＰＣのハイレベルを受けて一斉にオン状態とな
る。しかし、ＭＯＳＦＥＴＮ９は、対応する単位センス
ラッチＵＳＬａ〜ＵＳＬｄの保持データが論理“１”で
あることを条件に、つまりメモリアレイＭＡＲＹの対応
するメモリセルＭＣａ〜ＭＣｄの保持データが論理
“１”であることを条件に選択的にオン状態となり、こ
れを受けてメモリアレイＭＡＲＹの対応するビット線Ｂ
Ｌａ〜ＢＬｄが選択的にハイレベルつまり論理“１”に
プリチャージされる。

【００５２】一方、ステップＳＴ５５では、内部制御信
号ＰＣＤが所定期間だけ一時的にハイレベルとされ、デ
ータラッチＤＬによるビット線ＢＬａ〜ＢＬｄの選択的
ディスチャージが行われる。このとき、データラッチＤ
Ｌの電位供給点ＶＰＣＤは、接地電位ＶＳＳのようなロ
ウレベルとされ、各単位回路のＭＯＳＦＥＴＮ４は、内
部制御信号ＰＣＤのハイレベルを受けて一斉にオン状態
となる。しかし、ＭＯＳＦＥＴＮ３は、対応する単位デ
ータラッチＵＤＬａ〜ＵＤＬｄの保持データが論理
“１”であることを条件に、すなわち期待値データとし
て入力されたＭＧＭコードの対応するビットが論理
“１”であることを条件に選択的にオン状態となり、こ
れを受けてメモリアレイＭＡＲＹの対応するビット線Ｂ
Ｌａ〜ＢＬｄが選択的にロウレベルつまり論理“０”に
ディスチャージされる。

【００５３】これにより、読み出しデータの対応するビ
ットが論理“１”であることを受けて選択的にハイレベ
ルにプリチャージされたビット線ＢＬａ〜ＢＬｄは、Ｍ
ＧＭコードの対応するビットが論理“１”であることを
条件に、言い換えるならばメモリアレイＭＡＲＹの対応
する４個のメモリセルＭＣａ〜ＭＣｄに予め書き込まれ
たＭＧＭコードの対応するビットと、アクセスに際して
外部のアクセス装置から入力されたＭＧＭコードの対応
するビットとがともに論理“１”であることを条件に選
択的にディスチャージされ、論理“０”とされる。

【００５４】ビット線ＢＬａ〜ＢＬｄの最終的なレベル
は、ステップＳＴ５６により、内部制御信号ＴＲが再度
ハイレベルとされることで、センスラッチＳＬの対応す
る単位センスラッチＵＳＬａ〜ＵＳＬｄに転送され、保
持される。

【００５５】以上の説明から類推できるように、メモリ
アレイＭＡＲＹの対応する４個のメモリセルＭＣａ〜Ｍ
Ｃｄに予め書き込まれたＭＧＭコードの対応するビット
が論理“０”である場合、ビット線ＢＬａ〜ＢＬｄはス
テップＳＴ５４においてプリチャージされず、論理
“０”の状態にある。また、メモリアレイＭＡＲＹの対
応する４個のメモリセルＭＣａ〜ＭＣｄに予め書き込ま
れたＭＧＭコードの対応するビットは論理“１”である
が、アクセスに際して期待値として入力されたＭＧＭコ
ードの対応するビットが論理“０”である場合、データ
ラッチＤＬの対応する単位回路のＭＯＳＦＥＴＮ３はオ
ン状態とならず、ビット線ＢＬａ〜ＢＬｄのプリチャー
ジ電位はそのまま残され、論理“１”のままとされる。

【００５６】つまり、上記ステップＳＴ５１〜ＳＴ５６
による処理は、メモリセルＭＣａ〜ＭＣｄに予め書き込
まれ論理“０”であるべきＭＧＭコードの対応するビッ
トが誤って論理“１”となっていることを識別するため
のものであって、ステップＳＴ５６終了後、センスラッ
チＳＬの単位センスラッチＵＳＬａ〜ＵＳＬｄの保持デ
ータのいずれか、つまり例えば単位センスラッチＵＳＬ
ｃの保持データが論理“１”であるということは、対応
するメモリセルＭＣｃの保持データに誤りがあり、管理
コードが不一致となったことを示すものとなる。

【００５７】コード一致識別回路ＣＭでは、ステップＳ
Ｔ５６の終了に先立って、内部制御信号ＭＰＣがロウレ
ベルとされＭＯＳＦＥＴＰ１がオン状態となって、内部
ノードｎ１は電源電圧ＶＣＣのようなハイレベルにプリ
チャージされる。この内部ノードｎ１のハイレベルは、
ステップＳＴ５６が終了し、内部制御信号ＭＤＣが一時
的にハイレベルとされてＭＯＳＦＥＴＮ１３がオン状態
とされるとき、並列形態とされるｎ＋１個のＭＯＳＦＥ
ＴＮ１２のいずれかがオン状態であることを条件に、す
なわちセンスラッチＳＬの対応する単位センスラッチＵ
ＳＬａ〜ＵＳＬｄの保持データのいずれかがハイレベル
つまり論理“１”であることを条件に選択的にディスチ
ャージされ、ロウレベルとされる。

【００５８】これにより、内部ノードｎ１の電位つまり
コード一致識別信号ＭＣＳは、メモリセルＭＣａ〜ＭＣ
ｄに予め書き込まれたＭＧＭコードと期待値として入力
されたＭＧＭコードとが全ビット一致するときハイレベ
ルとされ、メモリセルＭＣａ〜ＭＣｄに予め書き込まれ
論理“０”であるべきＭＧＭコードの対応するビットが
誤って論理“１”となっているとき、言い換えるならば
両コードのいずれかのビットが不一致となったときロウ
レベルに変化されるものとなる。

【００５９】次に、ステップＳＴ５７では、前記ステッ
プＳＴ５１と同様な処理が行われ、メモリアレイＭＡＲ
Ｙのビット線ＢＬａ〜ＢＬｄがともに電源電圧ＶＣＣの
ようなハイレベルにプリチャージされる。また、ステッ
プＳＴ５８では、前記ステップＳＴ５２と同様な処理が
行われ、ビット線ＢＬａ〜ＢＬｄのプリチャージ電位が
メモリセルＭＣａ〜ＭＣｄの保持データに従って選択的
にディスチャージされる。これにより、メモリアレイＭ
ＡＲＹのビット線ＢＬａ〜ＢＬｄには、メモリセルＭＣ
ａ〜ＭＣｄの保持データに対応した読み出しデータが残
される。

【００６０】ビット線ＢＬａ〜ＢＬｄに残された読み出
しデータは、ステップＳＴ５９により、内部制御信号Ｔ
Ｒがハイレベルとされることで、センスラッチＳＬの対
応する単位センスラッチＵＳＬａ〜ＵＳＬｄに転送さ
れ、保持される。

【００６１】一方、ステップＳＴ５１０では、内部制御
信号ＰＣＤが一時的にハイレベルとされ、今度はデータ
ラッチＤＬによるビット線ＢＬａ〜ＢＬｄの選択的なプ
リチャージが行われる。このとき、データラッチＤＬの
電位供給点ＶＰＣＤは、電源電圧ＶＣＣのようなハイレ
ベルとされ、各単位回路のＭＯＳＦＥＴＮ４は、内部制
御信号ＰＣＤのハイレベルを受けて一斉にオン状態とな
る。しかし、ＭＯＳＦＥＴＮ３は、対応する単位データ
ラッチＵＤＬａ〜ＵＤＬｄの保持データが論理“１”で
あることを条件に、つまりアクセスに際して期待値とし
て入力されたＭＧＭコードの対応するビットが論理
“１”であることを条件に選択的にオン状態となり、こ
れを受けてメモリアレイＭＡＲＹの対応するビット線Ｂ
Ｌａ〜ＢＬｄが選択的にハイレベルつまり論理“１”に
プリチャージされる。

【００６２】さらに、ステップＳＴ５１１では、内部制
御信号ＰＣが一時的にハイレベルとされ、センスラッチ
ＳＬによるビット線ＢＬａ〜ＢＬｄの選択的なディスチ
ャージが行われる。このとき、センスラッチＳＬの電位
供給点ＶＰＣは、接地電位ＶＳＳのようなロウレベルと
され、各単位回路のＭＯＳＦＥＴＮ１０は、内部制御信
号ＰＣのハイレベルを受けて一斉にオン状態となる。し
かし、ＭＯＳＦＥＴＮ９は、対応する単位センスラッチ
ＵＳＬａ〜ＵＳＬｄの保持データが論理“１”であるこ
とを条件に、すなわちメモリアレイＭＡＲＹのメモリセ
ルＭＣａ〜ＭＣｄから読み出されたＭＧＭコードの対応
するビットが論理“１”であることを条件に選択的にオ
ン状態となり、これを受けてメモリアレイＭＡＲＹの対
応するビット線ＢＬａ〜ＢＬｄが選択的にディスチャー
ジされる。

【００６３】これにより、アクセスに際し期待値として
入力されたＭＧＭコードの対応するビットの論理値に従
って選択的にプリチャージされたメモリアレイＭＡＲＹ
のビット線ＢＬａ〜ＢＬｄのハイレベルは、メモリセル
ＭＣａ〜ＭＣｄから読み出されたＭＧＭコードの対応す
るビットが論理“１”であることを条件に、言い換える
ならばアクセスに際してアクセス装置から入力されたＭ
ＧＭコードの各ビットと、メモリアレイＭＡＲＹのメモ
リセルＭＣａ〜ＭＣｄに予め書き込まれたＭＧＭコード
の対応するビットとがともに論理“１”であることを条
件に選択的にディスチャージされ、論理“０”とされる
ものとなる。

【００６４】ビット線ＢＬａ〜ＢＬｄの最終的なレベル
は、ステップＳＴ５１２により、内部制御信号ＴＲが再
度ハイレベルとされることで、センスラッチＳＬの対応
する単位センスラッチＵＳＬａ〜ＵＳＬｄに転送され、
保持される。

【００６５】以上の説明から類推できるように、データ
ラッチＤＬの単位データラッチＵＤＬａ〜ＵＤＬｄに取
り込まれたＭＧＭコードの対応するビットが論理“０”
である場合、対応するビット線ＢＬａ〜ＢＬｄはステッ
プＳＴ５１０においてプリチャージされず、論理“０”
の状態にある。また、データラッチＤＬの単位データラ
ッチＵＤＬａ〜ＵＤＬｄに取り込まれたＭＧＭコードの
対応するビットは論理“１”であるが、メモリセルＭＣ
ａ〜ＭＣｄから読み出されたＭＧＭコードの対応するビ
ットが論理“０”である場合、センスラッチＳＬの対応
する単位回路のＭＯＳＦＥＴＮ１０はオン状態となら
ず、ビット線ＢＬａ〜ＢＬｄのプリチャージ電位はその
まま残され、論理“１”のままとされる。

【００６６】つまり、上記ステップＳＴ５７〜ＳＴ５１
２による処理は、メモリセルＭＣａ〜ＭＣｄに予め書き
込まれ論理“１”であるべきＭＧＭコードの対応するビ
ットが誤って論理“０”となっていることを識別するた
めのものであって、ステップＳＴ５１２終了後、センス
ラッチＳＬの単位センスラッチＵＳＬａ〜ＵＳＬｄの保
持データのいずれか、つまり例えば単位センスラッチＵ
ＳＬｂの保持データが論理“１”であるということは、
対応するメモリセルＭＣｂの保持データに誤りがあり、
ＭＧＭコードが不一致となったことを示すものとなる。

【００６７】コード一致識別回路ＣＭでは、ステップＳ
Ｔ５１２の終了に先立って、内部制御信号ＭＰＣが再度
ロウレベルとされＭＯＳＦＥＴＰ１がオン状態となっ
て、内部ノードｎ１は電源電圧ＶＣＣのようなハイレベ
ルにプリチャージされる。この内部ノードｎ１のハイレ
ベルは、ステップＳＴ５１２が終了し、内部制御信号Ｍ
ＤＣがハイレベルとされてＭＯＳＦＥＴＮ１３がオン状
態となったとき、並列形態とされるｎ＋１個のＭＯＳＦ
ＥＴＮ１２のいずれかがオン状態であることを条件に、
すなわちセンスラッチＳＬの対応する単位センスラッチ
ＵＳＬａ〜ＵＳＬｄの保持データのいずれかがハイレベ
ルつまり論理“１”であることを条件に選択的にディス
チャージされ、ロウレベルとされる。

【００６８】これにより、内部ノードｎ１の電位つまり
コード一致識別信号ＭＣＳは、メモリセルＭＣａ〜ＭＣ
ｄに予め書き込まれたＭＧＭコードと期待値として入力
されたＭＧＭコードとが全ビット一致するときハイレベ
ルとされ、メモリセルＭＣａ〜ＭＣｄに予め書き込まれ
論理“１”であるべきＭＧＭコードの対応するビットが
誤って論理“０”となっているとき、言い換えるならば
両コードのいずれかのビットが不一致となったときロウ
レベルに変化されるものとなる。

【００６９】ところで、上記実施例では、アクセスに際
して外部のアクセス装置から入力される例えば３２ビッ
トのＭＧＭコードと、指定セクタの対応する管理領域に
予め書き込まれているＭＧＭコードとの比較照合動作を
行い、その結果に応じて選択的にデータ領域に対する書
き込みデータの書き込み動作を行うケースについて説明
したが、データラッチＤＬ及びセンスラッチＳＬによる
上記のような比較照合動作は、例えば外部の試験装置か
らデータラッチＤＬのすべての単位データラッチに入力
されるテストデータと、指定セクタのすべてのメモリセ
ルの読み出しデータとを比較照合するテストモードにも
活用することができる。

【００７０】この場合、テストデータの比較結果、つま
りコード一致識別回路ＣＭの出力信号として得られるコ
ード一致識別信号ＭＣＳは、テストコマンドが終了した
段階で、例えばデータ入出力端子ＩＯ０〜ＩＯ７の所定
ビットから試験装置に出力され、これをもとにテスト結
果の正常性が判定される。この方法によると、これまで
例えば８ビット単位で行われてきた書き込み・読み出し
試験動作を、ワード線つまりセクタ単位で、しかもフラ
ッシュメモリの内部で自律的にかつ効率良く実施するこ
とができるため、これによってフラッシュメモリの試験
工数を削減し、その試験コストを低減することができる
ものとなる。

【００７１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）管理領域を備えるフラッシュメモリ等に、書き込
みデータ及び期待値つまりＭＧＭコードを保持する第１
のラッチを含むデータラッチと、選択ワード線に結合さ
れるメモリセルの読み出しデータを増幅し保持する第２
のラッチを含むセンスラッチとを設け、データラッチ及
びセンスラッチのそれぞれに、第１又は第２のラッチの
入出力ノードとメモリアレイの対応するビット線との間
を選択的に接続するための転送ＭＯＳＦＥＴと、メモリ
アレイの対応するビット線を選択的にプリチャージ又は
ディスチャージし第１及び第２のラッチの保持内容を比
較照合するためのＭＯＳＦＥＴを設けるとともに、最終
的にセンスラッチの第２のラッチに保持される各ビット
の比較結果を受けて、コード一致識別信号を選択的に有
効レベルとするコード一致識別回路を設け、メモリ制御
回路に、上記コード一致識別信号が有効レベルとされる
とき、データ領域に対する書き込みデータの書き込みを
選択的に実施し、あるいは選択的に比較照合結果を出力
する機能を持たせることで、書き込みコマンドとともに
入力されるＭＧＭコードを、フラッシュメモリ等の内部
で自律的に、指定セクタの管理領域から読み出されるＭ
ＧＭコードとビットごとに比較照合し、その結果に応じ
て選択的にデータ領域に対する書き込みデータの書き込
みを行うことができるという効果が得られる。

【００７２】（２）上記（１）項により、管理領域を備
えるフラッシュメモリ等の利便性を高め、アクセス装置
の書き込み制御処理を簡略化して、その書き込み動作を
高速化することができるという効果が得られる。 （３）上記（１）項において、データの比較機能をテス
トデータの比較照合に応用することで、フラッシュメモ
リ等の機能試験をセクタ単位つまりワード線単位で効率
良く実施することができるという効果が得られる。 （４）上記（３）項により、フラッシュメモリ等の試験
工数を削減し、その試験コストを低減することができる
という効果が得られる。

【００７３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、フラッシュメモリのメモリアレイＭ
ＡＲＹ及びその直接周辺回路は、任意数のメモリマット
に分割できる。また、フラッシュメモリは、例えば×４
ビット，×１６ビット等、任意のビット構成を採りうる
し、例えば４値等の多値フラッシュメモリとすることも
できる。さらに、フラッシュメモリは、この実施例に制
約されることなく任意のブロック構成をとり得るし、各
制御信号等の名称及び有効レベルならびに電源電圧の極
性及び絶対値等も、種々の実施形態を採りうる。

【００７４】図２において、メモリアレイＭＡＲＹは、
任意数の冗長素子を含むことができる。また、メモリア
レイＭＡＲＹは、階層ビット方式をとることを必須条件
とはしないし、逆に行方向に階層ワード線方式をとるこ
ともできる。データラッチＤＬ，センスラッチＳＬなら
びにコード一致識別回路ＣＭの具体的構成は、この実施
例に制約されることなく種々の実施形態をとりうるし、
ＭＯＳＦＥＴの導電型等についても同様である。データ
の比較回路は、例えば排他的論理和回路とその出力信号
を受けるコード一致識別回路とによっても構成できる。

【００７５】図３及び図６において、各信号の具体的な
レベル及び時間関係は、本発明の主旨に制約を与えな
い。図４において、フラッシュメモリの書き込み動作時
における処理フローは、種々の実施例をとりうる。図５
において、コード比較動作時のシーケンスは種々考えら
れようし、各部の論理値も制約されない。

【００７６】以上の実施例において、期待値となるＭＧ
Ｍコードは、外部のアクセス装置から入力されるものと
しているが、ＭＧＭコードが例えば１６進“Ｃ７Ｃ７Ｃ
７Ｃ７”等に固定される場合、常にメモリ内部にあるも
のとしてもよい。また、データラッチＤＬ及びセンスラ
ッチＳＬは、それぞれ異なる機能を有するブロックとし
ているが、例えば、メモリアレイＭＡＲＹがビット線延
長方向に分割され、各サブメモリアレイがセンスラッチ
をはさんで交互に千鳥配置される場合、各サブメモリア
レイの両側に配置される一対のセンスラッチの一方をデ
ータラッチＤＬとして用い、その他方をセンスラッチＳ
Ｌとして用いればよい。

【００７７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるフラ
ッシュメモリに適用した場合について説明したが、それ
に限定されるものではなく、例えば、ダイナミック型Ｒ
ＡＭ（ランダムアクセスメモリ）やスタティック型ＲＡ
Ｍ等の各種メモリ集積回路ならびにこれを含むシングル
チップマイクロコンピュータ等にも適用できる。この発
明は、少なくともメモリセルが格子配列されてなるメモ
リアレイを備える半導体記憶装置ならびにこのような半
導体記憶装置を含む装置又はシステムに広く適用でき
る。

【００７８】

【発明の効果】本願において開示される発明のうち代表
的なものにより得られる効果を簡単に説明すれば、下記
の通りである。すなわち、管理領域を備えるフラッシュ
メモリ等に、書き込みデータ及び期待値つまりＭＧＭコ
ードを保持する第１のラッチを含むデータラッチと、選
択ワード線に結合されるメモリセルの読み出しデータを
増幅し保持する第２のラッチを含むセンスラッチとを設
け、データラッチ及びセンスラッチのそれぞれに、第１
又は第２のラッチの入出力ノードとメモリアレイの対応
するビット線との間を選択的に接続するための転送ＭＯ
ＳＦＥＴと、メモリアレイの対応するビット線を選択的
にプリチャージ又はディスチャージし第１及び第２のラ
ッチの保持内容を比較照合するためのＭＯＳＦＥＴを設
けるとともに、最終的にセンスラッチの第２のラッチに
取り込まれる各ビットの比較結果を受けて、コード一致
識別信号を選択的に有効レベルとするコード一致識別回
路を設け、メモリ制御回路に、上記コード一致識別信号
が有効レベルとされるとき、データ領域に対する書き込
みデータの書き込みを選択的に実行し、あるいは比較結
果を所定の出力端子から選択的に出力する機能を持たせ
る。

【００７９】これにより、書き込みコマンドとともに入
力されるＭＧＭコードを、フラッシュメモリ等の内部で
自律的に、指定セクタの管理領域から読み出されるＭＧ
Ｍコードとビットごとに比較照合し、その結果に応じて
選択的にデータ領域に対する書き込みデータの書き込み
を行うことができるとともに、この比較機能をテストデ
ータの比較照合に応用し、比較結果を外部の試験装置に
出力して、フラッシュメモリ等の機能試験をセクタ単位
つまりワード線単位で効率良く実施することができる。
この結果、管理領域を備えるフラッシュメモリ等の利便
性を高め、その書き込み動作を高速化することができる
とともに、フラッシュメモリ等の試験工数を削減し、そ
の試験コストを低減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリに含まれるメモリアレ
イ及びその周辺部の一実施例を示す部分的な回路図であ
る。

【図３】図１のフラッシュメモリのコマンド設定時の一
実施例を示すタイミングチャートである。

【図４】図１のフラッシュメモリの書き込み動作時の一
実施例を示す処理フロー図である。

【図５】図１のフラッシュメモリのコード比較動作時の
一実施例を示すシーケンス図である。

【図６】図１のフラッシュメモリのコード比較動作時の
一実施例を示す信号波形図である。

【図７】この発明に先立って本願発明者等が開発したフ
ラッシュメモリの書き込み動作時の一例を示す処理フロ
ー図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ｄａｔａ……データ、ｍｇ
ｍｃ……ＭＧＭコード（良品セクタコード）、ＸＤ……
Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッファ、Ｄ
Ｌ……データラッチ、ＳＬ……センスラッチ、ＣＭ……
コード一致識別回路、ＹＤ……Ｙアドレスデコーダ、Ｙ
Ｃ……Ｙアドレスカウンタ、ＭＸ……マルチプレクサ、
ＩＯ……データ入出力回路、ＣＲ……コマンドレジス
タ、ＭＣ……メモリ制御回路、ＷＩＯ……書き込み用コ
モンＩＯ線、ＲＩＯ……読み出し用コモンＩＯ線、ＭＣ
Ｓ……コード一致識別信号、ＣＬ，ＸＬ１，ＸＬ２，Ｘ
Ｇ，ＹＧ……内部制御信号、ＳＣ……シリアルクロック
信号又はその入力端子、ＣＥＢ……チップイネーブル信
号又はその入力端子、ＷＥＢ……ライトイネーブル信号
又はその入力端子、ＯＥＢ……出力イネーブル信号又は
その入力端子、ＲＥＳＢ……リセット信号又はその入力
端子、ＣＤＥＢ……コマンドデータイネーブル信号又は
その入力端子、Ｒ／ＢＢ……レディービジー信号又はそ
の出力端子、ＩＯ０〜ＩＯ７……入力又は出力データあ
るいはその入出力端子。ＷＬ０〜ＷＬｑ……ワード線、
ＳＳＤ０……ブロック選択信号、ＢＬ０〜ＢＬｎ……ビ
ット線（メインビット線）、ＳＢＬ０〜ＳＢＬｎ……サ
ブビット線、ＳＬ０〜ＳＬｎ……ソース線、ＭＣ……２
層ゲート構造型メモリセル、Ｖ１〜Ｖ４……インバー
タ、ＵＤＬ……単位データラッチ、ＵＳＬ……単位セン
スラッチ、Ｎ１〜Ｎ１３……ＮチャンネルＭＯＳＦＥ
Ｔ、Ｐ１……ＰチャンネルＭＯＳＦＥＴ、ＶＣＣ……電
源電圧又はその供給点、ＶＳＳ……接地電位又はその供
給点、ＶＰＣ，ＶＰＣＤ……内部電圧又はその供給点、
ｎ１〜ｎ２……内部ノード、ＶＳＡＤ，ＴＲＤ，ＰＣ
Ｄ，ＲＤＣ，ＲＰＣ，ＰＣ，ＴＲ，ＶＳＡ，ＭＰＣ，Ｍ
ＤＣ……内部制御信号、ＹＧＷ０〜ＹＧＷｐ……書き込
み用ビット線選択信号、ＹＧＲ０〜ＹＧＲｐ……読み出
し用ビット線選択信号。ｃｙ１〜ｃｙ７……サイクル、
ＭＤＣ……比較コマンド、ＳＡ１〜ＳＡ２……セクタア
ドレス、ＭＣ０〜ＭＣｒ……期待値（ＭＧＭコード）、
ＭＥＣ……期待値入力終了コマンド、ＷＲＣ……書き込
みコマンド、ＷＤ０〜ＷＤｓ……書き込みデータ、ＷＳ
Ｃ……書き込み開始コマンド。ＳＴ４１〜ＳＴ４６，Ｓ
Ｔ５１〜ＳＴ５１２，ＳＴ７１〜ＳＴ７５……処理ステ
ップ、ＢＬａ〜ＢＬｄ……ビット線。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 期待値データと、選択ワード線に結合さ
   れるすべての又は所定数のメモリセルの保持データとを
   ビットごとに比較照合し、その結果に応じて選択的に所
   定の動作を実行し、又はその結果をアクセス装置に出力
   する機能を有することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記期待値データは、アクセス装置から供給されるもの
   であることを特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置の記憶領域は、データが格納される
   データ領域と、所定の管理コードが格納される管理領域
   とを含むものであり、 上記期待値データは、上記管理コードに対応するもので
   あり、上記所定数のメモリセルは、上記管理領域に対応
   するものであって、 上記半導体記憶装置は、上記期待値データとして与えら
   れる管理コードと、指定ワード線の上記所定数のメモリ
   セルから読み出される管理コードとをビットごとに比較
   照合し、両コードが一致するとき、対応するデータ領域
   への書き込み動作を選択的に実行するものであることを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項１又は請求項２において、 上記期待値データは、テストデータであって、 上記半導体記憶装置は、所定のテストモードにおいて、
   上記テストデータと指定ワード線に結合されるすべての
   又は所定数のメモリセルの保持データとをビットごとに
   比較照合し、その結果を所定の出力端子からアクセス装
   置に出力するものであることを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体記憶装置は、フラッシュメモリを含む不揮発
   性メモリであって、 上記管理コードは、ＭＧＭコードであることを特徴とす
   る半導体記憶装置。
6. 【請求項６】 請求項１，請求項２，請求項３，請求項
   ４又は請求項５において、 上記半導体記憶装置は、 直交して配置されるワード線及びビット線ならびにこれ
   らのワード線及びビット線の交点に実質格子配列される
   メモリセルを含むメモリアレイと、 上記ビット線に対応して設けられ、上記期待値データ又
   は書き込みデータを保持する第１のラッチと、該第１の
   ラッチの入出力ノードと第１のコモンＩＯ線との間に設
   けられそのゲートに対応する第１のビット線選択信号を
   受ける第１のＭＯＳＦＥＴと、上記第１のラッチの入出
   力ノードと対応する上記ビット線との間に設けられその
   ゲートに第１の制御信号を受ける第２のＭＯＳＦＥＴ
   と、第１の電位供給点と対応する上記ビット線との間に
   直列形態に設けられそのゲートが上記第１のラッチの入
   出力ノードに結合される第３のＭＯＳＦＥＴ及びそのゲ
   ートに第２の制御信号を受ける第４のＭＯＳＦＥＴとを
   それぞれ含む所定数の単位回路を含むデータラッチと、 上記ビット線に対応して設けられ、第３の制御信号に従
   って選択的にセンスアンプとして作用しかつ読み出しデ
   ータを保持する第２のラッチと、該第２のラッチの入出
   力ノードと第２のコモンＩＯ線との間に設けられそのゲ
   ートに対応する第２のビット線選択信号を受ける第５の
   ＭＯＳＦＥＴと、上記第２のラッチの入出力ノードと対
   応する上記ビット線との間に設けられそのゲートに第４
   の制御信号を受ける第６のＭＯＳＦＥＴと、第２の電位
   供給点と対応する上記ビット線との間に直列形態に設け
   られそのゲートが上記第２のラッチの入出力ノードに結
   合される第７のＭＯＳＦＥＴ及びそのゲートに第５の制
   御信号を受ける第８のＭＯＳＦＥＴと、第１の電源供給
   点と対応する上記ビット線との間に設けられそのゲート
   に第６の制御信号を受ける第９のＭＯＳＦＥＴと、対応
   する上記ビット線と第２の電源供給点との間に設けられ
   そのゲートに第７の制御信号を受ける第１０のＭＯＳＦ
   ＥＴとをそれぞれ含む所定数の単位回路を含むセンスラ
   ッチと、 第１及び第２の内部ノード間に設けられそのゲートが対
   応する上記第２のラッチの入出力ノードに結合される第
   １１のＭＯＳＦＥＴと、第１の電源供給点と上記第１の
   内部ノードとの間に設けられそのゲートに第８の制御信
   号を受ける第１２のＭＯＳＦＥＴと、上記第２の内部ノ
   ードと第２の電源供給点との間に設けられそのゲートに
   第９の制御信号を受ける第１３のＭＯＳＦＥＴとを含む
   コード一致識別回路とを備えるものであることを特徴と
   する半導体記憶装置。