JPH0757489A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュＥＥＰＲＯＭのデータ書き換え前
後でデータに変更のないメモリセルの書き換えを行わな
い。 【構成】 比較検出回路ＣＤＣＲはメモリセルの記憶デ
ータと新規書き換えデータとを比較し、データコントロ
ール回路ＩＯＣＮＴは比較検出回路ＣＤＣＲからの情報
によりメモリセルの記憶データを書き換える必要性の有
無を判別する。データコントロール回路ＩＯＣＮＴから
の情報により１ビット単位でのデータの消去及び書き込
みを行って、記憶データを書き換える必要のあるメモリ
セルに対してのみ書き換えを行う。 【効果】 データ書き換えの時間を短縮でき、また、メ
モリセルのエンデュランス特性が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書き込みが可能
でかつ不揮発性を有する半導体記憶装置、あるいは電気
的書き込み及び消去が可能でかつ不揮発性を有する半導
体記憶装置に関するものである。

【０００２】

【従来の技術】 文献１；SINGLE TRANSISTOR ELECTRICALLY PROGRAMMABLE MEMORY DEVI CE AND METHOD United States Patent 4,698,787 Oct.6,1987 文献２；FLASH EEPROM ARRAY WITH NEGATIVE GATE VOLTAGE ERASE OPERATION United States Patent 5,077,691 Dec.31,1991 文献３；フラッシュメモリの現状と将来展望 ＩＣＤ９１ー１３４

【０００３】不揮発性半導体記憶装置としては、紫外線
消去型のＥＰＲＯＭ（Erasable andProgrammable Read
Only Memory）や、電気的に書き込み及び消去が可
能（以下「電気的書き換え」と記す）なＥＥＰＲＯＭ
（Electrically Erasable andProgrammable Read Onl
y Memory）がある。更に近年、電気的に一括消去を行
うEEPROMが開発されている。前記ＥＰＲＯＭは紫外線で
のみメモリセルの記憶データの消去が可能で、電気的な
消去を行えないのでパッケージとして透明度のある窓付
きパッケージを必要としり、更にシステムの基板実装後
に書き換えを行う為には一旦とりはずす必要があるとい
う不便があった。前記ＥＥＰＲＯＭは、システム内で電
気的に書き換えができるようになっているが、一般的に
メモリセルにおいて選択分離用のトランジスタまたはチ
ャンネル領域を必要とするため、メモリセル面積がＥＰ
ＲＯＭにくらべ２倍程度大きくなってしまう。この問題
を解決するため、電気的に消去が可能でかつメモリセル
面積がＥＰＲＯＭと同等である一括消去型のＥＥＰＲＯ
Ｍが開発された。

【０００４】一括消去型のＥＥＰＲＯＭとして初期に開
示されたものとしては例えば文献１にある。文献１によ
れば、フローティングゲートを有する単一のメモリトラ
ンジスタでもって、電気的に書き込み及び消去を行う方
法及びデバイス構造を提供している。消去においては、
メモリセルのソース端子に１０〜２０ボルト（Ｖ）の高
電圧を、制御ゲート端子に接地電位を印加することによ
り、フローティングゲートとソース端子との間の薄い絶
縁膜間に高電界を発生させ、ファーラーノードハイムト
ンネル（以下「ＦＮ注入」と記す）により電子が前記フ
ローティングゲートより放出させ、このことにより制御
ゲートから見たメモリセルのしきい値電圧を低くする。
書き込みにおいては、メモリセルのドレイン端子に５〜
１０Ｖの電圧を印加し、制御ゲートに１０〜１５Ｖの高
電圧を印加し、ソースを接地することによりドレイン−
ソース間の基板表面に強い反転領域が生じ、ホットエレ
クトロン（以下「ＨＥ注入」と記す）が発生することに
より、前記フローティングゲートに電子を注入し、この
ことによりメモリセルのしきい値電圧を高くする。

【０００５】更に文献２や文献３の４〜５頁において
は、別の消去方式として、メモリセルの制御ゲートに負
電圧（例えば−７Ｖ〜−１５Ｖ）を印加し、ソース端子
には電源電圧（例えば５Ｖ）または接地電位を印加する
ことにより、ＦＮ注入により電子をフローティングゲー
トから放出する方式が提示されている。この方式の場
合、文献１に開示されてあるように、ソース端子に高い
（例えば１０〜２０Ｖ）電圧を必要としなくなるので、
書き換え時の低電圧化が可能である利点がある。更にこ
の方式の場合、メモリセルの制御ゲートは一般的にワー
ド線として列デコーダに接続されているので、非選択の
メモリセルの制御ゲートに対し、例えば０Ｖ〜５Ｖの電
圧を印加することにより、ＦＮ注入を誘起させないこと
が可能となり、ワード線単位（換言すればセクタ単位）
での消去が可能になる。

【０００６】

【発明が解決しようとする課題】これらの消去方式にお
いては、例えばメモリセルに記憶されている１ビットの
データを書き換える場合においても、メモリセルの一括
もしくはセクター単位での消去しか行えないため、デー
タを書き換える必要のないメモリセルの情報までも書き
換えが行われるという問題点があった。

【０００７】そこで本発明は、前記不揮発性半導体記憶
装置において、データの書き換え前後でデータに変化の
ないメモリセルに対して、データの書き換えを行うこと
のない不揮発性半導体記憶装置を提供することを目的と
する。

【０００８】

【課題を解決するための手段】上述した課題を解決する
ために、本発明では、電気的に書き込みが可能な不揮発
性半導体記憶装置において、行列状に配置された複数の
電気的書き込みが可能な不揮発性半導体メモリセルと、
前記メモリセルの内少なくとも１つを選択状態にし、他
のメモリセルを非選択状態とするデコーダ回路と、前記
デコーダ回路を介し前記選択状態のメモリセルに書き込
みを行う書き込み手段と、前記デコーダ回路を介し前記
選択状態のメモリセルから読み出しを行う読み出し手段
と、前記選択状態のメモリセルの記憶データと新規書き
換えデータとを保持しかつこれらを比較検出する検出手
段と、前記検出手段からの情報により、前記選択状態の
メモリセルの記憶データを書き換える必要性の有無を判
別する判別手段と、前記判別手段からの情報により、１
ビット単位でのデータの消去及び書き込みを行って、記
憶データを書き換える必要のあるメモリセルに対しての
み書き換えを行う手段とを有する。

【０００９】本発明の好ましい態様において、前記不揮
発性半導体記憶装置は、外部信号または外部命令により
データ書き換えモードが指定されたときに、前記選択状
態のメモリセルの書き換え前に、前記選択状態のメモリ
セルの記憶データと新規書き換えデータとを比較し、こ
の比較の結果が一致しないビットに対応するメモリセル
のみにデータ書き換えを行う制御回路を有する。

【００１０】本発明の好ましい態様において、前記不揮
発性半導体記憶装置は、外部信号または外部命令により
データ書き換えモードが指定されたときに、前記不揮発
性半導体記憶装置内部の制御回路により、前記選択状態
のメモリセルからの記憶データと新規書き換えデータと
を保持しかつこれらを比較し、この比較の結果が一致し
ないビットに対応するメモリセルのみデータ消去を行
い、前記比較の結果が一致しないビットに対応するメモ
リセルのみにデータ書き込みを行うという一連の動作を
行う。

【００１１】本発明の好ましい態様において、前記不揮
発性半導体記憶装置は、外部信号または外部命令により
データ書き換えモードが指定されたときに、前記不揮発
性半導体記憶装置内部の制御回路により、前記選択状態
のメモリセルからの記憶データと新規書き換えデータと
を保持しかつこれらを比較し、この比較の結果が一致し
ないビットに対応するメモリセルのみにデータ書き込み
を行い、前記比較の結果が一致しないビットに対応する
メモリセルのみデータ消去を行うという一連の動作を行
う。

【００１２】本発明の好ましい態様において、前記メモ
リセルがフローティングゲートを有する。

【００１３】

【作用】上記のような構成をとることにより、データ書
き込み前に選択したメモリセルのデータと、新規書き換
えデータとを比較検出し、比較検出された情報によって
書き換えの前後でデータに変更のないメモリセルに対し
ては書き換えを行わず、書き換えの前後でデータに変更
のあるメモリセルのみを選択してビット単位のデータの
消去及び書き込みを行うことが可能となる。

【００１４】

【実施例】図１に本発明の一実施例の回路ブロック図を
示す。図１でＦＲＯＭは電気的書き換えが可能な不揮発
性半導体記憶装置であり、例えば（１０４８５７６ワー
ド×１６ビット＝１６７７７２１６ビット）の記憶容量
を有する。アドレス入力Ａ０、Ａ１〜Ａ１９、チップイ
ネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ、ライ
トイネーブル信号ＷＥＢ、電源電圧ＶＣＣ及び接地電圧
ＶＳＳはＦＲＯＭの外部よりの入力信号であり、データ
入出力Ｄ０〜Ｄ１５はライト時、即ち書き込み時及び消
去には外部よりのデータ入力であり、読み出し時には外
部へのデータ出力である。図１の実施例の回路には書き
込み及び消去だけでなく、データ比較検出回路及びデー
タコントロール回路が示してある。

【００１５】図１において、ＤＶＣＮＴはデバイス制御
コマンド識別回路であり、ＦＲＯＭの動作モードのライ
トイネーブル信号ＷＥＢ、チップイネーブル信号ＣＥ
Ｂ、出力イネーブル信号ＯＥＢ及び複数の内部データ入
力ＤＡＴＩＮを入力とし、制御信号ＣＮＴ１及び複数の
制御信号ＣＮＴ２を出力する。例えば、ＣＮＴ２には書
き込みモードまたは消去モードを示す制御信号が含まれ
ている。

【００１６】ＲＣＮＴはチップ／出力選択状態制御回路
であり、チップイネーブル信号ＣＥＢ、出力イネーブル
信号ＯＥＢ及び制御信号ＣＮＴ１を制御入力とし、パワ
ーダウン信号ＰＤＱ及び出力バッファ活性化信号ＤＯＥ
Ｎを出力とする。

【００１７】ライト状態制御回路ＷＣＮＴは、ＣＮＴ
２、タイマー終了信号Ｓ２、ディスターブベリファイデ
ータ出力信号ＤＴＣ及び書き込み／消去ベリファイデー
タ出力信号ＰＥＮＧを制御入力とし、書き込み信号ＰＲ
Ｇ、消去信号ＥＲＳ、書き込みベリファイ信号ＰＶＦ、
消去ベリファイ信号ＥＶＦ、アドレスカウンタアップ信
号ＡＵＰ、タイマー開始信号Ｓ１、アドレスラッチ信号
ＬＴＡ及びビットライト出力信号ＢＷＲ及びデータラッ
チ信号ＬＴＤを出力とする。

【００１８】タイマー回路ＴＩＭは、ライト状態制御回
路ＷＣＮＴよりタイマー開始信号Ｓ１を受けて、所定の
時間を経過後、アドレスアップカウンタＡＵＰにアドレ
スアップクロック信号Ｓ３を出力し、ライト状態制御回
路ＷＣＮＴにタイマー終了信号Ｓ２を出力する。

【００１９】アドレスバッファ／ラッチ回路ＡＤＢは、
アドレス入力Ａ０、Ａ１〜Ａ１９を入力とし、パワーダ
ウン信号ＰＤＱを制御入力とし、アドレスラッチ信号Ｌ
ＴＡをラッチ入力とし、複数の内部アドレス信号ＡＸを
出力とする。

【００２０】列デコーダＲＤＥＣは、内部アドレス信号
ＡＸをデコード入力とし、書き込み信号ＰＲＧ、消去信
号ＥＲＳ、複数の高電圧信号ＶＰ、複数の負電圧信号Ｖ
Ｎ及び書き込み／消去ベリファイ電圧信号ＶＶＦを入力
とし、複数（例えば４０９６本）のワード線信号ＷＬを
出力とする。

【００２１】行デコーダＣＤＥＣは、内部アドレス信号
ＡＸ、書き込み信号ＰＲＧ、消去信号ＥＲＳ、複数の高
電圧信号ＶＰ及び複数の負電圧信号ＶＮを入力とし、複
数（例えば２５６本）のマルチプレクサ選択信号ＣＸを
出力とする。

【００２２】メモリブロックＭＢＬＫは、例えば１６７
７７２１６個のメモリセルからなり、１個のメモリセル
には、ワード線、ビット線及びメモリセルソース線が接
続されている。

【００２３】マルチプレクサＭＰＸは、マルチプレクサ
選択信号ＣＸを入力とし、複数（例えば４０９６本）の
ビット線ＢＬ及び複数（例えば１６本）の内部データ線
ＩＯＵＴを入出力とする。またＭＢＬＫ及びＭＰＸのト
ランジスタの基板端子には負電圧信号ＶＮの一部の信号
が入力されている。

【００２４】書き込み／消去ベリファイ電圧発生回路Ｖ
ＦＧＥＮは、書き込みベリファイ信号ＰＶＦ及び消去ベ
リファイ信号ＥＶＦを入力とし、書き込み／消去ベリフ
ァイ電圧信号ＶＶＦを出力とする。

【００２５】比較検出回路ＣＤＣＲは、内部データ線Ｉ
Ｏ、センスアンプ出力信号ＳＯＵＴ、ライト状態制御回
路ＷＣＮＴより出力されるビットライト出力信号ＢＷ
Ｒ、書き込み信号ＰＲＧ及び消去信号ＥＲＳを制御入力
とし、ビット消去信号ＢＥＲＳ０〜１５、プログラム信
号ＢＰＲＧ０〜１５を出力する。

【００２６】データコントロール回路ＩＯＣＮＴは、ラ
イト状態制御回路ＷＣＮＴより出力される書き込み信号
ＰＲＧ、チップ／出力選択状態制御回路ＲＣＮＴより出
力される読み出し信号ＤＯＥＮ及び比較検出回路ＣＤＣ
Ｒより出力されるビット消去信号ＢＥＲＳ０〜１５を制
御入力とし、また内部データ線ＩＯを入力とし、ＩＯＵ
Ｔを出力する。

【００２７】正高電圧チャージポンプ回路ＰＣＰは、書
き込み信号ＰＲＧ及び消去信号ＥＲＳを入力とし、正の
チャージポンプ電圧信号ＰＯＵＴ１を出力とする。

【００２８】負電圧チャージポンプ回路ＰＣＰは、書き
込み信号ＰＲＧ及び消去信号ＥＲＳを入力とし、負のチ
ャージポンプ電圧信号ＰＯＵＴ２を出力とする。

【００２９】正高電圧制御回路ＨＶＣＮＴは、正のチャ
ージポンプ電圧信号ＰＯＵＴ１を入力とし、複数の正の
高電圧信号ＶＰを出力とする。

【００３０】負電圧制御回路ＮＶＣＮＴは、負のチャー
ジポンプ電圧信号ＰＯＵＴ２を入力とし、複数の負の高
電圧信号ＶＮを出力とする。

【００３１】メモリセルアレイソース線制御回路ＡＳＣ
ＮＴは、書き込み信号ＰＲＧ、消去信号ＥＲＳ及び複数
の正の高電圧信号ＶＰを入力とし、メモリセルソース線
信号ＡＳを出力とする。

【００３２】ビット線電圧制御回路ＢＬＣＮＴは、複数
の正の高電圧信号ＶＰ、複数の負の高電圧信号ＶＮ及び
消去信号ＥＲＳを入力とし、ビット線負荷電圧信号ＢＤ
ＩＳを出力とする。

【００３３】ビット線負荷回路ＢＬＬＤは、ビット線負
荷電圧信号ＢＤＩＳ及び消去信号ＥＲＳを入力とし、複
数のビット線ＢＬを出力とする。

【００３４】センスアンプ回路ＳＡＭＰは、内部データ
線ＩＯをデータ入力、パワーダウン信号ＰＤＱを制御入
力とし、センスアンプ出力信号ＳＯＵＴを出力とする。

【００３５】書き込み／消去ベリファイデータ一致検出
回路ＶＥＯＲは、センスアンプ出力信号ＳＯＵＴ及び内
部データ入力ＤＡＴＩＮをデータ入力とし、書き込みベ
リファイ信号ＰＶＦ及び消去ベリファイ信号ＥＶＦを制
御入力とし、書き込み／消去ベリファイデータ出力信号
ＰＥＮＧを出力とする。

【００３６】データ入出力バッファＤＩＢは、出力バッ
ファ活性化信号ＤＯＥＮ及びパワーダウン信号ＰＤＱを
制御入力とし、データラッチ信号ＬＴＤをラッチ入力と
し、センスアンプ出力信号ＳＯＵＴをデータ入力とし、
内部データ入力ＤＡＴＩＮをデータ出力とし、データ入
出力信号Ｄ０〜Ｄ１５を入出力とする。

【００３７】データプログラム回路ＤＰＲＧは、内部デ
ータ入力ＤＡＴＩＮをデータ入力とし、プログラム信号
ＢＰＲＧ０〜１５、書き込み信号ＰＲＧ及び消去信号Ｅ
ＲＳを制御入力とし、内部データ線ＩＯをデータ出力と
する。

【００３８】図２〜５は本発明の実施例の回路図を示す
分図で、図２は左上回路部を、図３は左下回路部を、図
４は右上回路部を、図５は右下回路部をそれぞれ示して
いる。

【００３９】図２〜５の例においては、説明の簡便化の
ため、本発明の主旨を損なわずに、メモリセルの個数や
アドレスの本数、データ入出力の個数を図１の例より減
らしてある。しかし、図１の例と図２〜５の例において
は回路名及び信号名はほとんど同じ意味を有している。
また、図１の例に対して図２〜５の例は、図１の例のデ
バイス制御コマンド識別回路ＤＶＣＮＴ、チップ／出力
選択状態制御回路ＲＣＮＴ、ライト状態制御回路ＷＣＮ
Ｔ、書き込み／消去ベリファイ電圧発生回路ＶＦＧＥ
Ｎ、書き込み／消去ディスターブ検出電圧発生回路ＤＳ
ＶＦ、比較検出回路ＣＤＣＲ、データコントロール回路
ＩＯＣＮＴ及び書き込み／消去ベリファイデータ一致検
出回路ＶＥＯＲが省略してある。更に図１の例において
は、消去信号は１種類であったが、図２〜５の例では２
種類の消去信号及び消去方式を記載してある。また、図
１の例のデータ入出力バッファＤＩＢ及びデータプログ
ラム回路は、図２〜５の例のデータ入力バッファＤＩＢ
及び出力バッファＤＢＦに対応する。

【００４０】図２〜５において、ＢＥＲＯＭは電気的書
き換えが可能な不揮発性半導体記憶装置であり、外部よ
りアドレスをアドレス入力端子Ａ０、Ａ１、Ａ２及びＡ
３に、入力データをデータ入力端子ＤＩＮに入力し、出
力データを出力端子ＤＯより出力するものである。ＢＥ
ＲＯＭは、ＡＤＢ１、ＡＤＢ２、ＡＤＢ３及びＡＤＢ４
で示すアドレスバッファ、ＤＥＣ１、ＤＥＣ２、ＤＥＣ
３及びＤＥＣ４よりなる列デコード回路ＲＤＥＣ、ＤＥ
Ｃ６、ＤＥＣ７、ＤＥＣ８及びＤＥＣ９よりなる行デコ
ード回路ＣＤＥＣ、メモリセルＭＣ１、ＭＣ２〜ＭＣ１
６からなるメモリブロックＭＢＬＫ、マルチプレクサＭ
ＰＸ、データ入力バッファＤＩＢ、センスアンプ回路Ｓ
ＡＭＰ、出力バッファ回路ＤＢＦ、正高電圧チャージポ
ンプ回路ＰＣＰ、負電圧チャージポンプ回路ＮＣＰ、正
高電圧制御回路ＨＶＣＮＴ、負電圧制御回路ＮＶＣＮ
Ｔ、メモリセルソース線電圧制御回路ＡＳＣＮＴ、ビッ
ト線電圧制御回路ＢＬＣＮＴ、ビット線負荷回路ＢＬＬ
Ｄ、オシレータＯＳＣ１、ＯＳＣ２及びＯＳＣ３及びそ
の他の論理回路より成る。全体の電源として外部より正
の電源（例えば５Ｖ）が端子ＶＤＤより、接地電圧が端
子ＶＳＳより供給されている。

【００４１】ＢＥＲＯＭの接続関係は、アドレス端子Ａ
０はアドレスパッファＡＤＢ１の入力に、アドレス端子
Ａ１はアドレスパッファＡＤＢ２の入力に、アドレス端
子Ａ２はアドレスパッファＡＤＢ３の入力に、アドレス
端子Ａ３はアドレスパッファＡＤＢ４の入力に接続され
ている。アドレスバッファＡＤＢ１の出力ＡＸ０及びＡ
Ｘ０Ｂは列デコーダＲＤＥＣの論理積の反転ゲート（以
下「非論理積ゲート」と記す）の入力に、アドレスバッ
ファＡＤＢ２の出力ＡＸ１及びＡＸ１Ｂは列デコーダＲ
ＤＥＣの非論理積ゲートの入力に、アドレスバッファＡ
ＤＢ３の出力ＡＹ０及びＡＹ０Ｂは行デコーダＣＤＥＣ
の非論理積ゲートの入力に、アドレスバッファＡＤＢ４
の出力ＡＹ１及びＡＹ１Ｂは行デコーダＣＤＥＣの非論
理積ゲートの入力に接続されている。

【００４２】列デコーダＲＤＥＣはＤＥＣ１、ＤＥＣ
２、ＤＥＣ３及びＤＥＣ４の４つの回路からなり、各々
の回路は同じくなっている。

【００４３】ＤＥＣ１は、アドレスバッファＡＤＢ１の
出力ＡＸ０Ｂ及びＡＤＢ２の出力ＡＸ１Ｂを入力とする
２入力非論理積ゲートＮＤ１、２つの２入力論理和の反
転ゲート（以下「非論理和ゲート」と記す）ＮＲ１、Ｎ
Ｒ２、インバータＩＶ１、正高電圧スイッチ回路ＨＶＳ
Ｗ１及び負電圧スイッチ回路ＮＶＳＷ１よりなり、ＮＤ
１の出力Ｎ１がＮＲ１及びＮＲ２の１入力となり、ＮＲ
１の他入力としてＥＲＳＢ１が、ＮＲ２の他入力として
ＣＬＫ１が入力される。ＮＲ１の出力Ｎ２はＩＶ１の入
力にＩＶ１の出力Ｎ３はＨＶＳＷ１の１入力に、ＮＲ２
の出力Ｎ４はＮＶＳＷ１の１入力に接続されている。

【００４４】ＨＶＳＷ１は、Ｎ３、高電圧信号ＶＰＰ
１、ＷＥＬ１及びＩＳＯ１を入力とし、出力はメモリブ
ロックＭＢＬＫの列線（ワード線）ＷＬ０に接続されて
いる。

【００４５】ＮＶＳＷ１はＮ４、ＷＥＬ２及び負電圧信
号ＶＰＮ１を入力とし、出力はＨＶＳＷ１の出力と同じ
列線ＷＬ０に接続されている。

【００４６】ＤＥＣ２、ＤＥＣ３及びＤＥＣ４はＤＥＣ
１と同じ回路であるが、前記非論理積ゲートへのアドレ
スバッファＡＤＢ１、ＡＤＢ２からの入力の組み合わせ
及び出力される列線が各々異なっており、ＤＥＣ２ＮＯ
出力はＷＬ１に、ＤＥＣ３の出力はＷＬ２に、ＤＥＣ４
の出力はＷＬ３に各々接続されている。

【００４７】行デコーダＣＤＥＣはＤＥＣ５、ＤＥＣ
６、ＤＥＣ７及びＤＥＣ８の４つの回路からなり、各々
の回路は等しくなっている。

【００４８】ＤＥＣ５はアドレスバッファＡＤＢ３の出
力ＡＹ０Ｂ及びＡＤＢ４の出力ＡＹ１Ｂを入力とする２
入力非論理積ゲートＮＤ２、２つの２入力非論理和ゲー
トＮＲ６、ＮＲ１７、インバータＩＶ６、正高電圧スイ
ッチ回路ＨＶＳＷ２及び負電圧スイッチ回路ＮＶＳＷ３
よりなり、ＮＤ２の出力Ｎ５がＮＲ６及びＮＲ１７の１
入力となり、ＮＲ６の他入力としてＮ１８が、ＮＲ１７
の他入力としてＣＬＫ３が入力される。ＮＲ６の出力Ｎ
１５はＩＶ６の入力に、ＩＶ６の出力Ｎ１６はＨＶＳＷ
２の１入力に、ＮＲ１７の出力Ｎ１７はＮＶＳＷ３の１
入力に接続されている。

【００４９】ＨＶＳＷ２は、Ｎ１６、高電圧信号ＶＰＰ
１、ＷＥＬ５及びＩＳＯ３を入力とし、出力はＭＰＸの
行線選択信号Ｃ１に接続されている。

【００５０】ＮＶＳＷ３は、Ｎ１７、ＷＥＬ６及び負電
圧信号ＶＰＮ１を入力とし、出力はＨＶＳＷ２の出力と
同じ行線選択信号Ｃ１に接続されている。

【００５１】ＤＥＣ６、ＤＥＣ７及びＤＥＣ８はＤＥＣ
５と同じ回路であるが、前記非論理積ゲートへのアドレ
スバッファＡＤＢ３、ＡＤＢ４からの入力の組み合わせ
及び出力される行線選択信号が各々異なっており、ＤＥ
Ｃ６の出力は行線選択信号Ｃ２に、ＤＥＣ７の出力は行
線選択信号Ｃ３に、ＤＥＣ８の出力は行線選択信号Ｃ４
に各々接続されている。

【００５２】メモリブロックＭＢＬＫはＭＣ１、ＭＣ
２、…、ＭＣ１６の１６個のメモリセルよりなり、各々
のメモリセルはドレイン端子、ソース端子、制御ゲート
端子及びフローティングゲートを有し、更に各々のメモ
リセルに共通な基板端子がある。各々のメモリセルは例
えば、半導体基板表面上にドレイン領域及びソース領域
を有し、前記ドレイン領域とソース領域の間で前記半導
体基板表面の上部に薄い酸化膜を有し、前記薄い酸化膜
の上部に例えば多結晶シリコンからなるフローティング
ゲートを有し、前記フローティングゲートの上部に層間
絶縁膜を介し、例えば多結晶シリコンからなる制御ゲー
トを有している。ドレイン領域はドレイン端子に、ソー
ス領域はソース端子に、制御ゲートは制御ゲート端子
に、基板は基板端子に各々電気的に接続されている。Ｍ
Ｃ１、ＭＣ２、ＭＣ３及びＭＣ４の制御ゲート端子は列
線ＷＬ０に、ＭＣ５、ＭＣ６、ＭＣ７及びＭＣ８の制御
ゲート端子は列線ＷＬ１に、ＭＣ９、ＭＣ１０、ＭＣ１
１及びＭＣ１２の制御ゲート端子は列線ＷＬ２に、ＭＣ
１３、ＭＣ２、ＭＣ３及びＭＣ４の制御ゲート端子は列
線ＷＬ４に、ＭＣ１、ＭＣ５、ＭＣ９及びＭＣ１３のド
レイン端子は列線ＢＬ０に、ＭＣ２、ＭＣ６、ＭＣ１０
及びＭＣ１４のドレイン端子は列線ＢＬ１に、ＭＣ３、
ＭＣ７、ＭＣ１１及びＭＣ１５のドレイン端子は列線Ｂ
Ｌ２に、ＭＣ４、ＭＣ８、ＭＣ１２及びＭＣ１６のドレ
イン端子は列線ＢＬ３に接続されている。即ち、メモリ
セルは４列×４行の配列になっている。ＭＣ１〜ＭＣ１
６のメモリセルのソース端子はメモリソース線ＡＳに共
通に接続され、又ＭＣ１〜ＭＣ１６のメモリセルの基板
端子は基板電圧信号ＶＳＵＢに接続されている。

【００５３】マルチプレクサＭＰＸは、例えばＮチャン
ネルのエンハンスメント型のＭＯＳ型トランジスタＭ
１、Ｍ２、Ｍ３及びＭ４よりなり、Ｍ１のドレインは行
線ＢＬ０に、ゲートは行選択信号Ｃ１に、Ｍ２のドレイ
ンは行線ＢＬ１に、ゲートは行選択信号Ｃ２に、Ｍ３の
ドレインは行線ＢＬ２に、ゲートは行選択信号Ｃ３に、
Ｍ４のドレインは行線ＢＬ３に、ゲートは行選択信号Ｃ
４に接続されている。Ｍ１、Ｍ２、Ｍ３及びＭ４の基板
は前記基板電圧信号ＶＳＵＢに接続され、Ｍ１、Ｍ２、
Ｍ３及びＭ４のソースは内部データ線ＤＩＯに接続され
ている。

【００５４】データ入力バッファＤＩＢは、２入力非論
理和ゲートＮＲ４、インバータＩＶ２、ＩＶ３及びＩＶ
４、Ｎチャンネルエンハンスメント型のＭＯＳ型トラン
ジスタＭ１５、Ｍ１６、Ｍ１０及びＭ１１及びＰチャン
ネルエンハンスメント型のＭＯＳ型トランジスタＭ１
７、Ｍ１８及びＭ９より成っている。ＮＲ４の入力の１
端は、データ入力端子ＤＩＮに、他端はＷＲＢに接続さ
れ、ＮＲ４の出力Ｎ６はＩＶ２の入力に接続され、ＩＶ
２の出力Ｎ７はＩＶ３の入力及びＭ１５のゲート端子に
接続されている。ＩＶ３の出力Ｎ８は、Ｍ１６のゲート
端子に、Ｍ１６のドレイン端子はＮ１０に、Ｎ１０は更
にＭ１７のゲート端子、Ｍ１８のドレイン端子、Ｍ９の
ゲート端子及びＭ１０のゲート端子に接続されている。
Ｍ１５のドレイン端子はＮ９に、Ｎ９は更にＭ１７のド
レイン端子及びＭ１８のゲート端子に接続されている。
Ｍ１７、Ｍ１８及びＭ９のソース端子は高電圧信号ＶＰ
Ｐ３に、Ｍ１７、Ｍ１８及びＭ９の基板端子も前記ＶＰ
Ｐ３に接続され、Ｍ１５、Ｍ１６及びＭ１１のソースは
接地端子ＶＳＳに、Ｍ１５、Ｍ１６、Ｍ１０及びＭ１１
の基板端子も接地端子ＶＳＳに接続されている。ＩＶ４
の入力はＷＲＢに、ＩＶ４の出力ＷＲはＭ１１のゲート
端子に接続され、Ｍ１１のドレイン端子はＮ１９に、Ｎ
１９はＭ１０のソース端子に、Ｍ１０のドレイン端子及
びＭ９のドレイン端子は内部データ線ＤＩＯに接続され
ている。

【００５５】メモリソース線電圧制御回路ＡＳＣＮＴ
は、インバータ回路ＩＶ５、ＩＶ６、２入力非論理和ゲ
ートＮＲ５、２入力非論理積ゲートＮＤ３、Ｎチャンネ
ルエンハンスメントＭＯＳ型トランジスタＭ１３、Ｐチ
ャンネルエンハンスメントＭＯＳ型トランジスタＭ１２
及び正高電圧スイッチＨＶＳＷ４より成っている。ＩＶ
６の入力はＰＲＧＢに、ＩＶ６の出力Ｎ１１はＮＲ５の
入力の一端に、ＮＲ５の入力の他端はＥＲＳＢ２に、Ｎ
Ｄ３の入力の一端はＰＲＧＢに、他端はＥＲＳＢ２に接
続されている。ＮＲ５の出力Ｎ１２は正高電圧スイッチ
ＨＶＳＷ４の１入力に、ＮＤ３の出力Ｎ１４はＩＶ５の
入力に、ＩＶ５の出力Ｎ１５はＭ１３のゲート端子に接
続されている。ＨＶＳＷ４は高電圧信号ＶＰＰ２及びＮ
１２を入力とし、Ｎ１３を出力とし、Ｎ１３はＭ１２の
ゲート端子に接続されている。Ｍ１２のソース端子はＶ
ＰＰ２に、Ｍ１２のドレイン端子及びＭ１３のドレイン
端子はメモリソース線ＡＳに接続されている。Ｍ１２の
基板端子はＶＰＰ２に、Ｍ１３のソース端子及び基板端
子は負電圧信号ＶＰＮ２に接続されている。

【００５６】ビット線負荷回路ＢＬＬＤは、Ｎチャンネ
ルエンハンスメントＭＯＳ型トランジスタＭ５、Ｍ６、
Ｍ７及びＭ８よりなり、Ｍ５のドレイン端子は列線（ビ
ット線）ＢＬ０に、Ｍ６のドレイン端子は列線ＢＬ１
に、Ｍ７のドレイン端子は列線ＢＬ２に、Ｍ８のドレイ
ン端子は列線ＢＬ３に、Ｍ５、Ｍ６、Ｍ７及びＭ８のゲ
ート端子は共にビット消去信号ＥＲ２に接続され、Ｍ
５、Ｍ６、Ｍ７及びＭ８のソース端子は共にＢＤＩＳに
接続され、Ｍ５、Ｍ６、Ｍ７及びＭ８の基板端子は基板
電圧信号ＶＳＵＢに接続されている。

【００５７】ビット線電圧制御回路ＢＬＣＮＴは、正高
電圧スイッチＨＶＳＷ３と負電圧スイッチＮＶＳＷ２よ
り成っており、ＨＶＳＷ３の入力はインバータＩＶ８の
出力ＥＲ２Ｂ、ＷＥＬ３、ＩＳＯ２及び高電圧信号ＶＰ
Ｐ３を入力とし、ＢＤＩＳを出力としており、ＮＶＳＷ
２はオシレータＯＳＣ２の出力ＣＬＫ２、ＷＥＬ４及び
負電圧信号ＶＰＮ３を入力とし、ＢＤＩＳを出力として
いる。

【００５８】書き込み信号ＰＲＧは、正高電圧チャージ
ポンプ回路ＰＣＰの１入力、負電圧チャージポンプ回路
ＮＣＰの１入力、負電圧制御回路ＮＶＣＮＴの１入力、
正高電圧制御回路ＨＶＣＮＴの１入力、オシレータＯＳ
Ｃ１の入力、３入力非論理和ゲートＮＲ３の１入力、２
入力非論理和ゲートＮＲ９の１入力及びインバータ回路
ＩＶ７の入力に接続されている。

【００５９】ブロック消去信号ＥＲ１は、アドレスバッ
ファＡＤＢ３の１入力、ＡＤＢ４の１入力、正高電圧チ
ャージポンプ回路ＰＣＰの１入力、正高電圧制御回路Ｈ
ＶＣＮＴの１入力、負電圧制御回路ＮＶＣＮＴの１入
力、負電圧チャージポンプ回路ＮＣＰの１入力、３入力
非論理和ゲートＮＲ３の１入力、２入力非論理和ゲート
ＮＲ８の１入力、ＮＲ７の１入力及びオシレータＯＳＣ
２及びＯＳＣ３の入力に接続されている。

【００６０】ビット消去信号ＥＲ２は、正高電圧チャー
ジポンプ回路ＰＣＰの１入力、正高電圧制御回路ＨＶＣ
ＮＴの１入力、負電圧制御回路ＮＶＣＮＴの１入力、ビ
ット線負荷回路ＢＬＬＤのＭ５、Ｍ６、Ｍ７及びＭ８の
ゲート端子への入力、３入力非論理和ゲートＮＲ３の１
入力、２入力非論理和ゲートＮＲ９の１入力、ＮＲ８の
１入力、ＮＲ７の１入力及びインバータＩＶ８の入力に
接続されている。

【００６１】ＮＲ３の出力ＷＲＢはＮＲ４の１入力、Ｉ
Ｖ４の入力、センスアンプ回路ＳＡＭＰの１入力及び出
力バッファＤＢＦの１入力に接続され、ＮＲ８の出力Ｅ
ＲＳＢ１はＮＲ１の１入力に接続され、ＮＲ９の出力Ｎ
１８はＮＲ６の１入力に接続され、ＮＲ７の出力ＥＲＳ
Ｂ２はＮＲ５及びＮＤ３の１入力に接続され、ＯＳＣ１
の出力ＣＬＫ１はＮＲ２の１入力に接続され、ＯＳＣ２
の出力ＣＬＫ２はＮＶＳＷ２の１入力に接続され、ＯＳ
Ｃ３の出力ＣＬＫ３はＮＲ１７の１入力に接続されてい
る。

【００６２】正高電圧チャージポンプ回路ＰＣＰは、Ｐ
ＲＧ、ＥＲ１及びＥＲ２を入力とし、ＰＯＵＴ１を出力
とし、負電圧チャージポンプ回路ＮＣＰはＰＲＧ及びＥ
Ｒ１を入力とし、ＰＯＵＴ２を出力とし、正高電圧制御
回路ＨＶＣＮＴはＰＯＵＴ１、ＰＲＧ、ＥＲ１及びＥＲ
２を入力とし、ＶＰＰ１、ＶＰＰ２、ＶＰＰ３、ＷＥＬ
１、ＷＥＬ２、ＷＥＬ３、ＷＥＬ４、ＷＥＬ５、ＷＥＬ
６、ＩＳＯ１、ＩＳＯ２及びＩＳＯ３を出力とし、負電
圧制御回路ＮＶＣＮＴはＰＯＵＴ２、ＰＲＧ、ＥＲ１及
びＥＲ２を入力とし、ＶＰＮ１、ＶＰＮ２、ＶＰＮ３及
びＶＳＵＢを出力としている。

【００６３】センスアンプ回路ＳＡＭＰは、内部データ
線ＤＩＯを入力とし、ＷＲＢを制御入力とし、ＳＯＵＴ
を出力としており、出力バッファＤＢＦはＳＯＵＴを入
力とし、ＷＲＢを制御入力とし、出力端子ＤＯを出力と
する。

【００６４】次に、本実施例のＢＥＲＯＭの書き込み、
消去及び読み出しの動作説明を図２〜５を参照して行
う。本実施例のＢＥＲＯＭは１６ビット（４列×４行）
のメモリセルに対して、データ幅１ビットで書き込み、
第１の消去、第２の消去及び読み出しを行う不揮発性半
導体記憶装置である。列線選択用アドレスとしてＡ０及
びＡ１があり、行線選択用アドレスとしてＡ２及びＡ３
がある。

【００６５】下記表１に本実施例の方式のメモリセルの
電圧印加例を示す。表１及び図２〜５を用いて各モード
の動作説明を行う。書き込みは、書き込み信号ＰＲＧを
ロー（“Ｌ”）レベルからハイ（“Ｈ”）レベルにする
ことにより開始され（ＥＲ１＝ＥＲ２＝“Ｌ”のま
ま）、負電圧チャージポンプ回路ＮＣＰがＰＲＧの
“Ｈ”レベルにより動作を開始する。ＮＣＰは電源電圧
（例えば５Ｖ）と接地電圧（例えば０Ｖ）から例えば−
８Ｖの負電圧を発生する回路であり、その回路例は例え
ば文献２の図４に示されている。

【００６６】

【表１】

【００６７】負電圧制御回路ＮＶＣＮＴは負電圧を制御
するための回路であり、その出力は０Ｖまたは負電圧
（例えば−８Ｖ）である。ＰＲＧ＝“Ｈ”、ＥＲ１＝Ｅ
Ｒ２＝“Ｌ”の時、ＮＶＣＮＴの出力は例えばＶＰＮ１
＝−８Ｖ、ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝０Ｖであ
る。

【００６８】ＰＣＰは前記電源電圧ＶＤＤと前記接地電
圧により、例えば１２Ｖの正の高電圧を発生する回路で
あり、その回路例は例えば文献２の図５に示されてい
る。ＰＲＧ＝“Ｈ”、ＥＲ１＝ＥＲ２＝“Ｌ”の時、正
高電圧チャージポンプ回路ＰＣＰは動作し、出力ＰＯＵ
Ｔは例えば１２Ｖである。

【００６９】正高電圧制御回路ＨＶＣＮＴは正の高電圧
を制御するための回路であり、その出力は０Ｖと正の高
電圧（例えば１２Ｖ）との間である。ＰＲＧ＝“Ｈ”、
ＥＲ１＝ＥＲ２＝“Ｌ”の時は、ＨＶＣＮＴの出力は例
えばＶＰＰ１＝ＷＥＬ５＝ＷＥＬ６＝１２Ｖ、ＶＰＰ２
＝ＶＰＰ３＝ＷＥＬ３＝ＷＥＬ４＝ＩＳＯ１＝５Ｖ、Ｉ
ＳＯ２＝ＩＳＯ３＝ＷＥＬ１＝ＷＥＬ２＝０Ｖである。

【００７０】メモリセルＭＣ１を例えば選択するとき、
アドレスはＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”を入力し、
それにより列デコーダＤＥＣ１の２入力非論理積ゲート
ＮＤ１の出力が“Ｌ”となる。オシレータＯＳＣ１は入
力のＰＲＧ＝“Ｈ”の時に発振を開始し、ＣＬＫ１に出
力される（例えば３０メガヘルツの周期で５Ｖの振
幅）。２入力非論理和ゲートＮＲ８の出力は“Ｈ”とな
り、インバータＩＶ１の出力Ｎ３が“Ｈ”となり、正高
電圧スイッチＨＶＳＷ１はオフ状態となる。２入力非論
理和ゲートＮＲ２の出力Ｎ４はＮＤ１の出力Ｎ１及びＯ
ＳＣ１の出力ＣＬＫ１のレベルにより、発振を行う。こ
れによって負電圧スイッチＮＶＳＷ１はオン状態とな
り、列線（ワード線）ＷＬ０には、ＶＰＮ１の電圧即ち
−８Ｖが印加される。列線ＷＬ１、ＷＬ２及びＷＬ３は
行デコーダＤＥＣ２、ＤＥＣ３及びＤＥＣ４の正電圧ス
イッチ及び負電圧スイッチの両方がオフ状態となるので
例えばＷＬ１＝ＷＬ２＝ＷＬ３＝０Ｖとなる。同様な動
作で行デコーダＤＥＣ５においては、正高電圧スイッチ
ＨＶＳＷ２がオン状態となり、負電圧スイッチＮＶＳＷ
３がオフ状態となるので、行線選択信号Ｃ１にはＶＰＰ
１の電圧即ち１２Ｖとなり、Ｃ２＝Ｃ３＝Ｃ４＝０Ｖと
なる。

【００７１】書き込みデータとして、例えばデータ入力
端子ＤＩＮに“Ｌ”を入力した時に書き込みを行い、
“Ｈ”を入力した時には書き込みを行わず、消去時にお
いて消去を行うようにした場合、ＰＲＧ＝“Ｈ”、ＥＲ
１＝ＥＲ２＝“Ｌ”の時、ＷＲＢは“Ｌ”となり、デー
タ入力バッファＤＩＢにおいては、ＤＩＮ＝“Ｌ”のた
め、Ｎ７＝“Ｈ”、Ｎ８＝“Ｌ”となり、内部データ線
ＤＩＯにはＶＰＰ３と同じ電圧即ち５Ｖが出力される。
ＤＩＮ＝“Ｈ”の時には、内部データ線ＤＩＯは例えば
０Ｖとなる。マルチプレクサＭＰＸにおいて、トランジ
スタＭ１のみがオン状態となっているため、列線ＢＬ０
はＤＩＮ＝“Ｌ”の時は例えば５Ｖが印加されＤＩＮ＝
“Ｈ”の時は例えば０Ｖが印加される。ＢＬ１、ＢＬ２
及びＢＬ３は例えば０Ｖとなる。

【００７２】書き込み時において、メモリセルソース線
電圧制御回路ＡＳＣＮＴはインバータＩＶ７の出力ＰＲ
ＧＢ＝“Ｌ”となり、ＥＲＳＢ２＝“Ｈ”のため、正高
電圧スイッチＨＶＳＷ４がオン状態となり、その出力Ｎ
１３はＶＰＰ２と同じ電圧即ち５Ｖとなる。また、イン
バータＩＶ５の出力Ｎ１５＝“Ｌ”となり、トランジス
タＭ１２及びＭ１３両方共オフ状態となり、メモリソー
ス線ＡＳは電気的に開放状態となる。又ビット線負荷回
路ＢＬＬＤはトランジスタＭ５、Ｍ６、Ｍ７及びＭ８の
ゲート電圧が“Ｌ”であるため、Ｍ５、Ｍ６、Ｍ７及び
Ｍ８はオフ状態となる。

【００７３】従って、書き込み時において、選択された
メモリセルＭＣ１の制御ゲート端子は例えば−８Ｖ、ド
レイン端子は５Ｖまたは０Ｖ、ソース端子は開放状態、
基板端子は０Ｖとなり、ドレイン端子に５Ｖが印加され
た場合は、ドレイン端子と制御ゲート端子の電圧差によ
り、前記メモリセルのフローティングゲートとドレイン
領域との間の薄い酸化膜に高電界が誘起され、ＦＮ注入
により、フローティングゲートからドレイン領域へと電
子が放出される。結果として、前記メモリセルのしきい
値が下がり（例えば７Ｖから２Ｖに）、メモリセルは書
き込まれた状態となる。選択されていないメモリセルＭ
Ｃ２〜ＭＣ１６にはＦＮ注入を起こすだけの十分な電位
差が印加されないので書き込まれない（ＦＮ注入を起こ
すには、ドレインと制御ゲート間の電位差が例えば１１
Ｖ以上必要となる）。

【００７４】第１の消去時においては、ブロック消去信
号ＥＲ１＝“Ｈ”、ＰＲＧ＝ＥＲ２＝“Ｌ”となり、正
高電圧チャージポンプ回路ＰＣＰ及び負電圧チャージポ
ンプ回路ＮＣＰは動作を始め、例えばＰＯＵＴ１＝１２
Ｖ、ＰＯＵＴ２＝−８Ｖとなる。正高電圧制御回路の出
力は例えばＶＰＰ１＝ＷＥＬ１＝ＷＥＬ２＝１０Ｖ、Ｖ
ＰＰ２＝ＶＰＰ３＝ＩＳＯ２＝ＩＳＯ３＝５Ｖ、ＩＳＯ
１＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝０Ｖで
あり、負電圧制御回路ＮＶＣＮＴの出力は例えばＶＰＮ
１＝ＶＰＮ２＝ＶＰＮ３＝ＶＳＵＢ＝−８Ｖである。

【００７５】書き込み時と同様にアドレスにＡ０＝Ａ１
＝Ａ２＝Ａ３＝“Ｌ”を入力した時は、列デコーダＤＥ
Ｃ１の正高電圧スイッチＨＶＳＷ１がオン状態となり、
負電圧スイッチＮＶＳＷ１がオフ状態となり、列線（ワ
ード線）ＷＬ０にはＶＰＰ１と同じ電圧即ち１０Ｖが印
加される。非選択の列線ＷＬ１、ＷＬ２、ＷＬ３は例え
ば０Ｖとなる。ブロック消去信号ＥＲ１が“Ｈ”となる
ことにより、アドレスバッファＡＤＢ３及びＡＤＢ４の
出力はＡ２及びＡ３のアドレス値に無関係に、ＡＹ０＝
ＡＹ０Ｂ＝ＡＹ１＝ＡＹ１Ｂ＝“Ｈ”となり、行デコー
ダＤＥＣ５、ＤＥＣ６、ＤＥＣ７及びＤＥＣ８の正高電
圧スイッチＨＶＳＷ２はオフ状態となり、負電圧スイッ
チＮＶＳＷ３はオン状態となり、行線選択信号Ｃ１、Ｃ
２、Ｃ３及びＣ４はＶＰＮ１と同じ電圧、即ち−８Ｖと
なる。

【００７６】第１の消去時に、ビット線電圧制御回路Ｂ
ＬＣＮＴにおいて、正高電圧スイッチＨＶＳＷ３はオフ
状態であり、負電圧スイッチＮＶＳＷ２はオン状態とな
り、出力ＢＤＩＳにはＶＰＮ３と同じ電圧、即ち−８Ｖ
が印加される。ビット線負荷回路ＢＬＬＤのトランジス
タＭ５、Ｍ６、Ｍ７及びＭ８のゲートは“Ｌ”である
が、基板がＶＳＵＢ＝−８Ｖであるのでオン状態とな
り、行線（ビット線）ＢＬ０、ＢＬ１、ＢＬ２及びＢＬ
３には、基板電圧と同じ−８Ｖが印加される。更に、マ
ルチプレクサＭＰＸのトランジスタＭ１、Ｍ２、Ｍ３及
びＭ４のドレインにも負電圧が印加されるが、ゲートに
も負電圧が印加されているため、Ｍ１、Ｍ２、Ｍ３及び
Ｍ４はオフ状態となる。又、内部データ線ＤＩＯは入力
データＤＩＮにより例えば０Ｖまたは５Ｖとなる。

【００７７】第１の消去においては、メモリセル１個単
位での消去は行えず、選択した列線ＷＬ０につながるメ
モリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４が消去され
る。メモリセルＭＣ１からＭＣ４の制御ゲート端子には
例えば１０Ｖが印加され、ドレイン端子、ソース端子及
び基板端子には例えば−８Ｖが印加され、基板と制御ゲ
ートの電位差により、ＦＮ注入が発生し、電子が基板か
らフローティングゲートへと注入される。この結果、メ
モリセルＭＣ１、ＭＣ２、ＭＣ３及びＭＣ４のしきい値
は上がり（例えば２Ｖから７Ｖに）、消去された状態と
なる。第１の消去方法をワード線消去あるいはブロック
消去あるいはセクター消去とも記す。

【００７８】第２の消去時においては、ビット消去信号
ＥＲ２＝“Ｈ”、ＰＲＧ＝ＥＲ１＝“Ｌ”となり、正高
電圧チャージポンプ回路ＰＣＰは動作を始め、出力ＰＯ
ＵＴ１は例えば１２Ｖとなる。負電圧チャージポンプ回
路ＮＣＰは動作せず、出力ＰＯＵＴ２は例えば０Ｖとな
る。正高電圧制御回路ＨＶＣＮＴの出力は、例えばＶＰ
Ｐ１＝ＷＥＬ１＝ＷＥＬ２＝１２Ｖ、ＶＰＰ２＝ＶＰＰ
３＝ＷＥＬ３＝ＷＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝５Ｖ、
ＩＳＯ１＝ＩＳＯ２＝ＩＳＯ３＝０Ｖであり、負電圧制
御回路ＮＶＣＮＴの出力は例えばＶＰＮ１＝ＶＰＮ２＝
ＶＰＮ３＝ＶＳＵＢ＝０Ｖである。アドレスＡ０＝Ａ１
＝Ａ２＝Ａ３＝“Ｌ”を入力した場合は、列デコーダＤ
ＥＣ１の正高電圧スイッチＨＶＳＷ１がオン状態とな
り、負電圧スイッチＮＶＳＷ１がオフ状態となり、列線
ＷＬ０にはＶＰＰ１と同じ電圧即ち１２Ｖが印加され
る。列線ＷＬ１、ＷＬ２、ＷＬ３は選択されず例えば０
Ｖとなる。更に行デコーダＤＥＣ５の正高電圧スイッチ
ＨＶＳＷ４はオン状態、負電圧スイイッチＮＶＳＷ３は
オフ状態となり、行線選択信号Ｃ１にはＶＰＰ１と同じ
電圧１２Ｖが印加される。選択されていない行線選択信
号Ｃ２、Ｃ３及びＣ４は例えば０Ｖとなる。

【００７９】第２の消去時において、メモリソース線電
圧制御回路ＡＳＣＮＴは、ＰＲＧＢ＝“Ｈ”でＥＲＳＢ
２＝“Ｌ”のため、正高電圧スイッチＨＶＳＷ４がオフ
状態となり、ノードＮ１３は“Ｌ”となり、インバータ
ＩＶ５の出力Ｎ１５も“Ｌ”となる。従ってトランジス
タＭ１３はオフであり、Ｍ１２はオン状態となり、メモ
リソース線ＡＳはＶＰＰ２と同じ電圧、例えば５Ｖとな
る。データ入力端子ＤＩＮに“Ｈ”を入れたときは、内
部データ線ＤＩＯは０Ｖとなり、ＤＩＮに“Ｌ”を入れ
たときは、ＤＩＯはＶＰＰ３と同じ電圧、例えば５Ｖと
なる。この時、ビット線電圧制御回路ＢＬＣＮＴは正高
電圧スイッチＨＶＳＷ３がオン状態で負電圧スイッチＮ
ＶＳＷ２がオフ状態となり、出力ＢＤＩＳにはＶＰＰ３
と同じ電圧、例えば５Ｖが印加される。更にビット線負
荷回路ＢＬＬＤのトランジスタＭ５、Ｍ６、Ｍ７及びＭ
８のゲート入力は“Ｈ”であるため、これらのトランジ
スタはオン状態となる。マルチプレクサＭＰＸでトラン
ジスタＭ１がオン状態となっているため、ＶＰＰ３から
ＢＤＩＳ、ＢＬ０及びＤＩＯ経由で接地端子に電流が流
れる。この時のトランジスタＭ５の抵抗値をトランジス
タＭ１の抵抗値より十分大きくしておくことにより、行
線ＢＬ０はほとんど０Ｖに設定することができる。行線
ＢＬ１、ＢＬ２及びＢＬ３は電流の流れる経路がないた
め、ＢＤＩＳとほぼ同じ電圧例えば５Ｖに設定される。

【００８０】従って、選択されたメモリセルＭＣ１の制
御ゲート端子には１２Ｖが印加され、ソース電極には５
Ｖが印加され、ドレイン電極には０Ｖが印加され、基板
電極は０Ｖが印加されることになり、ＨＥ注入により、
メモリセルのチャンネルからフローティングゲートへと
電子が注入される。この結果、メモリセルＭＣ１のしき
い値は高く（例えば２Ｖから７Ｖに）なる。選択されて
いないメモリセルＭＣ２、ＭＣ３及びＭＣ４の制御ゲー
ト端子にも１２Ｖが印加されているが、ドレイン電極と
ソース電極の電圧が５Ｖと高く、かつドレインとソース
間の電位差がないためＦＮ注入もＨＥ注入も起きない。
他の選択されていないメモリセルＭＣ５、ＭＣ９及びＭ
Ｃ１３は制御ゲート電圧が０Ｖで、ソース電極が５Ｖ
で、ドレイン電極が０Ｖであるため、これらのメモリセ
ルはオフ状態で電位差が小さいため、ＦＮ注入もＨＥ注
入もおきない。従って選択されたメモリセルのみ消去で
き、かつ入力データに応じて消去の有無を制御できる。

【００８１】読み出し時においては、ＰＲＧ＝ＥＲ１＝
ＥＲ２＝“Ｌ”であり、正高電圧チャージポンプ回路Ｐ
ＣＰ及び負電圧チャージポンプ回路ＮＣＰは動作せず、
例えば、ＰＯＵＴ１＝ＰＯＵＴ２＝０Ｖである。正高電
圧制御回路ＨＶＣＮＴの出力は、例えば、ＶＰＰ１＝Ｖ
ＰＰ２＝ＶＰＰ３＝ＷＥＬ１＝ＷＥＬ２＝ＷＥＬ３＝Ｗ
ＥＬ４＝ＷＥＬ５＝ＷＥＬ６＝５ＶでＩＳＯ１＝ＩＳＯ
２＝ＩＳＯ３＝０Ｖである。又負電圧制御回路ＮＶＣＮ
Ｔの出力は、例えばＶＰＮ１＝ＶＰＮ２＝ＶＰＮ３＝Ｖ
ＳＵＢ＝０Ｖである。この時３入力非論理和ゲートＮＲ
３の出力ＷＲＢは“Ｈ”となり、データ入力バッファは
非活性の状態となり、センスアンプ回路ＳＡＭＰ及び出
力バッファＤＢＦが活性化される。アドレス入力が例え
ばＡ０＝Ａ１＝Ａ２＝Ａ３＝“Ｌ”の時、列線ＷＬ０が
例えば５Ｖとなり、メモリセルＭＣ１が書き込まれた状
態（例えばしきい値電圧が２Ｖ）の時ＭＣ１はオン状態
であり、例えばＳＡＭＰからＤＩＯ及びＢＬ０を経由し
て電流が流れる（この場合、ＢＬ０の電圧は、ＳＡＭＰ
より供給される）。また、メモリセルＭＣ１が消去され
た状態（例えばしきい値電圧が７Ｖ）の時ＭＣ１はオフ
状態であり、前記電流が流れない。この電流の有無をセ
ンスアンプ回路ＳＡＭＰにより検知増幅し、出力バッフ
ァＤＢＦを介して出力端子ＤＯに出す。

【００８２】図６には、図２〜５の実施例で示した正高
電圧スイッチの回路の構成例を示す。

【００８３】図６のＨＶＳＷ−１は例えばＮチャンネル
エンハンスメントＭＯＳ型トランジスタのＭ２０及びＭ
２１、ＰチャンネルエンハンスメントＭＯＳ型トランジ
スタのＭ２２及びＭ２３、Ｐチャンネルデプレッション
ＭＯＳ型トランジスタＭ２４、スイッチ入力端子ＩＮ、
正高電圧入力端子ＶＰＰ、負電圧阻止信号入力端子ＩＳ
Ｏ、基板入力端子ＷＥＬ、出力端子ＯＵＴ、電源端子及
び接地端子を有している。Ｎチャンネルエンハンスメン
トＭＯＳ型トランジスタのしきい値は例えば０．８Ｖで
あり、ＰチャンネルエンハンスメントＭＯＳ型トランジ
スタのしきい値は例えば−０．８Ｖであり、Ｐチャンネ
ルデプレッションＭＯＳ型トランジスタのしきい値は例
えば２Ｖである。

【００８４】ＨＶＳＷ−１の結線関係は、Ｍ２０のドレ
イン端子はＩＮに、Ｍ２０のゲート端子は電源電圧に、
Ｍ２０のソース端子はノードＮ１０１に接続され、Ｍ２
１のゲート端子はノードＮ１０１に、Ｍ２１のドレイン
端子はノードＮ１０２に、Ｍ２１のソース端子は接地端
子に接続され、Ｍ２２のゲート端子はノードＮ１０２
に、Ｍ２２のドレイン端子はノードＮ１０１に、Ｍ２２
のソース端子はＶＰＰに、Ｍ２４のソース端子はノード
Ｎ１０２に、Ｍ２４のゲート端子はＩＳＯに、Ｍ２４の
ドレイン端子はＯＵＴに接続されている。Ｍ２０及びＭ
２１の基板端子は接地端子に、Ｍ２２及びＭ２３の基板
端子はＶＰＰに、Ｍ２４の基板端子はＷＥＬに接続され
ている。

【００８５】ＨＶＳＷ−１の動作は、通常の電源電圧で
のスイッチ動作、正の高電圧でのスイッチ動作及び負電
圧阻止のときのスイッチ動作がある。通常の電源電圧で
のスイッチ動作は、電源電圧が例えば５Ｖの時、ＶＰＰ
も５Ｖであり、ＩＳＯ＝０Ｖ、ＷＥＬ＝５Ｖである。こ
の時、ＩＮ＝５Ｖであると、Ｎ１０１＝５Ｖ、Ｎ１０２
＝０Ｖとなり、ＯＵＴ＝０Ｖとなる。ＩＮ＝０Ｖである
と、ＯＵＴ＝５Ｖとなる。正の高電圧でのスイッチ動作
は、電源電圧が例えば５Ｖで、ＶＰＰが例えば１２Ｖの
時、ＩＳＯ＝０Ｖ、ＷＥＬ＝１２Ｖである。この時ＩＮ
＝５Ｖであると、Ｎ１＝１２Ｖ、Ｎ２＝０Ｖとなり、Ｏ
ＵＴ＝０Ｖとなる。ＩＮ＝０Ｖであると、ＯＵＴ＝１２
Ｖとなる。負電圧阻止の時のスイッチ動作は、ＯＵＴに
外部より負電圧が印加された時に、ＯＵＴとノードＮ１
０２を電気的に絶縁状態にするための動作である。電源
電圧が例えば５Ｖで、ＶＰＰが例えば５Ｖまたは１２Ｖ
で、ＩＮ＝５Ｖ、ＩＳＯ＝５Ｖ、ＷＥＬ＝０Ｖの時、ノ
ードＮ１０１は５Ｖまたは１２Ｖで、ノードＮ１０２＝
０Ｖとなり、Ｍ２４はＯＵＴに負電圧が印加された場合
においてもオフ状態となる。

【００８６】図７のＨＶＳＷ−２は図６のＨＶＳＷ−１
に対し、上記負電圧阻止の時のスイッチ動作に必要なト
ランジスタと入力端子及び結線を省いており、その他の
トランジスタ及び結線と動作は図６のＨＶＳＷ−１と全
く同じである。

【００８７】図８には、図２〜５の実施例で示した負電
圧スイッチの構成例を示す。

【００８８】図８のＮＶＳＷは例えばＰチャンネルエン
ハンスメントＭＯＳ型トランジスタＭ２９、Ｍ３０及び
Ｍ３１、キャパシタンスＣ１、クロック入力端子ＣＬ
Ｋ、負電圧入力端子ＶＰＮ、基板電圧端子ＷＥＬ及び入
出力端子ＩＯＵＴを有している。Ｐチャンネルエンハン
スメントＭＯＳ型トランジスタのしきい値は例えば−
０．８Ｖである。

【００８９】ＮＶＳＷの結線関係は、Ｃ１の１端にはＣ
ＬＫが、Ｃ１の他端にはノードＮ２０１が、Ｍ３０のゲ
ート端子及びドレイン端子にはノードＮ２０１が、Ｍ３
０のソース端子にはＩＯＵＴが、Ｍ２９のソース端子に
はＶＰＮが、Ｍ２９のゲート端子にはＩＯＵＴが、Ｍ２
９のドレイン端子にはノードＮ２０１が、Ｍ３１のソー
ス端子にはノードＶＰＮが、Ｍ３１のゲート端子及びド
レイン端子にはＩＯＵＴが接続される。Ｍ２９、Ｍ３０
及びＭ３１の基板端子にはＷＥＬが接続される。

【００９０】図８のＮＶＳＷの動作はスイッチオフ状態
即ちＩＯＵＴに正電圧が印加される場合と、スイッチオ
ン状態即ちＩＯＵＴに負電圧が出力される場合とがあ
る。前者の場合、ＣＬＫは“Ｌ”固定または“Ｈ”固定
であり、ＶＰＮは０Ｖ、ＷＥＬは例えば５Ｖまたは１２
Ｖである。この時にＩＯＵＴに５Ｖまたは１２Ｖが印加
せれても、Ｍ２９、Ｍ３０及びＭ３１はオフ状態にあ
り、ＶＰＮとＩＯＵＴは電気的に絶縁されている。後者
の場合、ＣＬＫは発振（例えば周期３０メガヘルツで振
幅５Ｖ）しており、ＶＰＮに負電圧例えば−８Ｖが印加
され、ＷＥＬは例えば０Ｖである。ノードＮ２０１はＣ
ＬＫ及びＣ１を通じ容量結合されているため、Ｃ１の値
及びＣＬＫの振幅に応じた電荷がＮ２０１に誘起され、
Ｎ２０１の電圧が負に大きく振れる（正にはＷＥＬの電
圧が０Ｖのため、Ｍ２９、Ｍ３０のドレインからの順方
向ダイオードが形成されるためほとんど振れない）。Ｉ
ＯＵＴはスイッチ動作開始時は０Ｖに近い開放状態とな
っているが、Ｎ２０１の電圧が負になることによりＭ３
０がオン状態となり、ＩＯＵＴの電圧も負になる。この
ためＭ２９もオン状態となり、Ｎ２０１の正電荷がＣＬ
Ｋの周期に応じＶＰＮに流れ、Ｎ２０１の電圧がますま
す低くなる。ＩＯＵＴの電圧がＶＰＮと等しくなるとＭ
２９はオンしなくなり、ＩＯＵＴは例えば−８Ｖとな
る。

【００９１】図６のＨＶＳＷ−１は図２〜５のＨＶＳＷ
１、ＨＶＳＷ２及びＨＶＳＷ３に使用でき、図７のＨＶ
ＳＷ−２は図２〜５のＨＶＳＷ４に使用でき、図８のＮ
ＶＳＷは図２〜５のＮＶＳＷ１、ＮＶＳＷ２、ＮＶＳＷ
３に使用できる。

【００９２】次に、本発明の実施例における、ビットラ
イトモードの回路及び手段を説明する。

【００９３】図９には、本発明の実施例としてビットラ
イトモードのフローチャートを示す。図９におけるビッ
トライトのフローはまず外部より制御端子を書き込みモ
ードにしデータ入力にビットライトコマンドを入力する
（Ｓ２）。次にデータ書き換えのアドレス及びデータを
入力すると（Ｓ３）、記憶装置内部でアドレスデータの
読み出しを行い（Ｓ４）、新規書き換えデータ（Ｓ５）
との比較検出を行ったのちビット消去必要なものに対し
てのみビット消去が開始され（Ｓ７）、記憶装置内部の
タイマーによる所定の時間が経過後、ビット消去が終了
し消去ベリファイ行われる（Ｓ８、Ｓ９）。消去ベリフ
ァイの結果が悪かった場合（即ち、消去データとベリフ
ァイデータが一致しなかった場合）再びビット消去を行
う。また消去ベリファイの結果がよかった場合（即ち、
消去データとベリファイデータが一致した場合）、次に
は実際の書き込みが開始される（Ｓ１０）。記憶装置内
部のタイマーによる所定の時間が経過後、書き込みが終
了し、書き込みベリファイが行われる（Ｓ１１、Ｓ１
２）。書き込みベリファイの結果が悪かった場合（即
ち、書き込みデータとベリファイデータが一致しなかっ
た場合）再び書き込みを行う。書き込みベリファイの結
果がよかった場合（即ち、書き込みデータとベリファイ
データが一致した場合）、書き換えアドレスが最終アド
レスかどうか判断し（Ｓ１３）、最終アドレスであれば
ビットライトモードを終了させる（Ｓ１４）。また書き
換えアドレスが最終アドレスでなかったときには、前記
動作を繰り返す（Ｓ６）。

【００９４】図１０に、図１で示した比較検出回路ＣＤ
ＣＲの実施例を示す。図１０において比較検出回路ＣＤ
ＣＲは、２入力の排他的論理和ＥＯＲ１、２入力の論理
積ＡＮＤ１、ＡＮＤ２、Ｎチャンネルエンハンスメント
型ＭＯＳトランジスタＭ１、Ｍ２、トランスファーゲー
トＴＧ１、ＴＧ２及びインバータＩＮＶ１によりそれぞ
れ構成されるＣＤＣＲ０〜ＣＤＣＲ１５並びに論理和Ｏ
Ｒ１によって構成される。

【００９５】ＣＤＣＲ０の結線関係は、２入力の排他的
論理和ＥＯＲ１の入力としてＳＯＵＴ０及びＤＯを受け
Ｎ１を出力とする。２入力の排他的論理和ＥＯＲ１の出
力Ｎ１は、２入力の論理積ＡＮＤ１、ＡＮＤ２の１つの
入力であり、２入力の論理積ＡＮＤ１、ＡＮＤ２の他方
の入力は、それぞれＳＯＵＴ０、Ｄ０であり、論理積Ａ
ＮＤ１、ＡＮＤ２は、それぞれＮ２、Ｎ３を出力とす
る。２入力の論理積ＡＮＤ１の出力Ｎ２は、Ｎチャンネ
ルエンハンスメント型ＭＯＳトランジスタＭ１のソース
に接続される。同様に２入力の論理積ＡＮＤ２の出力Ｎ
３は、Ｎチャンネルエンハンスメント型ＭＯＳトランジ
スタＭ２のソースに接続される。Ｎチャンネルエンハン
スメント型ＭＯＳトランジスタＭ１、Ｍ２のゲートには
ＢＷＲが接続される。Ｎチャンネルエンハンスメント型
ＭＯＳトランジスタＭ１、Ｍ２の出力Ｎ４、Ｎ５は、そ
れぞれトランスファーゲートＴＧ１、ＴＧ２の入力に接
続される。トランスファーゲートＴＧ１、ＴＧ２の出力
は、それぞれＢＥＲＳ０、ＢＰＲＧ０である。

【００９６】２入力論理和ＯＲ１は、ＰＲＧ及びＥＲＳ
を入力とし、Ｎ６を出力とする。２入力論理和ＯＲ１の
出力Ｎ６は、トランスファーゲートＴＧ１、ＴＧ２の一
方のゲート及びインバータＩＮＶ１の入力に接続され
る。インバータＩＮＶ１の出力Ｎ４は、ランスファーゲ
ートＴＧ１、ＴＧ２の他方のゲートに接続される。また
ＣＤＣＲ１〜ＣＤＣＲ１５にも、ＢＷＲ及びＮ６がそれ
ぞれ入力される。上記ＢＷＲ、ＰＲＧ及びＥＲＳ信号
は、図１に示すライト状態制御回路ＷＣＮＴからの出力
であり、比較検出回路ＣＤＣＲの制御入力となってい
る。

【００９７】次に比較検出回路ＣＤＣＲの動作について
説明する。例えば入力ＳＯＵＴ０〜ＳＯＵＴ１５が（０
０００００００００００１０１０）で、Ｄ０〜Ｄ１５が
（００００００００００００１１００）であった場合、
制御入力ＢＷＲ、ＰＲＧ（またはＥＲＳ）が例えば
“Ｈ”（５Ｖ）のとき出力ＢＥＲＳ０〜ＢＥＲＳ１５及
びＢＰＲＧ０〜ＢＰＲＧ１５は、それぞれ（０００００
００００００００１００）、（０００００００００００
０００１０）となる。同様に制御入力ＢＷＲが例えば
“Ｌ”（０Ｖ）、または制御入力ＰＲＧ＝ＥＲＳが例え
ば“Ｌ”（０Ｖ）のとき出力ＢＥＲＳ０〜ＢＥＲＳ１５
及びＢＰＲＧ０〜ＢＰＲＧ１５はハイインピーダンス
（ＨＩ−Ｚ）になる。

【００９８】図１１は、図１で示したデータコントロー
ル回路ＩＯＣＮＴの実施例を示す。図１１に示すデータ
コントロール回路ＩＯＣＮＴは、３入力の論理和ＯＲ１
とＮチャネルエンハンスメント型ＭＯＳトランジスタＭ
１とからそれぞれ成るＩＯＣＮＴ０〜ＩＯＣＮＴ１５よ
り構成される。ＩＯＣＮＴ０の結線関係は、３入力の論
理和ＯＲ１が入力としてＢＥＲＳ０、ＤＯＥＮ、ＰＲＧ
を受け、Ｎ１を出力する。３入力の論理和ＯＲ１の出力
Ｎ１は、Ｎチャネルエンハンスメント型ＭＯＳトランジ
スタＭ１のゲートに接続される。Ｎチャネルエンハンス
メント型ＭＯＳトランジスタＭ１のソース及びドレイン
はそれぞれ図１に示すＩＯのＩＯ０、ＩＯＵＴのＩＯＵ
Ｔ０に対応する。また同様にＤＯＥＮ、ＰＲＧ信号も図
１に示すＢＥＲＳ０、ＤＯＥＮ、ＰＲＧに対応する。Ｉ
ＯＣＮＴ１〜ＩＯＣＮＴ１５においても上記と同様であ
る。

【００９９】次にデータコントロール回路ＩＯＣＮＴの
動作説明を行う。ＩＯＣＮＴ０〜ＩＯＣＮＴ１５に含ま
れる３入力の論理和ＯＲの入力信号ＤＯＥＮ、ＰＲＧ、
ＢＥＲＳ０〜ＢＥＲＳ１５のいずれかが“Ｈ”（５Ｖ）
になったとき、例えばＢＥＲＳ０のみが“Ｈ”（５Ｖ）
の場合には、ＩＯＣＮＴ０中のＮチャネルエンハンスメ
ント型ＭＯＳトランジスタＭ１がオン状態となりＩＯ０
のデータをＩＯＵＴ０に出力する（但し同時に例えばＤ
ＯＥＮ＝ＰＲＧ＝ＢＥＲＳ０〜ＢＥＲＳ１５＝５Ｖとな
ることはない）。またＤＯＥＮ、ＰＲＧ、ＢＥＲＳ０〜
ＢＥＲＳ１５全てが“Ｌ”（０Ｖ）の場合には、ＩＯＣ
ＮＴ０〜ＩＯＣＮＴ１５中のＮチャネルエンハンスメン
ト型ＭＯＳトランジスタＭ１がオフ状態となりＩＯ０〜
ＩＯ１５のデータをＩＯＵＴ０〜ＩＯＵＴ１５に出力し
ない。従ってこのデータコントロール回路ＩＯＣＮＴに
よって書き換えデータの判別を行う。

【０１００】図１２に、図９に示すビットライトのフロ
ーを図１の実施例において具現化した時のタイミング図
を示す。図１２における信号名は図１と同じ意味を有す
る。

【０１０１】まずＣＥＢ＝“Ｈ”、ＯＥＢ＝“Ｌ”、Ｗ
ＥＢ＝“Ｈ”の時は、図１のＦＲＯＭはパワーダウン
（あるいはスタンバイ）モードであり、アドレスやデー
タ入力を受け付けない。またデータ出力Ｄ０〜Ｄ１５は
ハイインピーダンス状態である。ＣＥＢ＝“Ｌ”、ＯＥ
Ｂ＝“Ｈ”、ＷＥＢ＝“Ｌ”と変化することによりライ
トモードとなり、データ入出力端子Ｄ０〜Ｄ１５よりラ
イトコマンド（即ち書き込みコマンドと消去コマンド）
を受け付ける。データ入出力端子Ｄ０〜Ｄ１５にビット
ライトコマンド（例えば２進数で００００００００００
１００００）を入力した場合、ＷＥＢが“Ｌ”から
“Ｈ”に変化するときにデータがとりこまれ、データ入
出力バッファＤＩＢを介し内部データ信号ＤＡＴＩＮに
データ（例えば００００００００００１０００００）を
出力する。このデータは制御信号が上記の状態の時に、
デバイス制御コマンド識別回路ＤＶＣＮＴによって解読
され、複数の制御信号ＣＮＴ２の内対応するものが例え
ば“Ｌ”から“Ｈ”に変化する。この信号をうけてライ
ト状態制御回路ＷＣＮＴは書き込みアドレス及びデータ
のラッチの準備を行い。ＷＥＢが再び“Ｈ”から“Ｌ”
に変化する時にアドレスラッチ信号ＬＴＡを例えば
“Ｌ”から“Ｈ”に変化させることによりアドレスをラ
ッチし、アドレスデータを読み出し、アドレスデータを
ラッチし比較検出回路ＣＤＣＲに入力する。

【０１０２】次にＷＥＢを“Ｌ”から“Ｈ”に変化する
時にデータラッチ信号ＬＴＤを例えば“Ｌ”から“Ｈ”
に変化させることによりデータをラッチし、比較検出回
路ＣＤＣＲに入力する。この時において内部データ信号
ＤＡＴＩＮのデータは、データプログラム回路ＤＰＲＧ
及び書き込み／消去ベリファイデータ一致検出回路ＶＥ
ＯＲに送られる。更に前記ＷＥＢの“Ｌ”から“Ｈ”へ
の変化により、ライト状態制御回路ＷＣＮＴは消去信号
ＥＲＳ（図２〜５中のビット消去信号ＥＲＳ２）を例え
ば“Ｌ”から“Ｈ”へ変化させ実際のビット消去動作を
開始する。このとき比較検出回路ＣＤＣＲより出力ＢＥ
ＲＳが“Ｈ”となりこの出力がＩＯ負荷回路ＩＯＬＤに
入力されビット消去必要なものに対してのみビット消去
を行う。ビット消去の詳細については、図２〜５の実施
例に記してある。ライト状態制御回路ＷＣＮＴは書き込
み動作の開始と同時にタイマー開始信号Ｓ１を例えば
“Ｌ”から“Ｈ”に変化させることにより、タイマーＴ
ＩＭを作動させる。タイマーＴＩＭは所定の時間（例え
ば１０マイクロ秒）経過後タイマー終了信号Ｓ２を例え
ば“Ｌ”から“Ｈ”に変化させることにより、消去信号
ＥＲＳ（図２〜５中のビット消去信号ＥＲＳ２）を例え
ば“Ｈ”から“Ｌ”に変化させることにより実際のビッ
ト消去動作を終了させる。

【０１０３】ライト状態制御回路ＷＣＮＴは消去信号Ｅ
ＲＳ（図２中のビット消去信号ＥＲＳ２）の例えば
“Ｈ”から“Ｌ”への変化により、次にビット消去ベリ
ファイ信号ＥＶＦを例えば“Ｌ”から“Ｈ”へ変化さ
せ、これによりビット消去ベリファイを開始させる。ま
たタイマー開始信号Ｓ１を例えば“Ｌ”から“Ｈ”へ変
化させる。ビット消去ベリファイ信号ＥＶＦが“Ｈ”に
なることにより、書き込み／消去ベリファイ電圧発生回
路の出力ＶＶＦにはビット消去ベリファイ用の電圧値例
えば７Ｖが出力される。この電圧値は列デコーダＲＤＥ
Ｃを経由して、書き込みを行ったメモリセルの制御ゲー
トに印加される。書き込みによりメモリセルのしきい値
電圧が前記７Ｖ以上になっている場合、マルチプレクサ
ＭＰＸからセンスアンプ回路ＳＡＭＰを経由して書き込
み／消去ベリファイ一致検出回路ＶＥＯＲに書き込みデ
ータと同じデータが入力される。書き込みによりメモリ
セルのしきい値電圧が前記７Ｖ以下になっている場合は
センスアンプ回路ＳＡＭＰの出力ＳＯＵＴにはビット消
去データと異なるデータが出力される。書き込み／消去
ベリファイ一致検出回路ＶＥＯＲはＳＯＵＴのデータが
ビット消去データと一致しなかった時に書き込み／消去
ベリファイデータ出力信号ＰＥＮＧが“Ｌ”から“Ｈ”
に変化させ、これによりライト状態制御回路ＷＣＮＴは
ビット消去の動作を再度実行させる。ＳＯＵＴのデータ
がビット消去データと一致した時に書き込み／消去ベリ
ファイデータ出力信号ＰＥＮＧは“Ｌ”のままであり、
この時は、タイマーＴＩＭでの所定時間（例えば１マイ
クロ秒）経過後、ビット消去ベリファイＥＶＦが“Ｈ”
から“Ｌ”へ変化することにより、ビット消去ベリファ
イが終了する。ビット消去ベリファイＥＶＦが“Ｈ”か
ら“Ｌ”変化することを受けてライト状態制御回路ＷＣ
ＮＴでは、次に書き込み信号ＰＲＧを例えば“Ｌ”から
“Ｈ”へ変化させ実際の書き込み動作を開始する。この
とき比較検出回路ＣＤＣＲより比較検出された書き込み
必要なものに対してのみ出力される信号ＢＰＲＧが
“Ｈ”となりデータプログラム回路ＤＰＲＧ及びＩＯ負
荷回路ＩＯＣＮＴに入力される。書き込み動作の詳細に
ついては図２の実施例に記してある。ライト状態制御回
路ＷＣＮＴは書き込み動作の開始と同時にタイマー開始
信号Ｓ１を例えば“Ｌ”から“Ｈ”に変化させることに
より、タイマーＴＩＭを作動させる。タイマーＴＩＭは
所定の時間（例えば１ミリ秒）経過後タイマー終了信号
Ｓ２を例えば“Ｌ”から“Ｈ”に変化させることによ
り、書き込み信号ＰＲＧを例えば“Ｈ”から“Ｌ”に変
化させることにより実際の書き込み動作を終了させる。

【０１０４】ライト状態制御回路ＷＣＮＴは書き込み信
号ＰＲＧの例えば“Ｈ”から“Ｌ”への変化により、次
に書き込みベリファイ信号ＰＶＦを例えば“Ｌ”から
“Ｈ”へ変化させ、これにより書き込みベリファイを開
始させる。またタイマー開始信号Ｓ１を例えば“Ｌ”か
ら“Ｈ”へ変化させる。書き込みベリファイ信号ＰＶＦ
が“Ｈ”になることにより、書き込み／消去ベリファイ
電圧発生回路の出力ＶＶＦには書き込みベリファイ用の
電圧値例えば２Ｖが出力される。この電圧値は列デコー
ダＲＤＥＣを経由して、書き込みを行ったメモリセルの
制御ゲートに印加される。書き込みによりメモリセルの
しきい値電圧が前記２Ｖ以下になっている場合、マルチ
プレクサＭＰＸからセンスアンプ回路ＳＡＭＰを経由し
て書き込み／消去ベリファイ一致検出回路ＶＥＯＲに書
き込みデータと同じデータが入力される。書き込みによ
りメモリセルのしきい値電圧が前記２Ｖ以上になってい
る場合はセンスアンプ回路ＳＡＭＰの出力ＳＯＵＴには
書き込みデータと異なるデータが出力される。書き込み
／消去ベリファイ一致検出回路ＶＥＯＲはＳＯＵＴのデ
ータが書き込みデータと一致しなかった時に書き込み／
消去ベリファイデータ出力信号ＰＥＮＧが“Ｌ”から
“Ｈ”に変化させ、これによりライト状態制御回路ＷＣ
ＮＴは書き込みの動作を再度実行させる。ＳＯＵＴのデ
ータが書き込みデータと一致した時に書き込み／消去ベ
リファイデータ出力信号ＰＥＮＧは“Ｌ”のままであ
り、この時は、タイマーＴＩＭでの所定時間（例えば１
マイクロ秒）経過後、書き込みベリファイ信号ＰＶＦが
“Ｈ”から“Ｌ”へ変化することにより、書き込みベリ
ファイが終了する。

【０１０５】書き込みベリファイが終了した直後に、書
き換えアドレスの最終確認を行い最終アドレスであれば
前記ビットライトモードを終了させる。また書き換えア
ドレスが最終アドレスでない場合は、前記ビットライト
モードを繰り返す。

【０１０６】以上説明した様に、本発明の不揮発性半導
体記憶装置は首尾よく動作する。なお本発明のビットラ
イトモードにおける回路及び手段では、ビット消去／ビ
ット消去ベリファイを行った後データのプログラム／プ
ログラムベリファイを行う様に記載したが、とくにこれ
に限定するものでなくプログラム／プログラムベリファ
イを行った後にビット消去／ビット消去ベリファイを行
ってもよく、本発明の主旨の範囲内で同様な回路で実現
できることが容易に分かろう。なお本発明の主旨によれ
ば、メモリセルの配置及び構成は必ずしも実施例のよう
にある必要はなく、たとえば、メモリソース線が複数あ
り、行デコード出力等の信号により該メモリソース線が
デコードされている様な配置構成でもよい。

【０１０７】また、本実施例では書き込みの方式は１種
類、消去の方式は２種類を提示したが、本発明の主旨に
おいては、特に書き込み及び消去の方式を特定する必要
はない。またメモリセルの形状は特定するものではな
い。また、本発明の実施例に別の機能を付加してビット
ライトフローに該機能を付加することも可能である。ま
た、本実施例で使用した電圧値は特にそれに限定される
ものではない。

【０１０８】

【発明の効果】電気的書き込みないし書き換えが可能な
不揮発性半導体装置において、データの書き換え時にデ
ータの書き換え前後にデータに変更のないメモリセルに
対してデータの書き換えを行わずに済むため、従来例の
ようにデータ消去及び書き込みなどの余分な制御及び時
間が必要なくなり、またデータの書き換えの必要のある
メモリセルに対してのみデータの書き換えが行われるこ
とで、メモリセルのエンデュランス特性の向上に大きな
結果をもたらす。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路ブロック図であ
る。

【図２】本発明の一実施例の回路の左上部を示す回路図
である。

【図３】本発明の一実施例の回路の左下部を示す回路図
である。

【図４】本発明の一実施例の回路の右上部を示す回路図
である。

【図５】本発明の一実施例の回路の右下部を示す回路図
である。

【図６】本発明の一実施例の正高電圧スイッチを示す回
路図である。

【図７】本発明の一実施例の他の正高電圧スイッチを示
す回路図である。

【図８】本発明の一実施例の負電圧スイッチを示す回路
図である。

【図９】本発明の一実施例のビットライトモードのフロ
ーチャートである。

【図１０】図１に示す比較検出回路ＣＤＣＲの一実施例
を示す回路図である。

【図１１】図１に示すデータコントロール回路ＩＯＣＮ
Ｔの一実施例を示す回路図である。

【図１２】本発明の一実施例のビットライトモードのタ
イミング図である。

【符号の説明】

ＦＲＯＭ 不揮発性半導体記憶装置 ＤＶＣＮＴ デバイス制御コマンド識別回路 ＷＣＮＴ ライト状態制御回路 ＲＣＮＴ チップ／出力選択状態制御回路 ＴＩＭ タイマー ＶＦＧＥＮ 書き込み／消去ベリファイ電圧発生回
路 ＡＤＢ１ アドレスバッファ ＲＤＥＣ 列デコーダ ＣＤＥＣ 行デコーダ ＭＢＬＫ メモリブロック ＭＰＸ マルチプレクサ ＰＣＰ 正高電圧チャージポンプ ＮＣＰ 負電圧チャージポンプ ＨＶＣＮＴ 正高電圧制御回路 ＮＶＣＮＴ 負高電圧制御回路 ＤＩＢ データ入出力バッファ ＢＬＬＤ ビット線負荷回路 ＢＬＣＮＴ ビット線電圧制御回路 ＡＳＣＮＴ メモリセルソース線電圧制御回路 ＳＡＭＰ センスアンプ回路 ＣＤＣＲ 比較検出回路 ＩＯＣＮＴ データコントロール回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込みが可能な不揮発性半導
   体記憶装置において、 行列状に配置された複数の電気的書き込みが可能な不揮
   発性半導体メモリセルと、 前記メモリセルの内少なくとも１つを選択状態にし、他
   のメモリセルを非選択状態とするデコーダ回路と、 前記デコーダ回路を介し前記選択状態のメモリセルに書
   き込みを行う書き込み手段と、 前記デコーダ回路を介し前記選択状態のメモリセルから
   読み出しを行う読み出し手段と、 前記選択状態のメモリセルの記憶データと新規書き換え
   データとを保持しかつこれらを比較検出する検出手段
   と、 前記検出手段からの情報により、前記選択状態のメモリ
   セルの記憶データを書き換える必要性の有無を判別する
   判別手段と、 前記判別手段からの情報により、１ビット単位でのデー
   タの消去及び書き込みを行って、記憶データを書き換え
   る必要のあるメモリセルに対してのみ書き換えを行う手
   段とを有することを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 外部信号または外部命令によりデータ書
   き換えモードが指定されたときに、前記選択状態のメモ
   リセルの書き換え前に、前記選択状態のメモリセルの記
   憶データと新規書き換えデータとを比較し、この比較の
   結果が一致しないビットに対応するメモリセルのみにデ
   ータ書き換えを行う制御回路を有することを特徴とする
   請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 外部信号または外部命令によりデータ書
   き換えモードが指定されたときに、前記不揮発性半導体
   記憶装置内部の制御回路により、前記選択状態のメモリ
   セルからの記憶データと新規書き換えデータとを保持し
   かつこれらを比較し、この比較の結果が一致しないビッ
   トに対応するメモリセルのみデータ消去を行い、前記比
   較の結果が一致しないビットに対応するメモリセルのみ
   にデータ書き込みを行うという一連の動作を行うことを
   特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 【請求項４】 外部信号または外部命令によりデータ書
   き換えモードが指定されたときに、前記不揮発性半導体
   記憶装置内部の制御回路により、前記選択状態のメモリ
   セルからの記憶データと新規書き換えデータとを保持し
   かつこれらを比較し、この比較の結果が一致しないビッ
   トに対応するメモリセルのみにデータ書き込みを行い、
   前記比較の結果が一致しないビットに対応するメモリセ
   ルのみデータ消去を行うという一連の動作を行うことを
   特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 【請求項５】 前記メモリセルがフローティングゲート
   を有することを特徴とする請求項１〜４のいずれか１項
   に記載の不揮発性半導体記憶装置。