JPH05210991A

JPH05210991A - 不揮発性半導体記憶装置

Info

Publication number: JPH05210991A
Application number: JP17252992A
Authority: JP
Inventors: Isao Nojiri; 勲野尻
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-08-05
Filing date: 1992-06-30
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】過剰消去状態のメモリセルが存在しても確実
に情報の書込および読出を行なうことのできる不揮発性
半導体記憶装置を提供する。【構成】負電圧発生回路３０を設け、不揮発性半導体
記憶装置の情報の書込および読出動作時において非選択
ワード線へこの負電圧発生回路３０から発生される負電
圧を非選択ワード線上へ伝達する。この負電位がメモリ
セルトランジスタＭ１のコントロールゲートへ伝達され
る。このメモリセルトランジスタＭ１のコントロールゲ
ートへ与えられた負電位は、過剰消去状態のメモリセル
であっても確実にそのメモリセルトランジスタをオフ状
態に設定する。【効果】過剰消去状態のメモリセルが存在してもその
影響をうけることなく確実に情報の書込および読出を行
なうことができるため、不揮発性半導体記憶装置の歩留
まり向上および不揮発性半導体記憶装置の故障率の大幅
な低減が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関し、特に電気的に一括消去可能なフラッシュＥＥ
ＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌ
ｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎ
ｌｙＭｅｍｏｒｙ）に関する。

【０００２】

【従来の技術】情報を記憶する半導体記憶装置の１つ
に、情報を不揮発的に記憶する不揮発性半導体記憶装置
がある。このような不揮発性半導体記憶装置の１つに、
電気的に情報の消去および書込が可能なＥＥＰＲＯＭと
呼ばれる半導体記憶装置がある。このＥＥＰＲＯＭの１
つに、バイト（８ビット）単位で情報の電気的な書込
（プログラム）を行ないかつ全バイトの情報を一括して
電気的に消去（イレーズ）するフラッシュＥＥＰＲＯＭ
（フラッシュ型不揮発性半導体記憶装置）がある。

【０００３】図５は従来から一般に用いられるフラッシ
ュＥＥＰＲＯＭのメモリセルの断面構造を概略的に示す
図である。第５図において、メモリセルは、半導体基板
１５上に形成されるフローティングゲート１６と、フロ
ーティングゲート１６上に形成されるコントロールゲー
ト１７と、半導体基板１５の表面に形成されるソース拡
散領域１８およびドレイン拡散領域１９とを含む。

【０００４】フローティングゲート１６と半導体基板１
５との間にはたとえば膜厚１００Ａ程度の薄い絶縁膜
（酸化膜等）が形成される。この薄い絶縁膜により、フ
ローティングゲート１６とソース拡散領域１８との間の
トンネル現象を利用した電子の移動が可能となる。メモ
リセルへのデータの書込（プログラム）および消去は以
下のようにして行なわれる。

【０００５】プログラム時には、ドレイン拡散領域１９
に対し６．５Ｖ程度のプログラム電圧が与えられ、コン
トロールゲート１７へは１２Ｖの高圧Ｖｐｐが与えら
れ、ソース拡散領域１８は接地される。コントロールゲ
ート１７へ与えられる高圧Ｖｐｐに応答して半導体基板
１５の表面にチャネル領域が形成され、このメモリセル
がオン状態となり、ドレイン拡散領域１９からソース拡
散領域１８へ電流が流れる。このとき、ドレイン拡散領
域１９の近傍で発生する高電界により電子・ホール対が
発生する。ホールは半導体基板１５を介して接地電位へ
流れ、一方、電子はこのチャネル方向に沿ってドレイン
拡散領域１９へ流れ込む。この電子の一部はフローティ
ングゲート１６とドレイン拡散領域１９との間に形成さ
れる高電界により加速されてフローティングゲート１６
に注入される。フローティングゲート１６へ電子が注入
されることより、メモリセルのしきい値電圧が上昇す
る。この状態は、情報“０”を記憶する状態と定義され
る。

【０００６】消去は、ドレイン拡散領域１９をオープン
状態とし、コントロールゲート１７を接地電位に設定
し、かつソース拡散領域１８に高圧Ｖｐｐを印加するこ
とにより行なわれる。ソース拡散領域１８とフローティ
ングゲート１６との間には、このコントロールゲート１
７とソース拡散領域１８との間の電圧を容量分割した電
圧が印加される。このソース拡散領域１８とフローティ
ングゲート１６との間に生じる高電界（約１０ＭＶ／ｃ
ｍ）により、ファウラ−ノルドハイム型のトンネル現象
が生じ、フローティングゲート１６の電子がソース拡散
領域１８へと引き抜かれる。これにより、メモリセルの
しきい値電圧が低下する。この状態は情報“１”が記憶
された状態と定義される。

【０００７】データの読出時においては、コントロール
ゲート１７へ、通常の“Ｈ”レベルの電圧が印加され
る。メモリセルが情報“０”を記憶している場合には、
そのしきい値電圧が高く、一方、情報“１”を記憶して
いる場合にはそのしきい値電圧は低い。このしきい値電
圧に従ってメモリセルのオン／オフ状態が決定される。
メモリセルのオン状態においては、半導体基板１５の表
面にチャネルが形成され、ドレイン拡散領域１９とソー
ス拡散領域１８との間に電流が流れる。一方、メモリセ
ルがオフ状態の場合には、半導体基板１５の表面にチャ
ネルが形成されないため、ドレイン拡散領域１９とソー
ス拡散領域１８との間に電流が流れない。この電流の有
無を検出することにより、データの読出が行なわれる。

【０００８】上述のように、フラッシュＥＥＰＲＯＭの
構成要素となるメモリセルは、フローティングゲートに
格納される電子の量に応じて情報を記憶するトランジス
タである。

【０００９】図６は図５に示すメモリセルを用いたフラ
ッシュＥＥＰＲＯＭの全体の構成を概略的に示す図であ
る。この図６に示すフラッシュＥＥＰＲＯＭは、ＩＥＥ
Ｅ、ジャーナル・オブ・ソリッド−ステート・サーキッ
ツ、第２３巻第５号、１９８８年１０月の第１１５３頁
ないし第１１６３頁にヴィ・エヌ・キネット（Ｖ．Ｎ．
ＫＹＮＥＴＴ）等により開示されている。

【００１０】図６を参照して、フラッシュＥＥＰＲＯＭ
は、図５に示すメモリセルが行列状に配置されたメモリ
セルアレイ１と、メモリセルアレイ１の行を選択するた
めのＸデコーダ４と、メモリセルアレイ１の列を選択す
るためのＹゲート２およびＹデコーダ５を含む。Ｘデコ
ーダ４およびＹデコーダ５へは、外部から与えられるア
ドレスをラッチし、内部アドレスを発生するアドレスレ
ジスタ６からの内部行アドレスおよび内部列アドレスが
それぞれ与えられる。Ｘデコーダ４は、内部行アドレス
をデコードし、メモリセルアレイ１の対応の行を選択す
る。Ｙデコーダ５は、与えられた内部列アドレスをデコ
ードし、このデコード結果をＹゲート２へ与える。Ｙゲ
ート２は、このデコード結果（列選択信号）に応答して
メモリセルアレイ１の対応の列を書込回路７またはセン
スアンプ８へ接続する。

【００１１】フラッシュＥＥＰＲＯＭにおいては、１バ
イト単位でデータの入出力が行なわれるため、Ｙデコー
ダ５は、メモリセルアレイ１の１バイトのメモリセル
（８ビットのメモリセル）を選択するように、Ｙゲート
２において８個の選択ゲートをオン状態にする。

【００１２】メモリセルアレイ１に対して、各メモリセ
ルのソース電位を設定するためのソース線スイッチ３が
設けられる。このソース線スイッチ３は、消去モード時
においては、各メモリセルのソース領域へ高圧Ｖｐｐを
印加し、一方、書込時（プログラム時）においては、各
メモリセルのソースを接地電位Ｖｓｓに設定する。

【００１３】書込回路７およびセンスアンプ８は入出力
バッファ９を介して外部と１バイトのデータＩＯ０〜Ｉ
Ｏ７の入出力を行なう。すなわち入出力バッファ９は、
データ書込時においては外部からの書込データＩＯ０〜
ＩＯ７を受け、内部書込データを生成して書込回路７へ
与える。データ読出時においては、入出力バッファ９
は、センスアンプ８を介して１バイトのメモリセルから
の読出データを受け、外部読出データＩＯ０〜ＩＯ７を
生成する。

【００１４】フラッシュＥＥＰＲＯＭは、さらに周辺回
路として、プログラム電圧発生回路１０、ベリファイ電
圧発生回路１１、コマンドレジスタ１２、コマンドデコ
ーダ１３および制御回路１４を含む。プログラム電圧発
生回路１０は、プログラム時にプログラム用の高圧Ｖｐ
ｐを発生し、Ｘデコーダ４へこのプログラム高圧Ｖｐｐ
を与える。

【００１５】プログラム電圧発生回路１０はまた、この
プログラム時にＹデコーダ５へ約６．５Ｖ程度の高圧を
与え、かつ消去時にソース線スイッチ３へ高圧Ｖｐｐを
与える。

【００１６】ベリファイ電圧発生回路１１は、消去動作
において確実にメモリセルのデータが消去されているか
否かを検証する消去ベリファイモードおよびプログラム
モードにおいて所定のデータが対応のメモリセルに書込
まれているか否かを検証するためのプログラムベリファ
イモードにおいて所定のベリファイ電圧を発生し、Ｘデ
コーダ４およびプログラム電圧発生回路１０等へ与え
る。

【００１７】コマンドレジスタ１２は、制御回路１４か
らの制御信号に応答してこのＥＥＰＲＯＭの動作モード
を設定するデータを入出力バッファ９から受ける。コマ
ンドデコーダ１３はこのコマンドレジスタ１２に設定さ
れたコマンドをデコードし、そのデコード結果に従っ
て、ソース線スイッチ３およびベリファイ電圧発生回路
１１等の動作を制御する。

【００１８】コマンドレジスタ１２、コマンドデコーダ
１３等を設けることにより、外部のマイクロプロセッサ
により容易に消去、消去ベリファイ、プログラム、プロ
グラムベリファイおよびリード（データ読出）モードの
設定を行なうことができる。外部からは、１２Ｖ程度の
高圧Ｖｐｐ、５Ｖ程度の電圧（動作電源電圧）Ｖｃｃお
よび接地電位Ｖｓｓが与えられる。

【００１９】制御回路１４は外部からの制御信号、すな
わちライトイネーブル信号／ＷＥ、チップイネーブル信
号／ＣＥおよびアウトプットイネーブル信号／ＯＥに応
答して各種内部制御信号を発生する。コマンドレジスタ
１２に読出コードがロードされるかまたは高圧Ｖｐｐが
５Ｖ以下に低下したときに、このフラッシュＥＥＰＲＯ
Ｍはデータ読出モードに設定される。

【００２０】ライトイネーブル信号／ＷＥおよびチップ
イネーブル信号／ＣＥにより、このフラッシュＥＥＰＲ
ＯＭの各動作モードが設定される。アドレスレジスタ６
の内容は、ライトイネーブル信号／ＷＥの降下エッジで
更新される。すなわち、外部から与えられるアドレスは
ライトイネーブル信号／ＷＥの降下エッジで取込まれ、
アドレスレジスタ６にラッチされる。ライトイネーブル
信号／ＷＥの立上がりエッジでコマンドレジスタ１２お
よび書込回路７はラッチ状態とされる。このライトイネ
ーブル信号／ＷＥの立上がり時に入出力バッファ９へ与
えられたコマンドに従ってこのフラッシュＥＥＰＲＯＭ
の動作モードが設定される。

【００２１】図７は、図６に示すメモリセルアレイ部の
構成をより詳細に示す図である。図７を参照して、メモ
リセルアレイ１０は、行列状に配置されたメモリセルＭ
１を含む。メモリセルＭ１は、１個のフローティングゲ
ート型メモリトランジスタを備える。１行に配置された
メモリセルＭ１のコントロールゲートは、ワード線２５
に接続される。ワード線２５上へは、Ｘデコーダ４から
ワード線駆動信号ＷＬ（ＷＬ１，ＷＬ２，…）が伝達さ
れる。

【００２２】１列に配置されたメモリセルＭ１のドレイ
ンはビット線２４に接続される。ビット線２４は、Ｙゲ
ートトランジスタ２６（２６−１，２６−２，２６−
３，…）を介して内部データ伝達線（ＩＯ線）２７へ接
続される。Ｙゲートトランジスタ２６のゲートへは、Ｙ
デコーダ５からの列選択信号Ｙ（Ｙ１，Ｙ２，…）が伝
達される。

【００２３】メモリセルＭ１の各ソースは共通にソース
線２８へ接続される。ソース線２８はソース線スイッチ
３に接続される。

【００２４】内部データ伝達線（ＩＯ線）２７へは、セ
ンスアンプ８および書込回路７が接続される。

【００２５】なお図７に示す構成においては、１ビット
単位でデータの入出力が行なわれる構成が示されてい
る。しかしながら、図６に示すフラッシュＥＥＰＲＯＭ
はバイト単位でデータの入出力を行なう構成とされるた
め、Ｙゲート２は、同時に１バイトのビット線２４を１
バイト幅を備える内部データバス（２７）へ接続する。

【００２６】また、ソース線２８は図７においては、す
べてのメモリセルＭ１のソースに共通に接続されている
が、これはメモリセルがグループ化され、各グループご
とにソース線２８が設けられる構成であってもよい。次
に図６および図７を参照して動作について説明する。

【００２７】まず図７に示す破線で囲まれたメモリセル
Ｍ１（ビット線ＢＬ１とワード線ＷＬ１との交点に存在
するメモリセル；ビット線とワード線とを特定する場
合、ＢＬ，ＷＬを用いる。）へデータを書込む（プログ
ラムする）動作について説明する。データ書込動作の設
定はライトイネーブル信号／ＷＥおよびチップイネーブ
ル信号／ＣＥにより書込サイクルが設定されたときにコ
マンドレジスタ１２へプログラムコマンドを与えること
により行なわれる。

【００２８】すなわち、最初の書込サイクルにおいてコ
マンドレジスタ１２へ、制御回路１４からの制御信号に
応答して、入出力バッファ９を介してプログラムコマン
ドを与えることによりプログラムモードが設定される。
次の書込サイクルにおいて、アドレスレジスタ６および
入出力バッファ９で、メモリセルＭ１のアドレスおよび
書込データがそれぞれラッチされる。コマンドデコーダ
１３は、このコマンドレジスタ１２に設定されたプログ
ラムコマンドのデコード結果に従って、ソース線スイッ
チ３およびプログラム電圧発生回路１０の発生電圧を制
御する。プログラム電圧発生回路１０は、コマンドデコ
ーダ１３からの制御信号に応答してプログラム高圧Ｖｐ
ｐおよび６．５Ｖの高圧を発生し、Ｘデコーダ４、Ｙデ
コーダ５および内部データ伝達線２７へそれぞれ伝達す
る。ソース線スイッチ３は、コマンドデコーダ１３から
の制御信号に応答してソース線２８を接地電位に設定す
る。

【００２９】Ｘデコーダ４およびＹデコーダ５は、アド
レスレジスタ６にラッチされたアドレスに従ってワード
線駆動信号ＷＬ１およびビット線選択信号Ｙ１を活性状
態の“Ｈ”に設定する。書込回路７は、入出力バッファ
９を介して与えられたデータに従って活性化される。こ
の書込回路７が受けたデータが情報“０”のときに、内
部データ伝達線２７の電位が６．５Ｖ程度の高圧に上昇
する。Ｘデコーダ４およびＹデコーダ５からの出力信号
ＷＬ１およびＹ１の電位レベルはそれぞれプログラム電
圧発生回路１０から与えられるプログラム高圧Ｖｐｐお
よび６．５Ｖの高圧レベルである。メモリセルＭ１のコ
ントロールゲートおよびドレインにプログラム高圧Ｖｐ
ｐおよび６．５Ｖの高圧がそれぞれ与えられ、そのソー
スが接地電位に設定される。この結果、メモリセルＭ１
においてドレインからソースへ電流が流れ、ドレイン領
域近傍の高電界によりホットエレクトロンが発生し、フ
ローティングゲートへこのホットエレクトロンが注入さ
れ、メモリセルＭ１のしきい値電圧が高くなる。これに
より、情報“０”がプログラムされる。このプログラム
動作が図６に示す構成においては、バイト単位で実行さ
れる。

【００３０】プログラム動作の終了の設定は、コマンド
レジスタ１２にプログラムベリファイコマンドを書込む
ことにより行なわれる。このプログラムベリファイモー
ドにおいては、コマンドデコーダ１３は、新しくプログ
ラムしたメモリセルが確実にプログラムされたか否かを
判定するために、ベリファイ電圧発生回路１１を駆動
し、６．５Ｖ程度の検証電圧を発生し、Ｘデコーダ４へ
与える。Ｘデコーダ４は、アドレスレジスタ６からのア
ドレスに従ってワード線駆動信号ＷＬ１を立上げる。ワ
ード線ＷＬ１へはベリファイ電圧発生回路１１からのベ
リファイ電圧が印加される。

【００３１】Ｙデコーダ５は、アドレスレジスタ６から
のアドレスに従って列選択信号を発生する。このときの
Ｙデコーダ５の出力電圧レベルは通常の５Ｖ程度であ
る。選択されたメモリセルはビット線２４および内部デ
ータ伝達線２７を介してセンスアンプ８へ接続される。
センスアンプ８は、この内部データ伝達線２７へ接続さ
れるビット線（ＢＬ１）を流れる電流を検出し、その検
出結果を入出力バッファ９へ伝達する。入出力バッファ
９は、制御回路１４からの制御信号（アウトプットイネ
ーブル信号／ＯＥに応答する）に従って外部データを出
力する。この出力データが外部の装置で書込データと比
較され、正確にプログラムが行なわれたか否かの検証が
行なわれる。もし、不正確なプログラムが行なわれてい
た場合には上述のプログラム動作が繰返される。

【００３２】次に消去動作について説明する。消去動作
は、２つの書込シーケンスにより達成される。この２つ
の書込シーケンスは、最初の書込サイクルでコマンドレ
ジスタ１２に消去コードを書込むサイクルと、第２番目
の書込サイクルでコマンドレジスタ１２に消去確認コー
ドを書込むサイクルとを備える。消去確認コードがコマ
ンドレジスタ１２に書込まれると、ライトイネーブル信
号／ＷＥの立上がりエッジで消去動作が活性化される。
コマンドデコーダ１３は、コマンドレジスタ１２からの
消去コードおよび消去確認コードを受けると、制御回路
１４からの制御信号に応答して、ソース線スイッチ３へ
消去指示信号を与える。ソース線スイッチ３は、この消
去指示信号に応答してメモリセルアレイ１のソース線２
８の電位を高圧Ｖｐｐに設定する。このとき、Ｘデコー
ダ４およびＹデコーダ５は不活性状態となる（コマンド
デコーダ１３の制御による）。この状態においてはメモ
リセルアレイ１のワード線２５は接地電位に設定され、
またＹゲートはオフ状態にあり、ビット線２４はフロー
ティング状態に設定される。

【００３３】この結果、メモリセルアレイ１のすべての
メモリセルにおいて、トンネル現象によりフローティン
グゲートに格納されている電子がソースへ引き抜かれ、
すべてのメモリセルが同時に消去される。

【００３４】消去動作は、消去検証コードをコマンドレ
ジスタ１２へ書込むことにより完了する。コマンドデコ
ーダ１３は、このコマンドレジスタ１２に書込まれ消去
検証コードに応答して、ベリファイ電圧発生回路１１か
ら検証電圧を発生させるとともに、このＥＥＰＲＯＭを
データ読出モードに設定する。この消去ベリファイ動作
はすべてのアドレスに対して実行される。あるアドレス
のメモリセルのデータが消去状態（情報“１”記憶状
態）と異なっている場合、再びこのアドレスのメモリセ
ルの消去が行なわれ、かつ消去検証が行なわれる。すべ
てのメモリセルが消去されたとき、コマンドレジスタ１
２へ読出コードを設定することによりこの消去ベリファ
イ動作が完了する。

【００３５】次に読出動作について説明する。この場合
も、図７に示す点線で囲まれたメモリセルＭ１へアクセ
スし、その記憶データを読出す場合の動作について説明
する。読出モードにおいては、コマンドレジスタ１２へ
は読出コードが設定されている。この場合、ベリファイ
電圧発生回路１１およびプログラム電圧発生回路１０は
動作せず、Ｘデコーダ４およびＹデコーダ５の出力電圧
レベルは通常、電源電圧Ｖｃｃレベルである。

【００３６】アドレスレジスタ６は、制御回路１４から
与えられる制御信号（チップイネーブル信号／ＣＥに応
答する）に従って外部からのアドレスをラッチし、内部
行アドレスおよび内部列アドレスをＸデコーダ４および
Ｙデコーダ５へ与える。ライトイネーブル信号／ＷＥは
不活性状態の“Ｈ”にあり、書込回路７は不活性状態に
ある。Ｘデコーダ４およびＹデコーダ５からのワード線
駆動信号ＷＬ１および列選択信号Ｙ１が“Ｈ”に立上が
る。この読出動作中は、ソース線スイッチ３は、メモリ
セルアレイ１の各メモリセルのソース電位をソース線２
８を介して接地電位に設定している。この状態におい
て、列選択ゲート２６−１がオン状態となり、メモリセ
ルＭ１が内部データ伝達線２７へ接続される。メモリセ
ルＭ１に情報“０”が書込まれ（プログラム状態）、そ
のしきい値電圧が高い場合には、ワード線駆動信号ＷＬ
１が“Ｈ”となっても、このメモリセルＭ１はオフ状態
にあり、ビット線ＢＬ１からソース線２８へは電流は流
れない。

【００３７】一方、メモリセルＭ１が消去状態にある場
合には、メモリセルＭ１がオン状態となり、ビット線Ｂ
Ｌ１からソース線２８へ電流が流れる。このビット線Ｂ
Ｌ１に電流が流れるか否かをセンスアンプ８が検出する
ことにより、読出データ“１”および“０”が得られ
る。このセンスアンプ８の出力は入出力バッファ９へ与
えられる。入出力バッファ９は、制御回路１４からの出
力制御信号（アウトプットイネーブル信号／ＯＥに応答
する）に応答して外部データＩＯ０〜ＩＯ７として出力
する（ここでは、バイト単位でのデータを示してい
る）。

【００３８】

【発明が解決しようとする課題】読出専用メモリＲＯＭ
の構成としては、上述のフラッシュＥＥＰＲＯＭの他
に、紫外線を照射することにより、メモリセルを消去状
態に設定するＥＰＲＯＭがある。紫外線消去型ＥＰＲＯ
Ｍにおいては、紫外線等の高エネルギー光線を照射し、
フローティングゲート１６（図５参照）に存在する電子
をそのフォトンエネルギで励起し、このフローティング
ゲート１６から半導体基板１５またはコントロールゲー
ト１７へ電子を放出する。この紫外線消去型ＥＰＲＯＭ
においては、フローティングゲート１６が電気的に中性
となるとフローティングゲート１６からはそれ以上は電
子は引き抜かれない。この状態では、通常メモリセル
（メモリトランジスタ）のしきい値電圧は１Ｖ程度以下
にはならない。

【００３９】一方、上述のようなトンネル現象を利用し
てフローティングゲート１６から電子を引き抜くことに
よりメモリセルの消去を行なう構成においては、フロー
ティングゲート１６とソース領域１８との間に高電界が
印加されている間、フローティングゲート１６からソー
ス拡散領域１８へ電子が引き抜かれる。したがって、フ
ローティングゲート１６から電子が過剰に引き抜かれ、
フローティングゲート１６が正に帯電してしまうという
状態が生じる。この現象は、「過消去」または「過剰消
去」と称される。

【００４０】フローティングゲート１６が正に帯電した
状態においては、その下の半導体基板１５の表面に負電
荷が誘起されており、メモリセル（メモリトランジス
タ）のしきい値電圧が負電圧となる。このメモリセル
（メモリトランジスタ）のしきい値電圧が負となると、
その後の読出および書込動作に支障をきたす。

【００４１】たとえば、図７に示すメモリセルＭ１が過
剰消去状態にあった場合を考える。今ワード線ＷＬ１の
電位が“Ｌ”であり、ワード線ＷＬ２の電位が“Ｈ”に
あり、Ｙデコーダ５からの列選択信号Ｙ１が“Ｈ”にな
ったとする。このとき、メモリセル（メモリトランジス
タ）Ｍ１ａのしきい値電圧が高くプログラム状態にあっ
た場合を考える。この場合において、ビット線ＢＬ１に
は、メモリセルＭ１ａを介して電流が流れないものの、
「過剰消去」のメモリセルＭ１を介して電流が流れる。
この結果、メモリセルＭ１ａがプログラム状態にありし
きい値電圧が高い場合においても、この「過剰消去」状
態にあるメモリセル（メモリトランジスタ）Ｍ１によ
り、ビット線ＢＬ１に電流が流れ、情報“１”が読出さ
れ、誤ったデータの読出が行なわれる。

【００４２】また、プログラム時においても、メモリセ
ルＭ１ａをプログラムする場合、ビット線ＢＬ１に６．
５Ｖ程度の電圧が印加されると、この「過剰消去」され
たメモリセルＭ１を介して電流が流れ、メモリセルＭ１
ａにおいて十分なホットエレクトロンを発生することが
できず、このメモリセルＭ１ａのフローティングゲート
１６へ十分な量の電子を注入することができない場合が
生じ、このため書込特性の劣化、さらには書込不能状態
が生じる。

【００４３】通常、消去を行なった場合には、その消去
されたメモリセルのデータの読出を行ない、消去が正し
く行なわれたか否かをチェックする消去ベリファイ動作
が実行される。このベリファイ動作においては、消去さ
れないビットに対してのみ再度消去が行なわれており、
メモリセルに余分の消去パルス（ソース線スイッチ３か
ら与えられる高圧）を不必要に与えず、「過剰消去」の
発生を防止する構成が一般にとられている。

【００４４】しかしながら、上述のように単に不必要に
メモリセルの消去を行なわないような構成であっても、
メモリセルの「過剰消去」は１サイクルの消去動作時に
必然的に生じ、メモリサイズが小さくなるにつれ、この
「過剰消去」の問題が顕著となる。

【００４５】したがって、従来のフラッシュＥＥＰＲＯ
Ｍにおいては、「過剰消去」が生じた場合には、確実な
書込（プログラム）および読出ができなくなるという問
題が生じる。

【００４６】それゆえ、この発明の目的は上述の従来の
フラッシュＥＥＰＲＯＭに有する欠点を除去し、「過剰
消去」が生じても確実にメモリセルへの書込（プログラ
ム）および読出を行なうことのできる不揮発性半導体記
憶装置を提供することである。

【００４７】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、負電圧発生回路を設け、メモリセル
の少なくとも書込および読出時においては非選択のワー
ド線へこの負電圧発生回路からの負電圧を印加するよう
にしたものである。

【００４８】

【作用】この負電圧発生回路から非選択ワード線へ負電
圧が印加される。したがって、「過剰消去」が生じたメ
モリセルをも確実にオフ状態とすることができ、その
「過剰消去」の影響を防止することができ、「過剰消
去」が生じている場合でも、確実に書込および読出を行
なうことができる。

【００４９】

【実施例】図１はこの発明の一実施例であるフラッシュ
ＥＥＰＲＯＭの全体の構成を示す図である。図６に示す
従来のフラッシュＥＥＰＲＯＭと対応する部分には同一
の参照番号が付されている。図１において、この発明に
よるフラッシュＥＥＰＲＯＭは、書込時（プログラム
時）および読出時に負電圧を発生する負電圧発生回路３
０を備える。この負電圧発生回路３０の出力がＸデコー
ダ４へ与えられる。

【００５０】図１において負電圧発生回路３０の出力が
ベリファイ電圧発生回路１１へ与えられ、またプログラ
ム電圧発生回路１０へベリファイ電圧発生回路１１が与
えられているように示されているが、これはコマンドデ
コーダ１３の制御信号の経路を示しているだけであり、
負電圧発生回路３０の出力が直接ベリファイ電圧発生回
路１１の動作を制御する構成が用いられなくてもよい。
負電圧発生回路３０は、このフラッシュＥＥＰＲＯＭの
書込時（プログラム時）および読出時（消去ベリファイ
およびプログラムベリファイを含む）にコマンドデコー
ダ１３の出力に応答して電圧を発生しＸデコーダ４へ与
える。負電圧発生回路３０は、消去モード時において
は、接地電位レベルの電位ゼロの電圧を発生する。

【００５１】Ｘデコーダ４は、この負電圧発生回路３０
からの電圧を非選択ワード線上へ伝達する。負電圧発生
回路３０が発生する負電圧の大きさは、「過剰消去」さ
れたメモリセルが確実にオフ状態に設定されるものであ
ればよい。確実にオフにする電圧でなくても、センスア
ンプ８がビット線２４に流れる電流の有無を判定する判
定電流よりも十分に小さい電流しか、「過剰消去」され
たメモリセルが非選択状態において生じさせないような
電圧に設定されてもよい。

【００５２】図２は、図１に示す負電圧発生回路３０の
構成を示す図である。図２において、負電圧発生回路３
０は、コマンドデコーダ１３からの制御信号に応答して
負電圧を発生するネガティブチャージポンプ３１と、コ
マンドデコーダ１３の出力に応答して、ネガティブチャ
ージポンプ３１からの負電圧と接地電位レベルの電圧の
いずれか一方を出力ノードＡへ伝達する負電位／零電位
切換回路３２を含む。負電位／零電位切換回路３２は、
コマンドデコーダ１３が書込または読出（ベリファイ動
作を含む）を示しているときには負電位の電圧をノード
Ａへ伝達する。

【００５３】図３は、図２に示すネガティブチャージポ
ンプの具体的構成の一例を示す図である。図３におい
て、ネガティブチャージポンプ３１は、ダイオード接続
されたｐチャネルＭＯＳ（絶縁ゲート型電界効果）トラ
ンジスタ３８，３９，４０，４１および４２と、キャパ
シタ５０，５１，５２および５３を含む。トランジスタ
３８，３９，４０，４１および４２はノードＦとノード
Ｊとの間に縦列接続される。トランジスタ３８は、ノー
ドＦの電位がノードＳの電位よりも高いときにオン状態
となる。トランジスタ３９は、ノードＧの電位がノード
Ｆの電位よりも高いときにオン状態となる。トランジス
タ４０はノードＨの電位がノードＧの電位よりも高いと
きにオン状態となり、トランジスタ４１はノードＩの電
位がノードＨの電位よりも高いときにオン状態となり、
トランジスタ４２はノードＪの電位がノードＩの電位よ
りも高いときにオン状態となる。ノードＪは負電位／零
電位切換回路３２へ接続される。

【００５４】容量５０はクロックφａをノードＦへ容量
結合する。容量５２は、クロックφａをノードＨへ容量
結合する。容量５１および５３は、クロック／φａをノ
ードＧおよびノードＩへそれぞれ容量結合する。クロッ
クφａおよび／φａは相補なクロック信号である。この
クロック信号の発生はコマンドデコーダ１３からの信号
により制御される。コマンドデコーダ１３に、書込また
は読出コードまたは検証コードが設定された場合にクロ
ック信号φａ、／φａが発生される。次にこの図３に示
すネガティブチャージポンプ３１の動作について説明す
る。

【００５５】初期状態において、クロックφａが“Ｈ”
に立上がると、ノードＦの電位が容量５０を介した容量
結合により上昇し始める。ノードＦの電位が上昇するこ
とにより、トランジスタ３８がオン状態となり、ノード
Ｆの電位を接地電位Ｖｓｓレベルに下降させる。クロッ
クφａが“Ｈ”から“Ｌ”へ立下がると、ノードＦから
電荷が引き抜かれ、ノードＦの電位が下降する。このと
き、クロック／φａが“Ｈ”となり、ノードＧの電位が
容量５１を介しての容量結合により上昇する。これによ
りトランジスタ３９がオン状態となり、ノードＧへノー
ドＦから電子が注入される。このとき、クロックφａは
“Ｌ”であり、トランジスタ４０はオフ状態にある。

【００５６】次いでクロックφａが“Ｈ”、クロック／
φａが“Ｌ”に立下がると、トランジスタ３９および４
１がオフ状態、トランジスタ４０および４２がオン状態
となる。これにより、ノードＦは再び接地電位Ｖｓｓレ
ベルに充電され、また、ノードＧの電位がクロック／φ
ａの“Ｈ”から“Ｌ”への立下がりに応答して下降し、
応じてノードＨの電位を低下させる。

【００５７】次いでクロックφａが“Ｈ”から“Ｌ”へ
立下がると、逆にトランジスタ３９および４１がオン状
態、トランジスタ４０および４２がオン状態となり、ノ
ードＨの電位が下降し、応じてノードＩの電位がノード
Ｈからの電子の注入により下降する。クロック／φａが
“Ｌ”へ立下がることにより、ノードＩの電位がさらに
下降し、トランジスタ４２を介してノードＪの電位が低
下する。

【００５８】上述の動作を繰返すことにより接地電位Ｖ
ｓｓから電子がノードＦ、Ｇ、Ｈ、ＩおよびＪへと順次
伝達され、ノードＪの電位は最終的にクロック信号φａ
の周波数と容量５０，５１，５２および５３の容量値お
よびトランジスタ３８〜４２の電荷供給能力により決定
される負電位に到達する。

【００５９】負電位／零電位切換回路３２は、コマンド
デコーダ１３からの制御信号に応答して、このネガティ
ブチャージポンプ３１から発生された負電位または接地
電位ＶｓｓのいずれかをそのノードＡへ伝達する。この
負電位／零電位切換回路３２の構成は、単にマルチプレ
クサの構成が用いられてもよく、またコマンドデコーダ
１３の出力に応答してネガティブチャージポンプ３１の
出力を接地電位へリセットする構成が用いられてもよ
い。このリセットする構成の場合、ネガティブチャージ
ポンプ３１の出力ノードＪがノードＡへ接続され、この
ノードＡへ電流供給能力の大きなリセット用のトランジ
スタ素子が設けられる。

【００６０】またクロックφａおよび／φａを発生する
回路は通常のインバータが奇数段接続されたリングオシ
レータで構成されればよく、この奇数段のうちの一段
（たとえば出力段）のインバータをコマンドデコーダ１
３の出力で通常のバッファ回路またはインバータとして
択一的に駆動する構成が用いられればよい。このような
構成としてはコマンドデコーダ１３の出力信号の活性レ
ベルにより異なるが、ＮＡＮＤゲート、ＮＯＲゲートを
用いることができる。

【００６１】なお負電位／零電位切換回路３２の更に他
の構成としては、ネガティブチャージポンプ３１の出力
を受けるｐチャネルＭＯＳトランジスタと接地電位Ｖｓ
ｓを受けるｎチャネルＭＯＳトランジスタとをノードＡ
に対し並列に設け、このトランジスタを択一的に駆動す
る構成が用いられてもよい。

【００６２】図４はＸデコーダの１本のワード線に関連
する部分の構成を示す図である。図４に示すＸデコーダ
の構成としては、プリデコード方式の場合の構成が示さ
れており、Ｘデコーダ４は、アドレスレジスタ６から与
えられた内部アドレスを一旦プリデコードし、その後デ
コードする。

【００６３】図４において、Ｘデコーダ４は、プリデコ
ーダ（図示せず）からのプリデコード信号をデコードす
るＮＡＮＤ型デコード回路３７と、デコード回路３７の
出力を受ける２段の縦続接続されたインバータ回路４１
０および４２０と、インバータ回路４２０の出力を受け
るｎチャネルＭＯＳトランジスタ３５と、トランジスタ
３５の出力に応答して、ワード線２５へ所定電位レベル
のワード線駆動信号ＷＬを伝達するワード線駆動信号伝
達部４００とを備える。

【００６４】ワード線駆動信号伝達部４００は、ノード
ＧとノードＤとの間に相補接続されたｐチャネルＭＯＳ
トランジスタ３４とｎチャネルＭＯＳトランジスタ３６
と、ワード線駆動信号ＷＬのレベルを安定化させるため
のｐチャネルＭＯＳトランジスタ３３を含む。ｐチャネ
ルＭＯＳトランジスタ３３はそのゲートがワード線２５
に接続され、その一方導通端子がノードＧに接続され、
その他方導通端子がトランジスタ３４および３６のゲー
トに接続される。

【００６５】インバータ回路４１０は電源電圧（Ｖｃ
ｃ）供給ノードとノードＫとの間に相補接続されるｐチ
ャネルＭＯＳトランジスタ６１およびｎチャネルＭＯＳ
トランジスタ６２を含む。インバータ回路４２０は、電
源電圧供給ノードとノードＬとの間に相補接続されるｐ
チャネルＭＯＳトランジスタ６３およびｎチャネルＭＯ
Ｓトランジスタ６４を含む。

【００６６】ノードＫ，ノードＬおよびノードＤへ負電
位／零電位切換回路３２からの電位が伝達される。ノー
ドＧへは、ベリファイ電圧発生回路１１からのベリファ
イ電圧またはプログラム電圧発生回路１０からのプログ
ラム電圧Ｖｐｐまたは“Ｈ”（通常Ｖｃｃレベル）の電
圧がその動作モードに応じて与えられる。このノードＧ
にいずれの電圧が与えられるかはコマンドデコーダ１３
からの制御信号により決定される（この切換制御経路は
図示せず）。このノードＧへ選択的に１つの電圧を与え
る構成は、マルチプレクサ回路が用いられてもよく、ま
た１つの信号線に各回路１０、１１の出力および電源電
圧Ｖｃｃが並列に接続される構成が用いられてもよい。
この後者の構成の場合、低い電圧を伝達する回路に対し
てはより高圧の電圧が発生された場合に悪影響を受けな
いように保護素子を設ける必要がある。

【００６７】次に図４に示すＸデコーダ４の動作につい
て説明する。ＮＡＮＤ型デコード回路３７は、その入力
部へプリデコーダより予め定められた組合わせのプリデ
コード信号が与えられたときに選択状態となり、“Ｌ”
の信号を出力する。消去モード時においては、負電位／
零電位切換回路３２からはゼロ電位Ｖｓｓが発生され、
ノードＫ，ノードＬおよびＤへ伝達される。ノードＧへ
はプログラム高圧Ｖｐｐが与えられる。トランジスタ３
５はそのゲートに電源電圧Ｖｃｃを受けているため常時
オン状態であり、保護抵抗として機能し、ノードＣの信
号をワード線駆動信号伝達部４００の入力部へ伝達す
る。消去モード時にはデコード回路３７は非選択状態に
あり、ノードＢの電位は“Ｈ”（電源電圧レベル）にあ
る。インバータ回路４１０および４２０はノードＢの
“Ｈ”（電源電圧レベル）の信号をノードＣへ伝達す
る。トランジスタ３４がオフ状態、トランジスタ３６が
オン状態となり、ワード線駆動信号ＷＬがノードＤから
与えられた接地レベルＶｓｓに設定される。

【００６８】次に、このフラッシュＥＥＰＲＯＭが書込
（プログラム）またはデータ読出（ベリファイ動作を含
む）モードに設定された場合、負電位／零電位切換回路
３２からは所定の負電位ＶＬＬがノードＫ，ノードＬお
よびノードＤへ伝達される。ノードＧへ与えられる電圧
はそのときの動作モードに応じて決定される。この状態
において、ＮＡＮＤ型デコード回路３７が選択状態とな
ったとき、ＮＡＮＤ型デコード回路３７の出力は接地電
位レベルの“Ｌ”となる。ノードＫ，およびノードＬの
電位は負電位／零電位切換回路３２からの負電位ＶＬＬ
の値に設定される。このノードＢの“Ｌ”レベルの信号
はインバータ回路４１０および４２０によりレベル変換
されて負電位ＶＬＬレベルとなり、次いで、トランジス
タ３５を介してトランジスタ３４および３６のゲートへ
伝達される。これに応答して、トランジスタ３４がオン
状態、トランジスタ３６がオフ状態となり、ワード線駆
動信号ＷＬはノードＧへ与えられた電圧レベルにまで上
昇する。

【００６９】ここで、インバータ回路４１０は、ノード
Ｋに負電位ＶＬＬを受けている。トランジスタ６２は、
そのゲート電位（ノードＢの電位）が接地電位レベルと
なっても導通状態となる。トランジスタ６１および６２
を介して貫通電流が流れる。この貫通電流を小さくする
ためにトランジスタ６１および６２のサイズはトランジ
スタ６３および６４のサイズよりも小さくする。さら
に、トランジスタ６１および６２の、この状態における
オン抵抗比を適当に調節する。インバータ回路４１０の
出力ノードには、Ｖｏｕｔ＝（Ｖｃｃ−｜ＶＬＬ｜）・｛Ｒ６２／（Ｒ６
１＋Ｒ６２）｝の電圧レベルの信号が発生する。この出力電圧Ｖｏｕｔ
のレベルが、インバータ回路４２０の入力論理しきい値
よりも高くなるようにトランジスタ６１および６２のこ
の状態におけるオン抵抗を設定する。出力電圧Ｖｏｕｔ
はインバータ回路４２０により反転増幅されて、ほぼ負
電位ＶＬＬのレベルとなる。これにより、トランジスタ
３４を十分なオン状態、トランジスタ３６を深いオフ状
態に設定することができる。

【００７０】ＮＡＮＤデコード回路３７が非選択状態と
なったとき、ノードＢの電位は“Ｈ”レベル（電源電圧
Ｖｃｃレベル）にまで上昇し、トランジスタ６１がオフ
状態、トランジスタ６２がオン状態となる。インバータ
回路４１０の出力ノードには負電位ＶＬＬレベルの信号
が生じ、トランジスタ６３がオン状態、トランジスタ６
４がオフ状態となる。ノードＣの電位レベルは電源電圧
Ｖｃｃレベルとなりトランジスタ３５および３６のゲー
トへ伝達される。トランジスタ３４がオフ状態、トラン
ジスタ３６がオン状態となる。ワード線駆動信号ＷＬは
トランジスタ３６を介してノードＤに与えられた負電位
ＶＬＬレベルにまで下降する。これにより、非選択ワー
ド線へは、負電位ＶＬＬレベルのワード線駆動信号が伝
達される。この構成により、メモリセル（メモリトラン
ジスタ）に過剰消去が生じている場合においても、その
メモリセルは確実にオフ状態に設定される。

【００７１】なお、上記実施例においては、ネガティブ
チャージポンプ３１は、４個のチャージポンプ用の容量
を２相のクロックφａ、／φａにより相補的に駆動する
ことにより負電位を発生している。しかしながらこのと
きに用いられるチャージポンプ用容量の数は４個でなく
てもよく、また２相のクロック信号が用いられなくても
よい。またさらに別の構成の負電位発生用のチャージポ
ンプ回路が用いられてもよい。

【００７２】また上述のフラッシュＥＥＰＲＯＭにおい
ては、メモリセルへのプログラム（書込）には、アブラ
ンシェ降伏によりホットエレクトロンを発生させてフロ
ーティングゲートへ電子を注入し、消去時には、このフ
ローティングゲートとソース領域との間のトンネル現象
を利用してフローティングゲートから電子の引抜きを行
なっている。しかしながら、メモリセルの構造として
は、電気的にフローティングゲートへ電子の注入／引抜
きを行なう構成でありかつ１メモリセルが１トランジス
タで構成されるものであれば上記実施例と同様の効果を
得ることができる。また、消去は全ビットでなくワード
線単位などの「セクタ」単位でもよい。

【００７３】

【発明の効果】以上のように、この発明によれば、少な
くとも書込時（プログラム時）および読出時（ベリファ
イ動作を含む）において、非選択ワード線へ負電圧を与
えるように構成したため、「過剰消去」が生じたメモリ
セルにおいても正確に非選択時にはこのメモリセルをオ
フ状態とすることができ、常に正確な情報の書込および
読出が行なうことができ、チップ故障率の大幅な低減お
よび不揮発性半導体記憶装置の大幅な歩留まりの改善が
得られる。

【図面の簡単な説明】

【図１】この発明の一実施例であるフラッシュＥＥＰＲ
ＯＭの全体の構成を概略的に示すブロック図である。

【図２】図１に示す負電圧発生回路の具体的構成を示す
ブロック図である。

【図３】図２に示すネガティブチャージポンプの具体的
構成の一例を示す図である。

【図４】この発明の一実施例において用いられるＸデコ
ーダのワード線駆動信号発生部の構成の一例を示す図で
ある。

【図５】従来のＥＥＰＲＯＭセルの断面構造を示す図で
ある。

【図６】従来のフラッシュＥＥＰＲＯＭの全体の構成を
概略的に示す図である。

【図７】図１に示すメモリセルアレイ部の構成をより詳
細に示す図である。

【符号の説明】

１メモリセルアレイ２Ｙゲート３ソース線スイッチ４Ｘデコーダ５Ｙデコーダ１２コマンドレジスタ１３コマンドデコーダ３０負電圧発生回路３１ネガティブチャージポンプ３２負電位／零電位切換回路４００ワード線駆動信号伝達部Ｍ１メモリセル（メモリトランジスタ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】行列状に配置される複数のメモリセル、
前記複数のメモリセルの各々は情報を不揮発的に記憶
し、各々に１行のメモリセルが接続される複数のワード線、与えられたアドレスに従って対応のワード線を選択する
ためのワード線選択手段、および前記ワード線選択手段
により選択されたワード線を除く非選択ワード線へ負の
電圧を印加する負電圧印加手段を備える、不揮発性半導
体記憶装置。