JPH07169286A - 不揮発性半導体記憶装置並びに不揮発性半導体記憶装置の書き込み及び消去方法 - Google Patents

Abstract

(57)【要約】 【目的】 過消去状態のメモリセルの検出あるいは救済
することができる不揮発性半導体記憶装置を得る。 【構成】 負電圧発生回路３１は、コマンドデコーダ１
３′から得た動作モード信号ＯＥＶが過消去ベリファイ
モードを指示する時に負電圧を発生する。Ｘデコーダ３
２は動作モード信号ＯＥＶが過消去ベリファイモードを
指示するとき、０Ｖ電圧及び負電圧をメモリアレイ１内
のワード線に選択的に供給する。したがって、０Ｖがゲ
ートに付与された選択メモリセルのオン／オフを検証す
ることにより、該選択メモリセルの過消去状態であるか
否かを検証することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置の特に電気的にチップ一括又はブロック一括消去可能
なフラッシュメモリの過消去ビット救済方法に関するも
のである。

【０００２】

【従来の技術】図２２は、ＩＥＥＥ Ｊｏｕｒｎａｌ
ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖ
ｏｌ．２３，Ｎｏ．５，Ｏｃｔｏｂｅｒ １９８８年の
１１５７−１１６３頁に記載された従来のフラッシュメ
モリのブロック図である。

【０００３】同図に示すように、メモリアレイ１の周辺
にＹゲート２、ソース線スイッチ３、Ｘデコーダ４及び
Ｙデコーダ５が設けられている。Ｘデコーダ４及びＹデ
コーダ５にはアドレスレジスタ６が接続され、外部から
入力されたアドレス信号が入力される。メモリアレイ１
にはＹゲート２を介して入力データレジスタ（書き込み
回路）７とセンスアンプ８が接続されている。入力デー
タレジスタ７及びセンスアンプ８は、入出力バッファ９
に接続されている。フラッシュメモリ内には、プログラ
ム電圧発生回路１０とベリファイ電圧発生回路１１が設
けられており、各電圧発生回路１０，１１は外部から供
給されたＶcc，Ｖppとは異なるレベルの電圧を発生し、
Ｙゲート２やＸデコーダ４等に供給する。またフラッシ
ュメモリ内は、外部から入力されたデータにより動作モ
ードの設定を行うコマンドレジスタ１２とコマンドデコ
ーダ１３が設けられている。さらに、入力信号バッファ
１４が設けられており、入力信号バッファ１４に外部か
らの制御信号バーＷＥ，バーＣＥ，バーＯＥが入力され
る。

【０００４】図２３に図２２のメモリアレイを構成して
いるメモリセル（メモリトランジスタ）の断面図を示
す。メモリセルは、半導体基板１５の上方に形成された
フローティングゲート１６、コントロールゲート１７
と、半導体基板１５の表面に選択的にソース拡散領域１
８及びドレイン拡散領域１９から構成される。

【０００５】フローティングゲート１６と半導体基板１
５間の酸化膜２０は薄く（１００オングストローム
位）、トンネル現象を利用したフローティングゲート１
６への電子の移動を可能としている。

【０００６】メモリセルの動作は次のようになる。プロ
グラム時には、ドレイン１９に６．５Ｖ程度のプログラ
ム電圧が印加され、コントロールゲート１７に電圧Ｖpp
（１２Ｖ）が印加され、ソース１８は接地される。この
ため、メモリセルはオンして電流が流れる。この時、ド
レイン１９近傍でアバランシェ降伏が生じ、電子・正孔
対が発生する。この正孔は半導体基板１５を通じ接地電
位に流れ、電子はチャネル方向に流れてソース１８に流
れ込む。しかし、一部の電子は、フローティングゲート
１６−ドレイン１９間の電界により加速されてフローテ
ィングゲート１６内に注入される。その結果、メモリセ
ルのしきい値電圧が上昇する。この状態を情報“０”の
記憶と定義する。

【０００７】一方、消去はドレイン１９をオープンに
し、コントロールゲート１７を接地し、ソース１８に電
圧Ｖppを印加して行われる。すると、ソース１８−フロ
ーティングゲート１６間の電界のためトンネル現象が生
じ、フローティングゲート１６中の電子の引き抜きが起
こる。その結果、メモリセルのしきい値電圧は下降す
る。これを情報“１”の記憶と定義する。

【０００８】図２４に図２２のメモリアレイ及びその周
辺回路の回路図を示す。同図に示すように、メモリセル
ＭＣはマトリクス状に配置され、列単位にドレインがビ
ット線ＢＬ（ＢＬ１〜ＢＬ３）にそれぞれ接続され、行
単位にコントロールゲートがワード線ＷＬ（ＷＬ１〜Ｗ
Ｌ３）に接続される。ワード線ＷＬはＸデコーダ４に接
続されており、ビット線ＢＬはＹデコーダ５の出力Ｙ１
〜Ｙ３がそれぞれゲートに入力されるＹゲートトランジ
スタ２を介してＩ／Ｏ線２７に接続される。Ｉ／Ｏ線２
７にはセンスアンプ８及び書き込み回路７が接続され、
全メモリセルＭＣのソースはソース線２８を介してソー
ス線スイッチ３に接続されている。

【０００９】次に動作について説明する。まず、図２４
中の点線で囲んだメモリセルＭＣに書き込みを行う場合
を例に挙げて説明する。外部から入力されたデータに応
じて書き込み回路７が活性化され、Ｉ／Ｏ線２７にプロ
グラム電圧が供給される。同時に、Ｘデコーダ４及びＹ
デコーダ５が取り込むアドレス信号（図示せず）に基づ
き、Ｙデコーダ５は、信号Ｙ１を活性状態にして信号Ｙ
１が印加されるＹゲート２をオンし、Ｘデコーダ４は、
ワード線ＷＬ１を選択されて電圧Ｖppを印加する。ソー
ス線２８はプログラム時にはソース線スイッチ３により
接地される。

【００１０】すると、図中の点線で囲んだ１個のメモリ
セルＭＣのみに電流が流れ、ホットエレクトロンが発生
し、しきい値電圧が高くなり、“０”書き込みがなされ
る。

【００１１】消去は次のように行われる。まず、Ｘデコ
ーダ４及びＹデコーダ５が非活性化され、すべてのメモ
リセルが非選択にされる。即ち、各メモリセルのコント
ロールゲート１７が接地され、ドレイン１９はオープン
にされる一方、ソース線２８にはソース線スイッチ３に
より高電圧が供給される。こうして、トンネル現象によ
り、メモリセルのしきい値電圧は低い方にシフトし
“１”書き込みがなされる。ソース線２８はチップ内又
はブロック内で共通であるので、消去はチップ内又はブ
ロック内の全メモリセルＭＣに対して一括に行われる。

【００１２】次に、図２４中の点線で囲んだメモリセル
ＭＣから読み出しを行う場合を例に挙げて読み出し動作
を説明する。まず、アドレス信号がＹデコーダ５及びＸ
デコーダ４によってデコードされ、選択されたＹゲート
２（信号Ｙ１印加）とワード線ＷＬ１が“Ｈ”（Ｖcc）
となる。この時、ソース線２８は、ソース線スイッチ３
によって接地される。このメモリセルＭＣが書き込まれ
ている場合、そのしきい値電圧が高いため、メモリセル
ＭＣのコントロールゲート１７にワード線ＷＬ１によっ
て“Ｈ”が与えられても、その電圧はメモリセルのしき
い値電圧より低いのでメモリセルＭＣはオンせず、ビッ
ト線ＢＬ１からソース線２８に電流は流れない。

【００１３】一方、メモリセルが消去されている場合
は、その電圧はメモリセルのしきい値電圧より高くなる
ため、メモリセルはオンしビット線ＢＬ１からソース線
２８に電流が流れる。

【００１４】したがって、メモリセルＭＣを介して電流
が流れるか否かをセンスアンプ８で検出することによ
り、読み出しデータ“１”または“０”を得る。

【００１５】さて、ＥＰＲＯＭにおいては消去は紫外線
照射によってなされるため、フローティングゲートが電
気的に中性になると、それ以上にはフローティングゲー
トから電子は引き抜かれず、メモリトランジスタのしき
い値電圧は１Ｖ程度以下にはならない。

【００１６】一方、フラッシュメモリに用いられるＥＥ
ＰＲＯＭ等のトンネル現象を利用した電子の引き抜きで
は、フローティングゲートから電子が過剰に引き抜か
れ、フローティングゲートが正に帯電してしまうという
ことが起こり得る。この現象を過消去（もしくは過剰消
去）と呼ぶ。過消去がなされるとメモリトランジスタの
しきい値電圧が負になってしまうため、その後の読み出
し・書き込みに支障をきたす。

【００１７】すなわち、読み出し時に非選択でワード線
のレベルが“Ｌ”であり、メモリトランジスタのコント
ロールゲートに印加されるレベルが“Ｌ”であっても、
過消去されたメモリトランジスタを介してビット線ＢＬ
からソース線２８にかけて電流が流れてしまうので、同
一ビット線上の読み出しを行おうとするメモリセルが
“０”書き込み状態でしきい値電圧が高くとも誤って
“１”を読出してしまう。また、書き込み時においても
過消去されたメモリセルを介してリーク電流が流れるた
め、書き込み特性が劣化し、さらには書き込み不能にな
ってしまう。このため、段階的に消去動作を行い、消去
後に読み出しを行って消去が正しく行われたかをチェッ
クし（以下ベリファイとよぶ）、消去されないビットが
ある場合には再度消去を行う方法を取って、メモリセル
に過消去を引き起こす消去パルスが印加されるのを防ぐ
方法が従来から取られている。

【００１８】図２５及び図２６に上記したベリファイ動
作を含んだプログラム及び消去動作のフローチャートを
示し、図２７及び図２８上にそれぞれその動作のタイミ
ング波形図を示す。これらの図２５〜図２８及び図２２
を用いて、消去及びプログラムの各工程について説明す
る。従来のフラッシュメモリでは消去及びプログラムの
モード設定は入力データの組み合わせで行われる。つま
り、バーＷＥの立上がり時の入力データによりモード設
定がなされる。

【００１９】まず、プログラムの場合について説明す
る。初めに、電圧Ｖcc，Ｖppが立ち上げられ（ステップ
Ｓ１）、その後、制御信号バーＷＥが立ち下げられる。

【００２０】そして、次の制御信号バーＷＥの立上がり
で入力データ（４０Ｈ）がコマンドレジスタ１２にラッ
チされる（ステップＳ２）。その後、入力データがコマ
ンドデコーダ１３でデコードされ、動作モードがプログ
ラムモードとなる。続いて、制御信号バーＷＥが再度立
ち下げられ、アドレスレジスタ６に外部からのアドレス
がラッチされ、制御信号バーＷＥの立上がりでデータＤ
INが書き込み回路７にラッチされる（ステップＳ３）。
次に、プログラムパルスがプログラム電圧発生回路１０
により発生され、Ｘデコーダ４，Ｙデコーダ５に印加さ
れる。こうして前述したように、プログラム（“０”書
き込み）動作が行われる（ステップＳ４）。

【００２１】次に、制御信号バーＷＥを立ち下げて、続
く制御信号バーＷＥの立上がりで入力データ（ＣＯＨ）
がコマンドレジスタ１２にラッチされ、動作モードがプ
ログラムベリファイモードとなる（ステップＳ５）。こ
の時、消去・プログラムベリファイ電圧発生回路１１に
より、チップ内部でプログラムベリファイ電圧（〜７．
０Ｖ）が発生され、Ｘデコーダ４に印加される。メモリ
セルのコントロールゲート１７に与えられる電圧が通常
の読み出し時の電圧５Ｖより高いため、書き込み不十分
なメモリセルはオンし易くなり、書き込み不良がより確
実に発生できるようになる。次に、読み出しを行ない
（ステップＳ７）、書き込みデータの確認を行う（ステ
ップＳ８）。この時、書き込み不十分であれば、さらに
書き込みを繰返す。書き込みがなされていれば（ステッ
プＳ９）、動作モードを読み出しモードに設定してプロ
グラムを終了する。

【００２２】次に消去の場合について説明する。初め
に、電圧Ｖcc，Ｖppが立ち上げられ（ステップＳ１
０）、続いて、前述のプログラムフローを用いて全ビッ
トに“０”の書き込みを行なう（ステップＳ１１）。こ
れは消去されたメモリセルをさらに消去すると、メモリ
セルが過消去されるためである。次に、制御信号バーＷ
Ｅを立下げて、続く制御信号バーＷＥの立上がりで消去
コマンド（２０Ｈ）を入力する（ステップＳ１２）。続
いて、制御信号バーＷＥを再度立下げて、続く制御信号
バーＷＥの立上がりで消去コマンド（２０Ｈ）を入力す
る（ステップＳ１３）。この時チップ内部で消去パルス
が発生され、続く制御信号バーＷＥの立下がりまでソー
ス線スイッチ３を通じて、メモリセルのソース１８に電
圧Ｖppが印加される（ステップＳ１４）。この立下がり
でアドレスもラッチされる。続く制御信号バーＷＥの立
上がりで消去ベリファイコマンド（Ａ０Ｈ）がラッチさ
れて、動作モードが消去ベリファイモードとなる（ステ
ップＳ１５）。この時、消去・プログラムベリファイ電
圧発生回路１１により、消去ベリファイ電圧（〜３．２
Ｖ）が発生され、Ｘデコーダ４に印加される。メモリセ
ルのコントロールゲート１７に与えられる電圧が、通常
の読み出し時の電圧（５Ｖ）より低いため、消去不十分
なメモリセルはオンしにくくなり、消去不良がより確実
に発見できるようになる。次に、読み出しを行ない（ス
テップＳ１６）、消去データの確認を行なう。この時、
消去不十分であれば、さらに消去を繰り返す。消去がな
されていれば、アドレスを増加し（ステップＳ１７）、
次のアドレスの消去データのベリファイを行なう。ベリ
ファイしたアドレスがラストアドレスならば（ステップ
Ｓ１８）、動作モードを読み出しモードに設定して（ス
テップＳ２０）、消去動作を終了する。

【００２３】

【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されており、過消去が起こ
りにくくしているが、過消去状態になった場合における
メモリセルの救済措置を講じていないという問題点があ
った。

【００２４】この発明は上記問題点を解決するためにな
されたもので、過消去状態のメモリセルの検出あるいは
救済することができる不揮発性半導体記憶装置、不揮発
性半導体記憶装置の書き込み方法及び不揮発性半導体記
憶装置の消去方法を得ることを目的とする。

【００２５】

【課題を解決するための手段】この発明にかかる請求項
１記載の不揮発性半導体記憶装置は、電気的書き込み，
消去可能な複数のメモリトランジスタを有し、外部から
入力されるコマンドが書き込み動作を指示するとき、前
記複数のメモリセルのいずれかの閾値電圧を選択的に上
昇させる書き込み動作を実行し、前記コマンドが消去動
作を指示するとき前記複数のメモリトランジスタすべて
の閾値電圧を下降させる消去動作を実行する機能を備え
ており、いかなる状態のメモリトランジスタであっても
強制的にオフさせるレベルのオフ電圧を発生するオフ電
圧発生手段と、正常な消去状態のメモリトランジスタで
あればオフし、正常消去状態の閾値電圧より所定レベル
以上低下した閾値電圧を有する過消去状態のメモリトラ
ンジスタであればオンするレベルのベリファイ電圧を発
生するベリファイ電圧発生手段と、前記コマンドを受
け、該コマンドが過消去ベリファイ動作を指示すると
き、前記複数のメモリトランジスタのうち、選択状態の
メモリトランジスタのゲートに前記ベリファイ電圧を付
与し、非選択状態のメモリトランジスタのゲートに前記
オフ電圧を付与することにより、前記選択状態のメモリ
トランジスタのオン／オフに基づき、過消去状態か否か
を検証して検証結果を外部に出力する過消去ベリファイ
動作を実行する過消去ベリファイ実行手段とを備えてい
る。

【００２６】この発明にかかる請求項２記載の不揮発性
半導体記憶装置は、電気的書き込み，消去可能な複数の
メモリトランジスタを有し、外部から入力されるコマン
ドが書き込み動作を指示するとき、前記複数のメモリセ
ルのいずれかの閾値電圧を選択的に上昇させる書き込み
動作を実行し、前記コマンドが消去動作を指示するとき
前記複数のメモリトランジスタすべての閾値電圧を下降
させる消去動作を実行する機能を備えており、いかなる
状態のメモリトランジスタであっても強制的にオフさせ
るレベルのオフ電圧を発生するオフ電圧発生手段と、正
常な消去状態のメモリトランジスタであればオフし、正
常消去状態の閾値電圧より所定レベル以上低下した閾値
電圧を有する過消去状態のメモリトランジスタであれば
オンするレベルのベリファイ電圧を発生するベリファイ
電圧発生手段と、前記コマンドを受け、該コマンドが過
消去メモリトランジスタ自動書き込み動作を指示すると
き、前記複数のメモリトランジスタのうち、選択状態の
メモリトランジスタのゲートに前記ベリファイ電圧を付
与し、非選択状態のメモリトランジスタのゲートに前記
オフ電圧を付与することにより、前記選択状態のメモリ
トランジスタのオン／オフに基づき、正常消去状態か過
消去状態かを検証する過消去ベリファイ動作を実行しな
がら、前記選択状態のメモリトランジスタが過消去状態
である場合、該過消去状態のメモリトランジスタに対し
前記書き込み動作を実行する自動書き込み実行手段とを
備えている。

【００２７】この発明にかかる請求項３記載の不揮発性
半導体記憶装置は、電気的書き込み，消去可能な複数の
メモリトランジスタを有し、外部から入力されるコマン
ドが書き込み動作を指示するとき、前記複数のメモリセ
ルのいずれかの閾値電圧を選択的に上昇させる書き込み
動作を実行し、前記コマンドが消去動作を指示するとき
前記複数のメモリトランジスタすべての閾値電圧を下降
させる消去動作を実行する機能を備えており、いかなる
状態のメモリトランジスタであっても強制的にオフさせ
るレベルのオフ電圧を発生するオフ電圧発生手段と、正
常な消去状態のメモリトランジスタであればオフし、正
常消去状態の閾値電圧より所定レベル以上低下した閾値
電圧を有する過消去状態のメモリトランジスタであれば
オンするレベルのベリファイ電圧を発生するベリファイ
電圧発生手段と、前記コマンドを受け、該コマンドが消
去及び過消去メモリトランジスタ自動書き込み動作を指
示するとき、前記消去動作を実行し、その後、前記複数
のメモリトランジスタのうち、選択状態のメモリトラン
ジスタのゲートに前記ベリファイ電圧を付与し、非選択
状態のメモリトランジスタのゲートに前記オフ電圧を付
与することにより、前記選択状態のメモリトランジスタ
のオン／オフに基づき、正常消去状態か過消去状態かを
検証する過消去ベリファイ動作を実行し、前記選択状態
のメモリトランジスタが過消去状態である場合、該過消
去状態のメモリトランジスタに対し前記書き込み動作を
実行する自動消去・書き込み実行手段とを備えている。

【００２８】この発明における請求項４記載の不揮発性
半導体記憶装置は、電気的書き込み，消去可能な複数の
メモリトランジスタを有し、外部から入力されるコマン
ドが書き込み動作を指示するとき、前記複数のメモリセ
ルのいずれかの閾値電圧を選択的に上昇させる書き込み
動作を実行し、前記コマンドが消去動作を指示するとき
前記複数のメモリトランジスタすべての閾値電圧を下降
させる消去動作を実行し、前記コマンドが未消去ベリフ
ァイ動作を指示するとき、前記メモリトランジスタが正
常消去状態の閾値電圧より所定レベル以上上昇した閾値
電圧を有する未消去状態か否かを選択的に検証する未消
去ベリファイ動作を実行する機能を備えており、いかな
る状態のメモリトランジスタであっても強制的にオフさ
せるレベルのオフ電圧を発生するオフ電圧発生手段と、
正常な消去状態のメモリトランジスタであればオフし、
正常消去状態の閾値電圧より所定レベル以上低下した閾
値電圧を有する過消去状態のメモリトランジスタであれ
ばオンするレベルのベリファイ電圧を発生するベリファ
イ電圧発生手段と、前記コマンドを受け、該コマンドが
消去及び過消去メモリトランジスタ自動書き込み動作を
指示するとき、前記消去動作を実行し、その後、前記複
数のメモリトランジスタのうち、選択状態のメモリトラ
ンジスタのゲートに前記ベリファイ電圧を付与し、非選
択状態のメモリトランジスタのゲートに前記オフ電圧を
付与することにより、前記選択状態のメモリトランジス
タのオン／オフに基づき、正常消去状態か過消去状態か
を検証する過消去ベリファイ動作を実行し、前記選択状
態のメモリトランジスタが過消去状態である場合、該過
消去状態のメモリトランジスタに対し前記書き込み動作
を実行し、この書き込み動作実行後の前記過消去状態の
メモリトランジスタに対し前記未消去ベリファイ動作を
実行し、前記未消去ベリファイ動作の検証結果が未消去
状態を指示するとき、前記消去動作を再び実行する自動
消去・書き込み実行手段とを備えている。

【００２９】望ましくは、請求項５記載の不揮発性半導
体記憶装置のように、前記メモリトランジスタの閾値電
圧の上昇度合いと正の関連のある前記書き込み動作の書
き込み時間を、通常の書き込み動作に必要な第１の時間
あるいは前記第１の時間より短い第２の時間で規定する
タイマをさらに備え、前記タイマは、前記過消去状態の
メモリトランジスタに対する書き込み動作を行う場合、
前記書き込み時間を前記第２の実行時間に設定するよう
に構成してもよい。

【００３０】望ましくは請求項６記載の不揮発性半導体
記憶装置のように、前記メモリトランジスタの閾値電圧
の上昇度合いと正の関連のある前記書き込み動作に用い
る書き込み電圧を、通常の書き込み動作に必要な第１の
電圧あるいは前記第１の電圧より低い第２の電圧で規定
する書き込み電圧発生手段をさらに備え、前記書き込み
電圧発生手段は、前記過消去状態のメモリトランジスタ
に対する書き込み動作を行う場合、前記書き込み電圧を
前記第２の電圧に設定するように構成してもよい。

【００３１】この発明にかかる請求項７記載の不揮発性
半導体記憶装置は、請求項１記載の不揮発性半導体記憶
装置に対する書き込み方法であって、過消去ベリファイ
動作を指示する前記コマンドを前記不揮発性半導体記憶
装置に付与し、前記過消去ベリファイ動作を実行させる
ステップと、前記過消去ベリファイ動作の検証結果を得
て、前記検証結果が過消去状態のメモリトランジスタの
存在を示したとき、書き込み動作を指示する前記コマン
ドを前記不揮発性半導体記憶装置に付与し、前記過消去
状態のメモリトランジスタに対する前記書き込み動作を
実行させるステップとを備えて構成される。

【００３２】この発明にかかる請求項８記載の不揮発性
半導体記憶装置の消去方法は、外部から入力されるコマ
ンドが未消去ベリファイ動作を指示するとき、前記メモ
リトランジスタが正常消去状態の閾値電圧より所定レベ
ル以上上昇した閾値電圧を有する未消去状態か否かを検
証する機能をさらに備えた請求項１記載の不揮発性半導
体記憶装置に対する消去方法であって、過消去ベリファ
イ動作を指示する前記コマンドを前記不揮発性半導体記
憶装置に付与し、前記過消去ベリファイ動作を実行させ
るステップと、前記過消去ベリファイ動作の検証結果を
得て、前記検証結果が過消去状態のメモリトランジスタ
の存在を示したとき、書き込み動作を指示する前記コマ
ンドを前記不揮発性半導体記憶装置に付与し、前記過消
去状態のメモリトランジスタに対する前記書き込み動作
を実行させるステップと、未消去ベリファイ動作を指示
する前記コマンドを前記不揮発性半導体記憶装置に付与
し、前記書き込み動作実行後のメモリトランジスタに対
する前記未消去ベリファイ動作を実行させるステップ
と、前記未消去ベリファイ動作の検証結果が未消去状態
のメモリトランジスタの存在を示したとき、消去動作を
指示する前記コマンドを前記不揮発性半導体記憶装置に
付与し、前記消去動作を実行させるステップとを備えて
構成される。

【００３３】

【作用】この発明における請求項１記載の不揮発性半導
体記憶装置の過消去ベリファイ実行手段は、コマンドが
過消去ベリファイ動作を指示するとき、複数のメモリト
ランジスタのうち、選択状態のメモリトランジスタのゲ
ートにベリファイ電圧を付与し、非選択状態のメモリト
ランジスタのゲートにオフ電圧を付与することにより、
選択状態のメモリトランジスタのオン／オフに基づき、
過消去状態か否かを検証して検証結果を外部に出力する
過消去ベリファイ動作を実行するため、検証結果から選
択状態のメモリトランジスタが過消去状態であるか否か
を検知することができる。

【００３４】この発明における請求項２記載の不揮発性
半導体記憶装置の自動書き込み実行手段は、コマンドが
過消去メモリトランジスタ自動書き込み動作を指示する
とき、複数のメモリトランジスタのうち、選択状態のメ
モリトランジスタのゲートにベリファイ電圧を付与し、
非選択状態のメモリトランジスタのゲートにオフ電圧を
付与することにより、選択状態のメモリトランジスタの
オン／オフに基づき、正常消去状態か過消去状態かを検
証する過消去ベリファイ動作を実行しながら、選択状態
のメモリトランジスタが過消去状態である場合、該過消
去状態のメモリトランジスタに対し書き込み動作を実行
するため、過消去ベリファイ動作により過消去状態であ
ると認められたメモリトランジスタに対して自動的に書
き込み動作を行う。

【００３５】この発明における請求項３記載の不揮発性
半導体記憶装置の自動消去・書き込み実行手段は、コマ
ンドが消去及び過消去メモリトランジスタ自動書き込み
動作を指示するとき、消去動作を実行し、その後、複数
のメモリトランジスタのうち、選択状態のメモリトラン
ジスタのゲートにベリファイ電圧を付与し、非選択状態
のメモリトランジスタのゲートにオフ電圧を付与するこ
とにより、選択状態のメモリトランジスタのオン／オフ
に基づき、正常消去状態か過消去状態かを検証する過消
去ベリファイ動作を実行し、選択状態のメモリトランジ
スタが過消去状態である場合、該過消去状態のメモリト
ランジスタに対し書き込み動作を実行するため、消去動
作が自動的に実行された後、過消去ベリファイ動作によ
り過消去状態であると認められたメモリトランジスタに
対して自動的に書き込み動作を行う。

【００３６】この発明における請求項４記載の不揮発性
半導体記憶装置の自動消去・書き込み実行手段は、コマ
ンドが消去及び過消去メモリトランジスタ自動書き込み
動作を指示するとき、消去動作を実行し、その後、複数
のメモリトランジスタのうち、選択状態のメモリトラン
ジスタのゲートにベリファイ電圧を付与し、非選択状態
のメモリトランジスタのゲートにオフ電圧を付与するこ
とにより、選択状態のメモリトランジスタのオン／オフ
に基づき、正常消去状態か過消去状態かを検証する過消
去ベリファイ動作を実行し、選択状態のメモリトランジ
スタが過消去状態である場合、該過消去状態のメモリト
ランジスタに対し書き込み動作を実行し、この書き込み
動作実行後の過消去状態のメモリトランジスタに対し未
消去ベリファイ動作を実行し、未消去ベリファイ動作の
検証結果が未消去状態を指示するとき、消去動作を再び
実行するため、消去動作が自動的に実行された後、過消
去ベリファイ動作により過消去状態であると認められた
メモリトランジスタに対して自動的に書き込み動作が行
われ、この書き込み動作後に未消去ベリファイ動作によ
り未消去状態であると認められたメモリトランジスタが
存在すると自動的に消去動作を行う。

【００３７】この発明における請求項５記載の不揮発性
半導体記憶装置のタイマは、過消去状態のメモリトラン
ジスタに対する書き込み動作を行う場合、通常の書き込
み動作に必要な第１の時間より短い第２の実行時間に書
き込み時間を設定するため、過消去状態のメモリトラン
ジスタの閾値が必要以上に上昇するのを抑制することが
できる。

【００３８】この発明における請求項６記載の不揮発性
半導体記憶装置の書き込み電圧発生手段は、過消去状態
のメモリトランジスタに対する書き込み動作を行う場
合、通常の書き込み動作に必要な第１の電圧より低い第
２の電圧に書き込み電圧を設定するため、過消去状態の
メモリトランジスタの閾値が必要以上に上昇するのを抑
制することができる。

【００３９】

【実施例】

＜発明の原理＞図２はメモリセル（メモリトランジス
タ）のＶG −ＩD 特性を示すグラフである。なお、ＶG
はゲート電圧、ＩD はドレイン電流を意味する。また、
図３は動作説明用の説明図である。図２において、Ｌ１
はプログラム（“０”書き込み）状態のＶG −ＩD 特性
曲線、Ｌ２は消去（“１”書き込み）状態のＶG −ＩD
特性曲線、Ｌ３は過消去状態のＶG −ＩD 特性曲線であ
る。

【００４０】同図に示すように、過消去状態のメモリセ
ルは、ゲート電圧ＶG が０Ｖでもオンしてしまうため、
ワード線ＷＬが非選択状態であっても、ビット線が選択
状態であればセル電流を流し、読み出しや書き込み特性
に影響を与える。図２のＬ３のようなＶG −ＩD 特性を
有する過消去状態のメモリセルを検出するには、次の条
件１．〜３．の条件を満足する機能を有する必要があ
る。

【００４１】条件１．メモリセルがいかなる状態であっ
ても非選択状態のメモリセルは必ずオフさせる。

【００４２】条件２．選択状態のメモリセルが過消去状
態であるか否かを判断する。

【００４３】条件３．通常の読み出し動作と同様な読み
出しを行える。

【００４４】なお、条件１は、非選択のメモリセルがオ
ンし、選択したメモリセルのオン／オフに関係なく電流
が流れて誤読み出し動作が行われるのを回避するためで
ある。

【００４５】条件１を満足させるには、図３(b) に示す
ように、過消去状態のメモリセルであってもオフするレ
ベルの負電圧を非選択のワード線ＷＬに印加すればよ
い。ただし、高い負電圧を印加すると図３(c) に示すよ
うに誤消去が起きるので、誤消去の起きない範囲でなる
べく高い負電圧、例えば−Ｖcc程度の負電圧を発生させ
ることが理想である。

【００４６】また、条件２を満足させるには、選択状態
のワード線ＷＬに０Ｖの電圧を与え、選択メモリセルの
オン（図３(a) 参照）／オフに基づき、過消去状態／正
常消去状態を検出するようにすればよい。

【００４７】また、条件３を満足させるには、通常の読
み出し方法をそのまま用いることにより、過消去状態の
メモリセルのアドレスを検出することができる。

【００４８】＜第１の実施例＞図１はこの発明の一実施
例であるフラッシュメモリの構成を示すブロック図であ
る。同図に示すように、負電圧発生回路３１が新たに設
けられている。

【００４９】コマンドデコーダ１３′は、従来の機能に
加え、入力信号バッファ１４を介して外部より過消去ベ
リファイモードを指示するコマンドを受けると該コマン
ドをデコードして、過消去ベリファイモードを指示する
動作モード信号ＯＥＶを負電圧発生回路３１及びＸデコ
ーダ３２に出力する。

【００５０】負電圧発生回路３１は、コマンドデコーダ
１３′から動作モード信号ＯＥＶを受け、動作モード信
号ＯＥＶが過消去ベリファイモードを指示する時に負電
圧を発生する回路である。

【００５１】Ｘデコーダ３２は従来のＸデコーダ４（図
２２）の機能に加え、動作モード信号ＯＥＶを受け、動
作モード信号ＯＥＶが過消去ベリファイモードを指示す
るとき、０Ｖ及び負電圧をワード線に選択的に供給する
機能をさらに備えている。したがって、０Ｖがゲートに
付与された選択状態のメモリセルのオン／オフを検証す
ることにより、該選択状態のメモリセルが過消去状態で
あるか否かを検証することができる。

【００５２】また、タイマ１５はプログラム時間あるい
は消去時間を規定するためのパルス信号をコマンドデコ
ーダ１３′に供給する。なお、他の構成は図２２で示し
た従来構成と同様であるため説明は省略する。

【００５３】図４はメモリアレイ１の詳細及びその周辺
部を示す回路図である。同図に示すように、メモリセル
ＭＣはマトリクス状に配置され、列単位にドレインがビ
ット線ＢＬ（ＢＬ１〜ＢＬ３）にそれぞれ接続され、行
単位にコントロールゲートがワード線ＷＬ（ＷＬ１〜Ｗ
Ｌ３）に接続される。ワード線ＷＬはＸデコーダ３２に
接続されており、ビット線ＢＬはＹデコーダ５の出力Ｙ
１〜Ｙ３がそれぞれゲートに入力されるＹゲートトラン
ジスタ２を介してＩ／Ｏ線２７に接続される。Ｉ／Ｏ線
２７にはセンスアンプ８が接続され、全メモリセルＭＣ
のソースはソース線２８を介してソース線スイッチ３に
接続されている。

【００５４】さらに、負電圧発生回路３１からＸデコー
ダ３２に負電圧が供給され、Ｘデコーダ３２は負電圧を
ワード線ＷＬに供給することができる。

【００５５】図５は負電圧発生回路３１の内部構成を示
す回路図である。同図に示すように、ドレイン，ゲート
共通のＰＭＯＳトランジスタＴ０〜Ｔｎ（ｎ≧２の偶
数）が直列に接続され、ＰＭＯＳトランジスタＴ０のゲ
ートは接地され、トランジスタＴｉ（ｉ＝１〜ｎ）のゲ
ートはキャパシタＣｉの一方電極に接続される。また、
トランジスタＴｎのソースがＮＭＯＳトランジスタＱ１
のドレインに接続され、ＮＭＯＳトランジスタＱ１はゲ
ートに電源電圧Ｖccが印加される。

【００５６】また、発振器４１は、動作モード信号ＯＥ
Ｖが過消去ベリファイモードを指示した時、活性状態と
なり、所定の周波数で発振して、発振信号φをキャパシ
タＣ１，Ｃ３，…Ｃｎ−１の他方電極に出力し、反転発
振信号バーφをキャパシタＣ２，Ｃ４，…Ｃｎの他方電
極に出力する。

【００５７】発振器４１は発生状態となり、発振信号φ
及び反転発振信号バーφを出力すると、トランジスタＴ
１〜Ｔｎ及びキャパシタＣ１〜Ｃｎによるチャージポン
プ現象により、０Ｖよりかなり低い負電圧ＶNCP がトラ
ンジスタＱ１のドレインから出力される。

【００５８】図６はＸデコーダ３２の負電圧供給部の一
部を示す回路図である。同図に示すように、各プリデコ
ード信号バーＸ（図６ではバーＸ１及びバーＸ２のみ図
示）に対応して、１つのＰＭＯＳトランジスタＱ１０及
び４つのＣＭＯＳインバータ５１〜５４が設けられる。
ＰＭＯＳトランジスタＱ１０のゲートには信号ＸOEVが
印加され、一方電極にプリデコード信号バーＸが印加さ
れ、他方電極にＣＭＯＳインバータ５１の入力部及びＣ
ＭＯＳインバータ５２の出力部が接続される。なお、Ｃ
ＭＯＳインバータ５１及び５２のＰＭＯＳトランジスタ
ＰＭのソースは共に電源Ｖccに接続され、ＮＭＯＳトラ
ンジスタＮＭのソースは共に負電圧ＶNCP に接続され、
ＣＭＯＳインバータ５１とＣＭＯＳインバータ５２とは
ループ接続される。

【００５９】なお、プリデコード信号バーＸは、アドレ
スレジスタ６から得られるアドレス入力に基づき、選択
的に“Ｌ”とされる信号であり、信号ＸOEV は、モード
信号ＯＥＶの立ち下がりのみ所定時間遅延して現れる以
外には、動作モード信号ＯＥＶと同じ値をとる信号とな
る。

【００６０】ＣＭＯＳインバータ５１の出力はＣＭＯＳ
インバータ５３の入力にも接続され、ＣＭＯＳインバー
タ５３の出力は対応のワード線ＷＬに接続されるととも
に、ＣＭＯＳインバータ５４の入力に接続され、ＣＭＯ
Ｓインバータ５４の出力がＣＭＯＳインバータ５３の入
力に帰還する。ＣＭＯＳインバータ５３及び５４のＰＭ
ＯＳトランジスタＰＭのソースは共に負電圧ＶNCP が付
与され、ＮＭＯＳトランジスタＮＭのソースは共に接地
される。なお、通常のプログラム動作及び読み出し動作
等を行う回路は従来と同様の構成で存在する。

【００６１】このような構成において、信号ＸEOV が
“Ｌ”となり、プリデコード信号バーＸが選択を指示す
る“Ｌ”レベルとき、ＣＭＯＳインバータ５１及び５２
からなるループに“Ｌ”がラッチされＣＭＯＳインバー
タ５１の出力が“Ｈ”となるため、ＣＭＯＳインバータ
５３の出力が“Ｌ”（ＧＮＤ）となり、選択状態のワー
ド線ＷＬは“Ｌ”（ＧＮＤ）となる。一方、プリデコー
ド信号バーＸが非選択を指示する“Ｈ”レベルとき、Ｃ
ＭＯＳインバータ５１及び５２からなるループに“Ｈ”
がラッチされＣＭＯＳインバータ５１の出力が“Ｌ”と
なるため、ＣＭＯＳインバータ５３の出力が負電圧ＶNC
P となり、非選択状態のワード線ＷＬには負電圧ＶNCP
が印加される。

【００６２】このように、負電圧発生回路３１は、動作
モード信号ＯＥＶが“Ｈ”のとき、−ｋＶの負電圧ＶNC
P を発生し、Ｘデコーダ３２は、動作モード信号ＯＥＶ
が過消去ベリファイモードを指示するとき、選択ワード
線ＷＬをＧＮＤレベルに、非選択ワード線ＷＬを負電圧
ＶNCP に設定することができる。例えば、図９に示すよ
うに、プリデコード信号バーＸ１が“Ｌ”でワード線Ｗ
Ｌ１が選択さた場合、期間Ｔ１において、ワード線ＷＬ
１が０Ｖ（ＧＮＤ）となり、それ以外の非選択ワード線
ＷＬ（ＷＬ２のみ図示）が−ｋＶ（＝負電圧ＶNCP ）と
なり、プリデコード信号バーＸ２が“Ｌ”でワード線Ｗ
Ｌ２が選択さた場合、期間Ｔ２において、ワード線ＷＬ
２が０Ｖ（ＧＮＤ）となり、それ以外の非選択ワード線
ＷＬ（ＷＬ１のみ図示）が−ｋＶ（＝負電圧ＶNCP ）と
なる。

【００６３】図７及び図８はそれぞれ第１の実施例のフ
ラッシュメモリの動作を示すタイミング図及びフローチ
ャートである。以下、これらの図を参照して、第１の実
施例の動作を説明する。

【００６４】まず、初めに、電圧Ｖcc，Ｖppが立ち上げ
られ（ステップＳ３１）、アドレスを初期化し（ステッ
プＳ３２）、その後、制御信号バーＷＥが立ち下げられ
る。

【００６５】そして、次の制御信号バーＷＥの立上がり
で過消去ベリファイモードを指示する入力データがコマ
ンドレジスタ１２にラッチされ、同時にアドレスレジス
タ６に外部からのアドレスがラッチされる（ステップＳ
３３）。その後、入力データがコマンドデコーダ１３′
でデコードされ、過消去ベリファイモードを指示する動
作モード信号ＯＥＶが出力され、過消去ベリファイモー
ドとなる。続いて、Ｘデコーダ３２により、アドレスの
指示するワード線ＷＬには０Ｖを、非選択のワード線Ｗ
Ｌには負電圧ＶNCP を印加させて、出力制御信号バーＯ
Ｅの“Ｌ”期間にセンスアンプ８を介して得られるベリ
ファイデータの“１”／“０”に基づき、選択されたメ
モリセルＭＣのオン／オフ状態を検証することにより、
メモリセルＭＣが過消去状態か否かを検証する（ステッ
プＳ３４）。

【００６６】そして、ステップＳ３５で、アドレスが最
終アドレスが否かをチェックし、最終アドレスであれば
ステップＳ３７に移行し、最終アドレスでなければステ
ップＳ３６でアドレスインクリメントを行い、ステップ
Ｓ３３に移行する。以下、最終アドレスの過消去ベリフ
ァイを終了するまで、ステップＳ３３〜３６の動作を繰
り返す。

【００６７】ステップＳ３６で最終アドレスと判定され
ると、ステップＳ３７で動作モードを読み出しモードに
設定して過消去ベリファイ動作を終了する。

【００６８】なお、図７の例は、アドレス信号ＡＤＤ１
〜ＡＤＤ３により、ワード線ＷＬ１〜ＷＬ３に接続され
るメモリセルＭＣが順次選択されていく様子を示してい
る。

【００６９】このように、第１の実施例のフラッシュメ
モリは、過消去ベリファイモードに設定すれば過消去ベ
リファイ動作を行うことができるため、過消去状態のメ
モリセルＭＣを検知することができる。

【００７０】＜第２の実施例＞図１０はこの発明の第２
の実施例であるフラッシュメモリの過消去ビットプログ
ラム方法を示すフローチャートである。なお、この方法
は図１で示した第１の実施例のフラッシュメモリに対し
て行われる。

【００７１】図１０を参照して、まず、初めに、電圧Ｖ
cc，Ｖppが立ち上げられ（ステップＳ４１）、アドレス
を初期化し（ステップＳ４２）、プログラムカウント数
Ｘ＝０と初期設定して（ステップＳ４３）、その後、制
御信号バーＷＥが立ち下げられる。

【００７２】そして、次の制御信号バーＷＥの立上がり
で過消去ベリファイモードを指示する入力データをコマ
ンドレジスタ１２にラッチさせる（ステップＳ４４）。
その後、入力データがコマンドデコーダ１３′でデコー
ドされ、過消去ベリファイモードを指示する動作モード
信号ＯＥＶが出力され、過消去ベリファイモードとな
る。

【００７３】続いて、アドレスレジスタ６に外部からの
アドレスがラッチされ、Ｘデコーダ３２により、アドレ
スの指示するワード線ＷＬには０Ｖを、非選択のワード
線には負電圧ＶNCP を印加させて、ステップＳ４５で出
力制御信号バーＯＥの“Ｌ”期間にセンスアンプ８を介
して得られるベリファイデータの“１”／“０”に基づ
き、選択されたメモリセルＭＣのオン／オフ状態を検証
することにより、メモリセルＭＣが過消去状態か否かが
検証され、パス（正常消去状態）すればステップＳ４６
に、そうでなければステップＳ４９に移行する。

【００７４】そして、ステップＳ４６で、アドレスが最
終アドレスが否かをチェックし、最終アドレスであれば
ステップＳ４８で良品判定がなされ、最終アドレスでな
ければステップＳ４７でアドレスインクリメントを行
い、ステップＳ４３に移行する。以下、最終アドレスの
過消去ベリファイを終了するまで、ステップＳ４３〜４
６の動作を繰り返す。

【００７５】一方、ステップＳ４５で過消去状態と判定
されると、ステップＳ４９に移行し、ステップＳ４９
で、プログラムカウント数Ｘが２５に達していないかを
チェックされ、Ｘ＝２５であればステップＳ５３で不良
品と判定する。そうでなければ、ステップＳ５０に移行
する。

【００７６】そして、ステップＳ５０で、次の制御信号
バーＷＥの立上がりでプログラムモードを指示する入力
データをコマンドレジスタ１２にラッチさせて、プログ
ラムモードにし、過消去状態判定されたメモリセルＭＣ
に対しプログラム動作を実行させ、ステップＳ５２でプ
ログラムカウント数Ｘを１インクリメントし、ステップ
Ｓ４４に戻る。

【００７７】以降、ステップＳ４５でパスするか、ステ
ップＳ４９でＸ＝２５と判定されるまで、ステップＳ４
４，４５、４９〜５２の動作を繰り返す。

【００７８】このように、第２の実施例のフラッシュメ
モリの過消去ビットプログラム方法は、過消去ベリファ
イ動作を行った後、過消去状態のメモリセルＭＣに対し
プログラム動作を行わせることにより、過消去状態のメ
モリセルＭＣを救済することができる。さらに、救済不
可能なメモリセルＭＣが存在すると不良品と判定するこ
とができる。

【００７９】＜第３の実施例＞図１１はこの発明の第３
の実施例であるフラッシュメモリの構成を示すブロック
図である。同図に示すように新たに制御回路３３が設け
られている。制御回路３３は、動作モード信号ＯＥＶを
受け、タイマ１５、アドレスレジスタ６、入出力バッフ
ァ９、プログラム電圧発生回路１０、ベリファイ電圧発
生回路１１、負電圧発生回路３１及びＸデコーダ３２に
制御信号を出力する。

【００８０】制御回路３３は、コマンドデコーダ１３′
から過消去ビット自動書き込みコマンドを指示する動作
モード信号ＯＥＶを受けると活性状態となり、アドレス
レジスタ６を初期化し、入出力バッファ９の全データピ
ンに“Ｌ”が出力されるようにする。次に、Ｘデコーダ
３２内のプリデコード信号バーを選択的に“Ｌ”にし、
同時に負電圧発生回路３１から−ｋＶの負電圧ＶNCP を
Ｘデコーダ３２に出力させて、第１の実施例と同様な方
法により過消去ベリファイ動作を行って、センスアンプ
８からそのベリファイ結果を出力させる。

【００８１】そして、制御回路３３は、ベリファイ結果
が過消去状態“１”を指示している場合、負電圧発生回
路３１を非活性にして、過消去ベリファイ動作を一度停
止する。次に、入出力バッファ９から過消去状態“１”
を反転した“０”データを入力データレジスタに取り込
み、プログラム電圧発生回路１０から発生するプログラ
ム電圧をタイマ１５によって決められた時間、Ｘデコー
ダ３２及びＹデコーダ５に供給して過消去ビットのメモ
リセルＭＣに対するプログラム（“０”書き込み）を行
う。

【００８２】そして、制御回路３３はプログラムが終了
すると、再び過消去ベリファイ動作を再開し、過消去状
態のメモリセルＭＣが検出されなければ、次のアドレス
にインクリメントしてアドレスレジスタ６に出力して、
上記した過消去ベリファイ動作を行いながら、過消去メ
モリセルに対するプログラム動作を実行する。そして、
最終アドレスまでの過消去ベリファイ動作が終了する
と、入出力バッファ９に制御信号を送り、入出力バッフ
ァ９の所定のデータピンを“Ｈ”にして動作を終了す
る。なお、他の構成は図１で示した第１の実施例のフラ
ッシュメモリと同様であるため説明は省略する。

【００８３】したがって、第３の実施例のフラッシュメ
モリに対し、過消去ビット自動書き込みコマンドを指示
する信号を入力信号バッファ１４を介してコマンドレジ
スタ１２に与えたのち、制御信号（オンチップイネーブ
ル信号）バーＯＥを“Ｌ”にして、読み出し状態にして
おき、所定時間以内に所定のデータピンが“Ｈ”なれ
ば、過消去ベリファイ動作が正常に完了したとみなし過
消去ビット自動書き込みコマンドを終了させる信号を与
え動作を終了させ、所定時間経過しても所定のデータピ
ンが“Ｌ”のままであれば、フラッシュメモリはデバイ
ス不良とみなし過消去ビット自動書き込みコマンドを終
了させる信号を与え動作を終了させるようにすればよ
い。

【００８４】図１２は第３の実施例のフラッシュメモリ
の過消去ビット自動書き込み動作を示すフローチャート
である。同図を参照して、まず、初めに、電圧Ｖcc，Ｖ
ppが立ち上げられ（ステップＳ６１）、次の制御信号バ
ーＷＥの立上がりで過消去ビット自動書き込み動作モー
ドを指示する入力データがコマンドレジスタ１２にラッ
チされ（ステップＳ６２）、その後、入力データがコマ
ンドデコーダ１３′でデコードされ、過消去ビット自動
書き込み動作モードを指示する動作モード信号ＯＥＶが
制御回路３３に出力され、過消去ビット自動書き込み動
作モードとなる。

【００８５】その後、制御回路３３の管理下で、ステッ
プＳ６３〜Ｓ６８の動作を行う。まず、アドレスを初期
化し（ステップＳ６３）、Ｘデコーダ３２により、アド
レスの指示するワード線ＷＬには０Ｖを、非選択ワード
線ＷＬには負電圧ＶNCP を印加させて、ステップＳ６４
で出力制御信号バーＯＥの“Ｌ”期間にセンスアンプ８
を介して得られるベリファイデータの“１”／“０”に
基づき、選択されたメモリセルＭＣのオン／オフ状態を
検証することにより、メモリセルＭＣが過消去状態か否
かを検証し、パス（正常消去状態）すればステップＳ６
５に、そうでなければステップＳ６７に移行する。

【００８６】そして、ステップＳ６５で、アドレスが最
終アドレスが否かをチェックし、最終アドレスであれば
ステップＳ６８で良品判定を指示するべく入出力バッフ
ァ９に接続される所定のデータピンを“Ｈ”にし、最終
アドレスでなければステップＳ６６でアドレスインクリ
メントを行い、ステップＳ６４に移行する。以下、最終
アドレスの過消去ベリファイを終了するまで、ステップ
Ｓ６４〜６６の動作を繰り返す。

【００８７】一方、ステップＳ６４で過消去状態と判定
すると、ステップＳ６７に移行し、過消去ビットすなわ
ち、過消去状態判定されたメモリセルＭＣに対しプログ
ラム動作を実行し、ステップＳ６４に戻る。

【００８８】以降、ステップＳ６４でパスするまで、ス
テップＳ６４及びＳ６７の動作を繰り返す。

【００８９】このように、第３の実施例のフラッシュメ
モリは過消去ビット自動書き込み動作モードにするだけ
で、過消去ベリファイ動作を行い、過消去ベリファイ動
作により過消去状態のメモリセルＭＣを検出すると該メ
モリセルＭＣに対しプログラム動作を自動的に行うた
め、過消去状態のメモリセルＭＣの検知及び救済処理を
自動的に行うことができる。また、救済不可能なメモリ
セルＭＣが存在する場合の不良品判定処理を自動的に行
うことができる。

【００９０】＜第４の実施例＞図１３はこの発明の第４
の実施例であるフラッシュメモリの構成を示すブロック
図である。同図に示すように新たに自動消去制御回路３
４及び過消去ビット自動書き込み制御回路３５が設けら
れている。過消去ビット自動書き込み制御回路３５は、
動作モード信号ＯＥＶを受け、タイマ１５、アドレスレ
ジスタ６、入出力バッファ９、プログラム電圧発生回路
１０、ベリファイ電圧発生回路１１、負電圧発生回路３
１及びＸデコーダ３２に制御信号を出力し、第３の実施
例の制御回路３３同様、過消去ビット自動書き込み動作
を制御する。

【００９１】一方、自動消去制御回路３４は、動作モー
ド信号ＯＥＶを受け、タイマ１５、ソース線スイッチ
３、アドレスレジスタ６、入出力バッファ９、プログラ
ム電圧発生回路１０、ベリファイ電圧発生回路１１、負
電圧発生回路３１及びＸデコーダ３２に制御信号を出力
し、消去動作を制御する。

【００９２】すなわち、自動消去制御回路３４は、動作
モード信号ＯＥＶが過消去ビット自動書き込み付き自動
消去動作を指示するとき、入出力バッファ９のデータピ
ンの出力をすべて“Ｌ”にし、ついでアドレスレジスタ
６を初期化し、全ビット（メモリセル）にプログラムパ
ルスを印加して消去前書き込み動作を行い、再びアドレ
スレジスタ６を初期化し、タイマ１５による設定時間内
においてソース線スイッチ３から高電圧Ｖppを全ビット
のソースに順次印加して全ビットに対する消去動作を行
う。そして、この消去動作の際に消去ベリファイ動作も
実行する。

【００９３】つまり、自動消去制御回路３４による自動
消去動作により、過消去のメモリセルＭＣの発生を最低
限に抑えるべく、図１５に示すように、消去前書き込み
動作でメモリセル全体に“０”を書き込んだ後に消去動
作を行う。そして、過消去ビット自動書き込み制御回路
３５による過消去ビット自動書き込み動作により、消去
動作を行った際に生じる過消去ビットＡ１を救済して、
すべてのメモリセルＭＣの閾値が斜線内に納まるように
している。なお、他の構成は図１で示した第１の実施例
のフラッシュメモリと同様であるため説明は省略する。

【００９４】図１４は第４の実施例のフラッシュメモリ
の過消去ビット自動書き込み付き自動消去動作を示すフ
ローチャートである。同図を参照して、まず、初めに、
電圧Ｖcc，Ｖppが立ち上げられ（ステップＳ７１）、次
の制御信号バーＷＥの立上がりで過消去ベビット自動書
き込み付き自動消去動作モードを指示する入力データが
コマンドレジスタ１２にラッチされ（ステップＳ７
２）、その後、入力データがコマンドデコーダ１３′で
デコードされ、過消去ベビット自動書き込み付き自動消
去動作モードを指示する動作モード信号ＯＥＶが自動消
去制御回路３４及び過消去ビット自動書き込み制御回路
３５に出力され、過消去ビット自動書き込み付き自動消
去動作モードとなる。

【００９５】その後、自動消去制御回路３４の管理下
で、ステップＳ７３〜７８の動作を行う。まず、消去前
書き込み動作を実行し（ステップ７３）、次いでアドレ
スを初期化し（ステップＳ７４）、続いて、ステップＳ
７５で、ソース線スイッチ３からすべてのメモリセルＭ
Ｃのソースに高電圧Ｖppを供給させることにより、メモ
リアレイ１の全メモリセルＭＣに対する消去動作を実行
する。

【００９６】そして、ステップＳ７６で、ベリファイ電
圧発生回路１１により、消去ベリファイ電圧（〜３．２
Ｖ）を発生させ、Ｘデコーダ３２により、アドレスの指
示するワード線ＷＬにベリファイ電圧を印加させて、出
力制御信号バーＯＥの“Ｌ”期間にセンスアンプ８を介
して得られるベリファイデータの“１”／“０”に基づ
き、選択されたメモリセルＭＣのオン／オフ状態を検証
することにより、メモリセルＭＣが消去状態か否かを検
証し、パス（消去状態）すればステップＳ７７に移行
し、そうでなければステップＳ７５に戻る。

【００９７】そして、ステップＳ７７で、アドレスが最
終アドレスが否かをチェックし、最終アドレスであれば
ステップＳ７９に移行し、最終アドレスでなければステ
ップＳ７８でアドレスインクリメントを行い、ステップ
Ｓ７６に移行する。以下、最終アドレスの消去ベリファ
イを終了するまで、ステップＳ７６〜７８の動作を繰り
返す。

【００９８】一方、ステップＳ７６で消去状態でない判
定されると、ステップＳ７５に戻り、再びすべてのメモ
リセルＭＣに対し消去動作を実行し、ステップＳ７６に
戻る。以降、ステップＳ７６でパスするまで、ステップ
Ｓ７５及びＳ７６の動作を繰り返す。

【００９９】ステップＳ７９以降は、過消去ビット自動
書き込み制御回路３５の管理下で、ステップＳ７９〜８
４の動作を行う。まず、アドレスを初期化し（ステップ
Ｓ７３）、Ｘデコーダ３２により、アドレスの指示する
ワード線ＷＬには０Ｖを、非選択ワード線ＷＬには負電
圧ＶNCP が印加されることにより、ステップＳ８０で出
力制御信号バーＯＥの“Ｌ”期間にセンスアンプ８を介
して得られるベリファイデータの“１”／“０”に基づ
き、選択されたメモリセルＭＣのオン／オフ状態を検証
することにより、メモリセルＭＣが過消去状態か否かを
検証され、パス（正常消去状態）すればステップＳ８１
に、そうでなければステップＳ８３に移行する。

【０１００】そして、ステップＳ８１で、アドレスが最
終アドレスが否かをチェックし、最終アドレスであれば
ステップＳ８４で良品判定を指示するべく入出力バッフ
ァ９に接続される所定のデータピンを“Ｈ”にし、最終
アドレスでなければステップＳ８２でアドレスインクリ
メントを行い、ステップＳ８０に移行する。以下、最終
アドレスの過消去ベリファイを終了するまで、ステップ
Ｓ８０〜８２の動作を繰り返す。

【０１０１】一方、ステップＳ８０で過消去状態と判定
されると、ステップＳ８３に移行し、過消去ビットすな
わち、過消去状態判定されたメモリセルＭＣに対しプロ
グラム動作を実行し、ステップＳ８０に戻る。以降、ス
テップＳ８０でパスするまで、ステップＳ８０及びＳ８
３の動作を繰り返す。

【０１０２】このように、第４の実施例のフラッシュメ
モリは過消去ビット自動書き込み付き自動消去動作モー
ドにするだけで、消去前書き込み及び消去ベリファイ付
き消去動作を自動的に行った後、続いて過消去ベリファ
イ動作を行い、この過消去ベリファイ動作を行う際、第
３の実施例同様、過消去状態のメモリセルＭＣに対しプ
ログラム動作も自動的に行うため、消去前書き込み及び
消去ベリファイ付き消去動作を行った後、過消去状態の
メモリセルＭＣの検知及び救済処理を行うことができ
る。また、救済不可能なメモリセルＭＣが存在する場合
の不良品判定処理を自動的に行うことができる。

【０１０３】＜第５の実施例＞図１６はこの発明の第５
の実施例であるフラッシュメモリの未消去ビット消去方
法の動作を示すフローチャートである。なお、この方法
は図１で示した第１の実施例のフラッシュメモリに対し
て行われる。

【０１０４】同図を参照して、まず、初めに、電圧Ｖc
c，Ｖppが立ち上げられ（ステップＳ９１）、続いて従
来同様のプログラムフローを用いて全ビットに“０”の
書き込みを行なう（ステップＳ９２）。

【０１０５】その後、プログラムカウント数Ｘ及び消去
カウント数Ｙを０に初期設定し（ステップＳ９３）、次
に、消去コマンドを入力（ステップＳ９４）して、消去
動作を行い、メモリアレイ１の全ビットを消去する（ス
テップＳ９５）。そして、消去カウント数Ｙをインクリ
メントした（ステップＳ９６）後、アドレスを初期化す
る（ステップＳ９７）。

【０１０６】そして、消去ベリファイコマンドを入力し
（ステップＳ９８）、ステップＳ９９で消去カウント数
Ｙが１０００に達したかを検証し、達していなければス
テップＳ１００に移行し、達していればステップＳ１０
６に移行する。

【０１０７】ステップＳ１００で、消去ベリファイ動作
を実行することにより、メモリセルＭＣが消去状態か否
かが検証され、パス（消去状態）すればステップＳ１０
１に移行し、そうでなければステップＳ９４に戻る。

【０１０８】ステップＳ１０１で、外部より過消去ベリ
ファイコマンドを入力し、ステップＳ１０２で過消去ベ
リファイ動作を実行させることにより、メモリセルＭＣ
が過消去状態か否かを検証し、パス（正常消去状態）す
ればステップＳ１０３に、そうでなければステップＳ１
０７に移行する。

【０１０９】そして、ステップＳ１０３で、アドレスが
最終アドレスが否かをチェックし、最終アドレスであれ
ば良品と判定し、最終アドレスでなければステップＳ１
０４でアドレスインクリメントを行い、ステップＳ１０
５でプログラムカウント数Ｘを０にしてステップＳ９８
に移行する。以下、最終アドレスの過消去ベリファイを
終了するまで、ステップＳ９８〜１０５の動作を繰り返
す。

【０１１０】一方、ステップＳ９９でプログラムカウン
ト数Ｘが１０００と判定されると、ステップＳ１０６で
消去ベリファイ動作を実行し、パス（消去状態）すれば
ステップＳ１０１に移行し、そうでなければ不良品と判
定する。

【０１１１】また、ステップＳ１００で消去状態でない
と判定されると、ステップＳ９４に戻り、再びすべての
メモリセルＭＣに対する消去動作を実行する。

【０１１２】一方、ステップＳ１０２で過消去状態と判
定されると、ステップＳ１０７に移行し、ステップＳ１
０７でプログラムカウント数Ｘが２５に達したか否かを
判定し、達していれば不良品と判定し、達していなけれ
ばステップＳ１０８に移行する。

【０１１３】ステップＳ１０８で外部よりプログラムコ
マンドを入力し、ステップＳ１０９で過消去ビットプロ
グラム動作を行わせ、過消去ビットすなわち、過消去状
態判定されたメモリセルＭＣに対しプログラム動作を実
行し、ステップＳ１１０でプログラムカウント数Ｘをイ
ンクリメントしてステップＳ９８で外部より消去ベリフ
ァイコマンドを入力し、ステップＳ１００あるいはステ
ップＳ１０６でプログラム後の過消去状態のモリセルが
未消去状態になっているか否かの消去ベリファイ動作を
行わせる。

【０１１４】そして、ステップＳ１００でプログラム後
の過消去状態のモリセルが未消去状態になっていると判
定した場合、ステップＳ９４で再び消去コマンドを入力
（ステップＳ９４）して、消去動作を行わせ、メモリア
レイ１の全ビットを消去する（ステップＳ９５）。

【０１１５】図１７はメモリセルＭＣのＶG −ＩD 特性
を示すグラフである。同図において、Ｌ４が正常な書き
込み状態の特性曲線、Ｌ６が正常な消去状態の特性曲
線、Ｌ７が過消去状態の特性曲線、Ｌ５は未消去状態の
特性曲線、ＤＶは消去ベリファイ電圧を示す。同図に示
すように、過消去状態のメモリセルＭＣに対しプログラ
ムを行うと正常な消去状態以上に閾値が上昇し、Ｌ５に
示す未消去状態の特性曲線に達する可能性がある。この
ような状態のメモリセルＭＣに対して再び消去を行いＬ
６に示す正常な消去状態に戻すことを可能にしたのが第
５の実施例のフラッシュメモリである。

【０１１６】そして、第５の実施例のフラッシュメモリ
は、１０００回消去動作を行っても未消去状態となるメ
モリセルＭＣが存在するか、２５回プログラム動作を行
っても過消去状態となるメモリセルＭＣが存在すれば不
良と判定している。

【０１１７】このように、第５の実施例のフラッシュメ
モリの過消去ビットプログラム方法は、過消去ベリファ
イ動作を行った後、過消去状態のメモリセルＭＣに対し
プログラム動作を行わせることにより、過消去状態のメ
モリセルＭＣを救済することができる。さらに、救済不
可能なメモリセルＭＣが存在すると不良品と判定するこ
とができる。

【０１１８】加えて、未消去ベリファイ動作を行った
後、未消去状態のメモリセルＭＣが存在する場合に消去
動作を行わせることにより、上記プログラム動作により
未消去状態になったメモリセルＭＣをも救済することが
できる。さらに、救済不可能なメモリセルＭＣが存在す
ると不良品と判定することができる。

【０１１９】＜第６の実施例＞図１８はこの発明の第６
の実施例であるフラッシュメモリの構成を示すブロック
図である。同図に示すように、新たに制御回路３６が設
けられている。制御回路３６は、動作モード信号ＯＥＶ
を受け、タイマ１５、ソース線スイッチ３、アドレスレ
ジスタ６、入出力バッファ９、プログラム電圧発生回路
１０、ベリファイ電圧発生回路１１、負電圧発生回路３
１及びＸデコーダ３２に制御信号を出力し、過消去対策
付き自動消去動作を制御する。

【０１２０】すなわち、制御回路３６は、動作モード信
号ＯＥＶが過消去対策付き自動消去動作を指示すると
き、入出力バッファ９のデータピンの出力をすべて
“Ｌ”にし、ついでアドレスレジスタ６を初期化し、全
ビット（メモリセル）にプログラムパルスを印加して消
去前書き込み動作を行い、再びアドレスレジスタ６を初
期化し、タイマ１５による設定時間内においてソース線
スイッチ３から高電圧Ｖppを全ビットのソースに順次印
加して全ビットに対する消去動作を行う。そして、この
消去動作の際に消去ベリファイ動作も実行し、未消去状
態のメモリセルＭＣが存在すれば消去動作を実行する。

【０１２１】さらに、制御回路３６は、消去ベリファイ
にパスすれば過消去ベリファイ動作を実行し、過消去状
態のメモリセルＭＣに対しプログラム動作を実行する。
そして、プログラム動作後に未消去状態のメモリセルＭ
Ｃが存在すれば消去動作を再実行し、過消去状態のメモ
リセルＭＣが存在すればプログラム動作を行う。なお、
他の構成は図１で示した第１の実施例のフラッシュメモ
リと同様であるため説明は省略する。

【０１２２】図１９は、第６の実施例の過消去対策付き
自動消去動作を示すフローチャートである。同図を参照
して、まず、初めに、電圧Ｖcc，Ｖppが立ち上げられ
（ステップＳ１１１）、次の制御信号バーＷＥの立上が
りで過消去対策付き自動消去動作モードを指示する入力
データがコマンドレジスタ１２にラッチされ（ステップ
Ｓ１１２）、その後、入力データがコマンドデコーダ１
３′でデコードされ、過消去対策付き自動消去動作モー
ドを指示する動作モード信号ＯＥＶが制御回路３６に出
力され、過消去対策付き自動消去動作モードとなる。

【０１２３】その後、制御回路３６の管理下で、ステッ
プＳ１１３〜Ｓ１２１の動作を行う。まず、ステップＳ
１１３で消去前書き込み動作を実行する。次いでステッ
プＳ１１４で、ソース線スイッチ３からすべてのメモリ
セルＭＣのソースに高電圧Ｖppを供給させることによ
り、メモリアレイ１の全メモリセルＭＣに対する消去動
作を実行する。続いて、ステップＳ１１５で、アドレス
を初期化する。

【０１２４】そして、ステップＳ１１６で、消去ベリフ
ァイ動作を行うことにより、メモリセルＭＣが消去状態
か否かを検証し、パス（消去状態）すればステップＳ１
１７に移行し、そうでなければステップＳ１１４に戻
る。

【０１２５】そして、ステップＳ１１７で、過消去ベリ
ファイ動作を実行することにより、メモリセルＭＣが過
消去状態か否かを検証し、パス（正常消去状態）すれば
ステップＳ１１８に、そうでなければステップＳ１２０
に移行する。

【０１２６】そして、ステップＳ１１８で、アドレスが
最終アドレスか否かをチェックし、最終アドレスであれ
ばステップＳ１２１で、良品とみなして所定のデータピ
ンを“Ｈ”にして処理を終了し、最終アドレスでなけれ
ばステップＳ１１９でアドレスインクリメントを行い、
ステップＳ１１６に移行する。以下、最終アドレスの消
去ベリファイを終了するまで、ステップＳ１１６〜１１
９の動作を繰り返す。

【０１２７】一方、ステップＳ１１６で消去状態でない
判定されると、ステップＳ１１４に戻り、再びすべての
メモリセルＭＣに対し消去動作を実行し、ステップＳ１
１５でアドレス初期設定を行い、ステップＳ１１６に戻
る。以降、ステップＳ１１６でパスするまで、ステップ
Ｓ１１４〜Ｓ１１６の動作を繰り返す。

【０１２８】一方、ステップＳ１１７で過消去状態と判
定されると、ステップＳ１２０に移行し、過消去ビット
すなわち、過消去状態判定されたメモリセルＭＣに対し
プログラム動作を実行し、ステップＳ１１６に戻り、消
去ベリファイ動作を経た後、ステップＳ１１７に戻る。
以降、ステップＳ１１６でパスしないかステップＳ１１
７でパスするまで、ステップＳ１１６、Ｓ１１７及びＳ
１２０の動作を繰り返す。

【０１２９】このように、第６の実施例のフラッシュメ
モリは過消去対策付き自動消去動作モードにするだけ
で、消去前書き込み及び消去ベリファイ付き消去動作を
自動的に行い、続いて過消去ベリファイ動作を行い、こ
の過消去ベリファイ動作を行う際、第３及び第４の実施
例同様、過消去状態のメモリセルＭＣに対しプログラム
動作を自動的に行うため、消去前書き込み及び消去ベリ
ファイ付き消去動作を自動的に行った後、過消去状態の
メモリセルＭＣの検知及び救済処理を自動的に行うこと
ができる。また、救済不可能なメモリセルＭＣが存在す
る場合の不良品判定処理を自動的に行うことができる。

【０１３０】加えて、第６の実施例のフラッシュメモリ
は、続いて未消去ベリファイ動作を行い、この未消去ベ
リファイ動作により未消去状態のメモリセルＭＣの存在
が認めれれば、消去動作を実行することにより、上記プ
ログラム動作により未消去状態になったメモリセルＭＣ
をも救済することができる。また、救済不可能なメモリ
セルＭＣが存在する場合の不良品判定処理を自動的に行
うことができる。

【０１３１】＜第７の実施例＞図２０はこの発明の第７
の実施例であるフラッシュメモリのタイマの内部構成を
示すブロック図である。同図で示すタイマは、図１、図
１１、図１３、図１８で示した第１〜第６の実施例のフ
ラッシュメモリにおけるタイマ１５に相当する。

【０１３２】同図において、信号ＰＲＳはプログラム時
に“Ｈ”となる信号であり、信号ＰＯＥは過消去ビット
プログラム時のみ“Ｈ”となる信号であり、ＴＩＭＥは
タイマ１５の出力信号である。図１で示した構成のフラ
ッシュメモリでは信号ＰＲＳ及び信号ＰＯＥはコマンド
デコーダ１３′から出力される信号であり、図１１で示
した構成のフラッシュメモリでは信号ＰＲＳはコマンド
デコーダ１３′あるいは制御回路３３から出力される信
号であり、信号ＰＯＥは制御回路３３から出力される信
号である。また、図１３で示した構成のフラッシュメモ
リでは信号ＰＲＳはコマンドデコーダ１３′あるいは過
消去ビット自動書き込み制御回路３５から出力される信
号であり、信号ＰＯＥは過消去ビット自動書き込み制御
回路３５から出力される信号である。また、図１８で示
した構成のフラッシュメモリでは信号ＰＲＳはコマンド
デコーダ１３′あるいは制御回路３６から出力される信
号であり、信号ＰＯＥは制御回路３６から出力される信
号である。

【０１３３】図２０に示すように、発振回路６１の発振
信号φが直列に接続された分周回路６２〜６４をへてト
ランスファゲート６５の一方入力に出力されるととも
に、分周回路６２のみを経てトランスファゲート６６に
出力される。

【０１３４】発振回路６１及び分周回路６２〜６４は信
号ＰＲＳが“Ｈ”のとき活性化し、それぞれ発振動作及
び分周動作を行う。信号ＰＯＥはトランスファゲート６
５のＰＭＯＳゲート部及びトランスファゲート６６のＮ
ＭＯＳゲート部に出力されるともに、インバータ６７を
介してトランスファゲート６５のＮＭＯＳ入力部及びト
ランスファゲート６６のＰＭＯＳゲート部に入力され
る。そして、トランスファゲート６５及び６６の他方入
力より得られる信号が出力信号ＴＩＭＥとなる。

【０１３５】このような構成において、通常のプログラ
ム時は、信号ＰＲＳが“Ｈ”、信号ＰＯＥが“Ｌ”とな
るため、トランスファゲート６５がオンし、トランスフ
ァゲート６６がオフするため、比較的長いパルス幅の出
力信号ＴＩＭＥが出力される。一方、過消去ビットプロ
グラム時は信号ＰＲＳが“Ｈ”、信号ＰＯＥが“Ｈ”と
なるため、トランスファゲート６６がオンし、トランス
ファゲート６５がオフするため、比較的短いパルス幅の
出力信号ＴＩＭＥが出力される。

【０１３６】したがって、過消去状態のメモリセルＭＣ
に対し過消去ビットプログラムを実行する際、比較的短
いプログラム時間内でプログラム動作が行われるため、
閾値電圧の上昇と正の相関のあるプログラム動作時間を
通常時より短くした分、過消去状態のメモリセルＭＣの
閾値を上昇させすぎて、未消去状態にさせてしまう危険
性を低くすることができる。

【０１３７】＜第８の実施例＞図２１はこの発明の第８
の実施例であるフラッシュメモリのプログラム電圧発生
回路１０の内部構成を示す回路図である。同図で示すプ
ログラム電圧発生回路は、図１、図１１、図１３、図１
８で示した第１〜第６の実施例のフラッシュメモリにお
けるプログラム電圧発生回路１０に相当する。

【０１３８】同図に示すように、トランジスタＱ１１〜
Ｑ１５からなり、“Ｈ”を高電圧Ｖppとしたカレントミ
ラー回路４２、トランジスタＱ１６及びＱ１７からなる
ＣＭＯＳインバータ４３、トランジスタＱ１８〜Ｑ２３
及び、抵抗Ｒ１及びＲ２から構成される。以下、特徴部
の構成について説明する。

【０１３９】抵抗Ｒ１及びＲ２はＶpp，接地間に直列に
接続され、抵抗Ｒ１，Ｒ２間のノードＮ１がカレントミ
ラー回路４２内の差動対をなす一方のトランジスタＱ１
３に接続される。

【０１４０】高電圧ＶppをソースとしたＰＭＯＳトラン
ジスタＱ２２のドレインより得られる信号がプログラム
電圧発生回路１０のプログラム電圧ＶＰとなり、トラン
ジスタＱ２２のゲートにＮＭＯＳトランジスタＱ２１の
ドレインが接続され、トランジスタＱ２１のソースは接
地される。

【０１４１】信号ＰＯＥはゲートにＶccが印加されるＮ
ＭＯＳトランジスタＱ１９を介してインバータ４３及び
カレントミラー回路４２のトランジスタＱ１５のゲート
に入力され、インバータ４３の出力がトランジスタＱ２
１のゲートに付与される。信号ＰＯＥは過消去ビットプ
ログラム時のみ“Ｈ”となる信号である。

【０１４２】このような構成において、通常のプログラ
ム時は信号ＰＯＥが“Ｌ”となるため、トランジスタＱ
１５がオフしてカレントミラー回路４２は非活性とな
り、トランジスタＱ２１がオンするため、プログラム電
圧ＶＰはＶppとなる。一方、過消去ビットプログラム時
は信号ＰＯＥが“Ｈ”となるため、トランジスタＱ１５
がオンしてカレントミラー回路４２は活性状態となり、
高電圧Ｖppが抵抗Ｒ１及びＲ２より抵抗分割された電圧
がプログラム電圧ＶＰとして出力される。

【０１４３】したがって、過消去状態のメモリセルＭＣ
に対し過消去ビットプログラムを実行する際、比較的低
いプログラム電圧でプログラム動作が行われるため、閾
値電圧の上昇と正の相関のあるプログラム電圧を通常時
より低くした分、過消去状態のメモリセルＭＣの閾値を
上昇させすぎて、未消去状態にさせてしまう危険性を低
くすることができる。

【０１４４】

【発明の効果】以上説明したように、この発明における
請求項１記載の不揮発性半導体記憶装置は、外部に出力
される過消去ベリファイ動作の検証結果から選択状態の
メモリトランジスタが過消去状態であるか否かを検知す
ることができる。

【０１４５】したがって、請求項７記載の不揮発性半導
体記憶装置の書き込み方法を用いて、過消去ベリファイ
動作の検証結果が過消去状態のメモリトランジスタの存
在を示したとき、書き込み動作を指示するコマンドを上
記不揮発性半導体記憶装置に付与し、過消去状態のメモ
リトランジスタに対する書き込み動作を実行させること
により、過消去状態のメモリトランジスタを救済するこ
とができる。

【０１４６】さらに、請求項８記載の不揮発性半導体記
憶装置の消去方法に用いて、過消去ビットの書き込み動
作実行後のメモリトランジスタに対し未消去ベリファイ
動作を行わせ、未消去ベリファイ動作の検証結果が未消
去状態のメモリトランジスタの存在を示したとき、消去
動作を指示する前記コマンドを上記不揮発性半導体記憶
装置に付与し、消去動作を実行させることにより、書き
込み動作実行後に未消去状態になったメモリトランジス
タをも救済することができる。

【０１４７】この発明における請求項２記載の不揮発性
半導体記憶装置は、過消去ベリファイ動作により過消去
状態であると認められたメモリトランジスタに対して自
動的に書き込み動作が行われるため、過消去状態のメモ
リトランジスタを自動的に救済することができる。

【０１４８】この発明における請求項３記載の不揮発性
半導体記憶装置は、消去動作が自動的に実行された後、
過消去ベリファイ動作により過消去状態であると認めら
れたメモリトランジスタに対して自動的に書き込み動作
が行われるため、自動的に消去動作を行った後、過消去
状態のメモリトランジスタを自動的に救済することがで
きる。

【０１４９】この発明における請求項４記載の不揮発性
半導体記憶装置は、消去動作が自動的に実行された後、
過消去ベリファイ動作により過消去状態であると認めら
れたメモリトランジスタに対して自動的に書き込み動作
が行われ、この書き込み動作後に未消去ベリファイ動作
により未消去状態であると認められたメモリトランジス
タが存在すると自動的に消去動作が行われるため、自動
的に消去動作を行った後、過消去状態のメモリトランジ
スタを自動的に救済することができ、さらに、上記書き
込み動作後に未消去状態になったメモリトランジスタを
も自動的に救済することができる。

【０１５０】この発明における請求項５記載の不揮発性
半導体記憶装置のタイマは、過消去状態のメモリトラン
ジスタに対する書き込み動作を行う場合、通常の書き込
み動作に必要な第１の時間より短い第２の実行時間に書
き込み時間を設定することにより、過消去状態のメモリ
トランジスタの閾値が必要以上に上昇するのを抑制する
ことができるため、過消去状態のメモリトランジスタに
書き込み動作を行って未消去状態にしてしまう危険性を
最低限に抑えることができる。

【０１５１】この発明における請求項６記載の不揮発性
半導体記憶装置の書き込み電圧発生手段は、過消去状態
のメモリトランジスタに対する書き込み動作を行う場
合、通常の書き込み動作に必要な第１の電圧より低い第
２の電圧に書き込み電圧を設定することにより、過消去
状態のメモリトランジスタの閾値が必要以上に上昇する
のを抑制することができるため、過消去状態のメモリト
ランジスタに書き込み動作を行って未消去状態にしてし
まう危険性を最低限に抑えることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるフラッシュメモ
リの構成を示すブロック図である。

【図２】メモリセルのドレイン電流−ゲート電圧特性を
示すグラフである。

【図３】第１の実施例の動作説明用の説明図である。

【図４】メモリアレイ及びその周辺を示す説明図であ
る。

【図５】図１の負電圧発生回路の内部構成を示す回路図
である。

【図６】図１のＸデコーダの内部構成の一部を示す回路
図である。

【図７】第１の実施例の動作を示すタイミング図であ
る。

【図８】第１の実施例の動作を示すフローチャートであ
る。

【図９】Ｘデコーダの動作を示すタイミング図である。

【図１０】この発明の第２の実施例である過消去メモリ
セルに対するプログラム方法を示すフローチャートであ
る。

【図１１】この発明の第３の実施例であるフラッシュメ
モリの構成を示すブロック図である。

【図１２】第３の実施例の動作を示すフローチャートで
ある。

【図１３】この発明の第４の実施例であるフラッシュメ
モリの構成を示すブロック図である。

【図１４】第４の実施例の動作を示すフローチャートで
ある。

【図１５】メモリセルの閾値分布を示すグラフである。

【図１６】この発明の第５の実施例である過消去メモリ
セルに対するプログラム方法の動作を示すフローチャー
トである。

【図１７】メモリセルのドレイン電流−ゲート電圧特性
を示すグラフである。

【図１８】この発明の第６の実施例であるフラッシュメ
モリの構成を示すブロック図である。

【図１９】第６の実施例の動作を示すフローチャートで
ある。

【図２０】この発明の第７の実施例であるフラッシュメ
モリ内のタイマの内部構成を示す回路図である。

【図２１】この発明の第７の実施例であるフラッシュメ
モリ内のプログラム電圧発生回路の内部構成を示す回路
図である。

【図２２】従来のフラッシュメモリの構成を示すブロッ
ク図である。

【図２３】従来のフラッシュメモリのメモリセル構造を
示す断面図である。

【図２４】図２２のメモリアレイ周辺を示す回路図であ
る。

【図２５】従来の書き込み動作を示すフローチャートで
ある。

【図２６】従来の消去動作を示すフローチャートであ
る。

【図２７】従来の書き込み動作を示すタイミング図であ
る。

【図２８】従来の消去動作を示すタイミング図である。

【符号の説明】

１ メモリアレイ ２ Ｙゲート ３ ソース線スイッチ ５ Ｙデコーダ ６ アドレスレジスタ ７ 入力データレジスタ ８ センスアンプ ９ 入出力バッファ １０ プログラム電圧発生回路 １１ ベリファイ電圧発生回路 １２ コマンドレジスタ １３′ コマンドデコーダ １４ 入力信号バッファ １５ タイマ ３１ 負電圧発生回路 ３２ Ｘデコーダ ３３ 制御回路 ３４ 自動消去制御回路 ３５ 過消去ビット自動書き込み制御回路 ３６ 制御回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年５月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項８

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】図２３に図２２のメモリアレイを構成して
いるメモリセル（メモリトランジスタ）の断面図を示
す。メモリセルは、半導体基板１５の上方に形成された
フローティングゲート１６、コントロールゲート１７
と、半導体基板１５の表面に選択的に形成されたソース
拡散領域１８及びドレイン拡散領域１９から構成され
る。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】次に消去の場合について説明する。初め
に、電圧Ｖcc，Ｖppが立ち上げられ（ステップＳ１
０）、続いて、前述のプログラムフローを用いて全ビッ
トに“０”の書き込みを行なう（ステップＳ１１）。こ
れは消去されたメモリセルをさらに消去すると、メモリ
セルが過消去されるためである。次に、制御信号バーＷ
Ｅを立下げて、続く制御信号バーＷＥの立上がりで消去
コマンド（２０Ｈ）を入力する（ステップＳ１２）。続
いて、制御信号バーＷＥを再度立下げて、続く制御信号
バーＷＥの立上がりで消去コマンド（２０Ｈ）を入力す
る（ステップＳ１３）。この時チップ内部で消去パルス
が発生され、続く制御信号バーＷＥの立下がりまでソー
ス線スイッチ３を通じて、メモリセルのソース１８に電
圧Ｖppが印加される（ステップＳ１４）。この立下がり
でアドレスもラッチされる。続く制御信号バーＷＥの立
上がりで消去ベリファイコマンド（Ａ０Ｈ）がラッチさ
れて、動作モードが消去ベリファイモードとなる（ステ
ップＳ１５）。この時、消去・プログラムベリファイ電
圧発生回路１１により、消去ベリファイ電圧（〜３．２
Ｖ）が発生され、Ｘデコーダ４に印加される。メモリセ
ルのコントロールゲート１７に与えられる電圧が、通常
の読み出し時の電圧（５Ｖ）より低いため、消去不十分
なメモリセルはオンしにくくなり、消去不良がより確実
に発見できるようになる。次に、読み出しを行ない（ス
テップＳ１６）、消去データの確認を行なう（ステップ
１７）。この時、消去不十分であれば、さらに消去を繰
り返す。消去がなされていれば、アドレスを増加し（ス
テップＳ１９）、次のアドレスの消去データのベリファ
イを行なう。ベリファイしたアドレスがラストアドレス
ならば（ステップＳ１８）、動作モードを読み出しモー
ドに設定して（ステップＳ２０）、消去動作を終了す
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】この発明にかかる請求項７記載の不揮発性
半導体記憶装置の書き込み方法は、請求項１記載の不揮
発性半導体記憶装置に対する書き込み方法であって、過
消去ベリファイ動作を指示する前記コマンドを前記不揮
発性半導体記憶装置に付与し、前記過消去ベリファイ動
作を実行させるステップと、前記過消去ベリファイ動作
の検証結果を得て、前記検証結果が過消去状態のメモリ
トランジスタの存在を示したとき、書き込み動作を指示
する前記コマンドを前記不揮発性半導体記憶装置に付与
し、前記過消去状態のメモリトランジスタに対する前記
書き込み動作を実行させるステップとを備えて構成され
る。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】図５は負電圧発生回路３１の内部構成を示
す回路図である。同図に示すように、ドレイン，ゲート
共通のＰＭＯＳトランジスタＴ０〜Ｔｎ（ｎ≧２の偶
数）が直列に接続され、ＰＭＯＳトランジスタＴ０のゲ
ートは接地され、トランジスタＴｉ（ｉ＝１〜ｎ）のゲ
ートはキャパシタＣｉの一方電極に接続される。また、
トランジスタＴｎのソースがＮＭＯＳトランジスタＱ１
のソースに接続され、ＮＭＯＳトランジスタＱ１はゲー
トに電源電圧Ｖccが印加される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５７

【補正方法】変更

【補正内容】

【００５７】発振器４１は発振状態となり、発振信号φ
及び反転発振信号バーφを出力すると、トランジスタＴ
１〜Ｔｎ及びキャパシタＣ１〜Ｃｎによるチャージポン
プ現象により、０Ｖよりかなり低い負電圧ＶNCP がトラ
ンジスタＱ１のドレインから出力される。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００６１

【補正方法】変更

【補正内容】

【００６１】このような構成において、信号ＸOEV が
“Ｌ”となり、プリデコード信号バーＸが選択を指示す
る“Ｌ”レベルのとき、ＣＭＯＳインバータ５１及び５
２からなるループに“Ｌ”がラッチされＣＭＯＳインバ
ータ５１の出力が“Ｈ”となるため、ＣＭＯＳインバー
タ５３の出力が“Ｌ”（ＧＮＤ）となり、選択状態のワ
ード線ＷＬは“Ｌ”（ＧＮＤ）となる。一方、プリデコ
ード信号バーＸが非選択を指示する“Ｈ”レベルのと
き、ＣＭＯＳインバータ５１及び５２からなるループに
“Ｈ”がラッチされＣＭＯＳインバータ５１の出力が
“Ｌ”となるため、ＣＭＯＳインバータ５３の出力が負
電圧ＶNCP となり、非選択状態のワード線ＷＬには負電
圧ＶNCP が印加される。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００６６

【補正方法】変更

【補正内容】

【００６６】そして、ステップＳ３５で、アドレスが最
終アドレスか否かをチェックし、最終アドレスであれば
ステップＳ３７に移行し、最終アドレスでなければステ
ップＳ３６でアドレスインクリメントを行い、ステップ
Ｓ３３に移行する。以下、最終アドレスの過消去ベリフ
ァイを終了するまで、ステップＳ３３〜３６の動作を繰
り返す。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００８０

【補正方法】変更

【補正内容】

【００８０】制御回路３３は、コマンドデコーダ１３′
から過消去ビット自動書き込みコマンドを指示する動作
モード信号ＯＥＶを受けると活性状態となり、アドレス
レジスタ６を初期化し、入出力バッファ９の全データピ
ンに“Ｌ”が出力されるようにする。次に、Ｘデコーダ
３２内のプリデコード信号バーＸを選択的に“Ｌ”に
し、同時に負電圧発生回路３１から−ｋＶの負電圧ＶNC
P をＸデコーダ３２に出力させて、第１の実施例と同様
な方法により過消去ベリファイ動作を行って、センスア
ンプ８からそのベリファイ結果を出力させる。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正内容】

【００８１】そして、制御回路３３は、ベリファイ結果
が過消去状態“１”を指示している場合、負電圧発生回
路３１を非活性にして、過消去ベリファイ動作を一度停
止する。次に、入出力バッファ９から過消去状態“１”
を反転した“０”データを入力データレジスタに取り込
み、プログラム電圧発生回路１０から発生するプログラ
ム電圧をタイマ１５によって決められた時間、Ｘデコー
ダ３２及びＹデコーダ５に供給して過消去ビットのメモ
リセルＭＣに対するプログラムを行う。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００８３

【補正方法】変更

【補正内容】

【００８３】したがって、第３の実施例のフラッシュメ
モリに対し、過消去ビット自動書き込みコマンドを指示
する信号を入力信号バッファ１４を介してコマンドレジ
スタ１２に与えたのち、制御信号（アウトプットイネー
ブル信号）バーＯＥを“Ｌ”にして、読み出し状態にし
ておき、所定時間以内に所定のデータピンが“Ｈ”にな
れば、過消去ベリファイ動作が正常に完了したとみなし
過消去ビット自動書き込みコマンドを終了させる信号を
与え動作を終了させ、所定時間経過しても所定のデータ
ピンが“Ｌ”のままであれば、フラッシュメモリはデバ
イス不良とみなし過消去ビット自動書き込みコマンドを
終了させる信号を与え動作を終了させるようにすればよ
い。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００８５

【補正方法】変更

【補正内容】

【００８５】その後、制御回路３３の管理下で、ステッ
プＳ６３〜Ｓ６８の動作を行う。まず、アドレスを初期
化し（ステップＳ６３）、Ｘデコーダ３２により、アド
レスの指示するワード線ＷＬには０Ｖを、非選択ワード
線ＷＬには負電圧ＶNCP を印加させて、ステップＳ６４
でセンスアンプ８を介して得られるベリファイデータの
“１”／“０”に基づき、選択されたメモリセルＭＣの
オン／オフ状態を検証することにより、メモリセルＭＣ
が過消去状態か否かを検証し、パス（正常消去状態）す
ればステップＳ６５に、そうでなければステップＳ６７
に移行する。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００８６

【補正方法】変更

【補正内容】

【００８６】そして、ステップＳ６５で、アドレスが最
終アドレスか否かをチェックし、最終アドレスであれば
ステップＳ６８で良品判定を指示するべく入出力バッフ
ァ９に接続される所定のデータピンを“Ｈ”にし、最終
アドレスでなければステップＳ６６でアドレスインクリ
メントを行い、ステップＳ６４に移行する。以下、最終
アドレスの過消去ベリファイを終了するまで、ステップ
Ｓ６４〜６６の動作を繰り返す。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００８７

【補正方法】変更

【補正内容】

【００８７】一方、ステップＳ６４で過消去状態と判定
すると、ステップＳ６７に移行し、過消去ビットすなわ
ち、過消去状態と判定されたメモリセルＭＣに対しプロ
グラム動作を実行し、ステップＳ６４に戻る。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００９１

【補正方法】変更

【補正内容】

【００９１】一方、自動消去制御回路３４は、動作モー
ド信号ＯＥＶを受け、タイマ１５、ソース線スイッチ
３、アドレスレジスタ６、入出力バッファ９、プログラ
ム電圧発生回路１０、ベリファイ電圧発生回路１１に制
御信号を出力し、消去動作を制御する。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００９４

【補正方法】変更

【補正内容】

【００９４】図１４は第４の実施例のフラッシュメモリ
の過消去ビット自動書き込み付き自動消去動作を示すフ
ローチャートである。同図を参照して、まず、初めに、
電圧Ｖcc，Ｖppが立ち上げられ（ステップＳ７１）、次
の制御信号バーＷＥの立上がりで過消去ベビット自動書
き込み付き自動消去動作モードを指示する入力データが
コマンドレジスタ１２にラッチされ（ステップＳ７
２）、その後、入力データがコマンドデコーダ１３′で
デコードされ、過消去ビット自動書き込み付き自動消去
動作モードを指示する動作モード信号ＯＥＶが自動消去
制御回路３４及び過消去ビット自動書き込み制御回路３
５に出力され、過消去ビット自動書き込み付き自動消去
動作モードとなる。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００９６

【補正方法】変更

【補正内容】

【００９６】そして、ステップＳ７６で、ベリファイ電
圧発生回路１１により、消去ベリファイ電圧（〜３．２
Ｖ）を発生させ、Ｘデコーダ３２により、アドレスの指
示するワード線ＷＬにベリファイ電圧を印加させて、セ
ンスアンプ８を介して得られるベリファイデータの
“１”／“０”に基づき、選択されたメモリセルＭＣの
オン／オフ状態を検証することにより、メモリセルＭＣ
が消去状態か否かを検証し、パス（消去状態）すればス
テップＳ７７に移行し、そうでなければステップＳ７５
に戻る。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００９７

【補正方法】変更

【補正内容】

【００９７】そして、ステップＳ７７で、アドレスが最
終アドレスか否かをチェックし、最終アドレスであれば
ステップＳ７９に移行し、最終アドレスでなければステ
ップＳ７８でアドレスインクリメントを行い、ステップ
Ｓ７６に移行する。以下、最終アドレスの消去ベリファ
イを終了するまで、ステップＳ７６〜７８の動作を繰り
返す。

【手続補正１９】

【補正対象書類名】明細書

【補正対象項目名】００９８

【補正方法】変更

【補正内容】

【００９８】一方、ステップＳ７６で消去状態でないと
判定されると、ステップＳ７５に戻り、再びすべてのメ
モリセルＭＣに対し消去動作を実行し、ステップＳ７６
に戻る。以降、ステップＳ７６でパスするまで、ステッ
プＳ７５及びＳ７６の動作を繰り返す。

【手続補正２０】

【補正対象書類名】明細書

【補正対象項目名】００９９

【補正方法】変更

【補正内容】

【００９９】ステップＳ７９以降は、過消去ビット自動
書き込み制御回路３５の管理下で、ステップＳ７９〜８
４の動作を行う。まず、アドレスを初期化し（ステップ
Ｓ７９）、Ｘデコーダ３２により、アドレスの指示する
ワード線ＷＬには０Ｖを、非選択ワード線ＷＬには負電
圧ＶNCP が印加されることにより、ステップＳ８０でセ
ンスアンプ８を介して得られるベリファイデータの
“１”／“０”に基づき、選択されたメモリセルＭＣの
オン／オフ状態を検証することにより、メモリセルＭＣ
が過消去状態か否かを検証され、パス（正常消去状態）
すればステップＳ８１に、そうでなければステップＳ８
３に移行する。

【手続補正２１】

【補正対象書類名】明細書

【補正対象項目名】０１００

【補正方法】変更

【補正内容】

【０１００】そして、ステップＳ８１で、アドレスが最
終アドレスか否かをチェックし、最終アドレスであれば
ステップＳ８４で良品判定を指示するべく入出力バッフ
ァ９に接続される所定のデータピンを“Ｈ”にし、最終
アドレスでなければステップＳ８２でアドレスインクリ
メントを行い、ステップＳ８０に移行する。以下、最終
アドレスの過消去ベリファイを終了するまで、ステップ
Ｓ８０〜８２の動作を繰り返す。

【手続補正２２】

【補正対象書類名】明細書

【補正対象項目名】０１０１

【補正方法】変更

【補正内容】

【０１０１】一方、ステップＳ８０で過消去状態と判定
されると、ステップＳ８３に移行し、過消去ビットすな
わち、過消去状態と判定されたメモリセルＭＣに対しプ
ログラム動作を実行し、ステップＳ８０に戻る。以降、
ステップＳ８０でパスするまで、ステップＳ８０及びＳ
８３の動作を繰り返す。

【手続補正２３】

【補正対象書類名】明細書

【補正対象項目名】０１０９

【補正方法】変更

【補正内容】

【０１０９】そして、ステップＳ１０３で、アドレスが
最終アドレスか否かをチェックし、最終アドレスであれ
ば良品と判定し、最終アドレスでなければステップＳ１
０４でアドレスインクリメントを行い、ステップＳ１０
５でプログラムカウント数Ｘを０にしてステップＳ９８
に移行する。以下、最終アドレスの過消去ベリファイを
終了するまで、ステップＳ９８〜１０５の動作を繰り返
す。

【手続補正２４】

【補正対象書類名】明細書

【補正対象項目名】０１１３

【補正方法】変更

【補正内容】

【０１１３】ステップＳ１０８で外部よりプログラムコ
マンドを入力し、ステップＳ１０９で過消去ビットプロ
グラム動作を行わせ、過消去ビットすなわち、過消去状
態と判定されたメモリセルＭＣに対しプログラム動作を
実行し、ステップＳ１１０でプログラムカウント数Ｘを
インクリメントしてステップＳ９８で外部より消去ベリ
ファイコマンドを入力し、ステップＳ１００あるいはス
テップＳ１０６でプログラム後の過消去状態のメモリセ
ルが未消去状態になっているか否かの消去ベリファイ動
作を行わせる。

【手続補正２５】

【補正対象書類名】明細書

【補正対象項目名】０１１４

【補正方法】変更

【補正内容】

【０１１４】そして、ステップＳ１００でプログラム後
の過消去状態のメモリセルが未消去状態になっていると
判定した場合、ステップＳ９４で再び消去コマンドを入
力して、消去動作を行わせ、メモリアレイ１の全ビット
を消去する（ステップＳ９５）。

【手続補正２６】

【補正対象書類名】明細書

【補正対象項目名】０１２７

【補正方法】変更

【補正内容】

【０１２７】一方、ステップＳ１１６で消去状態でない
と判定されると、ステップＳ１１４に戻り、再びすべて
のメモリセルＭＣに対し消去動作を実行し、ステップＳ
１１５でアドレス初期設定を行い、ステップＳ１１６に
戻る。以降、ステップＳ１１６でパスするまで、ステッ
プＳ１１４〜Ｓ１１６の動作を繰り返す。

【手続補正２７】

【補正対象書類名】明細書

【補正対象項目名】０１２８

【補正方法】変更

【補正内容】

【０１２８】一方、ステップＳ１１７で過消去状態と判
定されると、ステップＳ１２０に移行し、過消去ビット
すなわち、過消去状態と判定されたメモリセルＭＣに対
しプログラム動作を実行し、ステップＳ１１６に戻り、
消去ベリファイ動作を経た後、ステップＳ１１７に戻
る。以降、ステップＳ１１６でフェイルするかステップ
Ｓ１１７でパスするまで、ステップＳ１１６、Ｓ１１７
及びＳ１２０の動作を繰り返す。

【手続補正２８】

【補正対象書類名】明細書

【補正対象項目名】０１３０

【補正方法】変更

【補正内容】

【０１３０】加えて、第６の実施例のフラッシュメモリ
は、続いて未消去ベリファイ動作を行い、この未消去ベ
リファイ動作により未消去状態のメモリセルＭＣの存在
が認められれば、消去動作を実行することにより、上記
プログラム動作により未消去状態になったメモリセルＭ
Ｃをも救済することができる。また、救済不可能なメモ
リセルＭＣが存在する場合の不良品判定処理を自動的に
行うことができる。

【手続補正２９】

【補正対象書類名】明細書

【補正対象項目名】０１３４

【補正方法】変更

【補正内容】

【０１３４】発振回路６１及び分周回路６２〜６４は信
号ＰＲＳが“Ｈ”のとき活性化し、それぞれ発振動作及
び分周動作を行う。信号ＰＯＥはトランスファゲート６
５のＰＭＯＳゲート部及びトランスファゲート６６のＮ
ＭＯＳゲート部に出力されるとともに、インバータ６７
を介してトランスファゲート６５のＮＭＯＳゲート部及
びトランスファゲート６６のＰＭＯＳゲート部に入力さ
れる。そして、トランスファゲート６５及び６６の他方
入力より得られる信号が出力信号ＴＩＭＥとなる。

【手続補正３０】

【補正対象書類名】明細書

【補正対象項目名】０１４６

【補正方法】変更

【補正内容】

【０１４６】さらに、請求項８記載の不揮発性半導体記
憶装置の消去方法を用いて、過消去ビットの書き込み動
作実行後のメモリトランジスタに対し未消去ベリファイ
動作を行わせ、未消去ベリファイ動作の検証結果が未消
去状態のメモリトランジスタの存在を示したとき、消去
動作を指示する前記コマンドを上記不揮発性半導体記憶
装置に付与し、消去動作を実行させることにより、書き
込み動作実行後に未消去状態になったメモリトランジス
タをも救済することができる。

【手続補正３１】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正３２】

【補正対象書類名】図面

【補正対象項目名】図２１

【補正方法】変更

【補正内容】

【図２１】

Claims (8)

【特許請求の範囲】
1. 【請求項１】 電気的書き込み，消去可能な複数のメモ
   リトランジスタを有し、外部から入力されるコマンドが
   書き込み動作を指示するとき、前記複数のメモリセルの
   いずれかの閾値電圧を選択的に上昇させる書き込み動作
   を実行し、前記コマンドが消去動作を指示するとき前記
   複数のメモリトランジスタすべての閾値電圧を下降させ
   る消去動作を実行する機能を備えた不揮発性半導体記憶
   装置において、 いかなる状態のメモリトランジスタであっても強制的に
   オフさせるレベルのオフ電圧を発生するオフ電圧発生手
   段と、 正常な消去状態のメモリトランジスタであればオフし、
   正常消去状態の閾値電圧より所定レベル以上低下した閾
   値電圧を有する過消去状態のメモリトランジスタであれ
   ばオンするレベルのベリファイ電圧を発生するベリファ
   イ電圧発生手段と、 前記コマンドを受け、該コマンドが過消去ベリファイ動
   作を指示するとき、前記複数のメモリトランジスタのう
   ち、選択状態のメモリトランジスタのゲートに前記ベリ
   ファイ電圧を付与し、非選択状態のメモリトランジスタ
   のゲートに前記オフ電圧を付与することにより、前記選
   択状態のメモリトランジスタのオン／オフに基づき、過
   消去状態か否かを検証して検証結果を外部に出力する過
   消去ベリファイ動作を実行する過消去ベリファイ実行手
   段とを備えたことを特徴とする不揮発性半導体記憶装
   置。
2. 【請求項２】 電気的書き込み，消去可能な複数のメモ
   リトランジスタを有し、外部から入力されるコマンドが
   書き込み動作を指示するとき、前記複数のメモリセルの
   いずれかの閾値電圧を選択的に上昇させる書き込み動作
   を実行し、前記コマンドが消去動作を指示するとき前記
   複数のメモリトランジスタすべての閾値電圧を下降させ
   る消去動作を実行する機能を備えた不揮発性半導体記憶
   装置において、 いかなる状態のメモリトランジスタであっても強制的に
   オフさせるレベルのオフ電圧を発生するオフ電圧発生手
   段と、 正常な消去状態のメモリトランジスタであればオフし、
   正常消去状態の閾値電圧より所定レベル以上低下した閾
   値電圧を有する過消去状態のメモリトランジスタであれ
   ばオンするレベルのベリファイ電圧を発生するベリファ
   イ電圧発生手段と、 前記コマンドを受け、該コマンドが過消去メモリトラン
   ジスタ自動書き込み動作を指示するとき、前記複数のメ
   モリトランジスタのうち、選択状態のメモリトランジス
   タのゲートに前記ベリファイ電圧を付与し、非選択状態
   のメモリトランジスタのゲートに前記オフ電圧を付与す
   ることにより、前記選択状態のメモリトランジスタのオ
   ン／オフに基づき、正常消去状態か過消去状態かを検証
   する過消去ベリファイ動作を実行しながら、前記選択状
   態のメモリトランジスタが過消去状態である場合、該過
   消去状態のメモリトランジスタに対し前記書き込み動作
   を実行する自動書き込み実行手段とを備えたことを特徴
   とする不揮発性半導体記憶装置。
3. 【請求項３】 電気的書き込み，消去可能な複数のメモ
   リトランジスタを有し、外部から入力されるコマンドが
   書き込み動作を指示するとき、前記複数のメモリセルの
   いずれかの閾値電圧を選択的に上昇させる書き込み動作
   を実行し、前記コマンドが消去動作を指示するとき前記
   複数のメモリトランジスタすべての閾値電圧を下降させ
   る消去動作を実行する機能を備えた不揮発性半導体記憶
   装置において、 いかなる状態のメモリトランジスタであっても強制的に
   オフさせるレベルのオフ電圧を発生するオフ電圧発生手
   段と、 正常な消去状態のメモリトランジスタであればオフし、
   正常消去状態の閾値電圧より所定レベル以上低下した閾
   値電圧を有する過消去状態のメモリトランジスタであれ
   ばオンするレベルのベリファイ電圧を発生するベリファ
   イ電圧発生手段と、 前記コマンドを受け、該コマンドが消去及び過消去メモ
   リトランジスタ自動書き込み動作を指示するとき、前記
   消去動作を実行し、その後、前記複数のメモリトランジ
   スタのうち、選択状態のメモリトランジスタのゲートに
   前記ベリファイ電圧を付与し、非選択状態のメモリトラ
   ンジスタのゲートに前記オフ電圧を付与することによ
   り、前記選択状態のメモリトランジスタのオン／オフに
   基づき、正常消去状態か過消去状態かを検証する過消去
   ベリファイ動作を実行し、前記選択状態のメモリトラン
   ジスタが過消去状態である場合、該過消去状態のメモリ
   トランジスタに対し前記書き込み動作を実行する自動消
   去・書き込み実行手段とを備えたことを特徴とする不揮
   発性半導体記憶装置。
4. 【請求項４】 電気的書き込み，消去可能な複数のメモ
   リトランジスタを有し、外部から入力されるコマンドが
   書き込み動作を指示するとき、前記複数のメモリセルの
   いずれかの閾値電圧を選択的に上昇させる書き込み動作
   を実行し、前記コマンドが消去動作を指示するとき前記
   複数のメモリトランジスタすべての閾値電圧を下降させ
   る消去動作を実行し、前記コマンドが未消去ベリファイ
   動作を指示するとき、前記メモリトランジスタが正常消
   去状態の閾値電圧より所定レベル以上上昇した閾値電圧
   を有する未消去状態か否かを選択的に検証する未消去ベ
   リファイ動作を実行する機能を備えた不揮発性半導体記
   憶装置において、 いかなる状態のメモリトランジスタであっても強制的に
   オフさせるレベルのオフ電圧を発生するオフ電圧発生手
   段と、 正常な消去状態のメモリトランジスタであればオフし、
   正常消去状態の閾値電圧より所定レベル以上低下した閾
   値電圧を有する過消去状態のメモリトランジスタであれ
   ばオンするレベルのベリファイ電圧を発生するベリファ
   イ電圧発生手段と、 前記コマンドを受け、該コマンドが消去及び過消去メモ
   リトランジスタ自動書き込み動作を指示するとき、前記
   消去動作を実行し、その後、前記複数のメモリトランジ
   スタのうち、選択状態のメモリトランジスタのゲートに
   前記ベリファイ電圧を付与し、非選択状態のメモリトラ
   ンジスタのゲートに前記オフ電圧を付与することによ
   り、前記選択状態のメモリトランジスタのオン／オフに
   基づき、正常消去状態か過消去状態かを検証する過消去
   ベリファイ動作を実行し、前記選択状態のメモリトラン
   ジスタが過消去状態である場合、該過消去状態のメモリ
   トランジスタに対し前記書き込み動作を実行し、この書
   き込み動作実行後の前記過消去状態のメモリトランジス
   タに対し前記未消去ベリファイ動作を実行し、前記未消
   去ベリファイ動作の検証結果が未消去状態を指示すると
   き、前記消去動作を再び実行する自動消去・書き込み実
   行手段とを備えたことを特徴とする不揮発性半導体記憶
   装置。
5. 【請求項５】 前記メモリトランジスタの閾値電圧の上
   昇度合いと正の関連のある前記書き込み動作の書き込み
   時間を、通常の書き込み動作に必要な第１の時間あるい
   は前記第１の時間より短い第２の時間で規定するタイマ
   をさらに備え、 前記タイマは、前記過消去状態のメモリトランジスタに
   対する書き込み動作を行う場合、前記書き込み時間を前
   記第２の実行時間に設定する請求項１ないし請求項４の
   いずれか１項に記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記メモリトランジスタの閾値電圧の上
   昇度合いと正の関連のある前記書き込み動作に用いる書
   き込み電圧を、通常の書き込み動作に必要な第１の電圧
   あるいは前記第１の電圧より低い第２の電圧で規定する
   書き込み電圧発生手段をさらに備え、 前記書き込み電圧発生手段は、前記過消去状態のメモリ
   トランジスタに対する書き込み動作を行う場合、前記書
   き込み電圧を前記第２の電圧に設定する請求項１ないし
   請求項４のいずれか１項に記載の不揮発性半導体記憶装
   置。
7. 【請求項７】 請求項１記載の不揮発性半導体記憶装置
   に対する書き込み方法であって、 過消去ベリファイ動作を指示する前記コマンドを前記不
   揮発性半導体記憶装置に付与し、前記過消去ベリファイ
   動作を実行させるステップと、 前記過消去ベリファイ動作の検証結果を得て、前記検証
   結果が過消去状態のメモリトランジスタの存在を示した
   とき、書き込み動作を指示する前記コマンドを前記不揮
   発性半導体記憶装置に付与し、前記過消去状態のメモリ
   トランジスタに対する前記書き込み動作を実行させるス
   テップとを備えた不揮発性半導体記憶装置の書き込み方
   法。
8. 【請求項８】 外部から入力されるコマンドが未消去ベ
   リファイ動作を指示するとき、前記メモリトランジスタ
   が正常消去状態の閾値電圧より所定レベル以上上昇した
   閾値電圧を有する未消去状態か否かを検証する機能をさ
   らに備えた請求項１記載の不揮発性半導体記憶装置に対
   する消去方法であって、 過消去ベリファイ動作を指示する前記コマンドを前記不
   揮発性半導体記憶装置に付与し、前記過消去ベリファイ
   動作を実行させるステップと、 前記過消去ベリファイ動作の検証結果を得て、前記検証
   結果が過消去状態のメモリトランジスタの存在を示した
   とき、書き込み動作を指示する前記コマンドを前記不揮
   発性半導体記憶装置に付与し、前記過消去状態のメモリ
   トランジスタに対する前記書き込み動作を実行させるス
   テップと、 未消去ベリファイ動作を指示する前記コマンドを前記不
   揮発性半導体記憶装置に付与し、前記書き込み動作実行
   後のメモリトランジスタに対する前記未消去ベリファイ
   動作を実行させるステップと、 前記未消去ベリファイ動作の検証結果が未消去状態のメ
   モリトランジスタの存在を示したとき、消去動作を指示
   する前記コマンドを前記不揮発性半導体記憶装置に付与
   し、前記消去動作を実行させるステップと備えた不揮発
   性半導体記憶装置の消去方法。