JP2005500636A - 高い列リークの存在下にあるｎｏｒフラッシュメモリセル用の正確な検証装置および方法 - Google Patents

Abstract

消去検証プロセスの間のフラッシュＥＥＰＲＯＭデバイス（１０）での列リークを低減することで、間違った検証を防止するための手法が得られる。この手法には、多数のセル（１００）が並列に接続されたＮＯＲアレイまたは他のタイプのアレイでの用途がある。この手法は選択されたセルの検証と平行して選択されなかったセルのリークを低減し、これによって間違った検証を防止することで機能する。また、ソフトプログラミング、自動プログラミング妨害消去（ＡＰＤＥ）、あるいは他のさまざまなＶ_ｔｈ圧縮スキームなどの列リークを低減するための他の手法とこの手法との併用も可能である。

Description

【技術分野】
【０００１】
本発明は、フラッシュＥＥＰＲＯＭセルのアレイを含む集積回路メモリに関し、特に、高い列リークの存在下にて正確に検証を行うための回路構成に関する。
【背景技術】
【０００２】
超小型電子フラッシュまたはブロック消去型の電気的に消去可能かつプログラム可能な読出専用メモリ（フラッシュＥＥＰＲＯＭ）には、それぞれ独立してプログラムや読み出しが可能な、複数のセルで構成されるアレイが含まれる。複数のセルを個別に消去可能にする選択トランジスタをなくすことで、各セルのサイズが小さくなり、よってメモリが小さくなる。複数のセルはブロック単位でまとめて消去される。
【０００３】
このタイプのメモリには金属酸化膜半導体（ＭＯＳ）電解効果トランジスタ型のメモリセルが単体で複数含まれ、その各々にソース、ドレイン、フローティングゲート、コントロールゲートが設けられており、これにさまざまな電圧を印加してセルをバイナリの１または０でプログラムしたりすべてのセルをブロックとして消去するようになっている。これらのセルは行と列からなる矩形のアレイ状に接続され、各行のセルのコントロールゲートがそれぞれのワード線に接続され、各列のセルのドレインがそれぞれのビット線に接続されている。セルのソースはまとめて接続される。この構成はＮＯＲメモリ型として知られている。
【０００４】
セルをプログラムするには一般にコントロールゲートに９ボルト（Ｖ）、ドレインに５Ｖを印加し、ソースを接地するが、これによってドレインの空乏領域からフローティングゲートにホットエレクトロンが注入されることになる。プログラミング電圧を除去すると、注入された電子がフローティングゲートに捕捉され、このフローティングゲート中に負の電荷が生成されてセルの閾値電圧がほぼ４Ｖを超える値まで上昇する。
【０００５】
セルの情報を読み出すには、一般にコントロールゲートに５Ｖ、ドレインが接続されているビット線に１Ｖを印加し、ソースを接地し、ビット線の電流を検知する。セルがプログラムされていて閾値電圧が比較的高い（４Ｖなど）場合は、ビット線の電流がゼロになるか少なくとも比較的低くなる。セルがプログラムされていないか消去された場合は、閾値電圧は比較的低くなり（２Ｖなど）、コントロールゲートの電圧によってチャネルがエンハンスされ、ビット線の電流は比較的高くなる。
【０００６】
セルの消去については何通りかの方法で行うことが可能である。ひとつの構成では一般にソースに１２Ｖを印加してコントロールゲートを接地し、ドレインをフロートさせてセルを消去する。この結果、プログラミング時にフローティングゲートに注入された電子は、ファウラー・ノルドハイムトンネリングにより薄いトンネル酸化膜層を通ってフローティングゲートからソースに抜ける。あるいは、−１０Ｖ程度の負の電圧をコントロールゲートに印加し、５Ｖをソースに印加し、ドレインをフロートさせてセルを消去することが可能である。あるいは、−１０Ｖ程度の負の電圧をコントロールゲートに印加し、＋１０Ｖ程度の正の電圧をｐウェルに印加してセルを消去することも可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のフラッシュＥＥＰＲＯＭセル構成に伴う問題のひとつに、製造上の公差が原因でセルによっては他のセルが十分に消去される前に過消去されてしまう点があげられる。したがって、消去の手順を踏むたびに消去検証プロセスまたは手順（消去検証）が実行される。具体的には、セルごとに消去検証がなされ、アレイにある各セルの閾値が限界値（３Ｖなど）よりも高いか否か、あるいはセルが「消去不足」ではないか否かが判断される。消去不足のセルが検出されると、アレイ全体に追加の消去パルスが印加される。このような消去手順では消去不足ではないセルも繰り返し消去され、最終的にそのセルのフローティングゲートの閾値がゼロボルト未満になってしまうことがある。閾値がゼロボルト未満まで消去されたセルを「過消去されている」という。
【０００８】
過消去されたセルがあるとプログラムまたは読み出し手順の際にビット線のリークが発生し、これが原因でメモリが機能しなくなる可能性があるため望ましくない。過消去されたセルのフローティングゲートには電子が空乏し、正に荷電されることになる。このため過消去されたセルは、そのコントロールゲートに印加される通常の動作電圧ではオフにできないデプリーションモードのトランジスタとして作用し、以後のプログラムや読み出し動作でリークが引き起こされるのである。
【０００９】
一方、消去不足のセルがあるとデータが不完全な形で格納されるなどの結果につながることがあるため、消去不足のセルも望ましくない。消去不足のセルが実際にはプログラム後にバイナリ値０を持つ予定のものであるのに、たとえばプログラム後にバイナリ値１を持つものとして読み出されることがある。したがって、適切な消去がなされたセルの存在を消去検証手順で正確に検出することが重要である。消去不足のセルが消去検証手順で誤って十分に消去されたものとみなされてしまう「間違った検証」を回避することが重要である。
【００１０】
従来、過消去されたセルのビット線のリーク電流が消去検証プロセスで消去不足のセルの間違った検証につながる可能性がある点がひとつの問題であった。具体的にいうと、消去検証の際には試験対象となっている選択されたセルを含む複数のセルで構成される行のコントロールゲートに接続されたワード線のうち一度に１本だけがハイの状態に保持され、他のワード線は接地される。また、選択されたセルを含む列にあるすべてのセルのドレインに正の電圧が印加される。列内の選択されなかったセル（単数または複数）の閾値電圧がゼロか負のとき、その選択されなかったセル（単数または複数）のソース、チャネル、ドレインにリーク電流が流れることになり、これがゆえに間違った検証につながる可能性がある。
【００１１】
こうした望ましくない作用を図１に示す。フローティングゲートセルトランジスタＴ_０からＴ_ｍで構成される列のドレインがビット線ＢＬに接続され、このビット線自体がビット線ドライバ１に接続されている。トランジスタＴ_０からＴ_ｍのソースは一般に接地されている。消去の手順を踏むべく毎回トランジスタＴ_０からＴ_ｍのうちのひとつを選択し、そのコントロールゲートにたとえば５Ｖの正の電圧を印加してトランジスタをオンにする。列内の選択されなかったトランジスタのコントロールゲートは接地されている。
【００１２】
図１に示されるように、トランジスタＴ_１に５Ｖを印加することでこのトランジスタをオンにする。トランジスタＴ_１には、アースからそのトランジスタのソース、チャネル（図示せず）、ドレインを介し、さらにはビット線ＢＬを介してドライバ１まで電流Ｉ_１が流れる。理想的にはビット線の電流Ｉ_ＢＬがＩ_１と等しくなければならないため、これはセンス増幅器（図示せず）で検知される。センス増幅器はビット線の電流Ｉ_ＢＬと、十分に消去されたセルを示す基準セル（同じく図示せず）の電流Ｉ_ｒｅｆ（検証電流）とを比較する。トランジスタＴ_１が十分に消去されていれば、センス増幅器で求めた場合のビット線の電流Ｉ_ＢＬ（またはＩ_１）が基準セルの電流Ｉ_ｒｅｆと等しくなる。一方、トランジスタＴ_１の消去が十分でないと、センス増幅器で求めた場合のビット線の電流Ｉ_ＢＬ（またはＩ_１）が電流Ｉ_ｒｅｆ未満となる。したがって、トランジスタＴ_１が十分に消去されているか否かをセンス増幅器の出力に基づいて検証することが可能なのである。
【００１３】
しかしながら、図１に示す例であればトランジスタＴ_２などの選択されなかったトランジスタが１つ以上過消去されてしまうと、その閾値電圧がゼロまたは負になり、トランジスタＴ_２にＩ_２で示すようなバックグラウンドリーク電流が流れる。このため、トランジスタＴ_１の消去検証時にビット線に流れる電流Ｉ_ＢＬはＩ_１と同じにはならず、Ｉ_１とバックグラウンドリーク電流Ｉ_２の合計に等しいものとなる。
【００１４】
一般的なフラッシュＥＥＰＲＯＭでは、５１２個など多数の図１に示すようなトランジスタセルのドレインがそれぞれのビット線（列）に接続されている。ビット線上にある相当数のセルでバックグラウンドリーク電流が生じていると、消去検証のプロセスでそのビット線に流れるリーク電流全体を選択されたセルからの電流と合わせたものが基準セルの電流Ｉ_ｒｅｆ以上になる可能性がある。このため、ビット線にあるリーク電流が影響して、選択されたセル自体が消去不足であるにもかかわらず消去されたものとして検証される間違った検証状態につながりかねない。
【００１５】
従来のフラッシュＥＥＰＲＯＭデバイスに関連した上述の欠点に鑑みると、この技術分野においては高い列リークの存在下であっても正確な消去検証を行うための装置および方法が非常に必要とされている。さらに、この技術分野においては高い列リークの存在下であっても間違った検証をすることなく他のタイプの検証を行うための装置および方法が非常に必要とされている。
【課題を解決するための手段】
【００１６】
発明の開示
本発明は、検証プロセスの間のフラッシュＥＥＰＲＯＭデバイスでの列リークを低減することで、間違った検証を防止するための手法を提供するものである。本発明には、多数のセルが並列に接続されたＮＯＲアレイまたは他のタイプのアレイでの用途がある。本発明は、選択されたセル（単数または複数）の検証と並行して選択されなかったセルのリークを低減し、これによって間違った検証を防止することで機能する。また、ソフトプログラミング、自動プログラミング妨害消去（ＡＰＤＥ）、あるいは他のさまざまなＶ_ｔｈ圧縮スキームなどの列リークを低減するための他の手法と本発明との併用も可能である。
【００１７】
本発明による検証プロセスの間はアレイの選択されたセル（単数または複数）の電流が検証基準セル電流Ｉ_ｒｅｆと比較される。セルのアレイが位置するｐウェルに負のバイアス（＜０Ｖから−５Ｖなど）を印加することで、選択されなかったセルからのリーク電流を低減する。セルの基板バイアス効果を用いると複数のセル各々で閾値電圧（Ｖ_ｔｈ）が増大するため、リーク電流が低減される。基準セルのｐウェルに同じ負のバイアスを印加すれば、選択されなかったセルからリーク電流を発生させずに選択されたセル（単数または複数）の電流と基準セルの電流とを正確に比較することができる。ひいては検証プロセスでの間違った検証が回避される。
【００１８】
本発明の一態様によれば、フラッシュメモリデバイスが得られる。このフラッシュメモリデバイスは、半導体基板のｐウェルに形成され、動作可能に行と列とに配置された複数のフラッシュメモリセルのアレイを含み、同じ行にあるセルがそれぞれ対応する同一のワード線に接続されたコントロールゲートを有し、同じ列にあるセルがそれぞれ対応する同一のビット線に接続されたドレインを有し、これらのセルの各々がソース電位に接続されたソースを有する。また、このフラッシュメモリデバイスは、セルが消去されているか否かを検証するための制御回路を含む。制御回路は、ｉ）同じ列に対応するビット線と、これについてみたときに選択対象となる少なくとも１つのセルに接続されたワード線（単数または複数）とに高い電圧を印加し、これについてみたときに同じ列の選択されていないセルに接続された残りのワード線に低い電圧を印加することで、同じ列のセルの中から少なくとも１つのセルを選択するステップと、ｉｉ）検証動作の間、負の電圧バイアスを選択的にｐウェルに印加するステップと、ｉｉｉ）選択された少なくとも１つのセルのビット線を流れる電流と基準セルの電流とを比較するステップと、ｉｖ）選択された少なくとも１つのセルが正しく動作しているか否かを上記の比較に基づいて検証するステップと、を実行するように構成されている。
【００１９】
本発明の他の態様によれば、半導体基板のｐウェルに形成され、動作可能に行と列とに配置された複数のフラッシュメモリセルのアレイを有するフラッシュメモリデバイスにおいて動作を検証するための方法であって、同じ行にあるセルがそれぞれ対応する同一のワード線に接続されたコントロールゲートを有し、同じ列にあるセルがそれぞれ対応する同一のビット線に接続されたドレインを有し、これらのセルの各々がソース電位に接続されたソースを有する方法が得られる。この方法は、ｉ）同じ列に対応するビット線と、これについてみたときに選択対象となる少なくとも１つのセルに接続されたワード線（単数または複数）とに高い電圧を印加し、これについてみたときに同じ列の選択されていないセルに接続された残りのワード線に低い電圧を印加することで、同じ列のセルの中から少なくとも１つのセルを選択するステップと、ｉｉ）検証動作の間、負の電圧バイアスを選択的にｐウェルに印加するステップと、ｉｉｉ）少なくとも１つの選択されたセルのビット線を流れる電流と基準セルの電流とを比較するステップと、ｉｖ）選択された少なくとも１つのセルが正しく動作しているか否かを上記の比較に基づいて検証するステップと、を実行するように構成されている。
【００２０】
上記の目標および関連の目標を達成するために、本発明は、以下において十分に説明し、とりわけ特許請求の範囲に規定する特徴を含む。以下の説明ならびに添付の図面に本発明の実例としての特定の実施形態を詳細に示す。しかしながら、これらの実施形態は本発明の原理を用いることのできるさまざまなやり方のごく数例を示すものにすぎない。本発明の他の目的、利点および新規な特徴は以下に示す本発明の詳細な説明を図面と併用して考慮することで明らかになろう。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明について説明する。これらの図では、同様の構成要素には一貫して同様の参照符号を用いてある。
【００２２】
まず図２を参照すると、本発明によるフラッシュＥＥＰＲＯＭデバイス１０が示されている。ＥＥＰＲＯＭデバイス１０は、フラッシュＥＥＰＲＯＭメモリのアレイ１００と、このアレイ１００に含まれるメモリセルのプログラミング、消去、読み出し、過消去補正などを可能にする回路構成とを含む集積回路である。図３においてさらに詳細に示すように、フラッシュＥＥＰＲＯＭアレイ１００は、複数個のセルで構成されている。
【００２３】
図３に示されるように、アレイ１００は、ｍ＋１行でｎ＋１列のアレイ状に配置されたフローティングゲートトランジスタセルＴを含む。特定の列に含まれる個々のセルＴ_ｉｊ（ここで、ｉ＝０からｍ、ｊ＝０からｎである）のドレインがビット線ＢＬ_ｊ（ここで、ｊ＝０からｎである）に接続されている。各アレイセルＴ_ｉｊのソースはソース電源電圧Ｖｓｓに接続されている。特定の行に含まれる個々のセルＴ_ｉｊのゲートはワード線ＷＬ_ｉ（ここで、ｉ＝０からｍである）に接続されている。
【００２４】
表面にフラッシュＥＥＰＲＯＭデバイス１０が形成された半導体基板についてみると、図３に示すようにｐウェル１０２にアレイセルＴ_ｉｊが形成されている。本発明によれば、ｐウェル１０２は、検証プロセスまたは手順が実行されている間に特定の列でリーク電流を低減する機能を果たす、選択的に制御されるバイアス電圧Ｖ_{ｐｗｂｉａｓ}を受ける。負のバイアス電圧（Ｖ_{ｐｗｂｉａｓ}≦０Ｖから−５Ｖなど）を選択的にｐウェル１０２に与えることで、セルＴ_ｉｊの基板バイアス効果によって複数のセルそれぞれで閾値電圧Ｖ_ｔｈが増大することになる。結果として、たとえば消去検証プロセスの実施時にアレイ１００で過消去されてしまう可能性のあった選択されていないセルに生じるリーク電流が低減される。
【００２５】
さらに本発明によれば、選択されたセル（単数または複数）に関連する基準セルが位置するｐウェルに対応する負のバイアス電圧を与える。この結果、選択されたセルのビット線上の電流と基準セルの電流とを比較すれば正確な検証（選択されたセルが適切に消去されたか否かなど）が行われることになる。
【００２６】
図２に戻ると、特定の列に含まれるセルのドレインに接続される各ビット線ＢＬ（ＢＬ_０、ＢＬ_１、・・・、ＢＬ_ｎなど）は、デバイス１０に含まれるビット線プルアップ回路１０６と列デコーダ１０８とに接続されている。特定の行に含まれるセルのゲートをそれぞれ接続しているワード線（ＷＬ_０、ＷＬ_１、・・・、ＷＬ_ｍなど）が行デコーダ１１０に接続されている。
【００２７】
行デコーダ１１０は、電源１１２から電圧信号を受信し、個々の電圧信号をプロセッサまたはステートマシン１１４から受け取る行アドレスで制御されたとおりにワード線ＷＬに配分する。同様に、ビット線プルアップ回路１０６は電源１１２から電圧信号を受信し、個々の電圧信号をプロセッサ１１４からの信号で制御されたとおりにビット線ＢＬに配分する。電源１１２からの電圧は、プロセッサ１１４から受信する信号で制御されたとおりに供給される。
【００２８】
列デコーダ１０８は、プロセッサ１１４から受信する列アドレス信号で制御されたとおりに個々のビット線ＢＬからセンス増幅器または比較器１１６に信号を供給する。センス増幅器１１６はさらに、基準アレイ１１８の基準セルからの信号も受信する。列デコーダ１０８と基準アレイ１１８とからの信号で、ビット線ＢＬが接続された基準セル線と比較したこのビット線の状態を示す信号が各センス増幅器１１６からデータラッチまたはバッファ１２０を介してプロセッサ１１４に出力される。
【００２９】
フラッシュメモリアレイ１００のセルＴをプログラムするには、電源１１２からセルＴに電圧の高いゲートパルスとドレインパルスとを供給する。セルのソースとｐウェルについては接地しておいてもよいし、あるいはゼロ以外の電位に設定しておいてもよい。このような電圧の高いゲートパルスとドレインパルスを加えると、ソースからドレインに電子が移動してエネルギ障壁を越え、薄い誘電体層を通過して加速される「ホットエレクトロン」が発生するため、セルのフローティングゲートに電子を注入できる。結果として該当するセルの閾値電圧Ｖ_ｔｈが高くなる。この閾値とはセルＴを導通させるのに必要なゲート・ソース間電圧である。
【００３０】
フラッシュメモリアレイ１００のセルを消去する際には、比較的高い負のゲート・ｐウェル間電圧パルスをたとえば数ミリ秒ずつ印加するファウラー・ノルドハイムトンネリングが用いられる。負の大きなゲート・ｐウェル間電圧パルスを加えると、セルのフローティングゲートから電子をトンネルさせてその閾値を下げることができる。
【００３１】
セルの読み出しに関しては、３．０から６．５ボルトの範囲で一般には５Ｖのコントロールゲート電圧を印加する。このとき、５Ｖの読み出しパルスをアレイセルのゲートと閾値が３Ｖ付近にある基準アレイ１１８のセルとに印加する。アレイ１００のアレイセルの閾値が５Ｖを超える、プログラムされた状態では、閾値３Ｖの基準セルから供給される電流の方が大きくなることから、プログラムされたセルが存在することが分かる。また、アレイ１００のセルの閾値が３Ｖ未満の消去された状態では、アレイセルから供給される電流の方が閾値３Ｖの基準セルよりも大きくなるため、消去されたセルがあることが分かる。
【００３２】
セルＴのプログラミング、消去および読み出しの詳細については従来技術において周知であり、本発明と密接に関係しているわけではない。したがって、簡略化の目的でこれ以上詳しく説明することは控えてある（発明の名称「Ｏｖｅｒｅｒａｓｅ Ｃｏｒｒｅｃｔｉｏｎ ｆｏｒ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｗｈｉｃｈ Ｌｉｍｉｔｓ Ｏｖｅｒｅｒａｓｅ ａｎｄ Ｐｒｅｖｅｎｔｓ Ｅｒａｓｅ Ｖｅｒｉｆｙ Ｅｒｒｏｒｓ」の米国特許第５，６４２，３１１号などを参照のこと）。
【００３３】
プログラミング、ソフトプログラミングまたは消去などを検証するには、アレイのセルと基準アレイ１１８のセルの両方に読み出し電圧を印加する。たとえばプログラミングの場合、閾値が４．５Ｖの基準セルを比較に利用し、一方消去の場合は閾値が２．５Ｖの基準セルを比較に利用する。
【００３４】
以下、本発明の検証手順を消去検証手順との関連でさらに詳細に説明する。しかしながら、本発明には高い列リークの影響を軽減するのが望ましい他の多種多様なタイプの検証（プログラミング、ソフトプログラミング、ＡＰＤＥなど）において用途があることは理解できよう。
【００３５】
代表的なフラッシュＥＥＰＲＯＭ１０では、すべてのセルＴが同時に消去される。メモリセルＴの消去は、上述した短い消去パルスをアレイ１００のセル各々に繰り返し印加して行われる。消去パルスを１回加える都度、セルごとに消去検証を行ってアレイに含まれる各セルの閾値が２．５Ｖなどの限界値未満であるか否か、あるいはセルが消去不足ではないか否かを判断する。消去不足のセルが検出されると、アレイ全体にもう一度消去パルスを印加する。
【００３６】
図４を参照すると、特定の選択されたセル（Ｔ_１など）についての消去検証手順は以下のとおりである。上述したように、消去検証は一度に１つずつセルを選択してセルごとに行われる。たとえば、プロセッサ１１４はＴ_１のドレインに接続された特定のビット線ＢＬとＴ_１のゲートに接続された特定のワード線ＷＬに高い電圧（５Ｖなど）が印加されるようにしてセルＴ_１を選択する。Ｔ_１以外のセルが選択されてしまわないように、他のビット線ＢＬならびにワード線ＷＬにはいずれも低い電圧（０Ｖ）が与えられる。また、消去検証手順の際にプロセッサ１１４は、選択されたセルＴ１と同じビット線ＢＬを共用する選択されなかったセルのあるｐウェル１０２（図３）に電源１１２から負のバイアス電圧Ｖ_{ｐｗｂｉａｓ}が供給されるようにする。負のバイアス電圧Ｖ_{ｐｗｂｉａｓ}は、たとえば、０Ｖから−５Ｖの範囲の電圧である。同様に、プロセッサ１１４は、選択されたセルの電流との比較の対象になる基準セルのある基準アレイ１１８のｐウェルに同じ負のバイアス電圧Ｖ_{ｐｗｂｉａｓ}が電源１１２から供給されるようにする。
【００３７】
ｐウェル１０２に印加される負のバイアス電圧で生じる基板バイアス効果によって、選択されたセルＴ_１とビット線を共用しているすべてのセルで閾値電圧Ｖ_ｔｈが高くなる。したがって、このようにしなければｐウェル１０２に印加される従来の読み出し状態の電圧では発生していたであろうリーク電流（図１のリーク電流Ｉ_２など）が低減されるおよび／または発生しなくなる。消去検証手順の間にセルＴ各々の閾値電圧Ｖ_ｔｈが高くなっているため、過消去されたセルが原因で発生する電流リークが少なくなる。したがって、選択されたセルＴ_１があるがゆえにビット線ＢＬ上の電流が電流Ｉ_１と実質的に等しくなる。これによって、閾値電圧Ｖ_ｔｈが高められた選択されていないセルが間違った検証状態を生むリーク電流の一因になることがなくなり、間違った検証状態に陥る可能性が低減される。
【００３８】
選択されたセルＴ_１のｐウェル１０２に印加される電圧バイアスは基準アレイ１１８の対応する基準セルにも印加されるため、選択されたセルＴ_１の閾値電圧と基準セルの閾値電圧とに対して同じように影響がおよぶ。よって、センス増幅器１１６は読み出し動作の場合と同じ方法で単にビット線の電流と基準セルの電流とを比較するだけである。あるいは、選択されたセルのｐウェルと基準セルとに異なるバイアス電圧を印加した場合にこれに応じて基準セルの閾値電圧Ｖ_ｔｈを調整できるのであれば、このような異なるバイアス電圧を印加してもよい。
【００３９】
上述したプロセスを消去検証手順の一部としてアレイ１００に含まれるそれぞれのセルについて繰り返す。消去検証手順が完了したら、プロセッサ１１４はアレイ１００および基準アレイ１１８のｐウェルのバイアスレベルをそれぞれ元のバイアスレベルに戻す（すなわち、バイアスレベルを読み出し状態のバイアスレベルに戻す）。
【産業上の応用可能性】
【００４０】
本発明の消去検証手順については、これ以外の従来の消去プロセスの一部とすることが可能である。あるいは、この消去検証手順を（たとえば、上述した米国特許第５，６４２，３１１号に説明されているような）ＡＰＤＥなどの高度な消去・消去検証手法の一部としてもよい。この場合、ＡＰＤＥ手順では従来の検証方法（すなわちｐウェル＝０Ｖ）を使ってもよいし本願明細書にて提案する新たな方法（すなわちｐウェル＜０Ｖ）を使ってもよい。また、ソフトプログラミング、ＡＰＤＥ、あるいは他のさまざまなＶ_ｔｈ圧縮スキームなどの列リークを低減するための他の手法と本発明とを併用してもよい。たとえば、消去検証時に印加する負のバイアス電圧Ｖ_{ｐｗｂｉａｓ}は、本願明細書に記載のとおりセルの列リークを低減するものであるが、（これをＡＰＤＥ検証時に使用すると）ＡＰＤＥパルスの数が少なくなることが分かっている。また、Ｖ_ｔｈの配分を簡潔にし、ソフトプログラミングに伴うオーバーシュートをなくし、スロービットの存在下で機能することが明らかになっている以下の手法と一緒に本発明を実施してもよい。
【００４１】
本発明の態様を取り入れた代表的な消去手順２００を図５にまとめてある。ステップ２０２で始まり、従来の消去／ＡＰＤＥプロセスを使って最初の消去が行われる。ステップ２０２ではｐウェル１０２に印加される負のバイアス電圧Ｖ_{ｐｗｂｉａｓ}を使って上述した消去検証およびＡＰＤＥ検証が行われる。次に、ステップ２０４でＶ_ｔｈ圧縮がなされる。たとえば、あらかじめ定義された閾値未満のすべてのビットにソフトプログラミングパルスを１回送り、ｐウェル１０２に印加される負のバイアスを使って再度検証を行う。続いてステップ２０６においてＡＰＤＥでの消去戻し（ｅｒａｓｅ ｂａｃｋ）を行う。しかしながら、ステップ２０６では圧縮後の列リークが低いことからｐウェル１０２に印加される負のバイアスを使わずにＡＰＤＥでの消去戻しを行う方が好ましいが、このステップで負のｐウェルバイアスを利用してもよい。最後に、ステップ２０８では、検証時に負のｐウェルバイアスを使用するか否かを問わず必要に応じてインテリジェントソフトプログラミングを行えばよい。
【００４２】
また、本発明には間違った検証をなくすために高い列電流リークの存在を選択的に低減すると望ましい他のタイプの検証プロセス（プログラミング、ソフトプログラミング、ＡＰＤＥなど）での用途もあり、本発明の意図した範囲の中にはこのような用途も含まれる。特定の列にあるセルを上述した例のようにそれぞれ１つずつ選択してもよいし、一度に２つ以上のグループで選択してもよい。負のｐウェルバイアス電圧を印加すると、検証プロセスの間リーク電流が回避されるような形で、選択されていないセルの閾値電圧が高くなる。
【００４３】
以上、特定の好ましい実施形態について本発明を図示および説明してきたが、当該技術分野に熟練した他の者が本願明細書を読んで理解すればこれと等価なものならびに改変したものを思い付くであろうことは明らかである。本発明はこのような等価なものや改変したものをすべて含み、添付の特許請求の範囲に記載の範囲によってのみ限定されるものである。
【図面の簡単な説明】
【００４４】
【図１】従来技術のフラッシュＥＥＰＲＯＭデバイスにおいてリーク電流がどのようにして生成されるかを示す、簡単な電気的概略図である。
【図２】本発明によるフラッシュＥＥＰＲＯＭデバイスのブロック図である。
【図３】図２の本発明によるフラッシュＥＥＰＲＯＭデバイスに含まれるメモリセルのアレイの概略図である。
【図４】本発明によるフラッシュＥＥＰＲＯＭデバイスにおいてリーク電流がどのようにして低減されるかを示す、簡単な電気的概略図である。
【図５】本発明の特徴を取り入れた、消去および過消去補正手順を示すフローチャートである。

Claims (8)

1. 半導体基板のｐウェル（１０２）に形成され、動作可能に行と列とに配置された複数のフラッシュメモリセル（１００）のアレイを有するフラッシュメモリデバイス（１０）において動作を検証するための方法であって、同じ行にあるセル（１００）がそれぞれ対応する同一のワード線（ＷＬ_ｉ）に接続されたコントロールゲートを有し、同じ列にあるセル（１００）がそれぞれ対応する同一のビット線（ＢＬ_ｊ）に接続されたドレインを有し、これらのセル（１００）の各々がソース電位に接続されたソースを有し、
   ｉ）同じ列に対応するビット線（ＢＬ_ｊ）と、これについてみたときに選択対象となる少なくとも１つのセルに接続された１本のワード線（ＷＬ_ｉ）または複数のワード線とに高い電圧を印加し、これについてみたときに同じ列の選択されていないセルに接続された残りのワード線に低い電圧を印加することで、同じ列のセル（１００）の中から少なくとも１つのセルを選択するステップと、
   ｉｉ）検証動作の間、負のバイアス電圧（Ｖ_{ｐｗｂｉａｓ}）を選択的に前記ｐウェル（１０２）に印加するステップと、
   ｉｉｉ）選択された少なくとも１つのセルのビット線（ＢＬ_ｊ）を流れる電流と基準セルの電流とを比較するステップと、
   ｉｖ）選択された少なくとも１つのセルが正しく動作しているか否かを上記の比較に基づいて検証するステップとを含む方法。
2. 前記負のバイアス電圧（Ｖ_{ｐｗｂｉａｓ}）の印加が、前記選択された少なくとも１つのセルと同じビット線（ＢＬ_ｊ）に接続された選択されていないセルの閾値電圧（Ｖ_ｔｈ）を高め、この同じビット線（ＢＬ_ｊ）に接続された選択されていないセルのリーク電流を低減する機能を果たす、請求項１記載の方法。
3. 検証動作時に対応する負のバイアス電圧を基準セルのｐウェルに印加するステップをさらに含む、請求項１記載の方法。
4. 前記メモリセル（１００）のｐウェル（１０２）に印加される負のバイアス電圧（Ｖ_{ｐｗｂｉａｓ}）が、前記基準セルのｐウェルに印加される負のバイアス電圧と等しい、請求項３記載の方法。
5. 前記選択されたセルのｐウェル（１０２）に印加される負のバイアス電圧（Ｖ_{ｐｗｂｉａｓ}）が、前記基準セルのｐウェルに印加される負のバイアス電圧とは異なる、請求項３記載の方法。
6. 前記フラッシュメモリセル（１００）のアレイに含まれる各セルについて前記ステップｉ〜ｉｖを繰り返す、請求項１記載の方法。
7. 前記検証動作が、消去検証、プログラミング検証、ソフトプログラミング検証および／またはＡＰＤＥ検証である、請求項１記載の方法。
8. 半導体基板のｐウェル（１０２）に形成され、動作可能に行と列とに配置された複数のフラッシュメモリセル（１００）のアレイと、
   前記セル（１００）の動作を検証するための制御回路とを含み、
   同じ行にあるセル（１００）がそれぞれ対応する同一のワード線（ＷＬｉ）に接続されたコントロールゲートを有し、同じ列にあるセル（１００）がそれぞれ対応する同一のビット線（ＢＬｊ）に接続されたドレインを有し、これらのセル（１００）の各々がソース電位に接続されたソースを有し、
   前記制御回路が請求項１乃至７のいずれか１項に記載のステップを実行する、フラッシュメモリデバイス。

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