TWI222075B - Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage - Google Patents

Description

1222075 、發明說明（1) [技術領域] 本發明係有關於包括一電子式可拭除 憶胞(快閃EEPR0M)陣列的一積體電路記憶體 地有關於提供一用來在高縱行耗損之前提供正的 路（memory cell，本文中稱為記憶胞）。 確確<、 [背景技術] 一種微電子快閃或區段拭除電子式 、 讀記憶體（快閃EEPR0M)，其係包括可彳§ 4除可程式化唯 尔a括可獨立設外兹4叙續敌 的記憶胞陣列。各記憶胞的尺寸以及=汁耘式與頌取 選擇的電晶體組而做得很小，_選I = ^ 體則藉由名略 夠獨立地执除。所有的記憶胞則可當作一區段而 ⑽二型==括 * *. Μ,, ΛΓΛ", 或ο來没計該記憶胞的程式，或者 一進制1 ，來拭除。該些記憶胞係‘===作 列裡，在橫列裡之記憶胞的控制閘極 ：：2矩形陣 在縱行中之記憶胞的汲極則連接到各 j各條字元線， 的源極係彼此連接。此種組態為 ^線。該些記憶胞 記憶體組態。 叙所知之— N〇R(非或） 藉由典型地將9伏特（v)施加到抑 加到該汲極，以及將該源極接地來^ ^極、5V(伏特）施 情形導致熱電子從汲極耗盡區注入一記憶胞，此種 J >予動閘極。當將程式 ^22075 發明說明（2) — 2 f移除時，③入的電子則在浮動閘極裡被捕释… 引II中產生負電荷，該負電荷則將該記憶胞的閾電^ %亚 到超過大約4V(伏特）的值。 晃壓增加 4 §己憶胞係藉由典型地將5 V施加到控制閘極、脾 、、Ζ到連接汲極的位元線、將源極接地、並將該位元緩= ^感應出而來讀取。假如將該記憶胞程式化而且該閾雷颅 目對地高（例如，4V)的話，該位元線的電流則將為零，' = ，少相當地低。假如沒有將該記憶胞程式化或拭除的話二 j閾電壓則將相當低（例如，2 ν )，該控制閘極電壓則將提 回通道’且該位元線電流會相當地高。 立一個記憶胞可以許多的方式拭除。在一組態中，一記 ，胞可藉由典型地施加1 2V到源極、將控制閘極接地並允 許汲極浮動而來拭除。這導致在程式化期間注入到浮動閘 極的電子，藉由F〇wier —Nordheim隧道擊穿效應，從浮動 閘極移除經過薄隧道氧化層而到源極。不然的話，記憶胞 則可藉由提供將大約M 0V的負電壓施加到控制閘極、將5V %加到源極並允許沒極浮動而來拭除。不然的話，記憶胞 可藉由將大約-1 0 V的負電壓施加到控制閘極，將大約+ 1 0 V 的正電壓施加到p井而來拭除。 用習知快閃E E P R 0 Μ記憶胞組態的一個問題乃起因於製 造上的容差’而某些記憶胞則在其他記憶胞變得充分拭除 之前變得過度拭除。因此，在每一拭除步驟之後，可實施 一拭除確認製程或步驟（拭除確認）。尤其是拭除榷認係一 個§己憶胞接者一個記憶胞地進行，以決定是否該陣列裡的

91973.ptd 第7頁 1222075 五、發明說明（3) 各記憶胞具有超過臨界（例如3V)的閾電壓，或者是否該記 憶胞為、、拭除不足〃（u n d e r e r a s e d )。假如檢測出拭除不 足之記憶胞的話，則會對全部的陣列施加一額外的拔除脈 衝。以如此的拭除步驟，沒有拭除不足的記憶胞則將同樣 地重複地被拭除，而該記憶胞的浮動閘極則在最後可能獲 得低於0伏特的閾電壓。以低於零伏特之閾電壓來拭除的 記憶胞則稱為、、過度拭除〃。

過度拭除的記憶胞因為在程式化或讀取步驟期間會產 生位元線漏損電流而不受歡迎，該程式化或讀取步驟會使 該記憶體不產生作用。過度拭除記憶胞的浮動閘極會耗盡 電子，並變得帶正電。這種情形導致過度拭除的記憶胞具 有如同耗盡模式電晶體的功能，並在接著的程式化與讀取 操作期間’導入耗損，而該電晶體則無法藉由正常地操作 施加到它們的控制閘極的電壓而關閉。 另一方面 憶胞導致資料 的記憶胞例如 制值0的時候， 此，重要的是 記憶胞的存在 誤地確認為完 在過去成 題，其係會在 確認。更具體 ，拭除不足的記憶胞 之錯誤儲存而同樣為 可在該記憶胞事實上 •當作具有程式化的二 ，該拭除確認步驟會 。拭除確認步驟會在 全拭除之處，重要地 為過度拭除記憶胞之 拭除確認期間内導致 地’在拭除確認期間 非所希望 打算具有 L進制1而 正確地檢 拭除不足

W 位元線耗 不足拭除 内，每一 如拭除不足記 者。拭除不足 程式化的二進 來讀取。因 測出適當拭除 記憶胞令人錯 錯誤確認〃。 損電流的問 記憶胞的錯誤 次僅有一字元

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1222075 五、發明說明（4) 、線維持在高點，該字元線乃在測試之下連接到包括選擇記 憶胞之一橫列記憶胞的控制閘極。其它的字元線則接地。 正電壓則施加到包括選到記憶胞之縱行裡所有記憶胞的汲 極。假如縱行中一未選到記憶胞或複數個記憶胞的閾電壓 為零或負時，漏電流則將流經未選記憶胞或複數個記憶胞 的源極、通道、以及汲極，並可能會導致錯誤的確認。 此令人不希望的效應乃說明於第1圖中。數個浮動閘 極記憶胞電晶體TG到1\其縱行的汲極係連接到位元線BL， 該位元線本身則連接到位元線驅動器1。電晶體Tg到Tm的源 極則典型地連接到地面。一次選擇電晶體TQ到1^的其中一 個，以用於拭除確認之步驟，並施加一，例如5 V的正電壓 到其控制閘極以開啟電晶體。在縱行中未選擇電晶體的控 制閘極係連接到地面。 如第1圖所示，將5 V施加到電晶體T i，該5 V則將該電 晶體開啟。流動經過電晶體Τι的電流丨i，則從地面流經過 為電晶體T i的源極、通道（未顯示）與没極，並流經位元線 BL ’而到驅動器1。理想狀態上，該位元線電流=應該等 ^1並由感應放大器感應出來（未顯不）。該感應放大 =較該位元線電流IBL與在參考記憶胞中（同樣未顯^示）的電 流I ref (確認電流），該參考記憶胞乃顯示充分拭除的記憶 胞。將所提供的電晶體L充分地拭除，而位元線電流1丨 (或i i)則相等於經由感應放大器所決定參考記憶胞^的電 流I ref。假如沒有將電晶體^充分地拭除的話，位元線電流 1 BL (或I 〇就小於由感應放大器所決定的電流I 。^ t卜钟

91973.ptd 第9頁 1222075 五、發明說明（5) 有可能確認該電晶體Ί\是否以感應放大器的輸出為基礎而 充分地予以拭除。 不管怎樣’假如將未選電晶體的其中一個或更多個過 度拭除的話，例如第1圖所示的電晶體τ2。那該電晶體的 閾電壓則將為零或為負值，而標示為〗2的背景漏損電流則 將流經電晶體Τ2。在電晶體τ i之拭除確認期間内的位元線 電流I BL，則於現在不再相等於I i，但卻相等於I i以及背景 漏損電流I 2的總和。 在典型的快閃E E P R 0 Μ中，較多數目，例如5 1 2個如第1 圖所示之電晶體記憶胞的沒極，則連接到每一位元線（縱 行）。假如在位元線上有實質多數的記憶胞形成背景漏損 電流的話’那於拭除確認製程期間内，位元線上之全部漏 損電流與來自選擇記憶胞之電流的結合乃相等或超過參考 記憶胞電流I ref。這會導致錯誤的確認狀況，而在此處’ 選擇記憶胞本身則依然拭除不足，此種狀況則確認為起因 於位元線上漏損電流之貢獻的拭除。 有鑑於上述與習知快閃EEPR〇M裝置有關的缺點’在此 技術領域有著強烈的需求的是希望有一種即使在高縱行漏 損之情形也能提供精確之拭除確認之裝置與方法。^外丄 在該技藝中，用來進行其他種類之確認，而甚至在=縱行 耗損之前沒有錯誤確認的裝置與方法亦強烈地令人而要 [發明之揭露] 本發明提供一種於確認製程期間，降低在快閃E f 明 裝置裡之縱行漏損，從而避免錯誤之確認的技術

91973.ptd 第10頁 1222075 五、發明說明（6) 具有在N0R (非或）陣列或其他型態陣列中的應用，在該陣 列中’多數個記憶胞乃平行地連接。該發明藉由降低未選 擇圮憶胞之漏損而來操作，該未選擇記憶胞係與確認的選 〆 擇記憶胞平行，藉此而避免錯誤的確認。該發明可同樣地 結合其他技術來使用，譬如軟程式設計、自動程式設計干 擾拭除（APDE)、或種種其它的v th袖珍結構，以降低縱行漏 損。

在根據本發明之確認製程期間，將在陣列中一選定記 隐胞或複數個記憶胞的電流，與確認參考記憶胞電流j 相比較。來自未選記憶胞的漏損電流，其係藉由將一負偏 電壓（例如，小於〇 V至-5 V )施加到該陣列之記憶胞所放置 的P井而減少。該記憶胞的本體效應將導致用於各個記憶 胞的閾電壓（Vth)增加，從而減少該漏損電流。藉由施加相 同的負偏電壓到該參考記憶胞的p井，可在沒有伴隨從未 選到記憶胞來之漏損電流的情況下，將選到記憶胞或負數 個記憶胞以及參考記憶胞的電流作比較。依次地，這種情 況避免了在確認製程期間錯誤的確認。 月 快閃δ己憶體裝置遂根據本發明的一樣態而設置。該快 閃記憶體裝置包括在半導體基板之ρ井裡所形成，且有效、 地排列成橫列與縱行之陣列的快閃記憶胞，其中在相同樺 W中的3己憶胞，各個具有連接到相同對應字元線的控制閘 極^在相同縱行中的記憶胞，各個則具有連接到相同對應 位元線的沒極，各記憶胞的源極乃連接到源極電位。此 外，快閃記憶體裝置包括用來確認該記憶胞是否已經拭除

1222075 五、發明說明（7) 的控制電路。該控制電路係裝配來進行以下的步驟：I ) 藉由施加高電壓到相對應於相同縱行的位元線以及相對應 地連接到該至少一選到記憶胞的字元線或複數條字元線， 以及藉由施加低電壓到相對應地連接到在相同縱行中未選 到記憶胞的剩下字元線，而從相同縱行裡之記憶胞間選到 至少一記憶胞；Π )於確認操作期間，將負偏電壓選擇性 地施加到p井；m )將經過選出至少一記憶胞之位元線的電 流與參考記憶胞的電流相比較；以及IV )確認該選到的至 少一記憶胞係根據該比較而正確地操作。 記憶體 基板中 憶胞， 接到相 憶胞的 極連接 一高電 到該至 由施加 憶胞的 一記憶 ^到該 與參考 —記憶

據本發明之另一樣態而設計的方法係為了確認快爲 裝置中的操作而設置，該裝置乃具有形成於丰;導晃 之p井且有效地以列與行來排列之一陣列的快閃記 其中在相同列中的記憶胞，各記憶胞的控制閘極妇 同的對應位元線’而在相同縱行中的記憶胞’各气 汲極連接到相同對應的位元線，而各個記憶胞的2 到源極電位。該方法包括以下步驟：I )藉由施加 壓到相對應於相同縱行的位元線以及相對應地連与 少一選到記憶胞的字元線或複數條字元線，以及 一低電壓到相對應地連接到在相同縱行中未選到畜 剩下字元、線，而從相同縱行裡之記憶胞間選出至:丨 胞，n )於確認操作期間，將負偏電壓選擇性地施 ?井，m )將經過至少一選到記憶胞之位元線的電^ =憶胞的電流相比較；以及汉）確認該選出的至少 胞係根據該比較而正確地操作。

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為了完成以上相關夕 —八日日廿於由& * 的，本發明隨後則包含於下文 兀全况明並於申請I剎炫m丄^ m ^ ^ m , ^ m , 引乾圍中特別指出的特徵。以下的說 明與所附加的圖式，1 4 —丄☆ ^ 八係在本發明詳細的某些說明性具體 ffi n μ % > I、 何，這些具體實施例乃標示出可採 時，本發明之其他目一些。當連同該附圖而考慮 之詳细1明而轡〜的、優點與新特徵則將從以下之發明 之序細3兒明而變得明顯。 [實施本發明之模式] 說明’在附圖中，同樣的參考數 同的元件。 字

本發明將參考附圖而 則用來參考從頭到尾相 最初參考第2圖，其係顯示根據本發明的快閃EEPR0M 、10。EEPR0M裝置10係為一包括快閃EEpR〇M記憶胞陣列 〇的積*體電路，以及使陣列100中之記憶胞的程式設計、 拭除、讀取、過度拭除校正等等生效的電路。該快閃 EEPR0M陣列100係由在第3圖有更詳細說明的各個記憶胞組 成0

如第3圖所示，陣列1〇〇包括排列在m+1行與η + ι列之陣 列中的浮動閘極電晶體記憶胞τ。在一特定縱行的每一個 特定的記憶胞Ti，j(在此1=0至m ;且].=〇至η)，其具有連接 到位兀線BL#汲極（在此].=0到η)。每個陣列記憶胞 源極則連接到源極供應電壓Vss。在一特定橫列中各特定 土憶胞1\」的閘極則連接到字元線WLi(在此i=〇到。 關於快閃EEP ROM裝置10形成於其上的半導體基板而 言，陣列記憶胞ΤΜ則如第3圖所示地形成於p井1〇2中。根

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五、發明說明（9) 據本發明，該p井10 2接收到選擇性控制的偏電壓v b ， 該偏電壓於確認製程或步驟期間内可以降低特定縱行裡的 漏損電流。藉由選擇性地將負偏電壓（例如，〇v- V仃之 - 5 V )提供到P井1 0 2 ’記憶胞T i，j的本體效應則導致各5記憶 胞的增加閾電壓。結果，例如，在拭除確認製程期間，降 低的漏損電流則發生於陣列1 ο 〇裡之未選擇與潛在過a度拭+ 除記憶胞之間。 & 更進一步地根據本發明，相對應的負偏電壓則提供到 P井，在P井中，則放置有與選擇記憶胞或複數個記憶胞有 關連的參考記憶胞。結果’在選擇記憶胞位元線上的電流 與參考記憶胞電流之比較則導致正確的確認（即，就選擇 記憶胞是否已經充分地拭除而論）。 再度參考第2圖，在特定縱行裡連接記憶胞之汲極的 各位元線BL(例如，BL〇、BLi、BLn)，其係連接到 裝置1 0中所包括的位元線上拉電路1 〇 6以及縱行解碼器 1 〇 8。在特定橫列中，各連接記憶胞之閘極的字元線（例 如’ WL〇、WLi.......WLm)則連接到橫列解碼器1 1 〇。

當橫列解碼器1 1 0由處理器或狀態機制η 4所接收的橫 列位址控制時，橫列解碼器1丨〇就接收來自電源供應器η 2 的電壓信號，並將該特定的電壓信號分配到字元線WL。同 樣地’當位元線上拉電路1 〇 6由來自處理器n 4的信號控制 時’位元線上拉電路1 〇 6就接收來自電源供應器n 2的電壓 仏號 並將該特定的電壓信號分配到位元線BL。而由電源 供應器1 12所提供的電壓，係產生於由當處理器Π4接收之

1222075 五、發明說明（ίο) 信號控制的時候。 當縱行解碼器1 0 8由處理器1 1 4接收到的縱行位址信號 控制時，縱行解碼器1 0 8則將來自特定位元線BL的信號傳 到感應放大器或比較器1 1 6。感應放大器11 6進一步接收來 自參考陣列1 1 8之參考記憶胞的信號。隨著來自縱行解碼 器1 0 8與參考陣列1 1 8的信號，各感應放大器1 1 6隨後則提 供標示與參考記憶胞線相關之位元線BL狀態的信號，感應 放大器則經過資料快取或缓衝區1 2 0而連接到處理器1 1 4。

為了將快閃記憶體陣列1 0 0裡之記憶胞T程式化，從電 源供應器1 1 2提供一高的閘極與汲極電壓脈衝到記憶胞τ。 記憶胞的源極與P井可予以接地，或同樣地可予以設定為 非零電位。高閘極與沒極電壓脈衝可使電子從源極流動到 沒極’以克服能量阻障，以產生、、熱電子，，，這些埶電子 則加速經過薄介電層，該介電層乃使電子能夠驅動&記憶 胞的洋動閘。這種情形導致記憶胞之閾電壓vth的增加， 該閾電壓則係為記憶胞T導電所需要的閘極至源極電壓。

為了拭除快閃記憶體陣列100中的記憶胞，乃採用 Fowler-Nordheim隧道擊穿效應，其中，例如施加相當高 的負間極至p井的電壓脈衝，每一個約少數毫秒。大楚的 負閘極至P井電壓脈衝則使電子從降低閾電壓之 浮動閘極隧穿。 就S買取一記憶胞而論，乃 的控制閘極電壓，通常為5 V。 憶胞以及具有近似3 V之閾電壓 施加3 _ 0與6. 5伏特範圍之間 將5 V讀取脈衝施加到陣列記 之參考陣列1 1 8中記憶胞的

1222075 五、發明說明（11) 閘極。在具有陣列1 0 0之陣列記憶胞的程式化狀態中，該 陣列具有超過5V的閾電壓，由具有3V閾電壓之參考記憶胞 所提供的電流將較大’此乃標示出程式化記憶胞的存在。 在陣列1 0 0之記憶胞的閾電壓低於3 V的拭除狀態中，由陣 列兄憶胞提供的電流將較大於閾電壓為3 v的參考記憶胞， 此乃標示出拭除記憶胞。

程式化、拭除以及讀取記憶胞T的細節，係於該技藝 中為已知，因此與本發明並無密切的關係。相應地，進一 步的細節則已經為了簡潔而省略（可參見，例如美國專利 第5，6 4 2，3 1 1號’標題為、限制過度拭除並預防拭除確認 錯誤之快閃記憶體之過度拭除的校正〃）。 為了確認程式設計、軟程式設計或拭除，例如，讀取 電壓則施加到陣列裡的記憶胞以及參考陣列1丨8裡的記憶 胞。就程式設計而言，具有閾電壓4_ 5V的參考記憶胞則用 於比較，然而就拭除而言，例如，閾電壓為2 5 v的參考記 憶胞則用於比較。 現將更詳細地結合本發明之確認步驟與拭除確認步驟 而一起說明。無論如何，應知本發明具有多種其他型態之 確認的應用（例如，程式設計、軟程式設計、Apde(自動程

式設計干擾拭除）等等），在此處係希望應用於降低高縱行 耗損之效應。 在示範性快閃EEPROM10中，所有的記憶胞τ乃同時地 拭除。記憶胞T之拭除乃藉由上述施加到陣列1 〇 〇裡各記憬 胞之短拭除脈衝的重複應用而執行。在各拭除脈衝之後思

1222075 五、發明說明（12) 拭除確認乃一個記憶胞接著一個記憶胞地進行，以決定是 否陣列裡的各記憶胞具有低於例如2 _ 5 V之界限的閾電壓， 或是否一記憶胞為拭除不足。假如檢測出一拭除不足記憶 胞的話，額外的拭除脈衝則施加到全部的陣列。 現在參考第4圖，特定選擇記憶胞（例如，T i)所用的 拭除確認步驟乃發生於下。如上述，拭除確認係藉由一次 選擇一記憶胞而一個記憶胞接著一個記憶胞地進行。例 如，處理器1 14乃藉由導致高電壓（例如5V)施加到連接Τι 之汲極的特定位元線BL以及連接到T1之閘極的特定字元線 Wh而選到記憶胞L。所有其它的位元線BL以及字元線几則 接收到低電壓（例如，0V)，以致使除了 L之外，該些記憶 胞仍未選出。此外，在拭除確認製程期間内，處理器1 1 4 導致電源供應器1 1 2將負偏電壓Vpwbias提供到存在有未選到 冗憶胞的p井1 0 2 (第3圖），在p井中，未選到記憶胞則與選 到記憶胞T!共享相同的位元線BL。負偏電壓Vpwbias可以例如 是在0V到-5V範圍内的電壓。相同地，處理器114則導致電 源供應器112提供相同的負偏電壓Vpwbus到參考陣列118的p 井中’在該陣列中，存在有參考記憶胞，而選到記憶胞的 電流則與參考記憶胞相比較。

由於施加到P井102之負偏電壓所造成的本體效鹿，所 以共享選到記憶胞Ί\之位元線之所有記憶胞的閾電壓^ ^則 將增加。因此，可用別的方法而呈現具有施加到^井】(^之 習知讀取狀況電壓的任何漏損電流（即在第1圖中的耗損電 流）則將減少以及/或者消除。因為各記憶胞T的閾電壓V

1222075 五、發明說明（13) 已經於拭除確認步驟期間增加，所以較少的電流漏損則將 因為任何過度拭除的記憶胞而發生。相對地，在位元線BL 上的電流因選擇記憶胞τ i而與電流〗i相等。因為具有增加 之閾電壓Vth的未選到記憶胞，將不提供導致錯誤確認狀況 的漏損電流，所以這種情形會減少錯誤確認狀況的可能 性。 因為施加到選到纪憶胞T it p井1 〇 2的偏壓係同樣地施 加到該參考陣列1 1 8裡相對應的參考記憶胞，所以選到記 憶胞T i與參考記憶胞的閾電壓將相等地發生作用。因此， 感應放大器11 6則以與讀取操作相同的方式而簡單地將位 元線電流與參考記憶胞電流相比較。或者，只要相應地調 整參考§己憶胞的閾電壓V th ’不同的偏壓就可施加到選到記 憶胞與參考記憶胞的P井。上述製程係重複用於陣列1 〇 〇裡 的各記憶胞，以當作部分拭除確認步驟。在已經完成拭除 確認步驟之後，處理器11 4則導致用於陣列1 〇 〇與參考陣列 11 8之p井的偏壓等級回到它們習知的偏壓等級（亦即是， 將偏壓等級回到讀取狀況偏壓等級）。 工業上之應用] 本發明的拭除確認步驟可以是另外習知拭除製程的— 部分或者，拭除確認步驟可以是譬如A P D E (自動程式設計 干擾拭除）之先進拭除與拭除確認技術的一部分（如上述， 例如，在上述的美國專利第5，6 4 2，3 1 1號）。在這種情形 中，A P D E步驟可使用習知的確認方法（亦即是，P井=0 V )或 在此所提出的新方法（亦即是，P井< 0V)。此外，該發明 91973.ptd 第18頁 1222075 五、發明說明（14) 玎與其它的技術結合，譬如軟程式設計、APDE、或種種其 它的V th袖珍結構，以用於降低縱行漏損。例如，於拭除確 認期間施加的負偏電壓Vpwbias，其降低在此所述之記憶胞 的縱行漏損，並已經令人發現到降低了 APDE脈衝的數目 (當於APDE確認期間使用時）。此外，本發明可連同以下的 技術而實施，該技術已經令人發現到可將的分佈袖珍 化’刪除軟程式設計過衝，該技術並且在出現慢速位元時 起作用。

第5圖概括合併本發明態樣性拭除步驟2 〇 〇之實施範 例。從步驟202開始，最初的拭除係使用習知的拭除/ ApDE 製程來進行。在步驟2〇2中，上述的拭除確認以及…㈣確 認則使用施加到p井102的負偏電壓而來進行。接 著，於步驟204中進行Vth之袖珍化。例如，在預定閾電壓 以下的所有位元則接收單一軟程式設計的脈衝，而確認再 度使用施加到p井102的負偏電壓。接著，在步驟2〇6中， 則進行以APDE的往回拭除。在步驟2〇6中，無論如何，因 為袖珍化之後的低縱行漏損，故用ApDE的往回拭除則較佳 地在沒有施加到p井1〇2之負偏電壓的情形下實施，雖然 此步驟中可同樣地使用負P井偏電壓。最後，在步 〇 8 中，假如希望的話，具有或不具有負？井偏電壓的知絲 軟程式設計，其係可於確認期間内實施。 Μ主 本發明同樣地具有在其他型 如，程式設計、軟體程式設計、 性地降低高縱行電流漏損的存在 態確認製程的應用（例 APDE等等），在此，選擇 ，以刪除錯誤的確認。本

1222075 五、發明說明（15) 發明包括預期之申請專利範圍内的此種應用。在特定縱行 中的各個記憶胞，係可如同在上述實例中一個接著一個地 予以選出，或者一次兩個或多個一組。藉由施加負p井偏 電壓，未選到記憶胞的閾電壓則增加，以致於可在確認製 程期間内避免漏損電流。 # 雖然本發明已於某些較佳具體實施例而顯示並說明， 但是，明顯的是，同等物以及修改將發生在那些根據閱讀 並理解該說明書而熟案該技藝者的身上。本發明包括所有 如此的同等物與修改，並僅由以下申請專利範圍的範圍來 限制。

Η 91973.ptd 第20頁 1222075 圖式簡單說明 [圖式之簡單說明] 第1圖係為簡化的電路示意圖，其顯示在先前技藝的 快閃EEPR0M裝置裡漏損電流如何產生； 第2圖係為根據本發明之快閃EEPR0M裝置的方塊圖； 第3圖係為根據第2圖本發明快閃EEPR0M裝置裡之記憶 胞陣列的示意圖； 第4圖係為簡化的電路示意圖，其顯示漏損電流如何 在根據本發明之快閃EEPR0M裝置中減少；以及 第5圖係為一流程圖，其顯示併入本發明特徵的拭除 與過度拭除校正步驟。 [元件符號說明] 1 位元線驅動器 10 快閃EEPR0M(電子式可拭除可程式化唯讀記憶體）裝置 1 00快閃EEPROM記憶體陣列 T 〇到T m浮動閘極記憶胞電晶體 Ίχ > T2 電晶體 BL Τ, BL^ BL〇' BL^ … 特定的記憶胞 電流 位元線電流 參考記憶胞中的電流（確認電流） Vss源極供應電壓 WLi字元線 WLo、Wh.......WLm 字元線 102 p 井 1 0 6位元線向上拔電路 1 0 8縱行解碼器 …、BLn 位元線 Τι 選擇記憶胞 U 背景漏損電流

BL

I ref

91973.ptd 第21頁 1222075 圖式簡單說明 11 0橫列解碼器 11 4處理器或狀態機制 1 1 8參考陣列

Vpwbias偏電壓 11 2電源供應器 11 6感應放大器或比較器 1 2 0資料快取或緩衝區

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Claims (1)

1. Ϊ222075 案號 91106286 年 修正 年 j| v Q 六、申請專利範圍 一 一 I 一種確認在一非或（NOR)快閃記憶體裝置（10)裡之操作 的方法，該裝置具有形成於一半導體基板裡之一 p井 (1 0 2 )且有效地以列與行來排列的一陣列快閃記憶胞 (1 0 0 )，其中，在一相同列中的記憶胞（丨〇 〇 )，各個具 有連接到一相同對應字元線（WL j)的一控制閘極，在一 相同列中的記憶胞（1 〇 〇 )，各個則具有連接到一相同對 應位元線（BL )的一沒極，而且各個記憶胞（1 0 〇 )具有 連接到一源極電位的一源極，該方法包括以下步驟·· I )藉由施加一高電壓到相對應於相同縱行的該位 元線（BL ]·)以及相對應地連接到該至少一選到記憶胞的 該字元線（WL D或複數條字元線，以及藉由施加一低電 壓到相對應地連接到在相同縱行中該未選到記憶胞的 該剩下字元線’而從一相同縱行裡之記憶胞間（丨〇 〇 )選 出至少一記憶胞； Π )於確認操作期間，將一負電壓偏電壓 (V pwbias)選擇性地施加到該p井（丨〇 2); m )將」經過该選出之至少一記憶胞之該位元線的一 電流與一麥考記憶胞的一電流相比較；以及 IV )確涊邊選到的至少一記憶胞是否根據該比較正 2·如申請專利範圍第㈣的方法，其中該負偏電壓 (Vpwbias)之該應用的功能乃在增加該未選到記憶胞的〆 閾電，（V th) 未選到記憶胞則連接到與選出之至少 记肊相同的位元線（BL j)，並降低經過連接到該相

   91973. ptc 第23頁 1222075 _案號91106286 年月Y日 六、申請專利範圍 修 修 更 i替換頁 同位元線（BL D之該未選到記憶胞的漏損電流。 3 ·如申請專利範圍第1項的方法，進一步包含在該確認操 作期間，將一對應的負偏電壓施加到該參考記憶胞之 一 p井的該步驟。 4 ·如申請專利範圍第3項的方法，其中施加到該記憶胞 (1 0 0 )之該p井（1 0 2 )的該負偏電壓（V pwbiaS)，係相等於 施加到該參考記憶胞之該p井的該負偏電壓。 5. 如申請專利範圍第3項的方法，其中施加到該選擇記憶 胞之該P井（1 〇 2 )的該負偏電壓（V pwbias)，其係不同於施 加到該參考記憶胞之該P井的該負偏電壓。 6. 如申請專利範圍第1項的方法，其中步驟則重複 用於快閃記憶胞〇 〇 〇 )之該陣列中的各記憶胞。 7如申請專利範圍第1項的方法，其中該確認操作係為一 拭除碟認、一設計程式確認、一軟體没计程式確認以 及/或者一 APDM認。 8 —種非或（N〇R)快閃記憶體裝置’包含： • 一陣列快閃記憶體記憶胞（1 0 0 )，形成於一半導體 基板裡之一 p井（1 0 2 )，且有效地以列與行來排列，其 $，在一相同行中的該記憶胞（1 0 0 )’各個具有連接到 一相同對應字元線（WL j)的〆控制閘極，在一相同列中 的該記憶胞（1 0 0 )，各個則具有連接到一相同對應位元 線（BL j)的一汲極，而且各個記憶胞（1 〇 〇 )則具有連接 到一源極電位的一源極；以及 控制電路，用於確認該記憶胞（1 0 0 )的操作，其中

   1222075 _案號91106286 舛么年1^)月> a 修正 ，·Ίΰ'〇、2 六、申請專利範圍 )·:- 丨' 該控制電路可用以實施進行前述申請專利範圍之任一 項中的步驟。 第25頁 91973. ptc