JP7105989B2 - 浮遊ゲートに容量結合されたゲートを有するメモリセルのプログラミング - Google Patents

浮遊ゲートに容量結合されたゲートを有するメモリセルのプログラミング Download PDF

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Description

（関連出願）
本出願は、２０１８年８月２４日出願の米国特許仮出願第６２／７２２，７７６号、２０１８年１０月１７日出願の米国特許仮出願第６２／７４６，９６２号及び２０１８年１２月１２日出願の米国特許出願第１６／２１７，９１６号の利益を主張するものである。
（発明の分野）
本発明は、不揮発性メモリアレイに関する。
スプリットゲート型不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、４つのゲートを有する従来のスプリットゲート型メモリセル１０を図１に示す。各メモリセル１０は、半導体基板１２に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６の間にはチャネル領域１８が延在している。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に形成され、チャネル領域１８の第１の部分から絶縁され（並びに、チャネル領域１８の第１の部分の伝導率を制御し）、好ましくは、ソース領域１４の一部分の上方にかけて形成される。選択ゲート２２（ワード線ゲートとも呼ばれる）は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁され（並びに、チャネル領域１８の第２の部分の伝導率を制御し）、また、浮遊ゲート２０に横方向に隣接する。制御ゲート２８は、浮遊ゲート２０の上方に配設され、浮遊ゲート２０から絶縁される。消去ゲート３０は、ソース領域１４の上方に配設され、ソース領域１４から絶縁される。好ましくは、メモリセル１０は対で形成され、各対は共通の消去ゲート３０及び共通のソース領域１４を共有し、これらの対は、各ドレイン領域１６が２つの隣接するメモリセル対によって共有されるように、端部から端部まで配置される。
高圧正電圧を消去ゲート３０にかけることによって、メモリセル１０に対して消去が行われ（電子が浮遊ゲート２０から除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０から消去ゲート３０までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する（図１に、浮遊ゲート２０から消去ゲート３０まで延在している矢印によって図示される）。消去効率は、消去ゲート３０のノッチを浮遊ゲート２０の上縁部の周囲に回り込ませることによって向上する。
メモリセル１０は、選択ゲート２２、制御ゲート２８、消去ゲート３０及びソース領域１４に適切な正電圧をかけ、ドレイン１６に電流源を加えることによって、プログラムされる（電子が浮遊ゲート２０に加えられる）。電子は、ドレイン１６から、チャネル領域１８に沿ってソース１４に流れる。電子は、加速して、選択ゲート２２と浮遊ゲート２０との間の間隙に到達したときに加熱される。図１に示すように、加熱された電子の一部は、浮遊ゲート２０からの静電引力による（制御ゲート２８の正電圧を浮遊ゲート２０に容量結合させることに起因する）浮遊ゲートの下のゲート酸化物絶縁体を通って、浮遊ゲート２０に注入される。このプログラミング技術は、熱電子注入として知られており、チャネル領域１８に沿って浮遊ゲート２０に延在している矢印によって、図１に図示される。
メモリセル１０は、ドレイン領域１６、選択ゲート２２（選択ゲート２２の下のチャネル領域部分をオンにする）及び制御ゲート２８（浮動ゲート２０に容量結合されている）に、正の読み出し電圧をかけることによって読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去し、制御ゲート２８の正電圧に容量結合される）と、容量結合された電圧により浮遊ゲート２０の下方のチャネル領域の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラミングされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり（すなわち、制御ゲート２８からの容量結合された電圧が、浮遊ゲート２０に蓄積された負電荷に打ち勝つのに十分ではない）、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラミングされた状態つまり「０」の状態として検知される。
メモリセル１０が、複数のプログラム状態（マルチレベルセル（multi-level cell、ＭＬＣ）と呼ばれる）を有するように、メモリセル１０を動作させることも可能であり、メモリセル１０は、例えば、２ビットの情報を記憶するための４つの状態１１、１０、０１及び００といった、２つを超える離散プログラム状態を有する。また、アナログ方式でメモリセル１０を動作させることも可能である（すなわち、アナログ読み出し信号値の範囲を生成するために、離散プログラミング状態がない）。いずれの場合でも、メモリセルは、意図されたプログラム状態を適切に反映する読み出し動作結果を遅れなく生成するため、メモリセルをオーバープログラムしない（すなわち、浮遊ゲートの多くの電子に加える）ことが重要である。しかし、そのプログラム状態が後の読み出し動作中に確実に検出され得るように、メモリセル１０に対して十分なプログラミングを確実に行うことも重要である。更に、マルチレベルセル又はアナログセル用途では、メモリセルをアンダープログラミングすると、所望の読み出し動作結果を生成しない。したがって、従来、プログラミング電圧を離散パルスで印加し、プログラミングパルス間に読み出し動作を介在させることが知られている。具体的には、メモリセルに電圧のプログラムパルスが印加され、その後、読み出し動作が実行されて、チャネルを横切る読み出し電流が所望の閾値を下回るかどうかを判定する。読み出し電流が所望の閾値を下回らない場合、更にプログラム電圧のパルスが印加され、更に読み出し動作が実行されて、チャネルを横切る読み出し電流が閾値を下回るかどうかを確認する。プロセスは、チャネルを横切る読み出し電流が閾値を下回るまで継続する。オーバープログラミングを防止するためにパルスは比較的短いが、オーバープログラミングなしにメモリセルを十分にプログラミングするために多くのパルスが必要とされる。実際に、典型的なメモリセルは、メモリセルをその所望の「０」状態に適切にプログラミングするために、１０～３０又は更にそれを超えるプログラム電圧のパルスを必要とする場合がある。これは、各プログラミングパルスが、所望のプログラミング状態に対する対象枠（すなわち、目標範囲）を超えてメモリセルのプログラミング状態を漸増的に変化させることができないためである（そうでなければ、望ましくないレベルのオーバープログラミングが起こり得る）。この技術の利点は、メモリセルが、所望のプログラム状態をかなり正確に達成するまで、メモリセルが漸増的にプログラミングされることである（プログラム状態が確実に検出され得るように、読み出し動作中に所望の読み出し電流を提供する）。この技術の欠点は、複数の読み出し動作によって分離された多くのプログラミング電圧パルスを実行するために比較的長い時間を要することである（例えば、数十マイクロ秒）。
メモリセルをオーバープログラミングすることなく、短時間で、メモリセルを正確かつ確実にプログラミングするメモリセルプログラミング技術が必要とされる。
上記の問題及び必要性は、行及び列に配置されたメモリセル及び制御回路を含むメモリデバイスによって対処される。メモリセルの各々は、半導体基板に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域との間に基板のチャネル領域が延在しているソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートであって、チャネル領域の第１の部分の伝導率を制御するための浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された選択ゲートであって、チャネル領域の第２の部分の伝導率を制御するための選択ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、ソース領域の上方に配設され、ソース領域から絶縁され、浮遊ゲートに隣接して配設され、浮遊ゲートから絶縁された消去ゲートと、を含む。制御回路は、メモリセルのうちの１つに対して、制御ゲートに印加された第１の電圧を含むプログラミング電圧の第１のパルスをソース領域、選択ゲート、消去ゲート及び制御ゲートに印加し、プログラミング電圧の第１のパルスの印加の後に、制御ゲートに印加された異なる電圧に対するチャネル領域を通る電流を検出することと、検出された電流を使用して、チャネル領域を通る目標電流に対応する制御ゲートに対する目標電圧を決定することと、を含む、読み出し動作を実行し、第１の電圧、公称電圧及び目標電圧から決定される制御ゲートに印加された第２の電圧を含むプログラミング電圧の第２のパルスをソース領域、選択ゲート、消去ゲート及び制御ゲートに印加し、プログラミング電圧の第１のパルスの印加及びプログラミング電圧の第２のパルスの印加の後に、チャネル領域における任意の電流を検出しながら、制御ゲートに印加された公称電圧を含むそれぞれの読み出し電圧をドレイン領域、選択ゲート及び制御ゲートに印加することによって、１つのメモリセルのプログラム状態を判定するように構成される。
メモリデバイスは、行及び列に配置されたメモリセル及び制御回路を含むことができる。メモリセルの各々は、半導体基板に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域との間に基板のチャネル領域が延在しているソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートであって、チャネル領域の第１の部分の伝導率を制御するための浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された選択ゲートであって、チャネル領域の第２の部分の伝導率を制御するための選択ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、ソース領域の上方に配設され、ソース領域から絶縁され、浮遊ゲートに隣接して配設され、浮遊ゲートから絶縁された消去ゲートと、を含む。制御回路は、メモリセルのうちの１つに対して、消去ゲートに印加された第１の電圧を含むプログラミング電圧の第１のパルスをソース領域、選択ゲート、消去ゲート及び制御ゲートに印加し、プログラミング電圧の第１のパルスの印加の後に、消去ゲートに印加された異なる電圧に対するチャネル領域を通る電流を検出することと、検出された電流を使用して、チャネル領域を通る目標電流に対応する消去ゲートに対する目標電圧を決定することと、を含む、読み出し動作を実行し、第１の電圧、公称電圧及び目標電圧から決定される消去ゲートに印加された第２の電圧を含むプログラミング電圧の第２のパルスをソース領域、選択ゲート、消去ゲート及び制御ゲートに印加し、プログラミング電圧の第１のパルスの印加及びプログラミング電圧の第２のパルスの印加の後に、チャネル領域における任意の電流を検出しながら、消去ゲートに印加された公称電圧を含むそれぞれの読み出し電圧をドレイン領域、選択ゲート、消去ゲート及び制御ゲートに印加することによって、１つのメモリセルのプログラム状態を判定するように構成される。
メモリデバイスは、行及び列に配置されたメモリセル及び制御回路を含むことができる。メモリセルの各々は、半導体基板に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域との間に基板のチャネル領域が延在しているソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートであって、チャネル領域の第１の部分の伝導率を制御するための浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された選択ゲートであって、チャネル領域の第２の部分の伝導率を制御するための選択ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、ソース領域の上方に配設され、ソース領域から絶縁され、浮遊ゲートに隣接して配設され、浮遊ゲートから絶縁された消去ゲートと、を含む。制御回路は、メモリセルのうちの１つに対して、制御ゲートに印加された第１の電圧及び消去ゲートに印加された第２の電圧を含むプログラミング電圧の第１のパルスをソース領域、選択ゲート、消去ゲート及び制御ゲートに印加し、プログラミング電圧の第１のパルスの印加の後に、制御ゲート及び消去ゲートに印加された異なる電圧に対するチャネル領域を通る電流を検出することと、検出された電流を使用して、チャネル領域を通る目標電流に対応する制御ゲートに対する第１の目標電圧及び消去ゲートに対する第２の目標電圧を決定することと、を含む、読み出し動作を実行し、第１の電圧、第１の公称電圧及び第１の目標電圧から決定される制御ゲートに印加された第３の電圧、並びに、第２の電圧、第２の公称電圧及び第２の目標電圧から決定される消去ゲートに印加された第４の電圧を含む、プログラミング電圧の第２のパルスをソース領域、選択ゲート、消去ゲート及び制御ゲートに印加し、プログラミング電圧の第１のパルスの印加及びプログラミング電圧の第２のパルスの印加の後に、チャネル領域における任意の電流を検出しながら、制御ゲートに印加された第１の公称電圧及び消去ゲートに印加された第２の公称電圧を含むそれぞれの読み出し電圧をドレイン領域、選択ゲート、消去ゲート及び制御ゲートに印加することによって、１つのメモリセルのプログラム状態を判定するように構成される。
行及び列に配置されたメモリセルを含むメモリデバイスを動作させる方法。メモリセルの各々は、半導体基板に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域との間に基板のチャネル領域が延在しているソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートであって、チャネル領域の第１の部分の伝導率を制御するための浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された選択ゲートであって、チャネル領域の第２の部分の伝導率を制御するための選択ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、ソース領域の上方に配設され、ソース領域から絶縁され、浮遊ゲートに隣接して配設され、浮遊ゲートから絶縁された消去ゲートと、を含む。本方法は、メモリセルのうちの１つに対して、ソース領域、選択ゲート、消去ゲート及び制御ゲートにプログラミング電圧の第１のパルスを印加するステップであって、プログラミング電圧の第１のパルスは制御ゲートに印加された第１の電圧を含む、プログラミング電圧の第１のパルスを印加するステップと、プログラミング電圧の第１のパルスを印加するステップの後に読み出し動作を実行するステップであって、読み出し動作は、制御ゲートに印加された異なる電圧に対するチャネル領域を通る電流を検出することと、検出された電流を使用して、チャネル領域を通る目標電流に対応する制御ゲートに対する目標電圧を決定することと、を含む、読み出し動作を実行するステップと、ソース領域、選択ゲート、消去ゲート及び制御ゲートにプログラミング電圧の第２のパルスを印加するステップであって、プログラミング電圧の第２のパルスは制御ゲートに印加された第２の電圧を含み、第２の電圧は第１の電圧、公称電圧及び目標電圧から決定される、プログラミング電圧の第２のパルスを印加するステップと、プログラミング電圧の第１のパルスを印加するステップ及びプログラミング電圧の第２のパルスを印加するステップの後に、チャネル領域における任意の電流を検出しながら、ドレイン領域、選択ゲート及び制御ゲートにそれぞれの読み出し電圧を印加することによって、１つのメモリセルのプログラム状態を判定するステップであって、読み出し電圧は、制御ゲートに印加された公称電圧を含む、判定するステップと、を含む。
行及び列に配置されたメモリセルを含むメモリデバイスを動作させる方法。メモリセルの各々は、半導体基板に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域との間に基板のチャネル領域が延在しているソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートであって、チャネル領域の第１の部分の伝導率を制御するための浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された選択ゲートであって、チャネル領域の第２の部分の伝導率を制御するための選択ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、ソース領域の上方に配設され、ソース領域から絶縁され、浮遊ゲートに隣接して配設され、浮遊ゲートから絶縁された消去ゲートと、を含む。本方法は、メモリセルのうちの１つに対して、ソース領域、選択ゲート、消去ゲート及び制御ゲートにプログラミング電圧の第１のパルスを印加するステップであって、プログラミング電圧の第１のパルスは消去ゲートに印加された第１の電圧を含む、プログラミング電圧の第１のパルスを印加するステップと、プログラミング電圧の第１のパルスを印加するステップの後に読み出し動作を実行するステップであって、読み出し動作は、消去ゲートに印加された異なる電圧に対するチャネル領域を通る電流を検出することと、検出された電流を使用して、チャネル領域を通る目標電流に対応する消去ゲートに対する目標電圧を決定することと、を含む、読み出し動作を実行するステップと、ソース領域、選択ゲート、消去ゲート及び制御ゲートにプログラミング電圧の第２のパルスを印加するステップであって、プログラミング電圧の第２のパルスは消去ゲートに印加された第２の電圧を含み、第２の電圧は第１の電圧、公称電圧及び目標電圧から決定される、プログラミング電圧の第２のパルスを印加するステップと、プログラミング電圧の第１のパルスを印加するステップ及びプログラミング電圧の第２のパルスを印加するステップの後に、チャネル領域における任意の電流を検出しながら、ドレイン領域、選択ゲート、消去ゲート及び制御ゲートにそれぞれの読み出し電圧を印加することによって、１つのメモリセルのプログラム状態を判定するステップであって、読み出し電圧は、消去ゲートに印加された公称電圧を含む、判定するステップと、を含む。
行及び列に配置されたメモリセルを含むメモリデバイスを動作させる方法。メモリセルの各々は、半導体基板に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域との間に基板のチャネル領域が延在しているソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁された浮遊ゲートであって、チャネル領域の第１の部分の伝導率を制御するための浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁された選択ゲートであって、チャネル領域の第２の部分の伝導率を制御するための選択ゲートと、浮遊ゲートの上方に配設され、浮遊ゲートから絶縁された制御ゲートと、ソース領域の上方に配設され、ソース領域から絶縁され、浮遊ゲートに隣接して配設され、浮遊ゲートから絶縁された消去ゲートと、を含む。本方法は、メモリセルのうちの１つに対して、ソース領域、選択ゲート、消去ゲート及び制御ゲートにプログラミング電圧の第１のパルスを印加するステップであって、プログラミング電圧の第１のパルスは制御ゲートに印加された第１の電圧及び消去ゲートに印加された第２の電圧を含む、プログラミング電圧の第１のパルスを印加するステップと、プログラミング電圧の第１のパルスを印加するステップの後に読み出し動作を実行するステップであって、読み出し動作は、制御ゲート及び消去ゲートに印加された異なる電圧に対するチャネル領域を通る電流を検出することと、検出された電流を使用して、チャネル領域を通る目標電流に対応する制御ゲートに対する第１の目標電圧及び消去ゲートに対する第２の目標電圧を決定することと、を含む、読み出し動作を実行するステップと、ソース領域、選択ゲート、消去ゲート及び制御ゲートにプログラミング電圧の第２のパルスを印加するステップであって、プログラミング電圧の第２のパルスは、制御ゲートに印加された第３の電圧及び消去ゲートに印加された第４の電圧を含み、第３の電圧は、第１の電圧、第１の公称電圧及び第１の目標電圧から決定され、第４の電圧は、第２の電圧、第２の公称電圧及び第２の目標電圧から決定される、プログラミング電圧の第２のパルスを印加するステップと、プログラミング電圧の第１のパルスを印加するステップ及びプログラミング電圧の第２のパルスを印加するステップの後に、チャネル領域における任意の電流を検出しながら、ドレイン領域、選択ゲート、消去ゲート及び制御ゲートにそれぞれの読み出し電圧を印加することによって、１つのメモリセルのプログラム状態を判定するステップであって、読み出し電圧は、制御ゲートに印加された第１の公称電圧及び消去ゲートに印加された第２の公称電圧を含む、判定するステップと、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
４つのゲートの不揮発性メモリセルの横断面図である。 メモリデバイスアーキテクチャの平面図である。 メモリセルのアレイの概略図／レイアウト図である（簡略化のため、浮遊ゲートは示されていない）。
本発明は、伴うプログラミング電圧のパルスが２と少ないにもかかわらず、オーバープログラミングの過度の危険なしにメモリセルを正確にプログラミングできる、新規プログラミング技術に関する。本プログラミング技術は、プログラミング中に制御ゲート２８に印加された電圧の大きさにより、プログラミングパルスが最終的にメモリセルをプログラミングする度合いが強く決定づけられるという事実を利用する。
本プログラミング技術は、プログラミングされるメモリセルにプログラミング電圧の第１のパルスを印加することによって開始され、この第１のパルス中に制御ゲート２８に印加された電圧は、初期値Ｖcg1である。プログラミング電圧のこの第１のパルスは、メモリセルを第１のプログラム状態にプログラミングする。次いで、チャネル領域１８を通る読み出し電流が測定又は検出されると、制御ゲート２８の読み出し電圧を、値の範囲にわたって掃引する第１の掃引読み出し動作が実行される。この読み出し動作の目的は、チャネル領域１８を通る目標読み出し電流Ｉtを生成する制御ゲート２８の目標電圧Ｖtcgを決定することである。読み出し動作からＶtcgが決定されると、メモリセルに対し、消去動作によって消去が行われる。次いで、プログラミング電圧の第２のパルスがメモリセルに印加され、このプログラミング電圧の第２のパルス中に制御ゲート２８に印加された電圧Ｖcg2は、以下によって決定され、
Ｖcg2＝Ｖcg1＋Ｖcgn－Ｖtcg 等式１
式中、Ｖcgnは、通常の読み出し動作中にメモリセルのプログラミング状態を読み取るために使用される制御ゲート２８に対する公称読み出しバイアスである。Ｖcgnの非限定的な例は、２．５Ｖである。本発明者らによって、このプログラミング電圧の第２のパルスが、メモリセルを所望のプログラミング状態にする可能性が高いことが発見された。これを確認するために、第２の読み出し動作を実行することができる。所望のプログラミング状態が確認された場合、２つのプログラミングパルスのみで達成される。
特定の状況下では、第１のプログラミングパルスと第２のプログラミングパルスとの間で消去動作を省略できることが更に発見された。具体的には、等式１によって決定されるＶcg2が、Ｖcg1＋Ｖdよりも大きいと判定され、式中、Ｖdは、メモリセル特性及びプロセス技術に基づいて変化するデルタ電圧値である（例えば、典型的なメモリセルについては約０．８Ｖ～１．０Ｖである）場合、第１のプログラムパルスと第２のプログラムパルスとの間の介在する消去動作を省略することができる。Ｖdは、両方のプログラミングパルス（Ｖcg1を使用するもの、及びＶcg2を使用するもの）の結果と、一方のみのプログラミングパルス（Ｖcg2のみを使用する）の結果で、メモリセル１０のプログラミング状態にもたらす変化が本質的に同じになるＶcg2とＶcg1との間の最小差である。プログラミング状態とは、浮遊ゲートの電子の数を指す。
第１及び第２のプログラミングパルスに対する電圧及び電流の非限定的な例が、以下の表に提供される。
Figure 0007105989000001
メモリセルを読み出し、消去するための電圧の非限定的な例が、以下の表に提供される。
Figure 0007105989000002
上記の２つのパルスプログラミング技術では、第２の読み出し動作から、所望のプログラミング状態が達成されなかったと判定される場合、いくつかの選択肢が存在する。まず、第２の読み出し動作から、メモリセルがプログラミング電圧の第２のパルスによってアンダープログラミングされていると判定される場合、読み出し動作の確認を行うことによって増分プログラミングパルスを少しずつ分離する先行技術を使用して、所望のプログラミング状態が達成されるまで、メモリセルを漸増的にプログラミングし続けることができる。なお、この場合であっても、プログラミングパルスの総数は、従来技術の増分プログラミング技術のみを使用する場合と比較して大幅に低減される。第２に、第２の読み出し動作から、所望のプログラミング状態が達成されなかったと判定される場合、消去動作を繰り返すことができ、以下の式に従って、第３のプログラミングパルスを印加することができる。
Ｖcg3＝Ｖcg2＋Ｖcgn－Ｖtcg2 等式２
具体的には、第２のプログラミングパルスが印加され、メモリセルがオーバープログラミングされているか又はアンダープログラミングされていると判定された後、チャネル領域１８を通る読み出し電流が測定又は検出されると、制御ゲート２８の読み出し電圧が値の範囲にわたって掃引される、第２の掃引読み出し動作が実行される。この第２の掃引読み出し動作の目的は、チャネル領域１８を通る目標読み出し電流Ｉtを生成する制御ゲートの第２の目標電圧Ｖtcg2を決定することである。次いで、メモリセルに対して消去が行われ、プログラミング電圧の第３のパルスがメモリセルに印加され、このプログラミング電圧の第３のパルス中に等式２に従って電圧Ｖcg3が制御ゲートに印加される。この第２のプログラム反復（掃引読み出し、消去、第３のプログラミングパルス）は、メモリセルにおける二次的効果を補正できることが発見された。第２のプログラミングパルスの後の初期読み出し動作は、Ｖcgnを使用して実行されて、セルが適切にプログラミングされているかどうかを判定することができ、適切にプログラミングされていない場合には、掃引読み出し動作を実行して、Ｖtcg2を決定する。代替的に、第２のプログラミングパルスの後の初期読み出し動作は、掃引読み出し動作であってもよく、Ｉtに達するために必要とされる制御ゲートの電圧がＶcgnとは（正確に又は所定の範囲内で）異なる場合にのみ、第２のプログラム反復はトリガされる。第３のプログラミングパルスの後、読み出し動作が実行され、所望のプログラミング状態が達成されていないと判定される場合、等式２に関する上記プロセスは、所望のプログラミング状態が達成されるまで反復的に繰り返され得る（すなわち、等式Ｖcg(k)＝Ｖcg(k-1)＋Ｖcgn－Ｖtcg(k-1)を使用し、式中、ｋは、第１の反復繰り返しについては４、第２の反復繰り返しについては５、などとなる）。
プログラミング中に浮遊ゲートに結合する電圧は、制御ゲートと浮遊ゲートとの間だけでなく、消去ゲートと浮遊ゲートとの間でも生じる。したがって、第１の代替実施形態では、２つのパルスプログラム技術において、制御ゲートの代わりに、消去ゲートの電圧を変化させることが可能である。具体的には、プログラミングされているメモリセルに対するプログラミング電圧の第１のパルスは、消去ゲート３０に印加された初期電圧Ｖe1を含む。次いで、チャネル領域１８を通る読み出し電流が測定又は検出されると、消去ゲート３０の読み出し電圧を値の範囲にわたって掃引する第１の掃引読み出し動作が実行される。この読み出し動作の目的は、チャネル領域１８を通る目標読み出し電流Ｉtを生成する消去ゲートの目標電圧Ｖteを決定することである。目標電圧Ｖteが読み出し動作から決定されると、メモリセルに対して、消去動作によって消去が行われる。次いで、プログラミング電圧の第２のパルスがメモリセルに印加され、このプログラミング電圧の第２のパルス中に消去ゲートに印加された電圧Ｖe2は、以下によって決定され、
Ｖe2＝Ｖe1＋Ｖen－Ｖte 等式３
式中、Ｖenは、通常の読み出し動作中にメモリセルのプログラミング状態を読み取るために使用される消去ゲートに対する公称読み出しバイアスである。Ｖenの非限定的な例は、２．５Ｖである。この第１の代替実施形態について、第１及び第２のプログラミングパルスに対する電圧及び電流の非限定的な例が、以下の表に提供される。
Figure 0007105989000003
この第１の代替実施形態について、メモリセルを読み出し、消去するための電圧の非限定的な例が、以下の表に提供される。
Figure 0007105989000004
特定の状況下では、この第１の代替実施形態について、第１のプログラミングパルスと第２のプログラミングパルスとの間で消去動作を省略できることが更に発見されている。具体的には、Ｖe2が、Ｖe1＋Ｖedよりも大きいと判定され、式中、Ｖedは、メモリセル特性及びプロセス技術に基づいて変化するデルタ電圧値である（例えば、典型的なメモリセルについては約１Ｖ～２Ｖである）場合、第１のプログラムパルスと第２のプログラムパルスとの間の介在する消去動作を省略することができる。Ｖedは、両方のプログラミングパルス（Ｖe1を使用するもの、及びＶe2を使用するもの）の結果と、一方のみのプログラミングパルス（Ｖe2だけを使用する）の結果で、メモリセルのプログラミング状態にもたらす変化が本質的に同じになるＶe2とＶe1との間の最小差である。
第２の代替実施形態では、２つのパルスによるプログラム技術において制御ゲート電圧及び消去ゲート電圧の両方が変更される。具体的には、プログラミングされているメモリセルに対するプログラミング電圧の第１のパルスは、消去ゲート３０に印加された初期電圧Ｖe1、及び制御ゲート２８に印加された初期電圧Ｖcg1を含む。次いで、チャネル領域１８を通る読み出し電流が測定又は検出されると、制御ゲート２８及び消去ゲート３０の読み出し電圧が、値の範囲にわたって掃引される読み出し動作が実行される。この読み出し動作の目的は、チャネル領域１８を通る目標読み出し電流Ｉtを生成する、消去ゲート３０の目標電圧Ｖte及び制御ゲート２８の目標電圧Ｖtcgをそれぞれ決定することである。Ｖte及びＶtcgが読み出し動作から決定されると、メモリセル１０に対して、消去動作によって消去が行われる。次いで、プログラミング電圧の第２のパルスがメモリセルに印加され、このプログラミング電圧の第２のパルス中に消去ゲートに印加された電圧Ｖe2、及び制御ゲートに印加された電圧Ｖcg2は、以下によって決定される。
Ｖe2＝Ｖe1＋Ｖen－Ｖte 等式４
Ｖcg2＝Ｖcg1＋Ｖcgn－Ｖtcg 等式５
この第２の代替実施形態について、第１及び第２のプログラミングパルスに対する電圧及び電流の非限定的な例が、以下の表に提供される。
Figure 0007105989000005
この第２の代替実施形態について、メモリセルを読み出し、消去するための電圧の非限定的な例が、以下の表に提供される。
Figure 0007105989000006
特定の状況下では、この第２の代替実施形態について、第１のプログラミングパルスと第２のプログラミングパルスとの間で消去動作を省略できることが更に発見されている。具体的には、Ｖe2がＶe1＋Ｖedよりも大きく、Ｖcg2がＶcg1＋Ｖdよりも大きいと判定される場合、第１のプログラムパルスと第２のプログラムパルスとの間の介在する消去動作を省略することができる。
例示的なメモリデバイスのアーキテクチャを図２に示す。このメモリデバイスは、不揮発性メモリセルのアレイ６０を含み、アレイ６０は２つの分離した平面（平面Ａ６２ａ及び平面Ｂ６２ｂ）に分離することができる。メモリセルは、半導体基板１２に複数の行及び列で配置され、単一のチップに形成された、図１に示されたタイプ（すなわち、メモリセル１０）であり得る。不揮発性メモリセルのアレイ６０には、アドレスデコーダ（例えば、ＸＤＥＣ６４（ワード線を駆動する行デコーダ）、ＳＬＤＲＶ６６（ソース線を駆動するためのソース線ドライバ）、ＹＭＵＸ６８（ビット線を駆動する列デコーダ）、ＨＶＤＥＣ７０（高電圧デコーダ））、及びビット線コントローラ（ＢＬＩＮＨＣＴＬ７２）が隣接し、これらを使用して、選択されたメモリセルの読み出し、プログラム、及び消去動作中にアドレスがデコードされ、様々な電圧が様々なメモリセルゲート及び領域に供給される。コントローラ７６（制御回路を含む）は、各種デバイス要素を制御して、対象メモリセルで各動作（プログラム、消去、読み出し）を実施する（すなわち、本明細書で考察されるように、メモリセルを動作させるために、電圧及び電流を直接又は間接的に提供する）。電荷ポンプＣＨＲＧＰＭＰ７４は、コントローラ７６の制御下において、メモリセルの読み出し、プログラム、及び消去に使用される各種電圧を提供する。
本発明の重要な利点は、複数のセルのプログラミングが、第１及び第２のプログラミングパルスに対して、同時に、異なる粒度で発生し得る（すなわち、異なる数のメモリセルが関与する）ことである。これはメモリアレイのアーキテクチャを示す図３（簡略化のため、浮遊ゲートは示されていない）に関して説明される。各水平の選択ゲート線２２ａは、メモリセル１０のその行の選択ゲート２２全てを電気的に一緒に接続する。各水平の制御ゲート線２８ａは、メモリセル１０のその行の制御ゲート２８全てを電気的に一緒に接続する。各水平のソース線１４ａは、ソース領域１４を共有するメモリセル１０の２つの行のソース領域１４全てを電気的に一緒に接続する。各ビット線１６ａは、メモリセル１０のその列のドレイン領域１６全てを電気的に一緒に接続する。各消去ゲート線３０ａは、消去ゲート３０を共有するメモリセル１０の２つの行の消去ゲート３０全てを電気的に一緒に接続する。したがって、全てのゲート線及びソース線は水平（行）方向に走り、ビット線は垂直（列）方向に走る。
上記のメモリアレイアーキテクチャでは、複数のセルのプログラミングを同時に実行することができる。具体的には、第１のプログラミングパルス及び第２のプログラミングパルスの両方を、以下のように複数のメモリセルに同時に印加することができる。まず始めに、プログラミングされる全てのメモリセルは、好ましくは、最初に、第１のプログラミングパルスに対する同じ値を使用してプログラミングされるため、異なる行及び異なる列のメモリセルは、同時に第１のプログラミングパルスでプログラミングされ得る。例えば、第１のプログラムパルスは、同じビット線１６ａの複数のメモリセル１０に印加され得、これには制御ゲート線２８ａを介して制御ゲート２８にＶcg1を印加することが含まれる。同じビット線の非標的セルのプログラミングは、メモリセルのそれらの行に対するプログラミング電圧のうちの１つ以上を除去することによって防止することができ、他のビット線の非標的セルのプログラミングは、それらのビット線にプログラム禁止電圧をかけることによって防止することができる。どのセルがプログラミングされるかに応じて、複数の行及び複数の列の複数のセルを、同時に第１のプログラムパルスでプログラミングすることが可能である。しかしながら、周辺回路が、メモリセルの全て又はそのほとんどでさえも一度にプログラミングするために十分な電圧及び／又は電流を供給できない可能性があるため、一度にプログラミングされ得るセルの数に実用的な限界が存在し得ることに留意されたい（すなわち、ほとんどの場合、全てのメモリセルを一度にプログラミングするために十分な電圧／電流を供給できる周辺回路を含むのは、あまりにも高コストであり、非常に多くのスペースを使用することになる）。しかし、ほとんどのアレイ設計では、周辺回路は、第１のプログラムパルスで、同時に２つ以上のメモリセルをプログラミングすることができる。
第２のプログラムパルスもまた、同時に複数のメモリセル１０に印加され得る。具体的には、複数のメモリセル１０について、Ｖcg2が決定された後、第２のプログラムパルスは、それらのそれぞれのＶcg2値が同じである限り（それらが同じ制御ゲート線２８ａを共有するため）、同じ行の複数のメモリセル１０に印加され得る。更に、第２のプログラムパルスは、同時に同じビット線１６ａの異なる行の複数のメモリセル１０に印加され得るが、なぜなら、異なるＶcg2値を、異なる行に対する別々の制御ゲート線２８ａに適用することができるためである。上記から明らかなように、メモリセルの行の複数の対は、消去電圧を複数の消去ゲート線３０ａに同時供給することによって、同時消去することができる。
第１のプログラミングパルス及び／又は第２のプログラミングパルスを使用する複数のメモリセルの同時プログラミングを第１の実施形態に関して説明すると、読み出しは制御ゲート電圧を掃引することによって実行され、第２のプログラムパルスは適切な制御ゲート電圧Ｖcg2の決定に基づいて各セルに対してカスタマイズされる。しかしながら、上記の第１の代替実施形態についても同様に同時プログラミングを実行することができ、その場合、読み出しは消去ゲート電圧を掃引することによって実行され、第２のプログラムパルスは適切な消去ゲート電圧Ｖe2の決定に基づいて各セルに対してカスタマイズされる。
本発明は、本明細書に図示された上記実施形態（複数可）に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。材料の一つの層は、かかる又は類似の材料の複数の層として形成することができ、そして、逆もまた同様である。最後に、本発明は、異なるメモリセル用途、すなわちマルチレベルセル（メモリセルは、プログラミングされていない状態に加えて、２つ以上の異なるプログラム状態を有する）、及びアナログ（プログラム状態が離散ステップに限定されない）に関して理想的である。
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続されない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続される）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含み得る。

Claims (32)

  1. メモリデバイスであって、該メモリデバイスは、
    行及び列に配置されたメモリセルであって、該メモリセルの各々は、
    半導体基板に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記チャネル領域の前記第１の部分の伝導率を制御するための浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された選択ゲートであって、前記チャネル領域の前記第２の部分の伝導率を制御するための選択ゲートと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に配設され、前記ソース領域から絶縁され、前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁された消去ゲートと、を含む、メモリセルと、
    制御回路であって、前記メモリセルのうちの１つに対して、
    前記制御ゲートに印加された第１の電圧を含むプログラミング電圧の第１のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加し、
    前記プログラミング電圧の前記第１のパルスの前記印加の後に、前記制御ゲートに印加された異なる電圧に対する前記チャネル領域を通る電流を検出することと、前記検出された電流を使用して、前記チャネル領域を通る目標電流に対応する前記制御ゲートに対する目標電圧を決定することと、を含む、読み出し動作を実行し、
    前記第１の電圧、公称電圧及び前記目標電圧から決定される前記制御ゲートに印加された第２の電圧を含むプログラミング電圧の第２のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加し、
    前記プログラミング電圧の前記第１のパルスの前記印加及び前記プログラミング電圧の前記第２のパルスの前記印加の後に、前記チャネル領域における任意の電流を検出しながら、前記制御ゲートに印加された前記公称電圧を含むそれぞれの読み出し電圧を前記ドレイン領域、前記選択ゲート及び前記制御ゲートに印加することによって、前記１つのメモリセルのプログラム状態を判定するように構成された制御回路と、を備える、メモリデバイス。
  2. 前記１つのメモリセルに対して、前記制御ゲートに印加された前記第２の電圧は、前記第１の電圧と前記公称電圧の和から前記目標電圧を減算したものから決定される、請求項１に記載のメモリデバイス。
  3. 前記制御回路は、前記１つのメモリセルに対して、前記読み出し動作の後、及び前記プログラミング電圧の前記第２のパルスの前記印加の前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するように更に構成される、請求項１に記載のメモリデバイス。
  4. 前記制御回路は、前記１つのメモリセルに対して、
    前記プログラミング電圧の前記第１のパルスの前記印加及び前記プログラミング電圧の前記第２のパルスの前記印加の後に、前記制御ゲートに印加された異なる電圧に対する前記チャネル領域を通る第２の電流を検出することと、前記第２の検出された電流を使用して、前記チャネル領域を通る前記目標電流に対応する前記制御ゲートに対する第２の目標電圧を決定することと、を含む、第２の読み出し動作を実行し、
    前記第２の電圧と前記公称電圧の和から前記第２の目標電圧を減算したものから決定される前記制御ゲートに印加された第３の電圧を含むプログラミング電圧の第３のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加するように更に構成される、請求項１に記載のメモリデバイス。
  5. 前記制御回路は、前記１つのメモリセルに対して、前記第２の読み出し動作の後、及び前記プログラミング電圧の前記第３のパルスの前記印加の前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するように更に構成される、請求項４に記載のメモリデバイス。
  6. 前記制御回路は、
    前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの２つ以上に位置するメモリセルを含む第１の複数の前記メモリセルに前記プログラミング電圧の前記第１のパルスを同時に印加し、
    前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの１つのみに位置するメモリセルを含む第２の複数の前記メモリセルに前記プログラミング電圧の前記第２のパルスを同時に印加する
    ように更に構成される、請求項１に記載のメモリデバイス。
  7. メモリデバイスであって、該メモリデバイスは、
    行及び列に配置されたメモリセルであって、該メモリセルの各々は、
    半導体基板に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記チャネル領域の前記第１の部分の伝導率を制御するための浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された選択ゲートであって、前記チャネル領域の前記第２の部分の伝導率を制御するための選択ゲートと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に配設され、前記ソース領域から絶縁され、前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁された消去ゲートと、を含む、メモリセルと、
    制御回路であって、前記メモリセルのうちの１つに対して、
    前記消去ゲートに印加された第１の電圧を含むプログラミング電圧の第１のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加し、
    前記プログラミング電圧の前記第１のパルスの前記印加の後に、前記消去ゲートに印加された異なる電圧に対する前記チャネル領域を通る電流を検出することと、前記検出された電流を使用して、前記チャネル領域を通る目標電流に対応する前記消去ゲートに対する目標電圧を決定することと、を含む、読み出し動作を実行し、
    前記第１の電圧、公称電圧及び前記目標電圧から決定される前記消去ゲートに印加された第２の電圧を含むプログラミング電圧の第２のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加し、
    前記プログラミング電圧の前記第１のパルスの前記印加及び前記プログラミング電圧の前記第２のパルスの前記印加の後に、前記チャネル領域における任意の電流を検出しながら、前記消去ゲートに印加された前記公称電圧を含むそれぞれの読み出し電圧を前記ドレイン領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加することによって、前記１つのメモリセルのプログラム状態を判定するように構成された制御回路と、を備える、メモリデバイス。
  8. 前記１つのメモリセルに対して、前記消去ゲートに印加された前記第２の電圧は、前記第１の電圧と前記公称電圧の和から前記目標電圧を減算したものから決定される、請求項７に記載のメモリデバイス。
  9. 前記制御回路は、前記１つのメモリセルに対して、前記読み出し動作の後、及び前記プログラミング電圧の前記第２のパルスの前記印加の前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するように更に構成される、請求項７に記載のメモリデバイス。
  10. 前記制御回路は、前記１つのメモリセルに対して、
    前記プログラミング電圧の前記第１のパルスの前記印加及び前記プログラミング電圧の前記第２のパルスの前記印加の後に、前記消去ゲートに印加された異なる電圧に対する前記チャネル領域を通る第２の電流を検出することと、前記第２の検出された電流を使用して、前記チャネル領域を通る前記目標電流に対応する前記消去ゲートに対する第２の目標電圧を決定することと、を含む、第２の読み出し動作を実行し、
    前記第２の電圧と前記公称電圧の和から前記第２の目標電圧を減算したものから決定される前記消去ゲートに印加された第３の電圧を含むプログラミング電圧の第３のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加するように更に含む構成される、請求項７に記載のメモリデバイス。
  11. 前記制御回路は、前記１つのメモリセルに対して、前記第２の読み出し動作の後、及び前記プログラミング電圧の前記第３のパルスの前記印加の前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するように更に構成される、請求項１０に記載のメモリデバイス。
  12. 前記制御回路は、
    前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの２つ以上に位置するメモリセルを含む第１の複数の前記メモリセルに前記プログラミング電圧の前記第１のパルスを同時に印加し、
    前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの１つのみに位置するメモリセルを含む第２の複数の前記メモリセルに前記プログラミング電圧の前記第２のパルスを同時に印加するように更に構成される、請求項７に記載のメモリデバイス。
  13. メモリデバイスであって、該メモリデバイスは、
    行及び列に配置されたメモリセルであって、該メモリセルの各々は、
    半導体基板に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記チャネル領域の前記第１の部分の伝導率を制御するための浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された選択ゲートであって、前記チャネル領域の前記第２の部分の伝導率を制御するための選択ゲートと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に配設され、前記ソース領域から絶縁され、前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁された消去ゲートと、を含む、メモリセルと、
    制御回路であって、前記メモリセルのうちの１つに対して、
    前記制御ゲートに印加された第１の電圧及び前記消去ゲートに印加された第２の電圧を含む、プログラミング電圧の第１のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加し、
    前記プログラミング電圧の前記第１のパルスの前記印加の後に、前記制御ゲート及び前記消去ゲートに印加された異なる電圧に対する前記チャネル領域を通る電流を検出することと、前記検出された電流を使用して、前記チャネル領域を通る目標電流に対応する前記制御ゲートに対する第１の目標電圧及び前記消去ゲートに対する第２の目標電圧を決定することと、を含む、読み出し動作を実行し、
    前記第１の電圧、第１の公称電圧及び前記第１の目標電圧から決定される前記制御ゲートに印加された第３の電圧、並びに、前記第２の電圧、第２の公称電圧及び前記第２の目標電圧から決定される前記消去ゲートに印加された第４の電圧を含む、プログラミング電圧の第２のパルスを前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加し、
    前記プログラミング電圧の前記第１のパルスの前記印加及び前記プログラミング電圧の前記第２のパルスの前記印加の後に、前記チャネル領域における任意の電流を検出しながら、前記制御ゲートに印加された前記第１の公称電圧及び前記消去ゲートに印加された前記第２の公称電圧を含む、それぞれの読み出し電圧を前記ドレイン領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートに印加することによって、前記1つのメモリセルのプログラム状態を判定するように構成された制御回路と、を備える、メモリデバイス。
  14. 前記１つのメモリセルに対して、前記制御ゲートに印加された前記第３の電圧は、前記第１の電圧と前記第１の公称電圧の和から前記第１の目標電圧を減算したものから決定され、前記消去ゲートに印加された前記第４の電圧は、前記第２の電圧と前記第２の公称電圧の和から前記第２の目標電圧を減算したものから決定される、請求項１３に記載のメモリデバイス。
  15. 前記制御回路は、前記１つのメモリセルに対して、前記読み出し動作の後、及び前記プログラミング電圧の前記第２のパルスの前記印加の前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するように更に構成される、請求項１３に記載のメモリデバイス。
  16. 前記制御回路は、
    前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの２つ以上に位置するメモリセルを含む第１の複数の前記メモリセルに前記プログラミング電圧の前記第１のパルスを同時に印加し、
    前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの１つのみに位置するメモリセルを含む第２の複数の前記メモリセルに前記プログラミング電圧の前記第２のパルスを同時に印加するように更に構成される、請求項１３に記載のメモリデバイス。
  17. 行及び列に配置されたメモリセルを含むメモリデバイスを動作させる方法であって、
    前記メモリセルの各々は、
    半導体基板に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記チャネル領域の前記第１の部分の伝導率を制御するための浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された選択ゲートであって、前記チャネル領域の前記第２の部分の伝導率を制御するための選択ゲートと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に配設され、前記ソース領域から絶縁され、前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁された消去ゲートと、を含み、
    前記方法は、前記メモリセルのうちの１つに対して、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第１のパルスを印加するステップであって、前記プログラミング電圧の前記第１のパルスは前記制御ゲートに印加された第１の電圧を含む、プログラミング電圧の第１のパルスを印加するステップと、
    前記プログラミング電圧の前記第１のパルスを前記印加するステップの後に読み出し動作を実行するステップであって、前記読み出し動作は、前記制御ゲートに印加された異なる電圧に対する前記チャネル領域を通る電流を検出するステップと、前記検出された電流を使用して、前記チャネル領域を通る目標電流に対応する前記制御ゲートに対する目標電圧を決定するステップと、を含む、読み出し動作を実行するステップと、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第２のパルスを印加するステップであって、前記プログラミング電圧の前記第２のパルスは前記制御ゲートに印加された第２の電圧を含み、前記第２の電圧は前記第１の電圧、公称電圧及び前記目標電圧から決定される、プログラミング電圧の第２のパルスを印加するステップと、
    前記プログラミング電圧の前記第１のパルスを印加するステップ及び前記プログラミング電圧の前記第２のパルスを印加するステップの後に、前記チャネル領域における任意の電流を検出しながら、前記ドレイン領域、前記選択ゲート及び前記制御ゲートにそれぞれの読み出し電圧を印加することによって、前記１つのメモリセルのプログラム状態を判定するステップであって、前記読み出し電圧は、前記制御ゲートに印加された前記公称電圧を含む、判定するステップと、を含む、方法。
  18. 前記１つのメモリセルに対して、前記制御ゲートに印加された前記第２の電圧は、前記第１の電圧と前記公称電圧の和から前記目標電圧を減算したものから決定される、請求項１７に記載の方法。
  19. 前記１つのメモリセルに対して、前記読み出し動作の後、及び前記プログラミング電圧の前記第２のパルスを印加するステップの前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するステップを更に含む、請求項１７に記載の方法。
  20. 前記１つのメモリセルに対して、
    前記プログラミング電圧の前記第１のパルスを印加するステップ及び前記プログラミング電圧の前記第２のパルスを印加するステップの後に第２の読み出し動作を実行するステップであって、前記第２の読み出し動作は、前記制御ゲートに印加された異なる電圧に対する前記チャネル領域を通る第２の電流を検出するステップと、前記第２の検出された電流を使用して、前記チャネル領域を通る前記目標電流に対応する前記制御ゲートに対する第２の目標電圧を決定するステップと、を含む、第２の読み出し動作を実行するステップと、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第３のパルスを印加するステップであって、前記プログラミング電圧の前記第３のパルスは、前記制御ゲートに印加された第３の電圧を含み、前記第３の電圧は、前記第２の電圧と前記公称電圧の和から前記第２の目標電圧を減算したものから決定される、プログラミング電圧の第３のパルスを印加するステップと、を更に含む、請求項１７に記載の方法。
  21. 前記１つのメモリセルに対して、前記第２の読み出し動作の後、及び前記プログラミング電圧の前記第３のパルスを印加するステップの前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するステップを更に含む、請求項２０に記載の方法。
  22. 前記プログラミング電圧の前記第１のパルスを第１の複数の前記メモリセルに同時に印加するステップであって、前記第１の複数のメモリセルは、前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの２つ以上に位置するメモリセルを含む、前記プログラミング電圧の前記第１のパルスを同時に印加するステップと、
    前記プログラミング電圧の前記第２のパルスを第２の複数の前記メモリセルに同時に印加するステップであって、前記第２の複数のメモリセルは、前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの１つのみに位置するメモリセルを含む、前記プログラミング電圧の前記第２のパルスを同時に印加するステップと、を更に含む、請求項１７に記載の方法。
  23. 行及び列に配置されたメモリセルを含むメモリデバイスを動作させる方法であって、
    前記メモリセルの各々は、
    半導体基板に形成されたソース領域及びドレイン領域であって前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記チャネル領域の前記第１の部分の伝導率を制御するための浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された選択ゲートであって、前記チャネル領域の前記第２の部分の伝導率を制御するための選択ゲートと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に配設され、前記ソース領域から絶縁され、前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁された消去ゲートと、を含み、
    前記方法は、前記メモリセルのうちの１つに対して、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第１のパルスを印加するステップであって、前記プログラミング電圧の前記第１のパルスは前記消去ゲートに印加された第１の電圧を含む、プログラミング電圧の第１のパルスを印加するステップと、
    前記プログラミング電圧の前記第１のパルスを印加するステップの後に読み出し動作を実行するステップであって、前記読み出し動作は、前記消去ゲートに印加された異なる電圧に対する前記チャネル領域を通る電流を検出するステップと、前記検出された電流を使用して、前記チャネル領域を通る目標電流に対応する前記消去ゲートに対する目標電圧を決定するステップと、を含む、読み出し動作を実行するステップと、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第２のパルスを印加するステップであって、前記プログラミング電圧の前記第２のパルスは前記消去ゲートに印加された第２の電圧を含み、前記第２の電圧は前記第１の電圧、公称電圧及び前記目標電圧から決定される、プログラミング電圧の第２のパルスを印加するステップと、
    前記プログラミング電圧の前記第１のパルスを印加するステップ及び前記プログラミング電圧の前記第２のパルスを印加するステップの後に、前記チャネル領域における任意の電流を検出しながら、前記ドレイン領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにそれぞれの読み出し電圧を印加することによって、前記１つのメモリセルのプログラム状態を判定するステップであって、前記読み出し電圧は、前記消去ゲートに印加された前記公称電圧を含む、判定するステップと、を含む、方法。
  24. 前記１つのメモリセルに対して、前記消去ゲートに印加された前記第２の電圧は、前記第１の電圧と前記公称電圧の和から前記目標電圧を減算したものから決定される、請求項２３に記載の方法。
  25. 前記１つのメモリセルに対して、前記読み出し動作の後、及び前記プログラミング電圧の前記第２のパルスを印加するステップの前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するステップを更に含む、請求項２３に記載の方法。
  26. 前記１つのメモリセルに対して、
    前記プログラミング電圧の前記第１のパルスを印加するステップ及び前記プログラミング電圧の前記第２のパルスを印加するステップの後に第２の読み出し動作を実行するステップであって、前記第２の読み出し動作は、前記消去ゲートに印加された異なる電圧に対する前記チャネル領域を通る第２の電流を検出するステップと、前記第２の検出された電流を使用して、前記チャネル領域を通る前記目標電流に対応する前記消去ゲートに対する第２の目標電圧を決定するステップと、を含む、第２の読み出し動作を実行するステップと、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第３のパルスを印加するステップであって、前記プログラミング電圧の前記第３のパルスは、前記消去ゲートに印加された第３の電圧を含み、前記第３の電圧は、前記第２の電圧と前記公称電圧の和から前記第２の目標電圧を減算したものから決定される、プログラミング電圧の第３のパルスを印加するステップと、を更に含む、請求項２３に記載の方法。
  27. 前記１つのメモリセルに対して、前記第２の読み出し動作の後、及び前記プログラミング電圧の前記第３のパルスを印加するステップの前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するステップを更に含む、請求項２６に記載の方法。
  28. 前記プログラミング電圧の前記第１のパルスを第１の複数の前記メモリセルに同時に印加するステップであって、前記第１の複数のメモリセルは、前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの２つ以上に位置するメモリセルを含む、前記プログラミング電圧の前記第１のパルスを同時に印加するステップと、
    前記プログラミング電圧の前記第２のパルスを第２の複数の前記メモリセルに同時に印加するステップであって、前記第２の複数のメモリセルは、前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの１つのみに位置するメモリセルを含む、前記プログラミング電圧の前記第２のパルスを同時に印加するステップと、を更に含む、請求項２３に記載の方法。
  29. 行及び列に配置されたメモリセルを含むメモリデバイスを動作させる方法であって、
    前記メモリセルの各々は、
    半導体基板に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に前記基板のチャネル領域が延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の前記第１の部分から絶縁された浮遊ゲートであって、前記チャネル領域の前記第１の部分の伝導率を制御するための浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の前記第２の部分から絶縁された選択ゲートであって、前記チャネル領域の前記第２の部分の伝導率を制御するための選択ゲートと、
    前記浮遊ゲートの上方に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に配設され、前記ソース領域から絶縁され、前記浮遊ゲートに隣接して配設され、前記浮遊ゲートから絶縁された消去ゲートと、を含み、
    前記方法は、前記メモリセルのうちの１つに対して、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第１のパルスを印加するステップであって、前記プログラミング電圧の前記第１のパルスは前記制御ゲートに印加された第１の電圧及び前記消去ゲートに印加された第２の電圧を含む、プログラミング電圧の第１のパルスを印加するステップと、
    前記プログラミング電圧の前記第１のパルスを印加するステップの後に読み出し動作を実行するステップであって、前記読み出し動作は、前記制御ゲート及び前記消去ゲートに印加された異なる電圧に対する前記チャネル領域を通る電流を検出するステップと、前記検出された電流を使用して、前記チャネル領域を通る目標電流に対応する前記制御ゲートに対する第１の目標電圧及び前記消去ゲートに対する第２の目標電圧を決定するステップと、を含む、読み出し動作を実行するステップと、
    前記ソース領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにプログラミング電圧の第２のパルスを印加するステップであって、前記プログラミング電圧の前記第２のパルスは、前記制御ゲートに印加された第３の電圧及び前記消去ゲートに印加された第４の電圧を含み、前記第３の電圧は、前記第１の電圧、第１の公称電圧及び前記第１の目標電圧から決定され、前記第４の電圧は、前記第２の電圧、第２の公称電圧及び前記第２の目標電圧から決定される、プログラミング電圧の第２のパルスを印加するステップと、
    前記プログラミング電圧の前記第１のパルスを印加するステップ及び前記プログラミング電圧の前記第２のパルスを印加するステップの後に、前記チャネル領域における任意の電流を検出しながら、前記ドレイン領域、前記選択ゲート、前記消去ゲート及び前記制御ゲートにそれぞれの読み出し電圧を印加することによって、前記１つのメモリセルのプログラム状態を判定するステップであって、前記読み出し電圧は、前記制御ゲートに印加された前記第１の公称電圧及び前記消去ゲートに印加された前記第２の公称電圧を含む、判定するステップと、を含む、方法。
  30. 前記１つのメモリセルに対して、
    前記制御ゲートに印加された前記第３の電圧は、前記第１の電圧と前記第１の公称電圧の和から前記第１の目標電圧を減算したものから決定され、
    前記消去ゲートに印加された前記第４の電圧は、前記第２の電圧と前記第２の公称電圧の和から前記第２の目標電圧を減算したものから決定される、請求項２９に記載の方法。
  31. 前記１つのメモリセルに対して、前記読み出し動作の後、及び前記プログラミング電圧の前記第２のパルスを印加するステップの前に、正電圧を前記消去ゲートに印加することを含む消去動作を実行するステップを更に含む、請求項２９に記載の方法。
  32. 前記プログラミング電圧の前記第１のパルスを第１の複数の前記メモリセルに同時に印加するステップであって、前記第１の複数のメモリセルは、前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの２つ以上に位置するメモリセルを含む、前記プログラミング電圧の前記第１のパルスを同時に印加するステップと、
    前記プログラミング電圧の前記第２のパルスを第２の複数の前記メモリセルに同時に印加するステップであって、前記第２の複数のメモリセルは、前記メモリセルの前記行のうちの２つ以上、及び前記メモリセルの前記列のうちの１つのみに位置するメモリセルを含む、前記プログラミング電圧の前記第２のパルスを同時に印加するステップと、を更に含む、請求項２９に記載の方法。
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