JP7349564B2 - 記憶されたインデックス情報を有する不揮発性メモリデバイス - Google Patents
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Description
本出願は、2019年9月17日に出願された中国特許出願第201910875107.3号及び2020年3月9日に出願された米国特許出願第16/813,317号に対する利益を主張する。
本発明は、不揮発性メモリデバイスに関する。
Claims (17)
- メモリデバイスであって、
複数の不揮発性メモリセルを含むメモリアレイと、
前記複数の不揮発性メモリセルのうちの異なる1つと各々関連付けられた複数のインデックスメモリセルと、
コントローラであって、
前記複数の不揮発性メモリセルを消去すること、
前記インデックスメモリセルの各々を第1の状態に設定すること、
前記メモリアレイに第1のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第1のインデックスメモリセルが前記第1の状態にあると判定すること、
前記インデックスメモリセルの前記第1のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第1のデータをプログラムすること、及び
前記インデックスメモリセルの前記第1のインデックスメモリセルを、前記第1の状態とは異なる第2の状態に設定すること、によってプログラムすること、を行うように構成されている、コントローラと、を備え、
前記複数のメモリセルは、前記複数のインデックスメモリセルも含む行及び列に配置され、
前記インデックスメモリセルの前記第1のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセル内の前記不揮発性メモリセルの全て、及び前記インデックスメモリセルの前記第1のインデックスメモリセルは、前記行のうちの1行に位置し、
前記複数のメモリセルはIOグループに配置され、前記IOグループの各々は、前記複数の不揮発性メモリセルの各々から1つの不揮発性メモリセルのみを含み、
前記IOグループごとに、前記IOグループ内の前記不揮発性メモリセルの一部は前記行の第1の行に位置し、前記IOグループ内の他の前記不揮発性メモリセルは前記行の第2の行に位置し、
前記インデックスメモリセルの一部は前記第1の行に位置し、他の前記インデックスメモリセルは前記第2の行に位置する、メモリデバイス。 - 前記インデックスメモリセルは不揮発性メモリセルであり、前記第1の状態は消去状態であり、前記第2の状態はプログラム状態である、請求項1に記載のデバイス。
- 前記インデックスメモリセルの各々を第1の状態に設定することは、前記インデックスメモリセルの各々を前記消去状態へと消去することを含み、
前記インデックスメモリセルの前記第1のインデックスメモリセルを前記第2の状態に設定することは、前記インデックスメモリセルの前記第1のインデックスメモリセルを前記プログラム状態にプログラムすることを含む、請求項2に記載のデバイス。 - 前記コントローラは、
前記メモリアレイに第2のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第2のインデックスメモリセルが前記第1の状態にあると判定すること、
前記インデックスメモリセルの前記第2のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第2のデータをプログラムすること、及び
前記インデックスメモリセルの前記第2のインデックスメモリセルを前記第2の状態に設定すること、によってプログラムするように更に構成されている、請求項1に記載のデバイス。 - 前記コントローラは、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第2の状態にあると判定すること、並びにそれに応じて、
前記複数の不揮発性メモリセルを消去すること、及び
前記インデックスメモリセルの各々を前記第1の状態に設定すること、を行うように更に構成されている、請求項1に記載のデバイス。 - 前記コントローラは、
前記メモリアレイに第2のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第2の状態にあると判定すること、
前記複数の不揮発性メモリセルを消去すること、
前記インデックスメモリセルの各々を前記第1の状態に設定すること、
前記インデックスメモリセルのうちの1つと関連付けられた前記複数の不揮発性メモリセルに前記第2のデータをプログラムすること、及び
前記インデックスメモリセルのうちの前記関連付けられたインデックスメモリセルを前記第2の状態に設定すること、によってプログラムするように更に構成されている、請求項1に記載のデバイス。 - 前記メモリアレイ、前記複数のインデックスメモリセル、及び前記コントローラは、単一の半導体チップに含まれる、請求項1に記載のデバイス。
- 前記第1の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第2の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含み、
前記第2の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第1の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含む、請求項1に記載のデバイス。 - 前記IOグループの各々は、前記他のIOグループを1つも含まない複数の前記列に位置し、
任意の2つのIOグループごとに、前記インデックスメモリセルのうちの少なくとも1つは、前記2つのIOグループの各々の前記複数の前記列の間である前記列のうちの1つに位置する、請求項1に記載のデバイス。 - 複数の不揮発性メモリセルを含むメモリアレイと、前記複数の不揮発性メモリセルのうちの異なる1つと各々関連付けられた複数のインデックスメモリセルと、を含むメモリデバイスを動作させる方法であって、
前記複数の不揮発性メモリセルを消去するステップと、
前記インデックスメモリセルの各々を第1の状態に設定するステップと、
前記メモリアレイに第1のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第1のインデックスメモリセルが前記第1の状態にあると判定すること、
前記インデックスメモリセルの前記第1のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第1のデータをプログラムすること、及び
前記インデックスメモリセルの前記第1のインデックスメモリセルを、前記第1の状態とは異なる第2の状態に設定すること、によってプログラムするステップと、を含み、
前記複数のメモリセルは、前記複数のインデックスメモリセルも含む行及び列に配置され、
前記インデックスメモリセルの前記第1のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセル内の前記不揮発性メモリセルの全て、及び前記インデックスメモリセルの前記第1のインデックスメモリセルは、前記行のうちの1行に位置し、
前記複数のメモリセルはIOグループに配置され、前記IOグループの各々は、前記複数の不揮発性メモリセルの各々から1つの不揮発性メモリセルのみを含み、
前記IOグループごとに、前記IOグループ内の前記不揮発性メモリセルの一部は前記行の第1の行に位置し、前記IOグループ内の他の前記不揮発性メモリセルは前記行の第2の行に位置し、
前記インデックスメモリセルの一部は前記第1の行に位置し、他の前記インデックスメモリセルは前記第2の行に位置する、方法。 - 前記インデックスメモリセルは不揮発性メモリセルであり、前記第1の状態は消去状態であり、前記第2の状態はプログラム状態である、請求項10に記載の方法。
- 前記インデックスメモリセルの各々を第1の状態に設定することは、前記インデックスメモリセルの各々を前記消去状態へと消去することを含み、
前記インデックスメモリセルの前記第1のインデックスメモリセルを前記第2の状態に設定することは、前記インデックスメモリセルの前記第1のインデックスメモリセルを前記プログラム状態にプログラムすることを含む、請求項11に記載の方法。 - 前記メモリアレイに第2のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの第2のインデックスメモリセルが前記第1の状態にあると判定すること、
前記インデックスメモリセルの前記第2のインデックスメモリセルと関連付けられた前記複数の不揮発性メモリセルに前記第2のデータをプログラムすること、及び
前記インデックスメモリセルの前記第2のインデックスメモリセルを前記第2の状態に設定すること、によってプログラムするステップを更に含む、請求項10に記載の方法。 - 前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第2の状態にあると判定するステップ、並びにそれに応じて、
前記複数の不揮発性メモリセルを消去するステップ、及び
前記インデックスメモリセルの各々を前記第1の状態に設定するステップを更に含む、請求項10に記載の方法。 - 前記メモリアレイに第2のデータを、
前記複数のインデックスメモリセルを読み出し、前記インデックスメモリセルの全てが前記第2の状態にあると判定すること、
前記複数の不揮発性メモリセルを消去すること、
前記インデックスメモリセルの各々を前記第1の状態に設定すること、
前記インデックスメモリセルのうちの1つと関連付けられた前記複数の不揮発性メモリセルに前記第2のデータをプログラムすること、及び
前記インデックスメモリセルのうちの前記関連付けられたインデックスメモリセルを前記第2の状態に設定すること、によってプログラムするステップを更に含む、請求項10に記載の方法。 - 前記第1の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第2の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含み、
前記第2の行に位置する前記インデックスメモリセルごとに、前記メモリデバイスは、前記第1の行かつ前記インデックスメモリセルを含む同一列に位置するダミーメモリセルを更に含む、請求項10に記載の方法。 - 前記IOグループの各々は、前記他のIOグループを1つも含まない複数の前記列に位
置し、
任意の2つのIOグループごとに、前記インデックスメモリセルのうちの少なくとも1つは、前記2つのIOグループの各々の前記複数の前記列の間である前記列のうちの1つに位置する、請求項10に記載の方法。
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