JP2005516330A

JP2005516330A - 電荷注入

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Publication number: JP2005516330A
Application number: JP2003562936A
Authority: JP
Inventors: ハミルトンダーリーン; サーゲイトティモシー; エス．ワイ．ワンジャネット; ケイ．ハンマイケル; ダーハコビアンナーベー
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2002-01-16
Filing date: 2002-12-17
Publication date: 2005-06-02
Also published as: DE10297641T5; GB2400709B; CN1628358A; GB2400709A; WO2003063167A2; WO2003063167A3; GB0417770D0; KR20040071322A; TWI260639B; AU2002367512A1; CN100433193C; TW200302486A

Abstract

デュアルビットメモリセル(10,82,84,86,88)からなるメモリアレイ(68)における第１のビット(CO,C2,C4,C6)と第２のビット(C1,C3,C5,C7)をかなり高めのデルタＶＴでプログラムするシステム及び方法体系を提供する。このかなり高めのデルタＶＴにより、メモリアレイ(68)は、高温のストレス及び／または客先での相当な時間の動作後も変わらずプログラムされたデータの維持やデータの消去を確実に行う。かなり高めのデルタＶＴでは、メモリセル(10,82,84,86,88)の第１のビット(C0,C2,C4,C6)をプログラムすると、チャネル（８）の長さが短いので第２のビット(C1,C3,C5,C7)のプログラミングがより強固に、より速く行われる。従って、本発明は、第１のビットのＶＴを確実に制御するとともに第２のビット(C1,C3,C5,C7)のプログラミングの速度を落とす第１のビット(C0,C2,C4,C6)と第２のビット(C1,C3,C5,C7)のプログラミングの際には、選択されたゲート電圧及びドレイン電圧並びにプログラミングパルス幅を用いる。さらに、選択されたプログラミングパラメータによって、電荷ロスを悪化させずにプログラミング時間が短く保持されている。

Description

本発明は、一般にメモリシステムに関し、特に、仮想接地アーキテクチャを用いたデュアルビットメモリトランジスタセルを有する電子フラッシュメモリデバイスにおいて、複数ビットで構成されるセクタに対してプログラミング及び消去を行うシステム及び方法に関する。

フラッシュメモリは、再書き込みが可能で、電力を与えない状態でも記憶内容を保持できる電子記憶媒体の一種である。通常、フラッシュメモリデバイスの寿命は、１００Ｋ〜３００Ｋ書き込みサイクルである。１バイト単位での消去が可能なダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップやスタティックランダムアクセスメモリ（ＳＲＡＭ）チップとは異なり、フラッシュメモリは一般的に、決められた複数ビットで構成されるブロックもしくはセクタ単位で消去または書き込みを行う。フラッシュメモリは、適当な箇所を消去できる電気的消去可能読み出し専用メモリ（ＥＥＰＲＯＭ）チップ技術から進化したものであり、価格は抑えられ、密度は高くなっている。このようなＥＥＰＲＯＭの新種が、ＥＰＲＯＭの高密度という利点とＥＥＰＲＯＭの電気消去可能であるという特徴を併せ持つ有力な不揮発性メモリとして登場した。

従来のフラッシュメモリは、１ビットの情報を各セルに記憶するセル構造で構成されている。このような１ビットメモリアーキテクチャにおいて、各セルは一般的に、基板またはＰウェル内にソース、ドレイン、チャネルを有する金属酸化物半導体（ＭＯＳ）トランジスタ構造とチャネルに重なる積層ゲート構造を備えている。積層ゲートはＰウェルの表面上に形成される薄いゲート絶縁層（トンネル酸化膜と呼ばれることもある）をさらに備えていてもよい。積層ゲートはまた、トンネル酸化膜の上に重なるポリシリコンからなるフローティングゲートとフローティングゲートの上に重なるポリシリコン間絶縁層を備えている。ポリシリコン間絶縁層は、多くの場合、２つの酸化膜が窒化膜を挟んでいる酸化膜−窒化膜−酸化膜（ＯＮＯ）層等の多層絶縁体となっている。最後に、ポリシリコンからなるコントロールゲートがポリシリコン間絶縁層の上に重なる。

このようなセルで構成される行と連結するワード線にコントロールゲートを接続して、これらのセルからなる一般的なＮＯＲ構造のセクタを構成する。また、各セルのドレイン領域を一本の導電性ビット線で接続する。セルのチャネルは、積層ゲート構造によりチャネル内に生じた電界に従ってソースドレイン間に電流を流す。ＮＯＲ構造では、一つの列にある各トランジスタのドレイン端子は同じビット線に接続されている。さらに、各フラッシュセルは積層ゲート端子を別々のワード線に接続し、アレイ内の全てのフラッシュセルは各自のソース端子を共通のソース端子に接続している。動作については、周辺デコーダ及び制御回路を用いて、それぞれのビット線及びワード線を介して、プログラミング（書き込み）、読み出し、または消去機能に関する個々のフラッシュセルのアドレス指定が行われる。

このような１ビット積層ゲートフラッシュメモリセルは、コントロールゲートに電圧を印加すると共にソースを接地してドレインをソースより高い所定の電位に接続することによってプログラムされる。その結果トンネル酸化膜間に生じる高電界によって、ファウラー−ノードハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）と呼ばれる現象が引き起こされる。その間に、コアセルチャネル内の電子がゲート酸化膜をトンネルしてフローティングゲートに入りこむが、フローティングゲートはポリシリコン間絶縁膜やトンネル酸化膜に囲まれているので、入りこんだ電子はフローティングゲート内にトラップされる。電子がトラップされた結果、セルの閾値電圧が上昇する。電子のトラップにより生じたこのようなセルの閾値電圧の変化（そして引き起こされるチャネルのコンダクタンスの変化）により、セルのプログラミングがもたらされるのである。

一般的な１ビット積層ゲートフラッシュメモリセルを消去するには、ソースに電圧を印加し、コントロールゲートを負電位に保ち、ドレインを浮遊状態（フロート状態）にする。このような状態で、フローティングゲートとソースの間のトンネル酸化膜の両端に電界を発生させる。フローティングゲート内にトラップされている電子は、フローティングゲートにおけるソース領域と重なる部分に向かって流れ出し、そこに集まる。そして、ファウラー−ノードハイムトンネリングによってトンネル酸化膜を通り抜けることにより、電子はフローティングゲートから、ソース領域に取り込まれる。電子がフローティングゲートから抜けるので、セルは消去される。

従来の１ビットフラッシュメモリデバイスでは、消去検証を行って、このようなセルからなるブロックまたは組の中の各セルがきちんと消去されたかどうかを判定する。現在の１ビット消去検証方法体系は、ビットまたはセルの消去が行われたかを検証し、最初の検証で不合格になったセルの各々に追加消去パルスを印加する。その後、セルの消去状態を再度検証し、セルまたはビットが正常に消去されるか、またはセルが使用不可と標示されるまでこの工程は続けられる。

近年、１つのメモリセルに２ビットの情報を記憶可能なデュアルビットフラッシュメモリセルが採用されてきている。１ビット積層ゲートアーキテクチャを用いた従来のプログラミング及び消去検証方法は、このようなデュアルビットデバイスには適切ではない。近年、ＯＮＯ層上にポリシリコン層を用いてワード線接続を行うＯＮＯフラッシュメモリデバイスのようなフローティングポリシリコンゲートを用いていないデュアルビットフラッシュメモリ構造が採用されてきている。従来の技術ではこういった種類のデバイスに伴う特性には対処できない。それゆえに、デュアルビットメモリ仮想接地アーキテクチャにおけるデータビットの適切なプログラミング及び消去を保証すると共にその構造的な特徴を生み出す、プログラミング及び消去を行う新方法や新システム、また改良方法や改良システムに関する技術には、解決すべき課題がなお存在する。

デュアルビットメモリセルを含んで構成されるメモリアレイの第１と第２のビットを実質的に高いデルタＶＴでプログラミングするシステム及び方法を提供する。この実質的に高いＶＴにより、メモリアレイは、高温のストレス及び／または客先での相当な時間の動作後も変わらずプログラムされたデータの維持やデータの消去を確実に行う。かなり高めのデルタＶＴでは、メモリセルの第１のビットをプログラムすると、チャネル長が短いので第２のビットのプログラミングがより強固に、より速く行われる。従って、本発明は、第１のビットを確実に制御するとともに第２のビットのプログラミングの速度を落とす第１と第２のビットのプログラミングの際には、選択されたゲート電圧及びドレイン電圧並びにプログラミングパルス幅を用いる。さらに、選択されたプログラミングパラメータによって、電荷ロスを悪化させずにプログラミング時間を短く保持している。

本発明により、ＯＮＯデュアルビットセルアーキテクチャにおいても同様に発生するデータ保持や過消去の問題を最小限に抑える効率がよく完璧なプログラミング、消去、及び検証が可能になる。本発明は、ＯＮＯアーキテクチャで構成されたデュアルビットメモリセルとともに用いた場合に顕著な効果が得られる。しかし、本発明は広くデュアルビットメモリセルアーキテクチャとともに用いられているので、本発明はデュアルビットセルに関するどんな用法や構造にも限定されることはないことが認識されるであろう。デュアルビットメモリセル内の１ビットのプログラミングに伴う電荷は分離されているが、その電荷により関連するセルのプログラミングは堅固なものとなり、消去しにくくなってしまう。例えば、セルの中央領域に、通常の消去では自然には消去できない残留電荷を蓄積する可能性がある。よって、本システム及び方法体系では、セル内の同一のＯＮＯトランジスタ両側にある正規のビットと相補的なビットの両方のプログラミング、検証及び消去を行う。消去では、１つのデュアルビットセル内の正規ビットと相補ビットに１組の消去パルスを印加する。１組の消去パルスは、トランジスタの両側への両側消去パルス（two sided erase pulse）と、それに続くトランジスタの一方の側への片側消去パルス（single sided erase pulse）とトランジスタの他方の側への片側消去パルスを備えている。

本発明の一態様においては、デュアルビットフラッシュメモリセルのメモリアレイの検証消去を行うシステム及び方法が提供される。本システム及び方法では、正規の列の位置と相補的な列の位置の両方のビットをプリプログラミングした後でその正規ビット及び相補ビット列位置のビット両方に検証消去を行う。検証消去は、次のアドレスへ移動する前に各ビットアドレス位置が消去検証に合格していることを必要とする。また、ビットのＩ／Ｏまたはワードに対して、次のＩ／Ｏまたはワードに移動する前にＩ／Ｏの正規ビットと相補ビットが合格していなければならないように消去検証を行うこともできる。アドレス位置がブランク状態を規定する最大ＶＴ以下でない場合は、１組の消去パルスを印加する。この１組の消去パルスは、正規及び相補列位置の両方のビットへ特定のパルス時間（例えば１０ｍｓ）印加される両側消去パルスと、それに続く正規及び相補列位置のうちの一方のビットへ特定のパルス時間（例えば１ｍｓ）印加される第１の片側消去パルスと、正規及び相補列位置のうちの他方のビットへ特定のパルス時間（例えば１ｍｓ）印加される第２の片側消去パルスを含む。検証ステップ及び消去ステップは、あるセクタ内の各正規ビットと各相補ビットがブランク状態を規定する最大ＶＴ以下になるまで繰り返される。そして、これらのステップはセクタ毎に繰り返される。

次に、検証消去を受けたビットを評価して、過消去されたかどうかやブランクセルを規定する最小ＶＴ以下に収まっているかどうかを判定する。過消去されたと判定されたビットにはソフトプログラムパルスを供給する。このソフトプログラム検証は、同一の列の他のセルからのリークを遮断する低いレベルのソース電圧を含んでいなければならない。検証消去の２番目、もしくは最後のルーチンは、正規列位置のビットと相補列位置のビットの両方に対して行われ、ソフトプログラムパルスによってビットのＶＴがブランクセルを規定する最大ＶＴ以上引き上げられたことはなかったことを保証する。

上記事項やそれに関連する目的の達成のために、本発明は、以下に十分に説明され、特に請求項において指摘される特徴を備える。以下の記述や添付の図面は、本発明の態様及び実行手法のある実例を詳しく説明している。しかしながら、これらは本発明の原理を採用している様々な方法のうちの一部を示しているに過ぎない。本発明の他の目的、効果及び新規的な特徴は、以下に続く、本発明の詳細な説明を図面とともに参照することにより明らかになるであろう。

以下に、本発明の詳細な説明を、添付図面を参照して行う。本発明は、ダブルまたはデュアルビットモードで動作するデュアルビットメモリセルのプログラミング（書き込み）、検証（読み出し）及び適切な消去方法体系及びシステムを提供する。本発明をフラッシュメモリデバイスのチップ消去動作またはセクタ消去動作と組み合わせて用いてもよい。さらに、本発明は、ダブルビットモードで動作するアレイのデュアルビットメモリセルの適切な配置や維持を行う方法体系及びシステムを提供する。以下において、本発明は、各セルの両ビットをデータの記憶に用いているＯＮＯデュアルビットメモリセルアーキテクチャとともに図示及び記述されているが、本発明が他のタイプのアーキテクチャや他のデュアルビットアーキテクチャ使用方法にも適応可能であることは認識されるであろう。

各図面中、図１は、本発明の様々な態様のうち１つ以上を遂行するデュアルビットメモリセル１０の一例を示している。メモリセル１０は、頂面側のシリコン酸化膜層１４と底面側のシリコン酸化膜層１８に挟まれたシリコン窒化膜層１６を備えており、この３層でＯＮＯ層３０を形成する。ポリシリコン層１２はＯＮＯ層３０上にあり、メモリセル１０とのワード線接続を行っている。第１のビット線３２は第１の領域４の下のＯＮＯ層３０の下を通っており、第２のビット線３４は第２の領域６の下のＯＮＯ層３０の下を通っている。ビット線３２，３４は導電部２４と任意の酸化膜部２２から形成されている。各ビット線３２，３４における底面側のシリコン酸化膜層１８と接触する両端に、もしくはトランジスタ全体に沿ってボロン核インプラント２０が配されている。ボロン核インプラントはＰ型基板よりも高濃度にドープされており、メモリセル１０のＶＴの制御を補助している。セル１０は、チャネル８がＰ型基板の両端間に形成されるようにＮ^＋ヒ素を注入することによりビット線３２，３４の導電部２４が形成されたＰ型基板９の上にある。メモリセル１０は、Ｐ型基板領域９上にあるＮ^＋ヒ素注入部２４からなる互換性のあるソース部及びドレイン部を有し、ゲートがポリシリコンワード線１２の一部として形成された１つのトランジスタを備える。

第１のビット線３２及び第２のビット線３４は導電部２４と任意の酸化膜部２２に関して図示されているが、ビット線は導電部のみでの形成が可能であることは理解されるであろう。さらに、図１はシリコン窒化膜層１６内に間隙を図示しているが、シリコン窒化膜層１６には間隙を設けず、１枚の帯状片や１つの層として形成されてもよいことは理解されるであろう。

シリコン窒化膜層１６は、電荷をトラップする層を構成している。セルのプログラミングは、ソースを接地した状態でドレインとゲートにそれぞれ電圧を印加することにより行われる。印加された電圧によりチャネルに沿って電界が生じ、電界によって電子が加速して基板層９から窒化膜へと飛び移る。この現象はホットエレクトロン注入として知られている。電子はほとんどのエネルギーをドレインで得るので、ドレインの近くにある窒化膜層にトラップされて蓄積されたままになる。セル１０は通常均一でドレインとソースは互換性がある。シリコン窒化膜は非導電性なので、第１の電荷２６は中央領域５の第１の端部の近くの窒化膜１６に注入され、第２の電荷２８は中央領域５の第２の端部の近くの窒化膜１６に注入される。従って、電荷が移動しない場合は、１つのセルあたり１ビットではなく２ビットが存在し得る。

上述のように、１つのメモリセル１０あたり２ビットが存在するように、第１の電荷２６は、中央領域５の第１の端部で窒化膜１６に蓄積することが可能であり、第２の電荷２８は、中央領域５の第２の端部で蓄積することが可能である。デュアルビットメモリセル１０は通常対称であるので、ドレインとソースは互いに交換可能である。これより、左のビットＣ０をプログラムする際は、第１のビット線３２をドレイン端子とし、第２のビット線３４をソース端子とすることができる。同様に、右のビットＣ１をプログラムする際は、第２のビット線３４をドレイン端子とし、第１のビット線３２をソース端子としてもよい。第１のビットＣ０と第２のビットＣ１を有するデュアルビットメモリセル１０の読み出し、プログラミング、及び片側消去を行うための電圧パラメータ群を表１に示す。

本発明の１つ以上の態様に従って、デュアルビットメモリセルアーキテクチャの様々な方法が実現可能である。特に本発明は、データや情報の記憶にデュアルビットセル内の両ビットを用いるメモリデバイスに採用可能である。本発明の発明者らは、このようなセル内の１つのビット（例えばビットＣ０）のプログラミング及び消去が、関連するビット（例えばビットＣ１）のプログラミング及び／または消去を引き起こすことを見出した。例えば、セル１０のビットＣ１を繰り返しプログラムすると、ビットＣ０内で電荷が蓄積されてしまう場合があるし、その逆も起こり得る。また、ビットＣ１へ消去電圧パルスを繰り返し印加すると、ビットＣ０の過消去が引き起こされる場合がある。関連するビットＣ０に起こるこれらの現象によって、今度は正常動作時のビットの動作（例えば、ビットの一方もしくは両方を実際に読み出し、書き込み／プログラミング、及び／または消去できること）が劣化してしまう場合がある。本発明は、デュアルビットメモリセル技術に関するこれらの問題に、フラッシュメモリデバイス内の例えばブロックまたはセクタ単位での消去動作においてメモリセルの適切な消去をさらに確実に行うようにこのようなメモリセルの個々のビットを選択的にプログラム、検証、消去、及び再検証することにより対処する。

図２は、メモリセル１０内の両ビットをプログラムする様子を示している。説明のために、一方のビットを正規ビット（normal bit:ＮＢ）と呼び、これに対応するもう一方のビットを相補ビット（complimentary bit:ＣＢ）と呼ぶことにする。読み出し動作中において、読み出されるセルに最も近い接合は接地端子であり、トランジスタの反対側にはドレインがある。これを逆方向読み出しと呼ぶ。プログラミング中や消去中にはドレインを切り替えて、接地電圧ではなく読み出し動作や検証動作に用いられるドレイン電圧である最も近い接合に戻す。

デュアルビットメモリセル１０は、協働する相補ビット領域４０、中央領域４２、及び正規ビット領域４４という３つの個別の部分とみなしてもよい。相補ビット領域４０と正規ビット領域４２はドレイン／ソース接合の近くにあり、プログラム動作や消去動作時に局所的なＶＴを変更できる。中央領域４２はメモリセル１０の形成工程において発生する固有ＶＴに近い値を示すはずである。ＯＮＯ積層体３０のシリコン窒化膜１６を用いて第１の電荷３８を正規領域４４に、第２の電荷３９を相補ビット領域４０に蓄積する。窒化膜は導体ではないので、プログラム動作や消去動作中に加えられたり取り除かれたりした電荷は再分布せずに本来注入された場所のままのはずである。このことは、トランジスタの各側の電荷やＶＴは互いに異なり、反対側にはほとんど左右されないものであることを意味する。例えば、ＣＢとＮＢの固有または消去／ブランクＶＴが約１．２Ｖで、ＮＢのＶＴを約３．８Ｖにプログラムする場合、ＣＢはまだブランク状態に近いはずである。さらに、両ビットのＶＴを３．８ＶにプログラムしてからＮＢを消去する場合には、ＣＢは約３．８ＶでＮＢは約１．２Ｖになるだろう。

その上、ＮＢに対する読み出し動作時には、ソース（接地）は常に検証されるセルに最も近い接合の上にあるので、ＣＢビット線の近くの電荷の一部はドレイン空乏領域で覆われているはずである。このことは、検証されたセルの接合が接地されているので、逆方向読み出し動作と呼ばれる。この逆方向読み出し方法はもう一方のビット接合近くの電荷をある程度覆いこんでいるが、チャネルの中央にある電荷はどれもＣＢとＮＢの両方の実効ＶＴを変更してしまう。これらの領域は全て同じトランジスタの一部であるから、１つの領域のＶＴが他よりも高くなったり低くなったりすると、他の領域もまた影響を受ける可能性がある。同様のプログラムパラメータでＣＢを既にプログラムした後に、プログラミングを行う電荷３８がＮＢ領域４４に入った状態のＮＢをプログラムすることで、蓄積された電荷４６が部分的に中央領域４２側に伸びていく様子を図３に示す。このようにチャネルが実効的に短くなったのは、第２のビットのプログラミング時には接地されていた接合近くにある第１のビット上に蓄積された電荷のためである。第２のビットは、電荷蓄積のある第１のビットにより生じたこの短いチャネル長のために第１のビットに比べ非常に速い速度でプログラムされる。第２のビットのプログラミングは堅固に行われるので、第２のビットの消去は第１のビットに比べて時間がかかる。本発明は、第２のビットを堅固にプログラムすることに伴う問題を、両ビットに対し整合性のあるプログラミングと消去が可能なプログラミングパラメータを選択するとともにプログラミング及び消去サイクル中に残留電荷が蓄積されていくことを防止することにより解決する。

図４に示すように、電荷４６の蓄積がセル１０内に残り、セル１０のプログラミング特性や消去特性を各々のサイクル中に変化させる可能性がある。この余分な第２のビットにプログラムされた電荷４６の存在によってＣＢ領域４０とＮＢ領域４４の実効ＶＴが変化し、プログラミング及び消去サイクル数が増えるにつれて消去に時間がかかるようになってしまう。両側消去と片側消去の各ステップを組み合わせることで、アレイ内のビット群の代表的な最も外側のビットに対するデュアルビット消去を制御する安定した方法が提供される。このアレイ内のビット群の最も外側のビットは通常チャネル長もしくはチャネル幅が互いに違うので、両側消去のみの方法を用いて消去を行うと非常に時間がかかるが、一般的なセルは両側消去パルスを用いて消去するのがもっともよい。よって、片側消去はビット群の最も外側のビットの消去速度を維持するために加えられたのである。

従って、メモリセルを正しく動作させるためにＮＢ領域４４、中央領域４２、及びＣＢ領域４０の各ＶＴを監視して既知のレベルで維持しているかどうか確認することが重要である。普通、ＣＢとＮＢのＶＴを監視し制御するプロセスは消去（以下、「ダブルビット消去」と称する）中に発生する。だから、本発明では、残留電荷のせいで起こるビットのオーバープログラミングが確実に起きないようにプログラミングパラメータを選択し、かつ、中央領域４２内の残留電荷を確実に制御するように消去を行う。プログラミング中や消去中にＶＴ分布を制御することによって、プログラム及び消去を繰り返す間ずっと消去時間やプログラム時間は安定したままである。図５は、本発明にかかるダブルビットのプログラム及び消去方法体系を用いたプログラミング及び消去サイクル後のメモリセル１０を示す。

フラッシュメモリの多くは、コマンドロジックと、複雑なプログラミング動作や消去動作を自動で行う組み込み状態機械を備えている。スタティックランダムアクセスメモリ（ＳＲＡＭ）モジュール部品は、コマンドロジック動作とメモリシステムの制御用のマイクロコントローラで実行されるプログラムを含んでいてもよい。一般的に、これらのプログラムは、システムが起動されるとＳＲＡＭ内にロードされる。バスを用いて、制御コマンドをプロセッサからコマンドロジックデバイスに送信したり、フラッシュメモリデバイスとの間で読み書きされるデータをコマンドロジックやホストプロセッサとやりとりしたりすることができる。フラッシュデバイスの組み込みステートマシーンによって、プログラミング、読み出し、及び消去動作を実行するのに必要な様々な個別のステップ等の詳細な動作に対するコマンドロジック制御が生成される。このようにして、ステートマシーンは、一般にフラッシュメモリを含むマイクロチップと共に用いられるプロセッサ（図示せず）が要求されるオーバーヘッドを減らす機能を果たす。

図６に、本発明のデュアルビットメモリセルを採用したメモリアレイ６８のプログラミング、検証、ソフトプログラミング、及び消去を行うためのシステム６０が示される。本例において、メモリアレイ６８は、複数の６４Ｋセクタ６９を備える。フラッシュメモリアレイ６９の１つのセクタはメモリアレイ６８の一部分を含み、それは同じセクタアドレスを共有する全ワード線を介して１つにグループ化されたメモリセル全てで構成されている。セクタアドレスは、通常、メモリデバイス内の１つ以上のセルをアドレスするために用いられるアドレスビット信号のｎ個（例えば６個）の最上位アドレスビットである。ここで、ｎは整数である。例えば、各６４Ｋセクタ６９はＩＯを８個備えることができる。ＩＯとは、４個の正規ビットと４個の相補ビットを有する４個のセルまたは４個のデュアルビットメモリセルが並んだ列である。メモリアレイ６８は違う構成がいくつあってもよく、例えば、８個のセル上に８個の正規ビットと８個の相補ビットを備える１２８ｋセクタでも成り立つことは理解されるであろう。さらに、アプリケーションの大きさとフラッシュメモリアレイ６８を用いるデバイスの大きさにのみ制限されるだけで、セクタをいくつ用いてもよい。

システム６０は、フラッシュメモリアレイ６８に対して行う様々な動作（例えばプログラミング、読み出し、検証、及び消去）中においてＩＯをデコードするためにアレイ６８に接続されるアドレスデコーダ６２を含む。アドレスデコーダはシステムコントローラ（図示せず）等からアドレスバス情報を受け取る。

コマンドロジック部６４は内蔵ステートマシーン６５を含む。コマンドロジック部６４はアドレスメモリアレイ６８に接続される。コマンドロジックとステートマシーンはシステムコントローラ等に接続されるデータバスからコマンドまたは命令を受け取る。受け取ったコマンドまたは命令により、コマンドロジック６４及びステートマシーン６５に組み込まれたアルゴリズムが実行される。アルゴリズムによってこれから説明する様々なプログラミング、読み出し、消去、ソフトプログラミング、及び検証方法体系が行われる。電圧発生部６６もメモリアレイ６８、コマンドロジック６４、及びステートマシーン６５に接続されている。電圧発生部６６はコマンドロジック６４及びステートマシーン６５によって制御されている。電圧発生部６６はメモリアレイ６８のメモリセルのプログラミング、読み出し、消去、ソフトプログラミング、及び検証に必要な電圧を発生するように動作可能である。

図７は、６４Ｋブロック７０の一例の頂面または平面から見た部分的なメモリセルレイアウトを示す。本例では１６ビットＩ／Ｏの６４Ｋブロックを示している。ブロックは８ビット、３２ビット、６４ビット、もしくはそれ以上のビット数のＩ／Ｏであってもよく、６４Ｋに限定されない（例えば１２８Ｋ、２５６Ｋ等）ことは理解されるであろう。６４Ｋブロック７０は１つのセクタであることも１つのセクタの一部分であることもできる。例えば、コンタクトが共通のメタルビット線同士を接続している１つ以上のブロックが１つのセクタを構成することが可能である。ＯＮＯ積層帯片もしくはＯＮＯ積層７２はメモリアレイの長さを延ばし、またブロック７０を含む。ブロック７０はＩ／Ｏ、つまり列７９のグループを１６個含む。ＩＯの各「ワード」、つまりグループは、８個のトランジスタ、つまり正規ビットと相補ビットを各８個備える。各Ｉ／Ｏはセルの行をアドレスするポリシリコンワード線７４を含む。複数のビット線が、メモリセルの個々のビットの読み出し、書き込み及び消去を可能にするＯＮＯ帯状積層７２の下を通っている。各ビット線は、１６個の列からなるグループの一端で第１のコンタクト７８とメタルビット線（図示せず）に、グループの他端で第２のコンタクト７９に接続されている。図７の例では、ビット線は１つの列の１つおきのトランジスタとつながると共に２個の選択トランジスタを用いて読み出し、書き込み、及び消去用のトランジスタ２個の４ビット間で選択を行うような５本のビット線を図示している。

ビットの読み出し、書き込み、及び消去を行う選択トランジスタとビット線３本とを使用して一列に並んだ第１のデュアルビットメモリセル４個をアドレスする様子の概略図を図８に示す。第１のデュアルビットメモリセル８２は第１のビットＣ０と第２のビットＣ１を含み、第２のデュアルビットメモリセル８４は第１のビットＣ２と第２のビットＣ３を含み、第３のデュアルビットメモリセル８６は第１のビットＣ４と第２のビットＣ５を含み、第４のデュアルビットメモリセル８８は第１のビットＣ６と第２のビットＣ７を含む。この４個のデュアルビットメモリセルは８ビットのワードを構成し得る。選択ゲート８８（Ｓｅｌ０）及び選択ゲート９０（Ｓｅｌ１）を備えることにより、デュアルビットメモリ８２のビットＣ０，Ｃ１とデュアルビットメモリ８４のビットＣ２，Ｃ３の読み出し、書き込み、及び消去が可能になる。また、選択ゲート９２（Ｓｅｌ２）及び選択ゲート９４（Ｓｅｌ３）を備えることにより、デュアルビットメモリ８６のビットＣ４，Ｃ５とデュアルビットメモリ８８のビットＣ６，Ｃ７の読み出し、書き込み、及び消去が可能になる。第１のスイッチ９６は第１のビット線ＢＬ０に、第２のスイッチ９８は第２のビット線ＢＬ１に、そして第３のスイッチ１００は第３のビット線ＢＬ２にそれぞれ接続されている。この第１、第２、第３の各スイッチは電源（ＶＤＤ）とグラウンド（ＧＮＤ）の間にある対応するビット線と連結している。以下の表２に示す様々な電圧構成を供給することにより、デュアルビットメモリセルの任意のビットを読み出すことができる。図８に記した例では、デュアルビットメモリセル８２のセルＣ０が読み出される。

ダブルビットプログラミング中において、高めのデルタＶＴを選択することにより、サイクルを繰り返した後の電荷ロスを補償する。このような高めのデルタＶＴにおいて、トランジスタ上の第１のビットは第２のビットに比べてプログラミングに非常に時間がかかる。かなり低めのプログラムＶＴではこういった状況にはならない。図９は、第１のビットのデルタＶＴに対する第２のビットのプログラム時間のグラフ１１０を示す。第２のビットのプログラミングはより堅固でより速く行われるようなので、第２のビットを用いてダブルビット消去時間とダブルビット消去に用いることができる方法が決定される。第２のビットのＶＴを第１のビット近くにプログラムされた状態に保持するプログラミング用の条件を選択することが重要であり、そうしないとダブルビット消去には非常に時間がかかる可能性があり、またプログラムされた第１のビットは過消去されてしまうだろう。一般に、第１のビットのプログラミング中にドレイン電圧を制御して第１のビットに対するＶＴの範囲を限定することが重要である。第１のビットのＶＴを制御するためには、両ビットのプログラミング時のゲート電圧を約９．２５〜９．５ボルトになるように、またドレイン電圧を約５．０〜５．５ボルトになるように選択し、プログラムパルスのパルス幅を小さくして０．５マイクロ秒（μｓ）にする。これらの条件は、第１のビットのＶＴをタイトに保持するために有用であり、第２のビットのプログラミングの速度を下げる。

ＯＮＯダブルビットメモリセルの重要な特徴は、加速高温ベーク（７５〜２００℃）中の電荷ロスがプログラミング及び消去サイクル数と強い相関関係があることである。図１０は、プログラミング及び消去（ＰＥ）サイクル数に対する電荷ロスを電圧で表したグラフ１２０を示す。このグラフは、プログラミング及び消去サイクルを１０，０００回まで繰り返していくに従って電荷ロスの量も増加していることから、信頼性の問題が起こりうることを示している。トランジスタに１ビットがプログラムされた状態（これは、トランジスタの一方の面をプログラムして、他方の面をブランクにするもしくはプログラミングしないでおくと起こる）の時に、サイクル数が増えるほど電荷ロスが増えるというこの問題が現れる。両ビットをプログラムした場合には、１０状態か０１状態よりも実際に失う電荷の量は少なくなる。よって、プログラム用のデルタＶＴを２〜２．５ボルトの間で選択することにより、サイクルを繰り返すことで生じる電荷ロスを補償した。

上述のシステム例に鑑みて、本発明に従って遂行され得る方法体系は、図１１〜１４のフローチャートを参照にすることによって、より良く理解されるであろう。説明を簡潔にするために、図１１〜１４に示す方法体系は順次実行されていくように図示してあるが、本発明は図示された順序によって制限されるものではなく、ブロックの中には、本発明に従って、これから説明されるものとは違う順序で行い、かつ／または、他のブロックと並行して行うものがあってもよいことは理解かつ認識されるであろう。さらに、本発明に従って方法体系を遂行するために、図示されたブロックが全て必要なわけではない。

本発明に係るフラッシュメモリアレイのデュアルビットメモリセルの重要な特徴は、加速高温ベーク（７５〜２５０°Ｃ）中の電荷ロスがプログラミング及び消去サイクル数と強い相関関係があることである。このことは、プログラミング及び消去サイクルを１０，０００回まで繰り返していくに従って電荷ロスの量も増加していることから、信頼性の問題が起こりうることを示している。トランジスタが１ビット状態、つまり１−０状態または０−１状態（これは、トランジスタの一方の面をプログラムして、他方の面をブランクするもしくはプログラムしないでおくと起こる）の時は、サイクル数が増えるほど電荷ロスが増えるというこの問題が現れる。ベーク温度が２５０°Ｃでは、セルトランジスタの挙動はガウス分布ではない。２５０°Ｃでは、より大きなワード線（中心のポリゲート）ギャップに近いセルトランジスタは、窒化膜内で電荷の再分布が起きたり、トラップされた窒化膜の電荷がこの大きなポリシリコンギャップ近くで局所的に強められているために、より多くの電荷を失ってしまう。この電荷ロスの分布は、同じサイクル数以上繰り返されるデバイス全ての同じデータパターンでは、ダイからダイへ再現可能であることがわかった。サイクルを繰り返し行っている時のプログラム及び消去条件は、１０００サイクル以上繰り返す場合の電荷ロスのサイクル数との関係にはほとんど影響しないようである。

１００Ｋサイクル後の電荷ロスを説明するために、プログラムデルタＶＴ（例えば、デルタＶＴ＝２〜２．５ボルト）を上昇させて、フラッシュメモリアレイの寿命がつきそうな頃においてもプログラムされたセルの有効ＶＴを確保する。特定のプログラミングパラメータ（例えば、Ｖｇａｔｅ＝９．２５〜９．５ボルトでＶｄｒａｉｎ＝５．０〜５．５ボルトにおいて、ワードあたり０．５マイクロ秒のプログラミングパルス）を選択することにより、ダブルビット動作の場合にデュアルビットメモリセルは高めのＶＴ（２．０〜２．５ボルト）にプログラムされるとともに非常に短いプログラミング時間を維持し続けることができるということが判明した。また、電荷ロスは、高めの温度（例えば２５０°Ｃ）におけるＰＥサイクル数の関数となっていることが判明した。サイクルの繰り返しに関連するこの種の電荷ロスの補正方法は、セルをデルタＶＴが２．０〜２．５ボルトになるようにプログラムし、ダブルビットプログラミングに伴う相補ビットディスターブ効果の制御をより良く行うためにビットのプログラムにより時間をかける（例えば、Ｖｇａｔｅ＝９．２５〜９．５ボルトでＶｄｒａｉｎ＝５．０〜５．５ボルトにおいて、ワードあたり０．５マイクロ秒のプログラミングパルス）ことであった。

本発明の一態様に従ってダブルビットモードで動作するメモリアレイのデュアルビットメモリセルに対してデルタＶＴの電圧を決定するある特定の方法体系を図１１に示す。本方法は、ステップ２００で始まり、ここではロットのアレイ内のメモリセルの正規ブランクＶＴまたはプログラムされていないＶＴを決定する。ステップ２０５では、プログラミング用の様々なデルタＶＴを有するロットのアレイに対してプログラム及び消去サイクルを何度も行い、その後加速高温ベーク（１００〜２５０°Ｃ）を行う。次に、ステップ２１０でセルの電荷ロスを測定する。ステップ２１５では、電荷ロスの量を基にプログラミングを行うデルタＶＴを高くする。ステップ２２０において、高くしたデルタＶＴにおいて、第１のビットを確実に制御するとともに第２のビットのプログラミング速度を確実に落として行うように、プログラミングパラメータ（例えば、Ｖｇａｔｅ＝９．２５〜９．５ボルトでＶｄｒａｉｎ＝５．０〜５．５ボルトにおいて、ワードあたり０．５マイクロ秒のプログラミングパルス）を選択する。ステップ２２５では、選択されたプログラミングパラメータを用いてロット内の別のアレイに対してプログラム及び消去サイクルを行い、その後加速ベークを行う。ステップ２３０において、本方法は、ステップ２２５において使用したプログラム及び消去サイクルの結果が適正かどうか判定する。もしプログラム及び消去サイクルの結果が適正でなければ（ＮＯ）、本方法はステップ２２０に戻る。もしプログラム及び消去サイクルの結果が適正であれば（ＹＥＳ）、デルタＶＴと選択されたドレイン電位とゲート電位を用いてデュアルビットメモリセルの両ビットをプログラムするように、コマンドロジックとステートマシーンのプログラミングを行う。

高めのデルタＶＴを用いたプログラミングは、通常のプログラミング条件だけでなく、ダブルビット消去方法体系時におけるプレプログラミングやプログラミングにも利用できることは認識されるであろう。図１２は、選択されたプログラミングパラメータ（例えば、Ｖｇａｔｅ＝９．２５〜９．５ボルトでＶｄｒａｉｎ＝５．０〜５．５ボルトにおいて、０．５マイクロ秒のプログラミングパルス、デルタＶＴは２〜２．５ボルト）を使用する方法体系を示す。

図１２〜１４に示すダブルビット消去方法体系は、各メモリトランジスタの相補及び正規の両側に対して、ブランクもしくは消去された状態（例えばｍｉｎＶＴ＝１．０Ｖ，ｍａｘＶＴ＝１．８Ｖ）でＶＴの閾値の上限及び下限を制御するためのセル消去ルーチンを含む。さらに、セルの過消去は、プログラミング時間を長くしてしまうおそれがあるが、このダブルビット消去方法体系は、セルの過消去を防止することによりプログラム時間を制御するソフトプログラミングルーチンを含む。ソフトプログラミングもまた、サイクルを繰り返した後の電荷ロスの量に影響を与え得る。最後に、ダブルビット消去ルーチンは、どのセルもソフトプログラミングルーチンからはプログラムされていなかったことを確証するための第２の消去を含んでいてもよい。図１２〜１４に示す本ダブルビット方法体系によって、本発明のフラッシュメモリアレイのプログラム特性及び消去特性が向上し、動作サイクルが長くなる（例えばプログラム及び消去（ＰＥ）サイクルが１００，０００回程度にながくなる）。

図１２は、正規及び相補両ビットに高電圧ドレイン接合の近くのホットホール注入を用いた消去方法体系を示す。１つのビットのプログラミングを強固に行うプロセスは、許容電圧レベル及び／または許容消去時間において、片側消去や従来の消去時には到達できないような残留電荷の蓄積を引き起こす。本ダブルビット消去方法は、サイクルごと検証と本方法を変更して行う消去によって正規及び相補両ビットのブランクＶＴを確実に制御する。従って、本ダブルビット消去方法体系には、１つのセル（複数のセル）内の相補ビット（複数の相補ビット）と関連する正規ビット（複数の正規ビット）の両方に、パルスごとに一連の消去条件または消去シーケンスが採用される。各パルスの第１の消去シーケンスは、全てのセルトランジスタのソースとドレインの両方の電圧を高くする（例えば４〜７ボルト）両側消去パルス、つまり２個のドレイン消去パルスである。相補ビットと関連する正規ビットを放電させる。次に、片側消去パルスを相補ビットに印加して（例えば、相補ドレインを高電圧にし、その時もう一方のトランジスタ接合は浮遊状態にしておく）、続いて正規ビットへ片側消去パルスを印加する（例えば、正規ドレインを高電圧にし、その時もう一方のトランジスタ接合は浮遊状態にしておく）。これらの片側消去パルスの順序は、検証されるビットに関係なく交換可能であってもよい。両側消去パルスを総消去パルス時間の約７５％〜９５％にすると、ＯＮＯダブルビットアーキテクチャにおける結果は著しく向上したものとなる。

本発明の一態様に従ってデュアルビットメモリセルを有するフラッシュメモリアレイのプログラミング及び消去を行うある特定の方法を図１２に示す。本方法は、ステップ３００で始まり、ここでは消去ルーチンを起動する。この消去ルーチンは、例えば、フラッシュデバイス上にあるコントローラからステートマシーンへのコマンドにより起動してもよい。ステップ３０５では、正規列位置と相補列位置の両ビットをデルタＶＴにプログラムする。選択されたプログラミング用の電圧パラメータは、デルタＶＴが２〜２．５ボルトの状態でＶｇａｔｅ＝９．２５〜９．５ボルトでＶｄｒａｉｎ＝５．０〜５．５ボルトにおいて、０．５マイクロ秒のパルスである。次に、本方法はステップ３１０に進み、ここでアレイのメモリアドレスを示すアドレスカウンタを第１のアドレスに設定する。次に、本方法はステップ３１５に進む。ステップ３１５では、本方法によりセクタ内のアドレス位置に対して検証消去が行われる。このアドレス位置は、１ビットの位置のメモリアドレスであることも、またセクタのＩ／Ｏ、つまりワードの位置のメモリアドレスであることも可能である。アドレス位置の検証消去が不合格の場合は、本方法はステップ３２０に進む。ステップ３２０では、本方法体系はパルスカウントが最高に達したかどうかを判定する。パルスカウントが最大に達した（ＹＥＳ）場合は、本方法体系はステップ３２５に進み、これはデバイスが完全に不合格であることを示す。パルスカウントが最大に達していなかった（ＮＯ）場合は、本方法はステップ３３０に進み、消去パルスを印加する。

ステップ３３０において、本方法体系は、セクタの相補列位置と正規列位置の両方に、パルス時間８〜１２ｍｓ（例えば１０ｍｓのパルス）で両側消去パルスを印加する。放電時間が終わると、相補列位置のビットにパルス時間０．５〜２ｍｓ（例えば１ｍｓ）で第１の１面パルスを印加し、続いて正規列位置のビットにパルス時間０．５〜２ｍｓ（例えば１ｍｓ）で第２の１面パルスを印加する。次に、本方法は、操作対象となっているアドレス位置の消去を検証するためにステップ３１５に戻る。対象となっているアドレス位置の検証消去が合格ならば、本方法はステップ３３５に進み、対象となっているビットもしくはＩ／Ｏのアドレスが最大のアドレス位置かどうかを判定する。対象となっているセルまたはＩ／Ｏのアドレスが最大のアドレス位置ではない（ＮＯ）場合は、ステップ３４０でアドレスカウンタのアドレス位置を次のアドレス位置にインクリメントする。次に、本方法はステップ３１５に戻り、次のアドレス位置の消去の検証を行う。ステップ３３５で最大アドレスに達していた（ＹＥＳ）場合は、本方法はメモリセルが過消去されていなかったことを保証するために図１３に示すソフトプログラミングへと進む。

ソフトプログラミングの方法体系は、図１２に示す消去方法体系の後に行う、ブランク状態の最小の（過消去された）正規ビット及び相補ビットのＶＴの制御に使用される。過消去されたセルはブランク状態に対する最小値のもとでは任意のＶＴであり、従来の列リークビットではない。窒化膜層にトラップされたホールを蓄積することは可能ではないと考えられていたが、メモリセルの消去に用いられる電界は非常に高く、セルの局所的なＶＴを自然な状態以下に減少させることができる。この状況が起こると、正規ビットセルと相補ビットセルの一方あるいは両方に対して、過消去されたセルのプログラミング時間は長くなってしまう。従って、図１３に示す本ソフトプログラミング方法体系を実行して、過消去されたセルを解消すると共にサイクルの繰り返しの間のプログラミング時間を安定して維持する。

フラッシュメモリアレイのソフトプログラミングを行ってフラッシュメモリのメモリセルが過消去されていなかったことを保証するある特定の方法を図１３に示す。ステップ４００において、ソフトプログラミングのルーチンが始まる。このソフトプログラミングのルーチンは、例えば、フラッシュデバイス上にあるコントローラからステートマシーンへのコマンドにより起動してもよい。また、このソフトプログラミングのルーチンは、包括的な消去ルーチンの一部であって、図１２に示す方法体系の完了後に開始してもよい。次に、本方法はステップ４０５に進み、ここでアドレスカウンタを第１のアドレスに設定する。次に、本方法体系はステップ４１０に進む。ステップ４１０では、本方法は第１のアドレス位置に対してソフトプログラムの検証を行う。検証は、どんなサブスレッショルドリーク電流も抑制するためにわずかなソース電圧を含まなければならない。アドレス位置のソフトプログラムの検証が不合格の場合は、本方法体系はステップ４１５に進み、パルスカウントが最大（例えば５パルス）に達したかどうかを判定する。パルスカウントが最大に達した（ＹＥＳ）場合は、ステップ４２５で完全に不合格であることを示す。パルスカウントが最大に達していなかった（ＮＯ）場合は、本方法はステップ４２０に進み、アドレス位置にソフトプログラムパルスを印加してステップ４１０に戻り、アドレス位置がソフトプログラミング検証条件を合格したかどうか検証する。ステップ４１０においてセクタのアドレス位置が合格の場合、本方法はステップ４３０に進みセクタのアドレスが最大に達しているかどうか判定する。セクタアドレスが最大に達していなかった（ＮＯ）場合、ステップ４３５にてアドレスカウンタのアドレス位置を次のアドレス位置に移動させ、それから本方法はステップ４１０に戻り、メモリアレイ内の次のアドレス位置のソフトプログラミング検証の各ステップを繰り返す。ステップ４３０でアドレス位置が最大に達していた（ＹＥＳ）場合は、本方法は図１４に示す第２の消去ブロックに進む。

本発明の一態様に従って、フラッシュメモリアレイの第２の消去ブロックを行って、ソフトプログラミングルーチンがメモリセルをオーバープログラムしなかったことを保証するある特定の方法体系を図１４に示す。本方法は、ステップ５００において、第２の消去ブロックで始まる。第２の消去ルーチンは、例えば、フラッシュデバイス上にあるコントローラからステートマシーンへのコマンドにより起動してもよい。また、第２の消去ルーチンは、包括的な消去ルーチンの一部であって、図１２，１３に示す方法体系の完了後に開始してもよい。次に、本方法はステップ５０５に進み、ここでアドレスカウンタを第１のアドレス位置に設定する。次に、本方法体系はステップ５１０に進む。ステップ５１０では、本方法はメモリアレイのセクタ内のアドレス位置に対して検証消去を行う。このアドレス位置は、１ビットの位置のメモリアドレスであることも、またセクタのＩ／Ｏ、つまりワードの位置のメモリアドレスであることも可能である。アドレス位置の検証消去が不合格の場合は、本方法体系はステップ５２０に進む。ステップ５２０では、本方法体系はパルスカウントが最大に達したかどうかを判定する。パルスカウントが最大に達した（ＹＥＳ）場合は、本方法はステップ５３０に進み、これはデバイスが完全に不合格であることを示す。パルスカウントが最大に達していなかった（ＮＯ）場合は、本方法体系はステップ５２５に進み、消去パルスを印加する。

ステップ５２５において、本方法体系は、セクタの相補列位置と正規列位置の両方に、パルス時間８〜１２ｍｓ（例えば１０ｍｓのパルス）で消去パルスを印加する。放電時間が終わると、相補列位置のビットにパルス時間０．５〜２ｍｓ（例えば１ｍｓ）で１面パルスを印加し、続いて正規列位置にビットのパルス時間０．５〜２ｍｓ（例えば１ｍｓ）で１面パルスを印加する。次に、本方法体系は、対象となっているアドレス位置の消去を検証するためにステップ５１０に戻る。対象となっているアドレス位置の検証消去が合格ならば、本方法体系はステップ５３５に進み、対象となっているビットもしくはＩ／Ｏのアドレスが最大のアドレス位置かどうかを判定する。対象となっているセルまたはＩ／Ｏのアドレスが最大のアドレス位置ではない（ＮＯ）場合は、ステップ５４０でアドレスカウンタのアドレス位置を次のアドレス位置にインクリメントする。次に、本方法はステップ５１０に戻り、次のアドレス位置の消去の検証を行う。ステップ５３５で最大アドレスに達していた（ＹＥＳ）場合は、本方法を終了し、デバイスは通常の動作に戻る。

上記においては、本発明の一つ以上の態様について説明してきた。勿論、本発明を説明する目的で構成要素または方法体系の考えうる全ての組み合わせを説明するのは可能ではないが、本発明の更なる組み合わせや並べ替えが数多く可能なことは当業者には認識されるであろう。すなわち、本発明は、添付請求項の諸項と精神の範囲内であるならば、このような変更、修正、及び変形を全て含むことを意図する。さらに、本発明特有の特徴が複数の実行例のうちの１つ対してしか開示されていないが、このような特徴は、ある特定の用途に対して望ましくかつ効果があるような他の実施例の１つ以上の別の特徴と組み合わせてもよい。

本発明の様々な態様を実施し得るデュアルビットメモリセルの一例の側面断面図である。デュアルビットメモリセルの正規領域と相補領域へプログラムされた電荷を蓄積する様子を示すデュアルビットメモリセルの側面断面図である。デュアルビットメモリセルのプログラムされた第２のビットへのオーバープログラミングのせいでセルの中央領域へ電荷が不均一に蓄積されている様子を示すデュアルビットメモリセルの側面断面図である。片側消去あるいは両側消去のみを用いてセルを消去した後にセルのアレイ端近くにある中央領域に残留する残留電荷を示すデュアルビットメモリセルの側面断面図である。本発明に従ってデュアルビットメモリセルを消去した後にセルのアレイ端近くにある中央領域に残留する残留電荷を除去する様子を示すデュアルビットメモリセルの側面断面図である。本発明の様々な態様の遂行に採用されるシステムの略ブロック図を示す。本発明に従った１６ビットメモリの１６個のワードを有するデュアルビットフラッシュメモリのアレイの６４Ｋセクタの部分頂面図を示す。本発明に従ったデュアルビットメモリセルの行の一部の概略図を示す。本発明の一態様に従った第２のビットのプログラミング時間に対する第１のビットのデルタＶＴのグラフを示す。本発明の一態様に従ったプログラム及び消去サイクルに対するデルタＶＴの電荷ロスのグラフを示す。本発明の一態様に従ってデュアルビットメモリセルの第１及び第２ビットをプログラムするために用いるかなり高いデルタＶＴと選択されたプログラミングパラメータを決定する方法体系を示すフローチャートである。本発明の一態様に従ってデュアルビットメモリセルのアレイを消去検証する方法体系を示すフローチャートである。本発明の一態様に従って図１２の消去検証方法の後にデュアルビットメモリセルのアレイのセルをソフトプログラムする方法体系を示すフローチャートである。本発明の一態様に従って図１３のソフトプログラミング方法の後にデュアルビットメモリセルのアレイのセルを検証消去する方法を示すフローチャートである。

Claims

ダブルビットモードで動作するＯＮＯデュアルビットメモリセル（１０，８２，８４，８６，８８）内のビットのプログラミング方法であって、
前記デュアルビットメモリセル（１０，８２，８４，８６，８８）の少なくとも１つのビットのドレインと該少なくとも１つのビットのゲートに電圧を同時に印加することにより、該少なくとも１つのビットにプログラムパルスを印加し、
前記少なくとも１つのビットのデルタＶＴが約２．０〜２．５ボルトの範囲内にあることを検証し、
前記少なくとも１つのビットのデルタＶＴが約２．０〜約２．５ボルトの範囲内になるまで、前記プログラムパルスの印加を繰り返す、プログラミング方法。
前記プログラムパルスをの印加では、約５〜５．５ボルトの範囲内の電圧を前記ドレインに、また、約９．２５〜９．５ボルトの範囲内の電圧を前記ゲートに同時に印加する請求項１記載のプログラミング方法。
ダブルビットモードで動作する前記ＯＮＯデュアルビットメモリセル（１０，８２，８４，８６，８８）は正規ビットと相補ビットを有しており、前記正規ビットと前記相補ビットの両方をプログラムする請求項１記載のプログラミング方法。
ダブルビットモードで動作するＯＮＯデュアルビットメモリセル（６８）で構成されるアレイのビットをプログラムするためのプログラミングパラメータの決定方法であって、
ロットの少なくとも１つのアレイへの加速ベークの前に所定の回数のプログラム及び消去サイクルを行い、
前記プログラム及び消去サイクルと加速ベークの後で前記少なくとも１つのアレイの少なくとも１つのビットの電荷ロスを測定し、
前記ロットの別のアレイに対して、前記少なくとも１つのアレイの前記少なくとも１つのビットの前記電荷ロスに適応するようにデルタＶＴの上昇量を決定し、
前記セルを前記上昇させたデルタＶＴにおいて許容可能な時間でプログラムできるように、プログラミングパルス幅と、前記ビットのゲートにおける前記プログラミングパルスの電位と、前記ビットのドレインにおける前記プログラミングパルスの電位を備えたプログラミングパラメータを決定するプログラミングパラメータの決定方法。
約９．２５〜９．５ボルトのゲート電位と約５．０〜５．５ボルトのドレイン電位において、前記プログラミングパルス幅は約０．５マイクロ秒である請求項４記載のプログラミングパラメータの決定方法。
前記選択されたドレイン電位とゲート電位を用いて前記上昇させたデルタＶＴにプログラムするためのコマンドロジック（６４）とステートマシーン（６５）をプログラムするステップをさらに備えた請求項５記載のプログラミングパラメータの決定方法。
ダブルビットモードで動作するＯＮＯデュアルビットメモリセル（６８）で構成されるアレイ内のビットをプログラムするシステムであって、
デュアルビットフラッシュメモリセル（６８）で構成されるアレイと、
前記ＯＮＯデュアルビットフラッシュメモリセルの各ビットへのアクセスを行うようになっており、前記ＯＮＯデュアルビットフラッシュメモリセル（６８）で構成されるアレイに連結するアドレスデコーダ部（６２）と、
前記ＯＮＯデュアルビットフラッシュメモリセルのビットのプログラミングと消去を行うのに適当な電圧を供給するようにした電圧発生器（６６）と、
ステートマシーン（６５）を含むコマンドロジック部（６４）であって、該ステートマシーン（６５）と該コマンドロジック部（６４）の両者とも前記アレイと前記アドレス部（６２）に連結され、両者とも前記電圧発生器（６６）を制御するように動作可能であり、両者とも、少なくとも１つのビットを選択して第１の電圧を該少なくとも１つのビットのドレインに、第２の電圧をゲートにそれぞれ印加するプログラミングパルスを印加し、前記少なくとも１つのビットのデルタＶＴが約２．０〜２．５ボルトの範囲内にあることを検証し、前記少なくとも１つのビットのデルタＶＴが約２．０〜約２．５ボルトの範囲内になるまでプログラムパルスを印加するステップを繰り返すことによって、前記少なくとも１つのビットをプログラムするようにしたコマンドロジック部（６４）を備えたシステム。
前記ドレインへの電圧は約５．０〜５．５ボルトの範囲内であり、前記ゲートへ電圧は約９．２５〜９．５ボルトの範囲内である請求項７記載のシステム。
前記プログラムパルスのパルス時間は約０．５マイクロ秒である請求項８記載のシステム。
ダブルビットモードで動作する前記ＯＮＯデュアルビットメモリセル（６８）で構成されるアレイにおいて、前記ＯＮＯデュアルビットメモリセルの各々が正規ビットと相補ビットを有しており、前記正規ビットと前記相補ビットの両方がプログラムされる請求項７記載の方法。