KR100788491B1 - 이중 비트 메모리의 소거 검증 방법 및 시스템 - Google Patents

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Abstract

이중 비트 메모리 셀 구조와 관련하여 이용될 수 있는 메모리 셀의 소거를 검증하는 방법(22) 및 시스템이 개시된다. 이 방법(22)은 셀의 제 1 비트 및 셀의 제 2 비트중 하나의 적절한 소거를 선택적으로 검증하는 단계(26, 28 및 30, 32)와; 셀의 제 1, 2 비트들이 적절하게 소거된 경우, 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계와; 그리고 제 1, 2 비트들중 하나가 적절하게 소거되지 않은 경우, 셀의 제 1, 2 비트들중 적어도 하나를 선택적으로 소거하는 단계(40)를 포함한다. 이 방법은 또한, 제 1, 2 비트들중 적어도 하나를 선택적으로 소거한 후, 제 1, 2 비트들중 하나의 적절한 소거를 선택적으로 재검증하는 단계(42, 26, 28)를 포함한다.
플래시 메모리 셀, 선택적 소거, 검증, 재검증, 이중 비트 메모리 셀

Description

이중 비트 메모리의 소거 검증 방법 및 시스템{METHOD AND SYSTEM FOR DUAL BIT MEMORY ERASE VERIFICATION}
본 발명은 일반적으로 메모리 시스템에 관한 것으로서, 특히 전자 메모리 디바이스 내의 비트들의 섹터들의 소거를 검증하는 방법 및 시스템에 관한 것이다.
플래시 메모리는 재기록이 가능하고 전원이 없어도 그 내용을 유지할 수 있는 유형의 전자 메모리 매체이다. 플래시 메모리 디바이스들은 일반적으로 100K 내지 300K 기록 주기의 수명을 갖는다. 단일 바이트가 소거될 수 있는 동적 임의 접근 메모리(DRAM) 및 정적 임의 접근 메모리(SRAM) 칩들과 달리, 플래시 메모리는 전형적으로 고정된 다중 비트 블럭들 또는 섹터들로 소거 및 기록된다. 적절하게 소거될 수 있는 전기적으로 소거가능한 판독 전용 메모리(EEPROM) 칩 기술에서 발달한 플래시 메모리는 덜 비싸며 보다 밀도가 높다. 이러한 새로운 범주의 EEPROM들은 EPROM의 밀도의 장점과 EEPROM의 전기적인 소거가능성을 결합시킨 중요한 비휘발성 메모리로서 판명되었다.
통상적인 플래시 메모리들은 셀 구조로 구성되는바, 여기에서는 단일의 정보 비트가 각 셀에 저장된다. 이러한 단일 비트 메모리 구조에서, 각 셀은 전형적으로 금속 산화물 반도체(MOS) 트랜지스터 구조를 포함하는바, 이 MOS 트랜지스터는 소스와, 드레인과, 그리고 기판 또는 P-웰 내의 채널 뿐 아니라, 채널 상의 스택 게이트 구조를 갖는다. 스택 게이트는 또한 P-웰의 표면 상에 형성된 얇은 게이트 유전층(종종 터널 산화물로 일컬어짐)을 포함한다. 스택 게이트는 또한 터널 산화물 상에 있는 폴리실리콘 플로팅 게이트 및 플로팅 게이트 상에 있는 인터폴리(interpoly) 유전층을 포함한다. 인터폴리 유전층은 종종, 2개의 산화물층 사이에 1개의 질화물층이 끼워져 있는 산화물-질화물-산화물(ONO)층과 같은 다층 절연체이다. 마지막으로, 폴리실리콘 제어 게이트가 인터폴리 유전층 상에 놓여진다.
제어 게이트는 이러한 셀들의 로우(row)에 결합된 워드 라인에 연결되어, 전형적인 NOR 구성에서 이러한 셀들의 섹터들을 형성한다. 또한, 셀들의 드레인 영역들은 전도성 비트 라인에 의해 함께 연결된다. 셀의 채널은 스택 게이트 구조에 의해 채널 내에서 발생되는 전기장에 따라 소스와 드레인 간에 전류를 도통시킨다. NOR 구성에서, 단일 칼럼의 트랜지스터들의 각 드레인 단자는 동일한 비트 라인에 연결된다. 또한, 각 플래시 셀은 서로 다른 워드 라인에 결합된 스택 게이트 단자를 가지며, 어레이의 모든 플래시 셀들은 공통 소스 단자에 결합된 소스 단자들을 갖는다. 동작시, 개별적인 플래시 셀들은 프로그래밍(기록), 판독 또는 소거 기능을 위해 주변 디코더 및 제어 회로를 이용하여 각각의 비트 라인 및 워드 라인을 통해 어드레스된다.
이러한 단일 비트 스택 게이트 플래시 메모리 셀은, 제어 게이트에 비교적 높은 전압을 인가하고, 소스를 접지에 연결하고, 그리고 드레인에 소스 보다 높은 소정의 전위를 인가함으로써, 프로그램된다. 터널 산화물에 걸친 결과적인 높은 전 계는 "파울러-노드하임" 터널링이라 불리는 현상을 이끈다. 이러한 과정 동안, 코어 셀 채널 영역의 전자들은 게이트 산화물을 통해 플로팅 게이트로 터널링되는데, 플로팅 게이트가 인터폴리 유전층 및 터널 산화물에 의해 둘러싸여있기 때문에, 전자들은 플로팅 게이트에 트랩된다. 전자들이 트랩됨으로써, 셀의 임계 전압이 증가한다. 트랩된 전자들에 의해 생성되는 셀의 이러한 임계 전압 (및 이에 의한 채널 컨덕턴스)의 변화에 의해 셀이 프로그램된다.
전형적인 단일 비트 스택 게이트 플래시 메모리 셀을 소거하기 위해, 소스에는 비교적 높은 전압이 인가되고, 제어 게이트는 음 전위를 유지하며, 드레인은 플로팅된다. 이러한 조건하에서, 플로팅 게이트와 소스 사이의 터널 산화물에 걸쳐 강한 전계가 발생된다. 플로팅 게이트에 트랩된 전자들은 소스 영역 상의 플로팅 게이트의 일부쪽으로 흘러 그곳에 밀집하게 되며, 파울러-노드하임 터널링에 의해 플로팅 게이트로부터 터널 산화물을 통해 소스 영역으로 추출된다. 플로팅 게이트로부터 전자들이 제거되기 때문에, 셀은 소거된다.
통상적인 단일 비트 플래시 메모리 디바이스에서, 소거 검증은 이러한 셀들의 세트 또는 블럭의 각 셀이 적절히 소거되었는 지를 결정하기 위해 수행된다. 현재의 단일 비트 소거 검증 방법들은 비트 또는 셀 소거를 검증하고, 최초 검증에 실패한 개별적인 셀들에 부가적인 소거 펄스들을 인가한다. 이후, 셀의 소거 상태가 다시 검증되며, 셀 또는 비트가 성공적으로 소거되거나 셀이 쓸모없는 것으로서 마킹될 때 까지 과정이 계속된다.
최근에는, 단일 메모리 셀에 2개의 정보 비트를 저장할 수 있는 이중 비트 플래시 메모리 셀이 도입되었다. 단일 비트 스택 게이트 구조에 이용되는 통상적인 소거 검증 방법들은 특정한 환경에서 이러한 이중 비트 디바이스들에 적용될 수 있다. 하지만, 이중 비트 메모리 구조의 데이터 비트들의 적절한 소거를 보장하고 그의 구조적인 특성을 고려하는 새롭고 개선된 소거 검증 방법 및 시스템이 필요하다.
본 발명은 통상적인 메모리 셀 소거 검증 방식 및 시스템의 문제들 및 단점들을 극복하거나 최소화하는 시스템 및 방법을 제공한다. 본 발명은 플래시 메모리와 같은 메모리 디바이스의 하나 이상의 이중 비트 셀들의 소거를 검증하는 방법 및 시스템을 포함한다. 본 발명은 효과적이고 철저한 검증을 가능하게 함으로써, 특히 이중 비트 셀 구조에 대한 데이터 보유 및 과소거 문제들을 최소화한다. 본 발명은 데이터 저장에 단지 1개의 비트 만이 능동적으로(actively) 이용되는 이중 비트 메모리 셀들과 관련하여 이용될 때, 상당한 장점을 제공한다. 하지만, 주목할 사항으로서, 본 발명은 일반적으로 이중 비트 메모리 셀 구조와 관련하여 이용될 수 있으며, 이에 따라 본 발명은 어떠한 특정한 용도의 이중 비트 셀의 실시 또는 구성에 한정되지 않는다.
본 발명의 일 양상에 따르면, 제 1 비트 및 제 2 비트를 포함하는 이중 비트 메모리 셀의 소거를 검증하는 방법이 제공된다. 이 소거 검증 방법은 이중 비트 메모리 셀의 제 1 비트가 적절하게 소거되었는 지의 결정을 수행하는 단계와; 제 1 비트가 적절하게 소거된 경우, 이중 비트 메모리 셀의 제 2 비트가 적절하게 소거 되었는 지의 제 1 검증을 수행하는 단계와; 그리고 제 1 비트가 적절하게 소거되고, 제 1 검증에 따라 제 2 비트가 적절하게 소거된 경우, 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 포함한다.
본 발명의 방법에 따른 이중 비트 메모리 셀 구성의 2개의 비트들의 적절한 소거의 검증은, 셀의 비트들중 하나와 관련된 데이터 보유 그리고/또는 비트 과소거 문제들이 다른 비트의 동작(예를 들어, 적절한 소거, 판독/기록 기능)에 악영향을 미치지 않도록 보장한다. 이러한 방법에서, 본 발명은 전형적으로 단일 비트의 (예를 들어, 스택 게이트) 메모리 셀 타입의 소거에 이용되는 통상적인 방법들을 능가하는 상당한 성능상의 장점들을 제공한다. 이 방법은, 다른 이중 비트 메모리 셀에 대해 상기 방법을 반복하는 단계를 더 포함함으로써, 예를 들어 칩 소거 또는 섹터 소거 동작에 관련하여 셀 마다의 소거 검증이 이루어질 수 있게 한다. 비트 소거의 검증은 검증되는 메모리 셀에 전압을 인가하고, 셀 내의 전류를 측정함으로써, 수행될 수 있다.
상기 내용에 부가하여, 본 방법은 또한 제 1 비트가 적절하게 소거되지 않은 경우, 제 1 비트를 소거하는 단계와; 그리고 제 1 비트를 소거한 후, 제 2 비트가 적절하게 소거되었는 지의 제 2 검증을 수행하는 단계를 포함하며, 여기서 상기 제 1 비트를 소거하는 단계는 셀에 전압을 인가하는 단계를 포함한다. 이러한 방식으로, 본 방법은 (예를 들어, 본 발명에 따라 셀 단위의 소거 검증을 하기 전에, 이러한 메모리 셀들의 블럭 또는 섹터에 초기 소거 동작을 적용함으로써), 이전에 적절하게 소거되지 않았던 개별적인 셀 비트들을 재소거한다. 이에 따라, 비록 첫번 째 또는 이전의 시도들이 불만족스러웠을지라도, 이러한 셀 재소거 시도에 의해, 셀 내의 비트는 다시 사용가능해질 수 있다.
본 방법은 이러한 몇 번의 선택적인 재소거 뿐 아니라, 선택적인 소거 재검증을 포함할 수 있다. 예를 들어, 본 방법은 제 2 검증에 따라 제 2 비트가 적절하게 소거된 경우, 이중 비트 메모리 셀의 제 1 비트가 적절하게 소거되었는 지의 결정을 반복하는 단계와; 제 1 비트가 적절하게 소거된 경우, 이중 비트 메모리 셀 내의 제 2 비트가 적절하게 소거되었는 지의 제 1 검증을 반복하는 단계와; 그리고 제 1 비트가 적절하게 소거되고, 상기 반복된 제 1 검증에 따라 제 2 비트가 적절하게 소거된 경우, 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 포함한다. 또한, 제 2 소거 검증에 따라 이전에 적절하게 소거되지 않은 경우, 제 2 비트가 소거될 수 있으며, 이후 제 2 검증에 따라 제 2 비트가 적절하게 소거된 경우, 제 1 비트가 적절하게 소거되었는 지의 결정이 반복될 수 있다. 또한, 제 1 비트가 적절하게 소거된 경우, 제 2 비트가 적절하게 소거되었는 지의 제 1 검증이 반복될 수 있다. 따라서, 본 방법은 이러한 2개의 비트들이 적절하게 소거된 것으로서 성공적으로 검증될 때 까지, 또는 최대수의 시도가 이루어져 더 이상의 시도가 이루어질 수 없을 때 까지, 비트들중 하나 또는 둘 모두를 선택적으로 재소거하고 적절한 소거를 재검증한다.
본 발명의 다른 양상에 따르면, 다수의 이중 비트 플래시 메모리 셀들을 소거하는 방법이 제공되는바, 이 방법은 다수의 이중 비트 플래시 메모리 셀들을 소거하는 단계와; 다수의 이중 비트 플래시 메모리 셀들중 적어도 하나의 제 1 비트 의 적절한 소거를 검증하는 단계와; 다수의 이중 비트 플래시 메모리 셀들중 적어도 하나의 제 2 비트의 적절한 소거를 검증하는 단계와; 그리고 제 1, 2 비트들이 적절하게 소거된 경우, 그 셀이 적절하게 소거된 것으로 결정하는 단계를 포함한다. 이 방법은 제 1, 2 비트들중 하나가 적절하게 소거되지 않은 경우, 제 1, 2 비트들중 적어도 하나를 선택적으로 소거하고, 제 1, 2 비트들중 적어도 하나의 적절한 소거를 선택적으로 재검증하는 단계를 더 포함한다.
또한, 이 방법은 제 1 비트가 적절하게 소거되지 않았을 경우, 제 1 비트를 소거하는 단계와; 제 1 비트를 소거한 후, 제 2 비트의 적절한 소거를 재검증하는 단계와; 제 2 비트가 적절하게 소거된 경우, 제 2 비트의 적절한 소거를 재검증한 후 제 1 비트의 적절한 소거를 재검증하는 단계와; 제 1 비트가 적절하게 소거된 경우, 제 1 비트의 적절한 소거를 재검증한 후 제 2 비트의 적절한 소거를 다시 재검증하는 단계와; 그리고 제 1, 2 비트들이 적절하게 소거된 경우, 다수의 이중 비트 메모리 셀들중 적어도 하나가 적절하게 소거된 것으로 결정하는 단계를 포함한다.
본 발명의 또 다른 양상에 따르면, 이중 비트 메모리 셀의 소거를 검증하는 방법이 제공되는바, 이 방법은 셀의 제 1, 2 비트들중 하나의 적절한 소거를 선택적으로 검증하는 단계와; 셀의 제 1, 2 비트들이 적절하게 소거된 경우, 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계와; 제 1, 2 비트들중 하나가 적절하게 소거되지 않은 경우, 셀의 제 1, 2 비트들중 적어도 하나를 선택적으로 소거하는 단계를 포함한다. 이 방법은 또한, 제 1, 2 비트들중 적어도 하나를 선택 적으로 소거한 후, 제 1, 2 비트들중 하나의 적절한 소거를 선택적으로 재검증하는 단계를 포함한다.
본 발명의 또 다른 양상에 따르면, 이중 비트 메모리 셀의 적절한 소거를 검증하는 시스템이 제공된다. 이 시스템은 셀의 제 1, 2 비트들중 하나의 적절한 소거를 선택적으로 검증하기 위한 수단과; 셀의 제 1, 2 비트들이 적절하게 소거된 경우, 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하기 위한 수단과; 그리고 제 1, 2 비트들중 하나가 적절하게 소거되지 않은 경우, 셀의 제 1, 2 비트들중 적어도 하나를 선택적으로 소거하기 위한 수단을 포함한다.
상기 목적 및 관련된 목적을 달성하기 위해, 본 발명은 이하 상세히 설명되는 특징들을 포함하는바, 이러한 특징들은 청구항에서 규정된다. 하기의 상세한 설명 및 첨부 도면은 본 발명의 특정하고 예시적인 양상들 및 실시예들을 상세히 설명한다. 하지만, 이들은 본 발명의 원리가 이용될 수 있는 많은 방법들중 단지 일부 만을 예시적으로 설명한다. 본 발명의 다른 목적들, 장점들 및 신규 특징들은 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 명확해질 것이다.
도 1은 본 발명의 다양한 양상들이 실시될 수 있는 예시적인 이중 비트 메모리 셀의 개략적인 부분 단면도이다.
도 2는 본 발명의 일 양상에 따라 메모리 셀의 소거를 검증하는 예시적인 방법을 나타낸 흐름도이다.
도 3은 본 발명에 따라 메모리 셀 소거를 검증하는 다른 예시적인 방법을 나 타낸 흐름도이다.
도 4는 본 발명의 다양한 양상들이 수행될 수 있는 예시적인 4단계의 섹터 소거 동작을 나타낸 흐름도이다.
도 5a는 본 발명의 다른 양상에 따라 메모리 셀의 소거를 검증하는 예시적인 다은 방법을 나타낸 흐름도이다.
도 5b는 도 5a의 방법을 이어서 나타낸 흐름도이다.
도 5c는 도 5a-5b의 방법을 이어서 나타낸 흐름도이다.
도 5d는 도 5a-5c의 방법을 이어서 나타낸 흐름도이다.
도 6은 예시적인 이중 비트 메모리 셀의 개략적인 부분 단면도 및 이의 소거를 검증하는 시스템을 도시한다.
이하, 첨부 도면들을 참조하여 본 발명에 대해 상세히 설명한다. 도면들에서, 동일한 참조 부호들은 전체적으로 동일한 요소를 나타낸다. 본 발명은 1개 이상의 이중 비트 메모리 셀들의 적절한 소거를 검증하는 방법 및 시스템을 제공하는바, 이는 플래시 메모리 디바이스의 칩 소거 또는 섹터 소거 동작과 관련하여 이용될 수 있다. 예를 들어, 플래시 메모리 디바이스의 이러한 각 셀에 소거 펄스들을 인가하기 위해, 섹터 소거 또는 프리 프로그래밍 동작이 수행될 수 있다. 이후, 본 발명은 디바이스의 어떤 셀들이 적절하게 소거되었는 지를 검증하는 데에 이용될 수 있다.
또한, 본 발명은 프리 프로그래밍 동작으로 적절하게 소거되지 않은 셀들을 (예를 들어, 이중 비트 메모리 셀의 1개 또는 2개의 개별적인 비트들에 소거 전압 펄스들을 선택적으로 인가함으로써), 선택적으로 재소거하고자 시도한다. 본 발명은 또한 이중 비트 셀의 1개 또는 2개의 비트들의 적절한 소거를 선택적으로 재검증한다. 이하, 본 발명이 각 셀의 1개의 비트 만이 데이터 저장에 이용되는 이중 비트 메모리 셀 구조와 관련하여 설명되기는 하지만, 다른 타입의 구조들 및 다른 이중 비트 구조 이용 방식에도 적용될 수 있다는 것을 유념하자.
이제, 도면을 참조하여, 도 1은 본 발명의 1개 이상의 다양한 양상들이 수행될 수 있는 예시적인 이중 비트 메모리 셀(2)을 도시한다. 메모리 셀(2)은 실리콘 이산화물층(3)을 포함하는바, 이 실리콘 이산화물층(3)은 그 내에 매립된(buried) 폴리실리콘 분리 영역(island)(부호로 표시하지 않음)을 갖는다. P형 기판(4)은 매립된 N+ 소스(5) 및 N+ 드레인(6) 영역들을 갖는다. 실리콘 이산화물층(3)은 2개의 실리콘 이산화물층(7 및 8) 사이에 끼워져있다. 대안적으로, 실리콘 이산화물층(3)은 실리콘 질화물 또는 다른 어떠한 형태의 전하 트랩핑층을 포함할 수 있다.
실리콘 이산화물층(7) 상에는 폴리실리콘 게이트(9)가 형성된다. 이 게이트(9)는 N형 불순물(예를 들어, 인)로 도핑된다. 메모리 셀(2)은 2개의 데이터 비트들, 즉 점으로 된 원(A)으로 표시한 왼쪽 비트 및 점으로 된 원(B)으로 표시한 오른쪽 비트를 저장할 수 있다. 이중 비트 메모리 셀(2)은 일반적으로 대칭이며, 이에 따라 드레인(6) 및 소스(5)는 서로 바뀔 수 있다. 따라서, 오른쪽 비트(B)에 대해, 왼쪽 접합(5)은 소스 단자의 역할을 하고 오른쪽 접합(6)은 드레인 단자의 역할을 할 수 있다. 마찬가지로, 왼쪽 비트(A)에 대해, 오른쪽 접합(6)은 소스 단자의 역할을 하고 왼쪽 접합(5)은 드레인 단자의 역할을 할 수 있다.
이중 비트 메모리 셀 구조의 다양한 실시들은 본 발명의 1개 이상의 양상들에 따라 검증될 수 있다. 특히, 본 발명은 이중 비트 셀들의 2개의 비트들(예를 들어, 셀(2)의 비트들(A 및 B))이 데이터 또는 정보의 저장에 이용되는 메모리 디바이스들 뿐 아니라, 이중 비트 셀의 단지 1개의 비트(예를 들어, 셀(2)의 비트(A)) 만이 데이터 또는 정보의 저장에 이용되는 메모리 디바이스들에도 적용될 수 있다. 본 발명의 발명자들은 이러한 셀의 1개의 비트(예를 들어, 셀(2)의 비트(B))가 데이터 저장에 이용되지 않는 경우 조차도, 데이터 저장 비트(예를 들어, 비트(A))의 프로그래밍 그리고/또는 소거가 이용되지 않는 비트(예를 들어, 비트(B))에 다양한 물리적인 현상들을 발생시킨다는 것을 발견했다.
예를 들어, 셀(2)의 비트(A)를 반복해서 프로그래밍하면, 비트(B)에 데이터가 보유되게 한다. 반대로, 셀(2)의 비트(B)를 반복해서 프로그래밍하면, 비트(A)에 데이터가 보유되게 한다. 또한, 비트(A)에 소거 전압 펄스들을 반복해서 인가하면, 비트(B)의 소거를 야기시킨다. 이용되지 않는 비트(B)에서의 이러한 현상들은 또한 데이터 저장에 이용되는 비트의 동작(예를 들어, 비트(A)를 효과적으로 판독, 기록/프로그램 그리고/또는 소거하는 능력)에 관련하여 저하를 야기시킨다. 본 발명은, 예를 들어 플래시 메모리 디바이스의 블럭 또는 섹터 소거 동작에 있어서, 메모리 셀의 적절한 소거를 더욱 보장하기 위해, 이러한 메모리 셀들의 개별적인 비트들을 선택적으로 검증, 소거 및 재검증함으로써, 이중 비트 메모리 셀 기술에 대한 이러한 문제들을 해결한다.
도 2는 예시적인 메모리 소거 방법(22)을 나타내는바, 이는 유익하게는 1개 이상의 이중 비트 플래시 메모리 셀들(예를 들어, 도 1의 셀(2))과 관련하여 예를 들어 섹터 소거 동작의 일부로서 이용될 수 있다. 예를 들어, 메모리의 섹터의 데이터 비트들을 소거하기 위해 (예를 들어, 1 값을 기록함으로써) 일단 프리 프로그래밍 동작이 수행되면, 방법(22)은 단계(24)에서 시작되며, 이후 단계(26)에서 이중 비트 메모리 셀의 제 1 또는 "A" 비트(예를 들어, 셀(2)의 비트(A))가 검증된다. 결정 단계(28)에서는, 비트(A)가 적절하게 소거되었는 지를 결정한다. 이하 도 6을 참조하여 보다 상세히 설명되는 바와 같이, 이 방법(22)의 단계들(26, 30 및 42)에서 수행되는 소거 검증 동작들은 셀에 전압을 인가하고 셀 내의 전류를 감지함으로써 수행될 수 있다. 예를 들어, 메모리 셀의 적절하게 소거된 비트가 프로그램된 비트의 임계 전압 보다 낮은 임계 전압을 갖는 경우, 프로그램된 비트의 임계 전압과 소거된 비트의 임계 전압 간의 적절한 전압이 3개 단자 메모리 구조의 2개 단자들에 인가되며, 그리고 결과적인 전류가 감지됨으로써, 그 비트가 적절하게 소거되었는 지의 여부를 결정한다.
단계(28)에서 비트(A)가 적절하게 소거된 것으로 결정되면, 방법(22)은 단계(30)로 진행되는바, 이 단계(30)에서는 이중 비트 구조 메모리 셀의 제 2 비트 "B"의 적절한 소거를 검증한다. 하기의 설명에서는, 이중 비트 메모리 셀의 단지 1개의 비트(예를 들어, 비트 "A") 만이 데이터 저장에 이용된다. 하지만, 주목할 사항으로서, 본 발명의 방법은 유익하게는 2개의 비트들이 모두 데이터 저장에 이용되는 이중 비트 메모리 셀들과 관련하여 이용될 수 있다. 또한, 주목할 사항으로서, 이러한 이중 비트 셀의 2개의 비트들의 선택적인 검증은 나머지 비트의 동작에 영향을 주는 1개 비트의 데이터 보유 및 과소거 상태 가능성을 고려하며, 이에 따라 이러한 비트들을 선택적으로 검증하고 재소거하여, 이러한 현상들의 교차 효과(cross effect)들을 없애거나 최소화한다.
결정 단계(32)에서, 제 2 비트(B) 또한 적절하게 소거된 것으로 결정되면, 방법은 단계(34)로 진행되는바, 이 단계(34)에서는 (예를 들어 다수의 셀 메모리 블럭 또는 섹터의) 더 많은 셀들이 검증될 필요가 있는 지를 결정한다. 예를 들어, 어떠한 수의 이러한 셀들이 본 발명에 따라 연속적으로 검증될 수 있는 다른 실시예들이 가능하기는 하지만, 본 발명은 NOR 구성으로 연결된 특정한 수(예를 들어, 8개 또는 16개)의 셀들의 소거를 검증하는 데에 선택적으로 이용될 수 있다.
결정 단계(34)에서 검증될 다른 셀들이 있다고 결정되면, 방법은 단계(36)로 진행되는바, 이 단계(36)에서는 단계(26)로 되돌아가기 전에 셀 카운터(도면 미도시)가 증분된다. 그렇지 않으면(예를 들어, 이러한 모든 셀들이 검증되었으면), 방법은 단계(38)에서 끝난다. 이 시점에서, 주목할 사항으로서, 본 방법(22)은 단계(36)에서 다음 셀로 이동하기 전에 또는 단계(38)에서 과정을 끝내기 전에, 각 셀의 2개의 비트들의 적절한 소거를 검증함으로써, 이중 비트 메모리 셀의 다른 비트에 대해 한 비트의 데이터 보유 그리고/또는 과소거의 불리한 교차 효과들을 줄인다.
다시 단계(28)를 참조하여, (예를 들어, 단계(26)에서의 비트(A)의 검증을 통해 결정된 바와 같이) 셀의 비트(A)가 적절하게 소거되지 않았으면, 방법(22)은 단계(40)로 진행되는바, 이 단계(40)에서는 (예를 들어, 하기에서 보다 상세히 설 명되는 바와 같이 셀의 2개의 단자들에 소거 펄스를 인가함으로써), 비트(A)가 소거된다. 이때, 비트(A)의 적절한 소거가 다시 검증될 수 있다. 하지만, 본 발명의 발명자들은 비트(A)의 잠재적인 반복된 소거 및 검증으로부터 불리한 결과들이 야기될 수 있다는 것을 발견했다. 예를 들어, 비트(A)에 소거 펄스들을 반복적으로 인가하게 되면, 비트(B)의 과소거를 야기시킬 수 있다. 비트(B)의 이러한 과소거 상태를 없애기 위해, 본 방법(22)은 단계(40)에서 비트(A)에 소거 펄스를 인가한 다음, 단계(42)에서 비트(B)의 적절한 소거를 검증한다.
이러한 방법으로, 비트(B)는 비트(A)에 소거 펄스를 각각 인가한 후에 비트(B) 자체를 검증하지 않고서도, 비트(A)에 대한 반복된 소거 펄스들 (및 이것의 비트(B)에 대한 나머지 효과들)의 영향을 받지 않을 것이다. 이에 따라, 단계(44)에서는 비트(B)(예를 들어, 이중 비트 메모리 셀의 제 2 비트)가 적절하게 소거되었는 지에 대한 결정이 이루어진다. 적절히 소거되었으면, 방법(22)은 단계(26)로 되돌아가서 상기 설명한 바와 같이 비트(A)의 적절한 소거를 재검증한다. 그렇지 않으면(즉, 비트(B)가 적절하게 소거되지 않았으면), 방법(22)은 단계(46)로 진행되는바, 이 단계(46)에서는 단계(26)로 되돌아가기 전에, (예를 들어, 셀에 소거 펄스를 인가함으로써) 비트(B)가 다시 소거된다. 이 점에 있어서, 주목할 사항으로서, 단계(46)에서 비트(B)에 소거 펄스를 인가한 후에, 비트(A)는 이후 단계(26)에서 즉시 검증된다. 이에 따라, 이 방법은 비트(B)에 소거 펄스를 각각 인가한 후에 비트(A)를 검증하지 않고서도, 비트(B)에 대한 소거 펄스들의 반복된 인가 (및 비트(A)에 대한 이의 나머지 효과)를 막는다. 이로써, 이 방법(22) 은 소거 검증 동안 야기되는 비트들(A 및 B)의 과소거 가능성을 줄인다.
또한, 본 방법(22)에 따르면, (예를 들어, 단계(28)에서 비트(A)가 적절하게 소거된 것으로 결정된 후, 단계(30)에서의 검증에 의해), 단계(32)에서 비트(B)가 적절하게 소거되지 않은 것으로 결정되면, 비트(B)는 단계(46)에서 소거되며, 이후 방법(22)은 단계(26)로 되돌아간다. 따라서, 방법(22)은 이중 비트 메모리 셀의 1개 또는 2개 비트들(예를 들어, 비트("A") 및 비트("B"))을 선택적으로 검증, 재검증, 소거 및 재소거함으로써, 단계(38)에서 끝나기 전에 또는 단계(36)에서 이러한 다른 셀로 진행하기 전에, (예를 들어, 단계(32)에서) 2개의 비트들이 적절하게 소거됨을 보장한다.
이 점에 있어서, 주목할 사항으로서, 본 방법(22)은 내부 카운터들 또는 다른 단계들을 포함할 수 있는바, 이에 의해 소거/검증에 있어서 다수의 실패한 시도 후에 셀은 사용불가능한 것으로(예를 들어, 적절하게 소거되기가 불가능한 것으로) 결정되며, 결과적으로 셀(예를 들어, 바이트 또는 워드와 같은 다수의 관련 셀들)은 불량한 것으로서 표시되거나, 그 부분 자체가 실패한 섹터 소거 동작의 일부로서 중지(hang)될 수 있다. 또한, 이 점에 있어서, 방법(22)이 (예를 들어, 패키징 전 또는 후에, 하지만 고객에게 전달되기 전에) 제조 공정에 이용될 수 있다면, 리던던시가 이용되어 셀 또는 다수의 셀들을 불량한 것으로서 표시하고 대안적인 또는 여분의 저장 셀들을 대체물로서 제공할 수 있으며, 이로써 만족스러운 제조 수율이 달성될 수 있다. 이 방법(22)은 또한 실수요자에 의해 시작되는 섹터 또는 칩 소거 동작과 관련하여 이용될 수 있는바, 여기서 셀 고장은 사용자에게 결과로서 메모리 디바이스 중지로 표시될 수 있다.
도 3은 본 발명의 다른 양상에 따라 적절한 메모리 소거를 검증하는 다른 예시적인 방법(50)을 도시한다. 방법은 이중 비트 메모리 셀의 제 1, 2 비트들의 적절한 소거가 검증되는 단계(52)로부터 시작된다. 결정 단계(54)에서 2개의 비트들(예를 들어, 비트("A") 및 비트("B"))이 적절하게 소거된 것으로 결정되면, 방법은 단계(56)에서 (예를 들어, 1개의 셀에 대해) 끝난다. 이때, 주목할 사항으로서, 방법(50)은 많은 셀 소거 검증 루틴 또는 방법 내에 포함될 수 있는바, 이러한 루틴 또는 방법에서는 단계(56)에 의해 방법(50)을 빠져나온 다음에 다른 메모리 셀이 검증될 수 있다.
단계(54)에서 이중 비트 셀중 1개 또는 2개의 비트들이 적절하게 소거되지 않았다면, 결정 단계(58)에서는 제 1 비트가 적절하게 검증되었는 지에 대한 결정이 이루어진다. 적절히 검증되었다면, 방법은 단계(60)로 진행되는바, 이 단계(60)에서는 방법(50)이 양 비트들의 소거가 재검증되는 단계(52)로 되돌아가기 전에, (예를 들어, 제 1 비트가 적절하게 소거되었기 때문에, 제 2 비트는 소거되지 않았음이 틀림없기 때문에) 제 2 비트가 소거된다. 하지만, 단계(58)에서 제 1 비트가 적절하게 소거되지 않은 것으로 결정되면, 제 1 비트는 단계(62)에서 소거되며, 이후 방법(50)은 단계(52)로 되돌아간다. 이에 따라, 방법(50)은 이중 비트 메모리 셀의 1개 또는 2개 비트들의 선택적인 소거 및 검증을 제공함으로써, 이들의 적절한 소거가 보장된다. 이러한 방법에서는, 예를 들어 셀의 2개의 비트들이 적절하게 소거될 때 까지 그 셀이 소거 검증을 통과하지 못하도록 보장함으로써, 이중 비트 메모리 셀의 2개의 비트들 간의 (예를 들어, 과소거 그리고/또는 데이터 보유와 같은) 불리한 효과들이 고려되고 최소화된다.
다음으로, 도 4는 단계(72)에서 시작되는 예시적인 4 단계의 섹터 또는 블럭 소거 동작(70)을 도시한다. 제 1 단계인 프리 프로그래밍 단계(74)에서는, 어레이 또는 메모리 섹터의 각 비트가 프리 프로그램된다. 제 2 단계인 단계(76)에서는, 메모리 섹터의 각 셀의 적절한 소거를 검증하기 위한 제 1 소거 검증 동작이 수행된다. 이후, 제 3 단계인 단계(78)에서는, 소프트 프로그래밍 동작이 수행되어, 섹터의 셀들의 과소거를 방지한다. 제 4 단계인 단계(80)에서는, 메모리 섹터의 각 셀에 대한 제 2 소거 검증이 수행되어, 제 3 단계인 단계(78)에서의 소프트 프로그래밍 펄스들의 적용에 의해 발생될 수 있는 불리한 영향들을 방지한다.
다음으로, 5a 내지 5d는 다른 예시적인 메모리 소거 방법(100)을 도시하는바, 이는 다수 단계의 어레이 또는 섹터 소거 동작(예를 들어, 도 4의 동작(70))의 일부로서 실시될 수 있다. 본원에서의 방법(100)에 대한 상세한 설명은 그의 소거 단계들(예를 들어, 도 4의 동작(70)의 단계들(76 및 80)에서의 단계 2 그리고/또는 단계 4)에 대해 이루어지는바, 프리 프로그래밍 및 소프트 프로그래밍 단계들(예를 들어, 동작(70)의 단계들(74 및 80))의 상세한 내용들은 간결함을 위해 생략될 것이다.
방법(100)은 단계(102)에서 시작되며, 이후 단계(104)에서는 펄스 카운터가 리셋된다. 이 펄스 카운터는 소거되는 각 섹터에 대해 리셋되는바, 예시적인 방법(100)에서는 소거 펄스가 셀에 인가되는 횟수(예를 들어, 6000개)를 한정하는 데에 이용되며, 그 이후의 셀은 이용불가능한 것으로서 처리된다. 결정 단계(106)에서는 DOSECT(do-sector) 플래그가 테스트되며, 그리고 설정되면(참이면), 메모리 디바이스의 래치된 섹터가 소거 및 검증된다. 이에 대해서는 하기에서 보다 상세히 설명된다. 먼저, 소거될 어떠한 섹터들이 래치됨으로써, DOSECT 플래그가 설정되게 한다. 어떠한 소거 플래그(AERS)는 단계(108)에서 테스트되는바, 이는 칩 소거 또는 섹터 소거 동작이 수행될 경우에는 참이고, 바이트 프로그래밍 동작이 수행될 경우에는 거짓이다. AERS가 거짓이면, 방법(100)은 단계(110)에서 끝난다.
AERS가 참이면, 단계(112)에서 섹터 어드레스 카운터가 증분되는바, 이는 이후 결정 단계(114)에서 최대 섹터 어드레스와 비교된다. 소거될 것으로 지정된 섹터들은 방법(100)의 제 1 단계에서 프리 프로그램되는데, 이에 대한 상세한 설명은 간결함을 위해 생략된다. 이러한 프리 프로그래밍은 도 5a 내지 5d에 도시된 방법(100)의 많은 단계들을 통해 진행되며, 이후 단계(114)에서 최대 섹터 어드레스에 이르게 된다. 이에 따라, 프리 프로그래밍이 완료되고, 방법(100)은 first_VERIFY 플래그가 테스트되는 결정 단계(116)에서 계속된다. 이 first_VERIFY 플래그는 프리 프로그래밍 단계 동안 초기에는 거짓(논리 0)이며, 완료시에는 단계(118)에서 설정된다. 이후, 방법(100)은 단계(102)로 되돌아간다. 단계(114)에서 최대 섹터 어드레스에 이르지 않는 경우, 단계(119)에서 second_VERIFY 플래그가 0으로 설정된다.
일단 제 2 단계에서 (first_VERIFY=1)이면, 단계(104)에서 펄스 카운터가 다시 리셋되며, 단계(106)에서 DOSECT 플래그가 테스트된다. 참이면(적어도 1개의 메 모리 섹터의 소거가 검증될 것이면), 방법(100)은 도 5c의 단계(120)로 진행되는바, 이 단계(120)에서는 소거 검증 펄스 또는 전압이 메모리 셀에 인가된다. 검증 펄스는 대기 단계(122)를 통해 최대 시간 주기 동안 인가되며, 이후 단계(124)에서 셀 비트의 적절한 소거가 테스트된다. 예를 들어, 비트의 소거는 단계들(120 및 122)에서 메모리 셀에 전압을 인가함으로써 테스트될 수 있는바, 여기서 전류는 단계(124)에서 감지되며, 이에 대해서는 하기에서 보다 상세히 설명된다.
단계(126)에서 MATCH가 참이면(셀 비트가 적절하게 소거되었으면), 단계(128)에서 AERS가 테스트되며, 그리고 거짓이면(예를 들어, 바이트 프로그래밍 동작이 수행되고 있으면), 방법은 도 5a의 단계(110)에서 끝난다. AERS가 참이면(예를 들어, 섹터 소거 또는 칩 소거가 인에이블되면), 단계(130)에서 first_VERIFY 플래그가 테스트되며(이는 제 1 소거 검증 펄스에 대해 참임), 방법은 도 5b의 단계(132)로 진행된다. 단계(132)에서는 SIDE_B 플래그가 테스트되는데, 이는 초기에는 거짓이며(논리 0), 이중 비트 메모리 셀의 "A"측(예를 들어, 도 1의 셀(2)의 비트(A))이 검증되고 있음을 나타낸다. 이때, 주목할 사항으로서, first_VERIFY가 (예를 들어, 프리 프로그래밍 동안) 도 5c의 결정 단계(130)에서 거짓인 경우, 방법은 단계(132)로 진행되지 않는다. 그렇다기 보다는, 단계(133)에서 바이트 어드레스가 증분되고 펄스 카운터가 리셋되며, 이후 결정 단계(174)에서는 최대 칼럼 어드레스에 도달했는 지가 테스트되는바, 이에 대해서는 하기에서 보다 상세히 설명된다.
도 5b를 다시 참조하여, SIDE_B 플래그가 거짓인 경우, 방법(100)은 도 5b의 단계(134)로 진행되는바, 이 단계(134)에서는 INCA0 동작이 수행되어(이에 의해 플래그가 증분되는데, 이는 "A"측 또는 "B"측이 동작되고 있는 지를 나타낸다), 이중 비트 셀의 "B"측에 대한 검증을 변경시킨다. 또한, 단계(134)에서는 펄스 카운터가 리셋되며, 이후 SIDE_B 플래그는 1로 설정되고, PASS_ONCE 플래그는 단계(136)에서 1로 설정된다. PASS_ONCE 플래그는 셀의 "A"측이 이전에 소거된 것으로서 검증될 때에는 1로 설정되고, 소거 펄스가 셀의 "A" 또는 "B"측들중 하나에 인가될 때 마다 0으로 리셋된다.
방법(100)은 도 5c의 단계(120)로 진행되어, 이중 비트 메모리 셀의 "B"측에 대해, 상기 설명된 단계들(120, 122, 124 및 126)을 다시 진행한다. "B"측이 적절하게 소거되면(단계(126)에서, MATCH=참이면), 방법(100)은 단계들(128 및 130)을 통해 단계(132)로 진행되는바, 여기에서는 SIDE_B 플래그가 참(단계(136)에 의해 이전에 설정됨으로써 논리 1)임이 결정된다. 단계(140)에서는 (제 3 소프트 프로그래밍 단계로 들어감을 나타내는 데에 이용되는) into_SFPGM 플래그가 테스트되어 거짓인 것으로 결정되며, 이에 의해 단계(142)에서 PASS_ONCE 플래그가 테스트된다. 이는 단계(136)에서 이전에 설정되었으며, 방법은 단계(144)로 진행되는바, 이 단계(144)에서는 INCA0 동작이 수행되고(이는 이제 "A"측이 동작될 것임을 나타냄), 그리고 펄스 카운터가 다시 리셋된다.
이에 따라, 이중 비트 메모리 셀의 "A"측 및 "B"측 비트들 모두가 적절하게 소거된 것으로 연속적으로 검증되는 경우, 방법(100)은 바이트 어드레스 카운터를 증분시키고(INCBA 동작), 단계(146)에서 SIDE_B 플래그를 0으로 설정한다. 이러한 방식으로, 셀의 소거는 셀들의 2개의 비트 모두가 적절하게 소거될 때에만 적절한 것으로 간주되며, 이에 따라 이중 비트 셀의 한 비트에 대한 과소거 그리고/또는 데이터 보유가 그 셀의 다른 비트의 동작에 불리한 영향을 줄 수 있는 가능성을 고려하며, 그리고 다음 어드레스로 진행하기 전에 2개의 비트들의 연속적인 적절한 소거를 보장한다. "B"측 만이 소거된 것으로서 적절하게 검증되는 경우, PASS_ONCE 플래그는 결정 단계(142)에서 거짓(논리 0)이 될 것이며, 이후 방법(100)은 단계(148)로 진행되는바, 이 단계(148)에서 SIDE_B 플래그는 0으로 설정되고, INCA0 동작이 수행되며, 이에 따라 이중 비트 메모리 셀의 다른측(예를 들어, "A")으로 스위칭된다.
도 5c의 단계(126)를 다시 참조하여, 이중 비트 메모리 셀의 한 측 또는 비트가 단계(126)에서 소거 검증에 실패한 경우, 단계(150)에서 MaxPC 플래그가 테스트되어 펄스 카운터가 최대값에 도달했는 지를 결정한다. 예를 들어, 방법(100)이 셀 또는 그 셀의 비트에 소거 펄스를 인가한 경우, 펄스 카운터는 단계(152)에서 상기 셀이 이용불가능해지고 동작이 중지하기 전에(그렇지 않으면, 또는 이용불가능한 셀의 존재를 나타냄), 이 방법이 셀 실패 검증을 재소거하는 데에 특정 수의 펄스들(예를 들어, 6000개) 만을 인가한다는 것을 보장하는 데에 이용된다. 이러한 최대값에 도달하지 못했다고 가정하면, 단계(154)에서 PASS_ONCE 플래그가 0으로 설정되며, 결정 단계(156)는 first_VERIFY가 참인지를(방법(100)이 현재 제 1 검증 단계로서, 프리 프로그래밍 단계가 이전에 완료되었는지를) 결정한다. first_VERIFY가 참이면, 단계(158)에서 into_SFPGM 플래그가 테스트된다. 제 1 소 거 검증 단계 동안, 이 플래그는 거짓(논리 0)이며, 방법(100)은 단계(160)로 진행되는바, 이 단계(160)에서는 need_reverify 플래그가 설정되어 셀 비트가 재검증될 것인 지를 나타낸다.
도 5c의 단계들(164 및 166)로 진행하여, 특정 시간 주기의 소거 펄스가 셀측 또는 비트에 대해 셀에 인가되며, 이후 단계(168)에서 need_reverify 플래그가 테스트된다. 거짓이면(예를 들어, 동작이 프리 프로그래밍 또는 소프트 프로그래밍 단계에 있음을 나타내면), 방법(100)은 다시 단계(120)로 돌아가, 상기 설명된 단계들(120, 122, 124 및 126)을 통해 적절한 프리 프로그래밍 또는 소프트 프로그래밍 검증을 수행한다. 그렇지 않으면(예를 들어, need_verify가 참이면), 방법(100)은 도 5a의 단계(179)로 진행되는바, 이 단계(179)에서 need_verify 플래그는 0으로 리셋된다. 이후 단계(172)에서는, 펄스 카운터가 리셋되고 INCA0 동작이 수행되어 메모리 셀의 다른 측에 집중한다. 이러한 방식에서, (예를 들어, 단계들(120 내지 126)에서 셀의 한측이 소거 검증에 실패한 경우에는, (예를 들어, 단계들(164 및 166))에서 소거 펄스가 인가된다. 이후, 방법(100)은 단계(102)로 다시 진행되고, 셀의 양측 또는 비트들이 적절하게 검증되거나, 1개 또는 2개의 비트들을 적절하게 소거하고자 하는 시도시 최대수의 펄스들이 인가될 때 까지 상기 과정이 반복되며, 방법은 단계(152)에서 중지된다.
도 5b로 되돌아가서, 단계(142)에서 PASS_ONCE 플래그가 참일 때(예를 들어, "A" 및 "B"측 비트들 모두가 성공적으로 연속적으로 검증되었음을 나타낼 때), 단계(144)에서 (예를 들어, "A"측을 다시 지시하기 위해) INCA0 동작이 수행되고, 펄 스 카운터가 리셋된다. 이후, 단계(146)에서 바이트 어드레스가 증분되고, SIDE_B 플래그는 0으로 설정된다. 이후, 방법(100)은 도 5c의 단계(174)로 진행되는바, 여기에서는 최대 칼럼 어드레스(예를 들어, 워드 라인의 끝)에 도달했는 지가 결정된다. 최대 칼럼 어드레스에 도달하지 않았으면, 워드의 나머지 칼럼들이 상기 설명한 바와 같이 검증된다. 최대 칼럼 어드레스에 도달했으면, 도 5d의 결정 단계(180)는 최대 바이트 어드레스(예를 들어, 현재 섹터의 마지막 바이트)가 완료되었는 지를 결정한다. 완료되지 않았으면, 섹터의 나머지 바이트들이 상기 설명한 바와 같이 검증된다.
제 2 단계(예를 들어, 제 1 소거 검증 단계)에서 모든 섹터 바이트들의 검증되었으면, 단계(182)에서 (first_VERIFY는 참이고), 단계(184)에서 second_VERIFY는 거짓이며, 결정 단계(186)는 into_SFPGM 플래그를 테스트한다. 이 시점에서, 제 1 소거 검증 단계가 완료되고, 방법은 계속해서 단계(188)에서 into-SFPGM 플래그를 설정하며, 이에 의해 소프트 프로그래밍 단계가 실시되지만, 이에 대한 상세한 설명은 간결함을 위해 생략된다. 이 점에 있어서, 주목할 사항으로서, 소프트 프로그래밍 단계는 유익하게는 셀 비트들의 임계 전압을 검증하고 선택적으로 조정함으로써, 제 1 소거 검증 단계 동안 (예를 들어, 단계들(164 및 166)에서) 소거 펄스들을 인가함으로써 야기될 수 있는 과소거를 방지한다. 또한, 주목할 사항으로서, 프리 프로그래밍 단계 동안, first_VERIFY 플래그는 거짓이며, 이에 따라 도 5c의 결정 단계(130)는 방법(100)을 도 5b의 단계(132)가 아닌 단계(133)로 진행되게 함으로써, 소거 검증 단계들과 마찬가지로, 프리 프로그래밍 단계는 셀의 측들 또는 비트들 간의 교대(alternation)를 포함하지 않는다. 또한, 이 점에 있어서 주목할 사항으로서, first_VERIFY 플래그는 소프트 프로그래밍 단계 동안 설정되며, 이에 의해 셀 비트들 또는 측들 간의 교대가 이루어진다.
일단 소프트 프로그래밍 단계가 완료되면, 결정 단계(186)에서 into_SFPGM 플래그는 참인 것으로 결정되며, 이에 의해 second_VERIFY는 단계(190)에서 1로 설정되고(예를 들어, 제 2 소거 검증 동작 단계(4)가 다음에 수행될 것임을 나타냄), into_SFPGM 플래그는 단계(192)에서 0으로 리셋된다(예를 들어, 소프트 프로그래밍이 완료되었음을 나타냄). 이후, 방법(100)은 상기 설명된 단계들을 통해 지정된 섹터 셀들의 적절한 소거를 다시 검증한다. 이 시점에서, 주목할 사항으로서, (예를 들어, second_VERIFY 플래그가 참인) 제 2 검증 통과는, 소프트 프로그래밍 단계 동안 인가된 어떠한 소프트 프로그래밍 펄스들이 부주의하게 셀 비트들의 소거 검증을 실패하게 하지 않도록 보장하는 데에 이용될 수 있다. 실행시, 제 2 소거 검증 단계는 검증 실패가 거의 없거나 아예 없이 진행되어, 필요할 때 마다 검증 단계들(120-126)에 따라 특정한 비트들을 선택적으로 재소거한다.
다음으로, 도 6은 본 발명의 다른 양상에 따른 예시적인 이중 비트 메모리 셀(200)의 단면도 및 소거를 검증하는 시스템(202)을 도시한다. 주목할 사항으로서, 상기 설명된 도 2, 3 및 5a-5d의 방법들(22, 50 그리고/또는 100)이 각각 예시적인 시스템(202)과 관련하여 이용될 수 있다. 또한, 당업자라면 상기 방법들이 시스템(202)이 아닌 다른 많은 시스템들과 관련하여 실시될 수 있다는 것을 알 수 있을 것이다. 메모리 셀(200)은 매립된 폴리실리콘 절연 영역(부호로 나타내지 않음)을 갖는 실리콘 이산화물층(204)을 포함한다. P형 기판(206)은 매립된 N+ 소스(208) 및 N+ 드레인(210) 영역들을 갖는다. 실리콘 이산화물층(204)은 2개의 실리콘 이산화물층(212, 214) 사이에 끼워져 있다. 대안적으로, 실리콘 이산화물층(204)은 실리콘 질화물 또는 다른 어떠한 형태의 전하 트랩핑층을 포함할 수 있다.
실리콘 이산화물층(212)의 상에는 폴리실리콘 게이트(216)가 있다. 이 게이트(216)는 N형 불순물(예를 들어, 인)로 도핑된다. 메모리 셀(200)은 2개의 데이터 비트들, 즉 점으로 된 원(220)으로 표시한 오른쪽 비트 및 점으로 된(222)으로 표시한 왼쪽 비트를 저장할 수 있다. 이중 비트 메모리 셀(202)은 일반적으로 대칭이며, 이에 따라 드레인(210) 및 소스(208)는 서로 바꿀 수 있다. 따라서, 오른쪽 비트(220)에 대해, 왼쪽 접합(208)은 소스 단자의 역할을 하고 오른쪽 접합(210)은 드레인 단자의 역할을 할 수 있다. 마찬가지로, 왼쪽 비트(222)에 대해, 오른쪽 접합(210)은 소스 단자의 역할을 하고 왼쪽 접합(208)은 드레인 단자의 역할을 할 수 있다.
시스템(202)은 제 1 단자(232) 및 제 2 단자(234)를 갖는 DC 전압원(230)을 포함하는바, 이는 각각 제 1, 2 단자들(232 및 234)에 연결된 스위칭 디바이스들(236 및 238)을 통해 소스(208), 드레인(210) 및 게이트(216)중 2개에 선택적으로 전압을 인가한다. 전압원(230)은 또한 단자들(232 및 234)중 하나 또는 모두에 양 또는 음의 전압을 인가할 수 있다. 스위칭 디바이스들(236 및 238)은 각각 제어선들(242 및 244)을 통해 로직 디바이스(240)에 의해 제어된다. 시스템(202)은 DC 전류 센서(250)를 더 포함하는바, 이의 제 1 단자(252)는 스위칭 디바이스(254)에 연결되며, 소스(208), 드레인(210) 및 게이트(216)중 하나에 단자(252)를 선택적으로 연결한다. 로직 디바이스(240)는 제어선(256)을 통해 스위칭 디바이스(254)의 위치를 제어한다. 전류 센서(250)는 또한 접지에 연결된 제 2 단자(258)를 포함한다. 전류 센서(250)는 또한, 테스트되고 있는 셀에 내장된 센스 증폭기 회로(도면 미도시)를 포함한다.
이에 따라, 로직 디바이스 또는 회로(240)는 전압원(230) 및 스위칭 디바이스들(236 및 238)을 통해 이중 비트 메모리 셀(200)에 전압을 선택적으로 인가하고, 센서(250) 및 스위칭 디바이스(254)를 이용하여 관련된 전류를 선택적으로 측정 또는 감지함으로써, 셀(200)의 비트들(220 및 222)중 하나 또는 모두를 선택적으로 프로그램하고, 소거하며, 판독하고 그리고/또는 소거를 검증한다. 로직 회로(240)는 또한 테스트되고 있는 메모리 셀들에 내장된다. 또한, 셀(200)은 (이러한 셀들의 로우에 결합된 공통 워드 라인에 의해 함께 연결된 각 게이트들(216)에 의해) NOR형 구성을 갖는 이러한 다른 셀들(미도시)에 연결될 수 있다. 이에 따라, 시스템(202)은 전압을 개별적으로 인가하고 그리고/또는 그와 관련된 전류를 측정하는 회로(미도시)를 더 포함한다.
동작시, 개별적인 플래시 셀들(예를 들어, 셀(200)은 프로그래밍(기록), 판독 또는 소거 기능들을 위해 로직 디바이스(240)에 의해 개별적으로 어드레스될 수 있다. 예를 들어, 비트(220)는 게이트(216) 및 드레인(210)에 프로그래밍 전압을 인가하고 소스(208)는 접지시킴으로써 프로그램될 수 있다. 열 전자들이 충분히 가 속되어, 드레인(210) 근처의 트랩핑 유전층(204)의 원으로 그린 영역(220) 내에 주입된다. 셀(200)의 비트(220)는, 게이트(216) 및 소스(208)에 전압을 인가하고 드레인(210)은 접지시킴으로써, 반대 방향으로 판독될 수 있다. 비트(222)는, 게이트(216) 및 소스(208)에 프로그래밍 전압들을 인가하고 드레인(210)을 접지시킴으로써 프로그램될 수 있다. 이에 의해, 열 전자들이 소스(208) 근처의 트랩핑 유전층(204)의 원으로 그린 영역(222) 내에 주입된다. 비트(222)는, 게이트(216) 및 드레인(210)에 전압들을 인가하고 소스(208)를 접지시킴으로써, 반대 방향으로 판독될 수 있다. 셀(200)의 비트들(220 및 222) 모두는, 소거 비트(220)에 대해서는 게이트(216) 및 드레인(210)에, 소거 비트(222)에 대해서는 게이트(216) 및 소스(208)에 소거 전압들 및 펄스들을 인가함으로써 소거될 수 있으며, 이에 의해 질화물층(204)의 전하 트랩핑층으로부터 전자들이 제거된다. 전자들은 비트들(220 및 222) 각각에 대해 질화물층으로부터 아랫쪽 산화물층(214)을 통해 드레인(210) 또는 소스(208)로 이동한다.
메모리 셀 비트(220)의 소거를 검증하기 위해, 프로그램되지 않거나 소거된 셀 비트의 임계 전압 보다는 크지만 프로그램된 비트의 임계 전압 보다는 작은 소정의 전압이, 소스(208)와 드레인(210) 사이의 전압이 인가되어 있는 게이트(216)에 인가된다. 비트(220)가 (예를 들어, 센서(250)에 의해 전류가 감지될 때) 동작하면, 비트(220)가 소거된다. 대안적으로, 셀 비트(220)가 동작하지 않거나 (센서(250)에 의해 단지 작은 누설 전류 만이 측정되면), 비트(220)는 적절하게 소거되지 않는다. 비트(220)를 소거하기 위애, 게이트(216)에 소거 전압 펄스를 인가 하고, 드레인(210)은 플로팅시키며, 소스(208)는 양의 전위를 유지한다. 이에 따라, 시스템(202)은 이중 비트 셀(200)의 비트들(220 및 222)중 하나 또는 모두의 적절한 소거를 선택적으로 검증하며, 그리고 이러한 비트들중 하나에 대해 소거 검증이 실패한 경우에는, 비트들(220 및 222)중 하나 또는 모두를 선택적으로 소거한다. 예를 들어, 로직 디바이스(250)는 각각 도 2, 3 및 5a-5d의 방법들(22, 50 그리고/또는 100)에 따라 비트들(220 및 222)중 하나 또는 모두를 선택적으로 검증학고, 재검증하고, 그리고/또는 재소거함으로써, 이중 비트 셀(200)의 적절한 소거를 검증할 수 있다.
본 발명이 하나 또는 그 이상의 실시예들에 관련하여 설명되었지만, 당업자라면 첨부 도면 및 상세한 설명을 읽고 이해함으로써 등가의 대안들 및 변형들이 이루어질 수 있음을 알 수 있을 것이다. 특히 상기 설명된 구성 요소들(어셈블리들, 디바이스들, 회로들 등)에 의해 수행되는 많은 기능들에 있어서, 이러한 구성 요소들을 설명하는 데에 이용되는 ("수단"에 대한 언급을 포함하는) 용어들은, 본 발명에 도시된 예시적인 실시들에서 기능을 수행하는 개시된 구조와 구조적으로 등가는 아닐지라도, 다르게 나타내지 않는 한, 설명된 구성 요소의 지정된 기능을 수행하는(즉, 기능적으로 등가인) 어떠한 구성 요소에 대응한다. 또한, 본 발명의 특정한 특징이 몇 개의 실시예들중 단지 하나와 관련하여 설명되었지만, 이러한 특징은 어떠한 소정의 또는 특정한 응용에 바람직하고 유익할 때, 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다. 또한, 상세한 설명 및 청구항에 기재된 용어 "구비하는"은 용어 "포함하는"과 유사한 의미를 갖는다.
본 발명의 방법은 플래시 메모리 디바이스 테스트 분야에서 이중 비트 플래시 메모리 셀들의 적절한 소거를 검증하는 데에 이용될 수 있다.

Claims (10)

  1. 이중 비트 메모리 셀의 소거를 검증하는 방법(22)으로서,
    상기 이중 비트 메모리 셀의 제 1 비트가 적절하게 소거되었는 지의 결정을 수행하는 단계(26, 28)와;
    상기 제 1 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 제 2 비트가 적절하게 소거되었는 지의 제 1 검증을 수행하는 단계(30, 32)와;
    상기 제 1 비트가 적절하게 소거되지 않은 경우, 상기 제 1 비트를 소거하는 단계(40)와;
    상기 제 1 비트를 소거한 후, 상기 제 2 비트가 적절하게 소거되었는 지의 제 1 검증을 수행하는 단계(42, 44)와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 그리고 상기 제 1 검증에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 비트가 적절하게 소거되었는 지의 제 1 검증을 수행하는 단계(42, 44)는:
    상기 셀에 전압 신호를 인가하는 단계와;
    상기 셀의 전류를 감지하는 단계와; 그리고
    상기 감지된 전류에 따라 상기 제 2 비트가 적절하게 소거되었는 지를 검증하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 검증(42, 44)에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 상기 제 1 비트가 적절하게 소거되었는 지의 결정(26, 28)을 반복하는 단계와;
    상기 제 1 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 상기 제 2 비트가 적절하게 소거되었는 지의 제 1 검증(30, 32)을 반복하는 단계와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 상기 반복된 제 1 검증에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 검증(42, 44)에 따라 상기 제 2 비트가 적절하게 소거되지 않은 경우, 상기 제 2 비트를 소거하는 단계(46)와;
    상기 이중 비트 메모리 셀의 상기 제 1 비트가 적절하게 소거되었는 지의 결정(26, 28)을 반복하는 단계와;
    상기 제 1 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 상기 제 2 비트가 적절하게 소거되었는 지의 상기 제 1 검증(30, 32)을 반복하는 단계와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 그리고 상기 제 1 검증에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 5 항에 있어서,
    상기 반복된 제 1 검증(30, 32)에 따라 상기 제 2 비트가 적절하게 소거되지 않은 경우, 상기 제 2 비트를 다시 소거하는 단계(46)와;
    상기 이중 비트 메모리 셀의 상기 제 1 비트가 적절하게 소거되었는 지의 결정(26, 28)을 다시 반복하는 단계와;
    상기 제 1 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 상기 제 2 비트가 적절하게 소거되었는 지의 상기 제 1 검증(30, 32)을 다시 반복하는 단계와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 그리고 상기 반복된 제 1 검증에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 검증(30, 32)에 따라 상기 제 2 비트가 적절하게 소거되지 않은 경우, 상기 제 2 비트(46)를 소거하는 단계와;
    상기 이중 비트 메모리 셀의 상기 제 1 비트가 적절하게 소거되었는 지의 결정(26, 28)을 반복하는 단계와;
    상기 제 1 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 상기 제 2 비트가 적절하게 소거되었는 지의 상기 제 1 검증(30, 32)을 반복하는 단계와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 그리고 상기 반복된 제 1 검증에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서,
    상기 제 1 비트가 적절하게 소거되지 않은 경우, 상기 제 1 비트를 소거하는 단계(40)와;
    상기 제 1 비트를 소거한 후, 상기 제 2 비트가 적절하게 소거되었는 지의 제 2 검증을 수행하는 단계(42, 44)와;
    상기 제 2 검증(42, 44)에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 상기 제 1 비트가 적절하게 소거되었는 지의 상기 결정(26, 28)을 반복하는 단계와;
    상기 제 1 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀의 상기 제 2 비트가 적절하게 소거되었는 지의 상기 제 1 검증(30, 32)을 반복하는 단계와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 그리고 상기 반복된 제 1 검증에 따라 상기 제 2 비트가 적절하게 소거된 경우, 상기 이중 비트 메모리 셀이 적절하게 소거된 것으로 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 다수의 이중 비트 플래시 메모리 셀들을 소거하는 방법(22)으로서,
    상기 다수의 이중 비트 플래시 메모리 셀들을 소거하는 단계와;
    상기 다수의 이중 비트 플래시 메모리 셀들중 적어도 하나의 제 1 비트의 적절한 소거를 검증하는 단계(26, 28)와;
    상기 다수의 이중 비트 플래시 메모리 셀들중 상기 적어도 하나의 제 2 비트의 적절한 소거를 검증하는 단계(30, 32)와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 상기 제 2 비트가 적절하게 소거된 경우, 상기 다수의 이중 비트 플래시 메모리 셀들중 상기 적어도 하나가 적절하게 소거된 것으로 결정하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서,
    상기 제 1 비트가 적절하게 소거되지 않은 경우, 상기 제 1 비트를 소거하는 단계(40)와;
    상기 제 1 비트를 소거한 후, 상기 제 2 비트의 적절한 소거를 재검증하는 단계(42, 44)와;
    상기 제 2 비트가 적절하게 소거된 경우, 상기 제 2 비트의 적절한 소거를 재검증한 후 상기 제 1 비트의 적절한 소거를 재검증하는 단계(26, 28)와;
    상기 제 1 비트가 적절하게 소거된 경우, 상기 제 1 비트의 적절한 소거를 재검증한 후 상기 제 2 비트의 적절한 소거를 다시 재검증하는 단계(30, 32)와; 그리고
    상기 제 1 비트가 적절하게 소거되고, 상기 제 2 비트가 적절하게 소거된 경우, 상기 다수의 이중 비트 메모리 셀들중 상기 적어도 하나가 적절하게 소거된 것으로 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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