WO2007069321A1

WO2007069321A1 - 不揮発性記憶装置、および不揮発性記憶装置の制御方法

Info

Publication number: WO2007069321A1
Application number: PCT/JP2005/023011
Authority: WO
Inventors: Masaru Yano; Hideki Arakawa; Mototada Sakashita; Akira Ogawa; Yoshiaki Shinmura; Hajime Aoki
Original assignee: Spansion Llc; Spansion Japan Limited
Priority date: 2005-12-15
Filing date: 2005-12-15
Publication date: 2007-06-21
Also published as: TW200733134A; US7372743B2; JP4672024B2; US20070183193A1; TWI334608B; JPWO2007069321A1

Abstract

　絶縁性トラップ層を備えるメモリセルにおいて、第１トラップ領域の電荷の有無に応じて１ビットデータを記憶する記憶モードを有する不揮発性記憶装置、および不揮発性記憶装置の制御方法であって、ダイナミックリファレンスセルの初期化動作において、メモリセルの第２トラップ領域への電荷蓄積動作に合せて、初期化動作におけるプリセット動作として、第１および第２ダイナミックリファレンスセルの第２トラップ領域に対して電荷蓄積動作を行なう。また、データ書き換え時に、第１トラップ領域に対してプリプログラムベリファイ、およびプリプログラム動作を行なう。これにより、初期化動作および書き換え動作の時間短縮を図ることができる。

Description

明細書

不揮発性記憶装置、および不揮発性記憶装置の制御方法

技術分野

[0001] 本発明は、絶縁性トラップ層を備えるメモリセルからのデータ読み出し動作においてダイナミックリファレンスセルを備える不揮発性記憶装置、および該不揮発性記憶装置の制御方法に関するものであり、特に、データ読み出し動作に先立つ、ダイナミックリフアレンスセルの初期化動作やデータ書き換え動作の時間短縮に関するものである。

背景技術

[0002] 特許文献 1では、コントロールゲートと半導体基板との間に、酸化膜に挟まれた電荷のトラップ層である窒化膜を有する構成の不揮発性メモリセルが開示されている。トラップ層に電荷をトラップさせてセルトランジスタの閾値を変化させ、データ 0と 1を記憶する。トラップ層は絶縁性であるため、トラップ層内で電荷は移動することができず、一対のソース'ドレイン領域のうち、第 1のソース'ドレイン領域に近接する窒化膜の第 1領域にデータを記憶すると共に、第 2のソース'ドレイン領域に近接する窒化膜の第 2領域にデータを記憶することができる。不揮発性メモリセルに 2ビット情報を記憶することができる。

[0003] また、窒化膜の第 2領域を不使用ビット領域として、不揮発性メモリセルへのデータ保持状態で、電荷がトラップされる状態とすると共に、窒化膜の第 1領域を使用ビット領域として、この領域への電荷の有無でデータを記憶することにより、不揮発性メモリセルに 1ビット情報のみを記憶して使用する場合もある。

[0004] 上記の不揮発性メモリセルでは、不使用ビット領域に電荷をトラップしておくことにより、使用ビット領域への電荷のトラップ (プログラム）に必要な時間が短縮され、使用ビット領域にトラップされた電荷の保持特性が改善されるという特徴を有する。

[0005] 一方、特許文献 2には、データ読み出し時のリファレンスセルの特性を、データが記憶される不揮発性メモリセルの特性とあわせるために、リファレンスセルを不揮発性メ

ヽる。不揮発性メモリセルに印加されるバイアスの履歴と同様の履歴をリファレンスセルに経験させることにより、両者のセル特性を合致させるためである。

[0006] この場合、製造工程におけるばらつきや、不揮発性メモリセルの配置領域内でのリファレンスセルの配置位置等に起因して、リファレンスセルの特性はばらつきを生ずるおそれがある。また、読み出し対象の不揮発性メモリセルとリファレンスセルとの配置位置関係等に応じてデータの読み出し余裕がばらつくことも考えられる。そこで、 2 つのダイナミックリファレンスセルを設け、それぞれにデータ" 0"とデータ" 1"を書き込んでおき、両者力読み出される出力電流を結合させることにより、読み出し余裕を確保するものである。

[0007] 図 13は、電荷蓄積層が窒化膜等のトラップ層で構成されるダイナミックリファレンスセルの構成例である。 16セルの不揮発性メモリセル (不図示）が共通のワード線に接続され、左右 8セルを各ブロックとして構成されている。各ブロックにおいて、 8セルの不揮発性メモリセルの窒化膜の第 1領域はアドレス 8乃至 fで識別され、窒化膜の第 2 領域はアドレス 0乃至 7で識別されるものとする。各ブロックにおいてアドレス 8乃至 f のうちの一のアドレスで識別される窒化膜の第 1領域が同時に選択され、電荷の有無に応じてデータの並列読み出し動作が行なわれる場合である。

[0008] ダイナミックリファレンスセル DRB、 DRAは、不揮発性メモリセルと同様のデバイス構成を有しており、更に共通のワード線に接続された 16セルにより構成される。不揮発性メモリセルに対するアドレッシングに対応して、窒化膜の第 1領域がアドレス 8乃至 fで識別され、窒化膜の第 2領域がアドレス 0乃至 7で識別される。右側の 8セルはデータ" 01"が格納される第 1のダイナミックリファレンス DRBであり、左側の 8セルはデータ" 10"が格納される第 1のダイナミックリファレンス DRAである。

[0009] ここで、データ" 10"、 "01"の表記について説明する。併記される 2つの数値のうち、前置の数値はアドレス 8乃至 fの窒化膜の第 1領域における電荷の有無を示し、後置の数値はアドレス 0乃至 7の窒化膜の第 2領域における電荷の有無を示す。数値" 1"は電荷がない状態を、数値" 0"は電荷が注入されている状態を示す。第 1のダイナミックリファレンス DRBに格納されるデータ" 01"とは、窒化膜の第 1領域には電荷が注入され窒化膜の第 2領域に電荷が存在しない状態であり、論理値" 0"が記憶される。第 2のダイナミックリファレンス DRAに格納されるデータ" 10"とは、窒化膜の第 1領域には電荷が存在せず窒化膜の第 2領域に電荷が注入されている状態であり、論理値" 1"が記憶される。

[0010] 特許文献 1に開示の不揮発性メモリを NANDインターフェースで使用する場合、データのプログラムに先立って、不揮発性メモリセルの窒化膜の第 1および第 2領域の消去動作が必要とされる。

[0011] データの消去動作は、複数の不揮発性メモリセルに対して一括して行なわれることが一般的である。この場合、不揮発性メモリセルの配置領域であるメモリセルアレイに対して、一括して消去動作のためのノィァスが印加されるため、メモリセルアレイに配置されているダイナミックリファレンスセル DRB、 DRAに対しても同時にバイアスが印カロされる。図 13においては、 16セルの不揮発性メモリセルと 16セルのダイナミックリファレンスセルとは、共に消去動作用のバイアスが印加され、共に消去動作が行われる。消去動作により、全ての不揮発性メモリセルおよびダイナミックリファレンスセルは、窒化膜の第 1および第 2領域が何れも電荷のない状態となる (状態" 11")。

[0012] 不揮発性メモリセルを 1ビット記憶セルとして使用する場合には、事前に、窒化膜の第 2領域への電荷の注入動作が行なわれる。この動作はプリセットと呼ばれ、窒化膜の第 2領域に対するプログラム動作により行なわれる。これにより、全ての不揮発性メモリセルは、窒化膜の第 1領域に電荷がなぐ窒化膜の第 2領域に電荷が注入された状態となる (状態" 10")。

[0013] 以上のシーケンスにより、不揮発性メモリセルはプログラム動作が可能な状態になる。一方、この時点では、ダイナミックリファレンスセルは、状態" 11"に維持されている。このため、読み出し動作が開始される前のプログラム動作の期間中に、各々のダイナミックリファレンスセルにもプログラムを行なうことが必要となる。ダイナミツクリフアレンスセル DRAにつ、ては、アドレス 0乃至 7に対応する窒化膜の第 2領域にプログラムを行ないデータ" 10"の状態とし、ダイナミックリファレンスセル DRBについては、アドレス 8乃至 fに対応する窒化膜の第 1領域にプログラムを行ないデータ" 01"の状態とする。 NANDインターフェースを持つメモリでは、一つのプログラム動作においてデバイス内部で複数のアドレスを順次生成しながらメモリセルをプログラムすることがある。この場合、不揮発性メモリセルの窒化膜の第 1領域であるアドレス 8乃至 fが順次変化して、このうちプログラム対象となっている不揮発性メモリセルに対してプログラム動作が行なわれると同時に、ダイナミックリファレンスセル DRBの各窒化膜の第 1領域に電荷の注入が行なわれる。更に、アドレス 0乃至 7が順次変化して、ダイナミックリファレンスセル DRAの各窒化膜の第 2領域に電荷の注入が行なわれる。これにより、プログラム動作の期間に、不揮発性メモリセルへのデータプログラムが行なわれると共に、ダイナミックリファレンスセル DRB、 DRAが、データ" 01"、 "10"にプリセットされる。

[0014] 特許文献 1 :特開 2004— 79602号公報

特許文献 2：特開 2004 - 110881号公報

発明の開示

発明が解決しょうとする課題

[0015] し力しながら、背景技術の不揮発性メモリにおいて不揮発性メモリセルを 1ビット記憶セルとして使用する場合では、実データの記憶領域がアドレス 8乃至 fであるのに対して、ダイナミックリファレンスセルを識別するアドレスは、アドレス 0乃至 fも含まれる。ダイナミックリファレンスセルの初期化動作は、不揮発性メモリセルのプログラム動作時に同時に行なわれるが、アドレス 8乃至 fで識別される実データの記憶領域に対して、アドレス 0乃至 fで識別されるダイナミックリファレンスセルは、 2倍のアドレス領域を有している。ダイナミックリファレンスセルの初期化動作を行なう時間を、不揮発性メモリセルへの実データのプログラムに必要な時間を越えて確保しなければならず、問題である。

[0016] また、データを書き換えるに当たっては消去動作が行なわれるが、消去動作用のバィァス印加に先立って、ー且、全ての不揮発性メモリセルについて、窒化膜の第 1および第 2領域に電荷の注入が行なわれる。すなわち、窒化膜の第 1および第 2領域の全てがプログラム状態とされる。いわゆる、プリプログラム動作である。消去動作用のノィァス印加により、個々の窒化膜領域が過消去状態とならないようにするためである。

[0017] プリプログラム動作では、電荷が存在しない消去状態にある窒化膜領域に対して、個別にバイアス印加が行なわれるため、バイアス印加に先立って、プリプログラムベリフアイ動作が行なわれる。個々の窒化膜領域について電荷存在の有無が検証される

[0018] ここで、プリプログラムべリファイ動作は、不揮発性メモリセルの窒化膜の第 1および第 2領域の各々に対して行なわれる。 1セルについて 2ビット情報を記憶している場合力 Sある力である。し力しながら、 1セルについて 1ビット情報を記憶している場合には、窒化膜の第 2領域は電荷が注入されている状態であることは既知である。プリプログラムべリファイ動作により、本来検証する必要のない第 2領域に対しても検証動作が行なわれることとなり、データ書き換えの際のプリプログラムべリファイ動作に必要以上の時間を要してしま、問題である。

課題を解決するための手段

[0019] 本発明は前記背景技術に鑑みなされたものであり、データ読み出し動作に先立つプログラム動作にぉ、て、ダイナミックリファレンスセルの初期化動作を工夫することにより、また、データ書き換えの際のプリプログラム動作を最適化することにより、動作時間の短縮を図ることが可能な不揮発性記憶装置、および不揮発性記憶装置の制御方法を提供することを目的とする。

[0020] 前記目的を達成するためになされた本発明の第 1概念に係る不揮発性記憶装置は、第 1および第 2拡散層と、第 1および第 2拡散層に近接して電荷をトラップする第 1 および第 2トラップ領域を有する絶縁性トラップ層とを備えるメモリセルと、メモリセルと同等の構成を有し、第 1トラップ領域が電荷蓄積状態とされる第 1ダイナミックリファレンスセルと、メモリセルと同等の構成を有し、第 1トラップ領域が電荷空乏状態とされる第 2ダイナミックリファレンスセルとを備え、メモリセルにおいて、第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、第 1および第 2ダイナミックリファレンスセルの初期化動作は、メモリセルと第 1および第 2ダイナミツクリフアレンスセルの第 2トラップ領域を電荷蓄積状態とするプリセット動作と、プリセット動作の後、メモリセルへのデータ記憶動作に応じて、第 1ダイナミックリファレンスセルの第 1トラップ領域を電荷蓄積状態とするセット動作とを有することを特徴とする。

[0021] また、本発明の第 1概念に係る不揮発性記憶装置の制御方法は、メモリセルにおいて、第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、第 1および第 2ダイナミックリファレンスセルの初期化動作は、メモリセルと第 1 および第 2ダイナミックリファレンスセルの第 2トラップ領域を電荷蓄積状態とするステップと、第 2トラップ領域を電荷蓄積状態とするステップの後、メモリセルへのデータ記憶動作に応じて、第 1ダイナミックリファレンスセルの第 1トラップ領域を電荷蓄積状態とするステップを有することを特徴とする。

[0022] 本発明の第 1概念に係る不揮発性記憶装置、および不揮発性記憶装置の制御方法では、絶縁性トラップ層を有し、絶縁性トラップ層において、第 1および第 2拡散層に近接した第 1および第 2トラップ領域に電荷をトラップするメモリセル、第 1および第 2ダイナミックリファレンスセルを備えている。第 1および第 2ダイナミックリファレンスセルは、第 1トラップ領域が、各々、電荷蓄積状態および電荷欠乏状態とされて、読み出し時のリファレンスセルとされる。メモリセルの第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、読み出し動作に先立つ第 1および第 2ダイナミックリファレンスセルの初期化動作は、先ず、プリセット動作として、メモリセルと第 1および第 2ダイナミックリファレンスセルとについて、第 2トラップ領域を電荷蓄積状態とする。その後セット動作として、メモリセルへのデータ記憶動作に応じて、第 1ダイナミックリファレンスセルの第 1トラップ領域が電荷蓄積状態とされる。

[0023] これにより、第 1ダイナミックリファレンスセルについては、第 1および第 2トラップ領域は、共に電荷蓄積状態とされる。第 2ダイナミックリファレンスセルについては、第 1トラップ領域が電荷空乏状態、第 2トラップ領域が電荷蓄積状態とされる。

[0024] ここでは例えば、電荷蓄積動作はプログラム動作であり、電荷蓄積状態はビットデータ" 0"が記憶されているプログラム状態である。また、電荷空乏動作は消去動作であり、電荷空乏状態はビットデータ" 1"が記憶されている消去状態である。また、第 1 および第 2トラップ領域という 2つの領域を有するメモリセル、第 1および第 2ダイナミツクリフアレンスセルにおいて、第 1および第 2トラップ領域の電荷状態を、この順にビットデータ値を並べて表記するものとする。セット動作が終了することにより、第 1ダイナミックリファレンスセルは" 00"の電荷状態となり、ビットデータ" 0"が記憶される。第 2 ダイナミックリファレンスセルは" 10"の電荷状態となり、ビットデータ" 1"が記憶される [0025] 背景技術では、第 1ダイナミックリファレンスセルが" 01"の電荷状態にセットされ、第 2ダイナミックリファレンスセルが" 10"の電荷状態にセットされて、ビットデータ" 0" および" 1"が記憶される。この場合には、第 1および第 2トラップ領域に対して消去動作を行ない、電荷状態を" 11"とした上で、第 1ダイナミックリファレンスセルの第 1トラップ領域、および第 2ダイナミックリファレンスセルの第 2トラップ領域に対して、各々プログラム動作を行なう必要がある。これに対して、本願では、プリセット動作を、メモリセルの第 2トラップ領域の電荷蓄積状態へのセット動作に並行して行なうことができる。これにより、セット動作に先立って、第 1および第 2ダイナミックリファレンスセルは、電荷状態" 10"とされている。したがって、その後のセット動作においては、メモリセルへのデータ記憶に応じて、第 1ダイナミックリファレンスセルの第 1トラップ領域にプログラム動作を行なえば足りる。

[0026] セット動作において、第 2ダイナミックリファレンスセルの第 1トラップ領域はプロダラムする必要がなぐセット動作に要する時間を短縮することができる。

[0027] また、背景技術においては、第 1または第 2トラップ領域をプログラムする場合、対向するトラップ領域である第 2または第 1トラップ領域の電荷状態力である。これに対して、本発明では、セット動作において、第 1ダイナミックリファレンスセルの第 1トラップ領域にプログラムする場合の、第 2トラップ領域は" 0"である。絶縁性トラップ層を備えるメモリセルにぉ、ては、一方のトラップ領域に対してプログラム動作を行なう場合、対向する他方のトラップ領域の電荷状態力 ' 1"である場合に比して" 0"である場合に、プログラム動作の印加バイアスによる閾値電圧のシフト量が大きいことが知られている。すなわち、プログラム時間が短縮される。したがって、第 2トラップ領域の電荷状態カ ' 1"である背景技術に比して、第 2トラップ領域の電荷状態力 S"0"である本発明では、個々の第 1ダイナミックリファレンスセルの第 1トラップ領域へのプログラム時間を短縮することができる。

[0028] プログラム動作が必要なダイナミックリファレンスセルのセル数が半減すると共に、個々のプログラム時間も短縮することができ、第 1および第 2ダイナミックリファレンスセルの初期化動作に要する時間を短縮することができる。 [0029] また、本発明の第 2概念に係る不揮発性記憶装置は、第 1および第 2拡散層と、第 1および第 2拡散層に近接して電荷をトラップする第 1および第 2トラップ領域を有する絶縁性トラップ層とを備えるメモリセルに対して、第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、メモリセルにおける第 1トラップ領域に対してのみ、電荷のトラップ状態を確認し、電荷空乏状態であると確認される場合には、電荷蓄積動作を行ない、全てのメモリセルにおける第 1トラップ領域が電荷蓄積状態とされた後、第 1および第 2トラップ領域に対して電荷空乏動作を行なうことを特徴とする。

[0030] また、本発明の第 2概念に係る不揮発性記憶装置の制御方法は、メモリセルの第 1 トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、メモリセルにおける第 1トラップ領域に対してのみ、電荷のトラップ状態を確認するステップと、電荷空乏状態であると確認される場合に、電荷蓄積動作を行なうステップと、全てのメモリセルにおける第 1トラップ領域が電荷蓄積状態とされた後、第 1および第 2トラップ領域に対して電荷空乏動作を行なうステツプとを有することを特徴とする。

[0031] 本発明の第 2概念に係る不揮発性記憶装置、および不揮発性記憶装置の制御方法では、絶縁性トラップ層を有し、絶縁性トラップ層において、第 1および第 2拡散層に近接した第 1および第 2トラップ領域に電荷をトラップするメモリセルを備えている。メモリセルの第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、メモリセルの第 1トラップ領域についてのみ電荷のトラップ状態の確認動作が行われ、電荷空乏状態であると確認された場合には電荷の蓄積動作が行なわれる。全てのメモリセルの第 1トラップ領域が電荷蓄積状態とされた後、第 1および第 2トラップ領域に対して電荷空乏動作が行なわれる。

[0032] ここでは例えば、電荷蓄積動作はプログラム動作であり、電荷蓄積状態はプロダラム状態である。また、電荷空乏動作は消去動作であり、電荷空乏状態は消去状態である。不揮発性記憶装置においては、データを書き換える場合、メモリセルに記憶されているデータを消去した上で新たにデータを書き込むことが必要である場合がある。この場合、データの消去動作に先立って、全てのメモリセルをー且、プログラム状態にする必要がある。いわゆるプリプログラム動作である。消去動作では、複数のメモリセルに対して一括してバイアス印加が行なわれる力である。

[0033] 本発明の第 2概念によれば、ビットデータの記憶が行なわれな、第 2トラップ領域はプログラム状態に維持されており、ビットデータが記憶され、プログラム状態または消去状態の何れかの状態にされるのは第 1トラップ領域である。データ書き換えの際に行なわれる全メモリセルの消去動作に先立ち、電荷状態の検出、および消去状態である場合のプリプログラム動作を第 2トラップ領域には行なわず、第 1トラップ領域に限定することで、消去動作の完了までの時間を短縮することができる。

発明の効果

[0034] 本発明によれば、第 1および第 2ダイナミックリファレンスセルの初期化動作、およびメモリセルに記憶されているデータの書き換え動作において、個々のセルに対する電荷蓄積動作を最適化することにより、動作時間の短縮を図ることができる。

図面の簡単な説明

[0035] [図 1]絶縁性トラップ層を備えたメモリセルの断面構造を示す図である。

[図 2]絶縁性トラップ層の第 1および第 2トラップ領域における電荷の有無によるメモリセルの閾値電圧分布を示す図である。

[図 3]メモリセルアレイにおけるメモリセルの接続構成を例示する図である。

[図 4]第 1実施形態に関し、第 1トラップ領域の電荷の有無により 1ビットデータを記憶するメモリセル (Xtreamモードセル）について、プログラム動作が 8ビット単位で行われる場合を例示する図である。

[図 5]図 4に示す 8ビット単位のメモリセルごとに備えられる第 1および第 2ダイナミックリファレンスセルについて、初期化動作を示す図である。

[図 6]初期化動作（図 5)におけるプリセット動作を、並行して行なわれるメモリセルへのプログラム動作（図 4)と共に示すフロー図である。

[図 7]初期化動作（図 5)におけるセット動作を、並行して行なわれるメモリセルへのプログラム動作（図 4)と共に示すフロー図である。

[図 8]メモリセルアレイに配置されている第 1および第 2ダイナミックリファレンスセルにっ、て、電荷の蓄積状態がチェッカーボードパターンとされる場合を示す図である。 [図 9]第 2実施形態に関し、モードサーチセルおよびブランクチェックセルに対するプログラム動作を示すフロー図である。

[図 10]モードサーチセルを備える場合のメモリセルに対するアクセス動作を示すフロ一図である。

[図 11]ブランクチェックセルを備える場合のメモリセルに対する読み出しアクセス動作を示すフロー図である。

圆 12]第 3実施形態に関し、データ書き換え動作の際、消去動作に先立って行なわれるプリプログラム動作を示すフロー図である。

圆 13]背景技術に関し、第 1トラップ領域の電荷の有無により 1ビットデータを記憶するメモリセル（Xtreamモードセル）について、プログラム動作が 8ビット単位で行われる場合を例示する図である。

符号の説明

DRA、 SDRA 第 2ダイナミックリファレンスセル

DRB、 SDRB 第 1ダイナミックリファレンスセル

BL ビット線

CG コントロールゲート

MC メモリセノレ

N 窒化膜

N1 第 1トラップ領域 N1

N2 第 2トラップ領域

Ol 第 1酸化膜

02 第 2酸化膜

PPn- 1、 PPn、 PPn+ 1 ノ ■ ~~シヤノレぺ¹ ~"シ

SC スペアセノレ

SD1 第 1拡散層

SD2 第 2拡散層

SUB

WLn WLn, WLn- ワード線 XBC Xtreamブランクチェックセル

XSC Xtreamサーチセル

発明を実施するための最良の形態

[0037] 以下、本発明の不揮発性記憶装置、および不揮発性記憶装置の制御方法につ!、て具体化した実施形態を、図 1乃至図 12に基づき図面を参照しつつ詳細に説明する。

[0038] 図 1に示すメモリセルにおいて、基板 SUBの界面の第 1および第 2拡散層 SD1、 S D2に挟まれたチャネル領域と、コントロールゲート CGとの間に、第 1酸化膜 01、窒化膜 N、第 2酸ィ匕膜 02が積層されている。いわゆる ONO膜である。窒化膜 Nは絶縁性トラップ層を構成しており、窒化膜 Nに注入された電荷は、膜内を移動することなくトラップされる。電荷の注入は、バイアス条件の選択により第 1または第 2拡散層 SD1 、 SD2に高電圧を印加することにより行なわれ、窒化膜 Nのうち、それぞれ第 1または第 2拡散層 SD1、 SD2の近接領域である第 1または第 2トラップ領域 Nl、 N2に電荷がトラップされる。

[0039] これにより、読み出し時には、読み出したいビットに近いほうの第 1または第 2拡散層をソース端子に、他方をドレイン端子に接続することで、当該ビットの電荷の有無が識別される。以下の説明では、 Xtreamモードを称する。第 1記憶モードの一例である。ソース端子とする拡散層を、第 1または第 2拡散層 SD1、 SD2で切り替えれば、第 1 および第 2トラップ領域 Nl、 N2の各々に 1ビットデータを記憶することができる。 1メモリセルあたり 2ビットデータが記憶される。以下の説明では、ノーマルモードを称する。第 2記憶モードの一例である。

[0040] ここで、 Xtreamモードにお!、ては、第 2トラップ領域は常にプログラム状態とされる。この状態を Xtremeプリセット状態と呼ぶことがある。第 2トラップ領域をプログラム状態としておけば、第 1トラップ領域へのプログラム動作において電荷の注入が効率よく行なわれ、プログラム時間が短縮される力もである。

[0041] 図 2では、図 1の構成を有するメモリセルについて、第 1および第 2トラップ領域における電荷の有無に応じたメモリセルの閾値電圧分布を示す。第 1および第 2トラップ領域において、図中、黒丸で示す場合が電荷蓄積状態を示し、黒丸のない場合が電荷空乏状態を示す。図 2の説明においては、ソース端子として接続される拡散層を第 1拡散層 SD1として説明する。

[0042] 第 1トラップ領域 N1に電荷が蓄積されている場合は、第 2トラップ領域 N2における電荷状態の有無に応じて 2つの状態がある。第 1および第 2トラップ領域 Nl、 N2が何れも電荷蓄積状態である場合 (電荷状態" 00")と、第 1トラップ領域 N1が電荷蓄積状態であり第 2トラップ領域 N2が電荷空乏状態である場合 (電荷状態" 01")とである。この場合は、第 2トラップ領域 N2の電荷状態に関わらず、何れも高い閾値電圧を中心とする同様な閾値電圧分布を有する。プログラム状態である。ベリファイ電圧に比して閾値電圧が高い場合にプログラム動作の完了を判断するため、第 2トラップ領域における電荷の有無の違いに関わらず、電荷状態" 00"ど' 01"とで同様な閾値電圧分布とすることができる。

[0043] 尚、プログラム状態における閾値電圧分布は、主に第 1トラップ領域 N1における電荷蓄積状態により決定される。このため、経時変化による第 1トラップ領域 N1からの電荷のリーク現象に伴い閾値電圧が低下するおそれがある。いわゆるチャージロス現象である。

[0044] 第 1トラップ領域 N1に電荷が蓄積されていない場合は、第 2トラップ領域 N2における電荷状態の有無に応じて 2つの状態がある。第 1トラップ領域 N1が電荷空乏状態であり第 2トラップ領域 N2が電荷蓄積状態である場合 (電荷状態" 10")と、第 1および第 2トラップ領域 Nl、 N2が何れも電荷空乏状態である場合 (電荷状態" 11")とである。この場合は、何れも低い閾値電圧を中心とする閾値電圧分布を有する。消去状態である。しかしながら、分布の中心となる閾値電圧は、電荷状態" 10"ど' 11"とで異なる。後者の場合に比して前者の場合では高い閾値電圧となる。電荷状態" 10" では、第 2トラップ領域 N2が電荷蓄積状態にあるため、第 2トラップ領域 N2が電荷空乏状態である電荷状態" 11"の場合に比して、チャネル領域に反転層を形成するためにより高い閾値電圧を必要とするためである。

[0045] 図 3に例示するメモリセルの接続図は、第 1乃至第 3実施形態について、不揮発性記憶装置における消去動作の単位であるセクタ内の構成を示すものである。複数のワード線（· · 'WLn— 1、 WLn、 WLn+ l、 · · と複数のビット線 BLとを備え、その交点にメモリセル、ダイナミックリファレンスセル等が配置されている。

[0046] 不揮発性記憶装置を NANDインターフェースにより構成する場合、プログラム動作の単位は、例えば、 1ページ（2048バイト）で構成する必要がある。ここで、図 3は、 X treamモードによりメモリセルあたり 1ビットのデータが記憶される場合を例示する。 1 ページを 4パーシャルページに分割し、ワード線（· · 'WLn— 1、 WLn、 WLn+ 1、 · · ごとに 1つのパーシャルページ（· ' ·ΡΡη— 1、 ΡΡη、 ΡΡη+ 1、 · · ·）を構成するものとする。

[0047] 以下の説明では、パーシャルページ ΡΡηを代表して説明する。その他のパーシャルページ（. . .ρρη _Ppn+ l、 · · ·）も同様の構成を有しているものとする。 1ぺージあたり 2048バイトであることにより、パーシャルページ ΡΡηには、 4096ビット（204 8バイト X 8ビット ÷4パーシャルページ =4096ビット）が記憶されることとなる。ワード線 WLnに 4096セルのメモリセル MCが接続されることとなる。

[0048] 図 3では、ワード線の両端部にはダミーセル DCが接続されている。セクタを構成するメモリセルアレイの端部領域は、デバイスの物理特性が安定しな、場合があるためである。各々のダミーセル DCの内側には、それぞれ、 Xtreamサーチセル XSC、および Xtreamブランクチェックセル XBCが配置されている。各々、モードサーチセル、ブランクチェックセルの一例である。 Xtreamサーチセル XSC、および Xtreamブランクチエックセル XBCの内側には、実セル群として、各々に、 2048セルのメモリセル M C、スペアセル SC、および第 1および第 2ダイナミックリファレンスセル DRB、 SDRB、および DRA、 SDRAが配置されている。パーシャルページ PPnを構成するワード線 WLnには、合計で 4096セルのメモリセル MCが配置されている。メモリセル MCの内側には、エラーチェック用の情報やファイル属性の情報等を記憶するスペアセル SC が配置された上で、第 1および第 2ダイナミックリファレンスセル DRA、 SDRA,および DRB、 SDRBが配置されている。第 1および第 2ダイナミックリファレンスセル DRA 、 SDRAは、各々 8セルで構成されており、メモリセル MCへのプログラム単位に対応して備えられている。

[0049] ここで、ダイナミックリファレンスセル SDRA、 SDRBはスペアセル SCの読み出しに使用されるリファレンスセルである。スペアセル SC、およびスペアセル用ダイナミックリファレンスセル SDRA、 SDRBは、メモリセル MC、ダイナミックリファレンスセル DRA 、 DRBと同様の構成を備え、同様の作用'効果を奏するので、ここでの説明は省略する。また、 Xtreamサーチセル XSC、 Xtreamブランクチェックセル XBCについては、後述する。

[0050] 図 4乃至図 8は第 1実施形態を説明するための図である。絶縁性トラップ層を備えるメモリセルにおいて、第 1トラップ領域のみをデータ記憶領域として使用する第 1記憶モード（Xtreamモード）とする場合の、第 1および第 2ダイナミックリファレンスセル DR B、 DRAの初期化動作に関する実施形態である。第 1実施形態では、説明を簡略化するため、図 3に示すパーシャルページ PPnの一部として、図 4、 5に示すメモリセルアレイ構成を例に採り説明する。 8セルのメモリセルを 1単位としてプログラム動作や読み出し動作等のアクセス動作が行なわれるメモリセル群を、ブロック A、ブロック Bの 2単位備えて共通のワード線 WLnに接続されているものとする。加えて、 8セルのメモリセルの各々に対して読み出し動作時のリファレンスセルとして、第 1および第 2リファレンスセル DRB、 DRAが共通のワード線 WLnに接続されているものとする。

[0051] メモリセルおよびダイナミックリファレンスセルは、 8セル単位内で同じアドレスにより識別されている。すなわち、ブロック Aのメモリセルと第 2ダイナミックリファレンスセル DRAとでは、ワード線 WLnの内方側のトラップ領域を第 1トラップ領域とする。ワード線 WLnの外方側に接続されているセルより内方側に向かって、アドレス 8乃至 fが割り当てられている。ワード線 WLnの外方側のトラップ領域は第 2トラップ領域であり、ヮード線 WLnの外方側に接続されているセルより内方側に向力つて、アドレス 0乃至 7 が割り当てられている。

[0052] また、ブロック Bのメモリセルと第 1ダイナミックリファレンスセル DRBとでは、ワード線 WLnの内方側のトラップ領域を第 1トラップ領域とする。ワード線 WLnの内方側に接続されているセルより外方側に向かって、アドレス 8乃至 fが割り当てられている。ヮード線 WLnの外方側のトラップ領域は第 2トラップ領域であり、ワード線 WLnの内方側に接続されて、るセルより外方側に向かって、アドレス 0乃至 7が割り当てられて、る

[0053] 図 4および図 5に示すように、ブロック Aのメモリセルとブロック Bのメモリセル、および第 1ダイナミックリファレンスセル DRBと第 2ダイナミックリファレンスセル DRAとは、互いに第 1トラップ領域を、ワード線 WLnの内方側に対向させて配置されている。これにより、読み出し時のドレイン端子またはソース端子が対向することとなり、セルを貫いたリーク電流を防止することができる。いわゆる、ノックトゥーバックプログラム、または Zおよびバックトゥーバックリードと称される配置手法である。

[0054] 図 6および図 7は、図 4および図 5のセル構成に対して、ブロック Aおよび Bのメモリセルへのプログラム動作に並行して、第 1および第 2ダイナミックリファレンスセル DR B、 DRAへの初期化動作を行なう際のフロー図である。初期化動作はプリセット動作とセット動作と力らなる。以下の説明では、図 4および図 5を参照しながら、図 6および図 7に示すフローを説明する。

[0055] 図 6は、第 1および第 2ダイナミックリファレンスセル DRB、 DRAの初期化動作のうちプリセット動作を行なうフローである。消去コマンドが発行されると（S1)、ブロック A 、 Bのメモリセル、第 1および第 2ダイナミックリファレンスセル DRB、 DRAに対して消去動作が行なわれる（S2)。これにより、第 1および第 2トラップ領域に蓄積されている電荷は全て放出される。図 4、 5に示すように、ブロック A、 Bのメモリセル、第 1および第 2ダイナミックリファレンスセル DRB、 DRAにおいて、第 1および第 2トラップ領域は電荷空乏状態となり、全てのセルは電荷状態" 11"となる。

[0056] 次に、 i=0としてアドレスを初期化し（S3)、アドレス iに対してプログラム（PGM)用のバイアスをパルス印加する（S4)。プログラムバイアスのパルス印加はアドレス iが順次増大されて行なわれ、 i= 7まで行なわれる（S5、 S6)。プログラムバイアスのパルス印加の後、アドレスを再度初期化 (i=0)し (S7)、プログラムべリファイ動作を行なう（ S8)。プログラムべリファイ動作もアドレス iが順次増大されて行なわれ、 i= 7まで行なわれる（S9、 S10)。プログラムべリファイ動作がパスしなければ（SI 1 :N)、 S3のステップに戻り、再度プログラム動作が行なわれる。プログラムべリファイ動作がパスすれば (S11 :Y)、メモリセルのプリセット動作が完了するとともに、第 1および第 2ダイナミックリフアレンスセル DRB、 DRAの初期化動作のうちプリセット動作が完了する（（A) の状態)。これにより、図 4、 5に示すように、ブロック A、 Bのメモリセル、第 1および第 2 ダイナミックリファレンスセル DRB、 DRAにおいて、第 2トラップ領域は電荷蓄積状態となり、全てのセルは電荷状態" 10"となる。このとき、 DRAについては初期化動作は完了したことになる。

[0057] (A)の状態から図 7のフローに移り、第 1および第 2ダイナミックリファレンスセル DR B、 DRAの初期化動作のうちセット動作が行なわれる。このとき、ユーザがアクセスできるアドレス領域はアドレス a乃至 fである。メモリセルへのデータのプログラムコマンドが発行されると（S12)、 i=8としてアドレスを初期化し（S13)、ブロック A、 Bのメモリセル、および第 1ダイナミックリファレンスセル DRBにおけるアドレス iに対してプログラム（PGM)用のバイアスをパルス印加する（S 14)。プログラムバイアスのパルス印加はアドレス iが順次増大されて行なわれ、 i=fまで行なわれる（S15、 S16)。プロダラムバイアスのパルス印加の後、アドレスを再度初期化（i= 8)し（S 17)、ブロック A、 B のメモリセル、および第 1ダイナミックリファレンスセル DRBに対してプログラムベリファィ動作を行なう（S18)。プログラムべリファイ動作もアドレス iが順次増大されて行なわれ、 i=fまで行なわれる（S19、 S20)。プログラムべリファイ動作がパスしなければ（S 21 :N)、 S13のステップに戻り、再度プログラム動作が行なわれる。プログラムベリフアイ動作がパスすれば（S21 :Y)、ブロック A、 Bのメモリセルに対する実データのプログラム動作と共に、第 1および第 2ダイナミックリファレンスセル DRB、 DRAの初期化動作のうちセット動作が完了する。

[0058] ここで、図 7のフローでは、ブロック A、 Bのメモリセルに対する実データのプログラム動作と共に、第 1ダイナミックリファレンスセル DRBついては、初期化動作のうちのセット動作が行なわれる。すなわち、ブロック A、 Bのメモリセルに対しては、プログラム対象となるメモリセルに対してのみプログラムバイアスのパルス印加が行なわれる。図 4では、アドレス 8乃至 fのメモリセルのうち、アドレス 8に対してプログラム動作が行なわれる。これにより、対象メモリセルの電荷状態は" 00"となる。

[0059] 他方、第 1ダイナミックリファレンスセル DRBに対しては、全てのセルに対してプログラムバイアスの印加が行なわれる。図 5では、アドレス 8乃至 fのメモリセルに対してプログラム動作が行なわれる。これにより、第 1ダイナミックリファレンスセル DRBの電荷状態は" 00"となる。尚、第 2ダイナミックリファレンスセル DRAについては、プログラム動作は行なわれず、電荷状態は" 10"に維持される。 [0060] これにより、第 1ダイナミックリファレンスセル DRBは" 00"の電荷状態に、第 2ダイナミックリファレンスセル DRAは" 10"の電荷状態にセットされる。

[0061] 絶縁性トラップ層を備えるメモリセルを 1ビット記憶セルとして使用する Xtreamモードにおいて、メモリセルの第 2トラップ領域を電荷蓄積状態とすることを兼ねて、第 1および第 2ダイナミックリファレンスセル DRB、 DRAの初期化動作におけるプリセット動作を行ない、第 1および第 2ダイナミックリファレンスセル DRB、 DRAを" 10"の電荷状態に設定することができる。このため、メモリセルに対するデータのプログラム時に並行して行なわれる初期化動作のうちのセット動作では、第 1ダイナミックリファレンスセル DRBの第 1トラップ領域に対してプログラム動作を行なうのみでよ、。ダイナミツクリフアレンスセルの初期化動作に要する時間を短縮することができる。

[0062] また、初期化動作におけるセット動作では、第 1ダイナミックリファレンスセル DRBの第 1トラップ領域にプログラムする際、第 2トラップ領域は" 0"である。絶縁性トラップ層を有するメモリセルにぉ、ては、一方のトラップ領域に対してプログラム動作を行なう場合、他方のトラップ領域の電荷状態力 1"である場合に比して" 0"である場合に、プログラム動作におけるパルス印加バイアスによる閾値電圧のシフト量が大きいことが知られており、これによりプログラム時間の短縮を図ることができる。第 2トラップ領域の電荷状態が" 0"であるため、第 1ダイナミックリファレンスセル DRBの第 1トラップ領域へのプログラム時間を短縮することができる。

[0063] プログラム動作が必要なダイナミックリファレンスセルが半減すると共に、個々のプログラム時間も短縮することができ、第 1および第 2ダイナミックリファレンスセル DRB、 DRAの初期化動作に要する時間を短縮することができる。

[0064] 図 8は、図 3に示すメモリセルアレイのパーシャルページ（PPn—l、 PPn、 PPn+ 1 )に備えられる第 1および第 2ダイナミックリファレンスセル DRB、 DRAの一部として、図 4、 5に示すメモリセルアレイ構成を例に採り説明する。図 8では、隣接するパーシャルページ間で、第 1および第 2ダイナミックリファレンスセル DRB、 DRAに備えられて、る第 1および第 2トラップ領域が互、に逆転して割り当てられて、る。

[0065] 第 1トラップ領域を識別するアドレスは 8乃至 fに、第 2トラップ領域を識別するァドレスは 0乃至 7に割り当てられるものとする。パーシャルページ PPn—l、 PPn+ 1については、アドレス 8乃至 fは、各セルにおいてワード線の内方側のトラップ領域に割り当てられる。内方側が第 1トラップ領域である。外方側のトラップ領域はアドレス 0乃至 7が割り当てられる。これに対して、パーシャルページ PPnについては、アドレス 8乃至 fは、各セルにおいてワード線の外方側のトラップ領域に割り当てられる。外方側が第 1トラップ領域である。内方側のトラップ領域はアドレス 0乃至 7が割り当てられる。

[0066] これにより、 "10"の電荷状態とされる第 2ダイナミックリファレンスセル DRAは、パーシャルページ PPn— 1、 PPn+ 1については、各セルの内方側が" 1"の状態、外方側力 S"0"の状態となる。これに対して、パーシャルページ PPnについては、各セルの外方側が" 1"の状態、内方側力 ' 0"の状態となる。隣接するパーシャルページ間で、状態" 1"と状態" 0"とが交互に配置されることとなる。いわゆるチェッカーボードパターンを構成する。読み出し動作においてバイアスを印加する際、隣接するパーシャルぺージ間でバイアスの印加状態が逆転するので、ディスターブ現象を抑止することができる。

[0067] 図 9乃至図 11は第 2実施形態を説明するためのフロー図である。図 3において説明した、 Xtreamサーチセル XSCのプログラム動作のフロー（図 9)、アクセス動作に先立って Xtreamサーチセル XSCの内容を判断するフロー（図 10)、および読み出しァクセス処理において Xtreamブランクチェックセル XBCの内容を判断するフロー（図 1 1)についての説明である。

[0068] Xtreamサーチセル XSCは、モードサーチセルの一例である。モードサーチセルは、セクタの動作モード力メモリセルあたり 2ビットを記憶して使用するノーマルモードであるか、メモリセルあたり 1ビットを記憶して使用する Xtreamモードである力の別を記憶するために備えられる専用セルである。ノーマルモードである場合には、第 1 および第 2トラップ領域が共に消去された状態である" 11"状態に設定される。 Xtrea mモードである場合には、第 1および第 2トラップ領域が共にプログラムされた状態である" 00"状態に設定される。デーダ '1"の状態として存在する 2種類の電荷状態" 10 "、 "11"のうち、より閾値電圧分布が低電圧に分布する" 11"を選択するので、データ "0"の状態" 00"に経時劣化によるチャージロスが生じてしまう場合にも、確実に記憶モードの違いを保持し、読み出すことができる。 Xtremeサーチセル XSCは、専用の Xtremeサーチコマンドによって外部に読み出される。

[0069] Xtreamサーチセル XSCは、前述のダイナミックリファレンスセルの初期化動作のプリセット動作に続いて設定される。具体的には、デバイスに Xtremeモードコマンドが入力されて、る状態で、消去コマンドが入力されたときまたは Xtremeプリセットコマンドが入力されたときに、状態" 00"に設定される。例えば、 Xtremeプリセットコマンドが入力されると（S31)、メモリセルとダイナミックリファレンスセルとを" 10"状態にするプリセット動作が行われ (S32)、続いて DRBにセット動作が行われる（S33)。このセット動作のときに、 XSCに対してプログラムが行われる。従って S33では、 Xtrea mサーチセル XSCは、第 1ダイナミックリファレンスセル DRBのセット動作と一緒にァドレス 8乃至 fについてプログラムを行った後、続けてアドレス 0乃至 7についてプログラムを行うことで、 "00"にセットされる。このフローを図 9に示す。

[0070] ここで、図 3の構成では、ワード線ごとに 1セルの Xtreamサーチセル XSCが備えられている。消去単位であるセクタごと等、ビットデータの記憶モードが設定される領域ごとに 1セルの Xtreamサーチセル XSCが備えられていればよい。

[0071] また、 Xtreamブランクチェックセル XBCは、ブランクチェックセルの一例である。ブランクチェックセルは、 Xtreamモードにおいて、ダイナミックリファレンスセルの初期化動作が完了して、る力否かの情報が記憶されて、る。読み出し動作を行なうにあたり Xtreamブランクチェックセル XBCの内容を確認することにより、ダイナミツタリファレンスセルの初期化動作が完了して、ることを確認することができ、リファレンスセルの未初期化状態に起因する誤読み出しを防止することができる。ダイナミックリファレンスセルの初期化動作が行なわれていない場合、すなわちブランクの状態では、第 1 および第 2トラップ領域が共に消去された状態である" 11"状態に設定される。初期化動作が完了した状態では、第 1および第 2トラップ領域が共にプログラムされた状態である" 00"状態に設定される。データ" 1"の状態として存在する 2種類の電荷状態" 10"、 "11"のうち、より閾値電圧分布が低電圧に分布する" 11"を選択するので、データ" 0"の状態" 00"に経時劣化によるチャージロスが生じてしまう場合にも、確実にダイナミックリファレンスセルの初期化状態を保持し、読み出すことができる。

[0072] Xtreamブランクチェックセル XBCは、前述のダイナミックリファレンスセルの初期化動作のプリセット動作に続いて設定される。具体的には、第 1ダイナミックリファレンスセルのセット動作のときに状態" 00"に設定される。

[0073] ダイナミックリファレンスセルの初期化動作がメモリセルへのデータ書き込み動作に応じて行なわれる場合には、データ書き込み動作の単位ごとに 1セルの Xtreamサーチセル XSCに情報が備えられて、ればよ、。

[0074] ここで、図 3では、 Xtremeモードではワード線 WLnごとにパーシャルページが構成されるところ、ノーマルモードでワード線 WLnごとに 2つのパーシャルページが構成されることとなる。パーシャルページごとにダイナミックリファレンスセルが設けられるため、ワード線 WLnに 2セルの Xtreamブランクチェックセル XBCを備えて!/、ることが好ましい。 Xtreamサーチセル XSCについては、セクタごとに 1つの XSC力メモリセノレがプリセットされている力否かの情報記憶に用いられる。

[0075] この場合、不使用となる Xtreamサーチセル XSC、および Xtreamブランクチェックセル XBCについては、第 1および第 2トラップ領域を共に書き込み状態としておくことが好ましい。これにより、閾値電圧が高い状態となり、メモリセル MC、ダイナミツクリフアレンスセル DRA、 DRB等が接続されて!、るワード線 WLnの内方領域とダミーセル DCが接続されている外方領域とを電気的に分離することができる。これにより、デバイス特性の安定しな、ダミーセル DCとの間で、不要な電流経路が形成されることはなぐビットデータの書き込み動作や読み出し動作等における動作余裕の悪ィ匕を防止することができる。

[0076] 図 10に示すように、データアクセス動作の開始に伴い、 Xtreamサーチコマンドが発行される（S41)。これにより Xtreamサーチセル XSCに記憶されているデータがデバイス外部に読み出され (S42)、データの内容が判断される（S43)。電荷状態が" 1 1"であり、データ" 0"が記憶されていない場合には（S43 :N)、 Xtremeプリセットされていない状態と判断され、通常のアクセス処理に移動する（S45)。電荷状態が" 0 0"であり、データ" 0"が記憶されている場合には（S43 :Y)、 Xtreamプリセット状態に設定されていると判断される。 Xtreamエントリーコマンドの入力を待って（S44)、アクセス処理に移動する（S45)。

[0077] 図 11には、アクセス処理（S45)が読み出し処理である場合のフローである。この場合には、 Xtreamブランクチェックセル XBCに記憶されて!、るデータがデバイス内部で読み出され (S51)、データの内容が判断される（S52)。電荷状態が" 11"であり、データ" 0"が記憶されて、な、場合には（S52： N)、ダイナミックリファレンスセルは初期化状態ではないと判断される。これは、メモリセルには書き込みが行われていないことを意味するため、データ" 1"がラッチ回路 (不図示）にラッチされて (S53)、デバイス外部に強制的にデータ" 1"を出力する (S56)。電荷状態が" 00"であり、データ "0"が記憶されている場合には（S52 :Y)、ダイナミックリファレンスセルは初期化状態にあると判断され、通常の読み出し動作が行なわれる（S54)。通常の読み出し動作でセンスされたセンスデータがラッチ回路 (不図示）にラッチされ (S55)、同データは外部に出力される（S56)。

[0078] Xtreamサーチセル XSCに記憶されているデータにより、メモリセルにおいて、第 1 トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる Xtream モードと、第 1および第 2トラップ領域の各々における電荷の有無に応じて 2ビットのデータ記憶が行なわれるノーマルモードとの、モード選択状態を確実に判別することができる。

[0079] Xtreamブランクチェックセル XBCに記憶されているデータにより、ダイナミツクリフアレンスセルの初期化状態を確実に判断することができる。

[0080] 図 12は第 3実施形態を説明するためのフロー図である。不揮発性記憶装置においては、データを書き換える場合には、書き換えに先立って全てのメモリセルを消去する必要がある。この場合、過消去状態を防止するため、ー且、全てのメモリセルをプログラム状態とすることが好ましい。いわゆる、プリプログラム動作である。図 12のフロー図は、図 4において示したメモリセル構成に基づいた内容である。

[0081] 消去動作が開始されると、 Xtreamプリセットされているか否かの確認が行なわれる

(S61)。これは、 XSCをデバイス内部で読み出して判断される。 Xtreamプリセットされていなければ（S61 :N)、アドレス初期値を i=0に設定する（S62)。 Xtreamプリセットされていれば（S61 :Y)、アドレス初期値を i=8に設定する（S63)。アドレス初期値の設定の後、アドレス iに対してプリプログラムべリファイ動作を行なう（S64)。このベリファイ動作は、最終のアドレス (i=f)まで順次行なわれる（S65、 S66)。その後、プログラムべリファイ動作がパスしていなければ（S67 :N)、プリプログラム動作を行なう（S68)。プリプログラム動作（S68)はべリファイ動作においてパスするまで行なわれる。そして、全てのアドレスについてプログラムべリファイ動作がパスしたら（S67 :Y)、消去動作を行なう（S69)。

[0082] ノーマルモードでは、メモリセルの第 1および第 2トラップ領域は、共にデータ記憶領域として使用されるため、第 1および第 2トラップ領域の各々についてプリプロダラムベリファイ動作を行ない、電荷状態力 1"であり電荷空乏状態にある場合には、プリプログラムを行なう必要がある。したがって、アドレス初期値を i=0に設定して（S62

)、最終アドレス (i=f)までプリプログラムべリファイ動作、および必要に応じてプリプログラム動作を行なうことが必要である。

[0083] これに対して、 Xtreamモードにお!、ては、各メモリセルの第 2トラップ領域は、メモリセルの第 1トラップ領域にデータがプログラムされた以降は電荷蓄積状態 (プリセット状態）にある。電荷状態は" 0"である。したがって、データ書き換えの際には、プリプログラムべリファイ、および必要に応じたプリプログラム動作は、第 1トラップ領域に対してのみ行なえばよい。このため、アドレス初期値を i= 8に設定し、最終アドレス (i=f )までのメモリセルに対して、プリプログラムべリファイ、および必要に応じたプリプログラム動作を行なえばよい。 Xtreamモードにおいて、データ書き換え時のプリプログラム動作に要する時間を短縮することができ、データ書き換え時間を短縮することができる。

[0084] 以上の説明から明らかなように、第 1実施形態によれば、不揮発性記憶装置を Xtre amモードにて使用する場合、第 1ダイナミックリファレンスセル DRBについては、第 1 および第 2トラップ領域は、共に電荷蓄積状態とされ、第 2ダイナミックリファレンスセル DRAについては、第 1トラップ領域が電荷空乏状態、第 2トラップ領域が電荷蓄積状態とされる。

[0085] メモリセルの第 2トラップ領域を電荷蓄積状態にセットすることに合わせ、第 1および第 2ダイナミックリファレンスセル DRB、 DRAの初期化動作のプリセット動作を行なうことができ、セット動作に先立って、第 1および第 2ダイナミックリファレンスセル DRB、 DRAは、電荷状態" 10"とすることができる。セット動作においては、第 1ダイナミックリファレンスセル DRBの第 1トラップ領域にプログラム動作を行なうことで、第 1および第 2ダイナミックリファレンスセル DRB、 DRAに記憶されるビットデータ値を" 0"および "1"とすることができる。

[0086] セット動作において、第 2ダイナミックリファレンスセル DRAの第 1トラップ領域はプログラムする必要がなぐセット動作に要する時間を短縮することができる。

[0087] また、セット動作において、第 1ダイナミックリファレンスセル DRBの第 1トラップ領域にプログラムする際、第 2トラップ領域は" 0"である。絶縁性トラップ層を有するメモリセルにおいては、一方のトラップ領域に対してプログラム動作を行なう場合、対向する他方のトラップ領域の電荷状態力 1"である場合に比して" 0"である場合に、プログラム動作における印加バイアスによる閾値電圧のシフト量が大きいことが知られており、プログラム時間が短縮される。第 1ダイナミックリファレンスセル DRBの第 1トラップ領域へのプログラム時間を短縮することができる。

[0088] プログラム動作が必要なダイナミックリファレンスセルが半減すると共に、個々のプログラム時間も短縮することができ、第 1および第 2ダイナミックリファレンスセル DRB、

DRAの初期化動作に要する時間を短縮することができる。

[0089] また、第 2実施形態によれば、 Xtreamサーチセル XSC、または Xtreamブランクチエックセル XBCを備えることにより、 Xtreamモードとノーマルモードとの別、またはダイナミックリファレンスセルの初期化状態の有無にっ、て、確実に検出することができる。

[0090] また、第 3実施形態によれば、 Xtreamモードにぉ、て、ビットデータの記憶が行なわれない第 2トラップ領域はプログラム状態に維持されているので、データ書き換えの際に行なわれるプリプログラムべリファイ動作、および必要に応じて行なわれるプリプログラム動作は、第 1トラップ領域に対してのみ行なえばよい。データ書き換え時間の短縮を図ることができる。

[0091] 尚、本発明は前記実施形態に限定されるものではなぐ本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。

Claims

請求の範囲

[1] 第 1および第 2拡散層と、前記第 1および第 2拡散層に近接して電荷をトラップする第 1および第 2トラップ領域を有する絶縁性トラップ層とを備えるメモリセルと、前記メモリセルと同等の構成を有し、前記第 1トラップ領域が電荷蓄積状態とされる第 1ダイナミックリファレンスセルと、

前記メモリセルと同等の構成を有し、前記第 1トラップ領域が電荷空乏状態とされる第 2ダイナミックリファレンスセルとを備え、

前記メモリセルにおいて、前記第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、前記第 1および第 2ダイナミックリファレンスセルの初期化動作は、

前記メモリセルと前記第 1および第 2ダイナミックリファレンスセルの前記第 2トラップ領域を電荷蓄積状態とするプリセット動作と、

前記プリセット動作の後、前記メモリセルへのデータ記憶動作に応じて、前記第 1ダイナミックリファレンスセルの前記第 1トラップ領域を電荷蓄積状態とするセット動作とを有することを特徴とする不揮発性記憶装置。

[2] 前記第 1および第 2ダイナミックリファレンスセルは、前記メモリセルに応じて備えられ、

前記セット動作では、前記メモリセルへのデータ記憶動作により前記メモリセルが順次選択されることに応じて、選択される前記メモリセルに対応する前記第 1ダイナミツクリフアレンスセルが選択され電荷蓄積動作が行なわれることを特徴とする請求項 1 に記載の不揮発性記憶装置。

[3] 前記第 1および第 2ダイナミックリファレンスセルは、前記データ記憶動作が行なわれる前記メモリセルごとに備えられることを特徴とする請求項 2に記載の不揮発性記憶装置。

[4] 前記メモリセルの前記第 1トラップ領域と、該メモリセルに対応する前記第 1および第 2ダイナミックリファレンスセルの前記第 1トラップ領域とは、同じアドレスで識別され前記アドレスを順次変化させることにより、前記メモリセルについては、電荷蓄積対象のアドレスで識別されるメモリセルに対して、前記第 1ダイナミックリファレンスセルについては、アドレスごとに、前記第 1トラップ領域に電荷蓄積動作が行なわれることを特徴とする請求項 3に記載の不揮発性記憶装置。

[5] 前記メモリセルに対応する前記第 1および第 2ダイナミックリファレンスセルは、前記メモリセルと共に共通のワード線に接続され、

隣接する前記ワード線間において、前記第 2ダイナミックリファレンスセルは、前記第 1トラップ領域と前記第 2トラップ領域とが、互いに逆転して配置されることを特徴とする請求項 2に記載の不揮発性記憶装置。

[6] 前記第 2ダイナミックリファレンスセルは、隣接する前記ワード線間で、前記第 1および第 2トラップ領域を識別するアドレスが、互いに逆転して割り付けられていることを特徴とする請求項 5に記載の不揮発性記憶装置。

[7] 前記メモリセルにおいて、前記第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる第 1記憶モードと、前記第 1および第 2トラップ領域の各々における電荷の有無に応じて 2ビットのデータ記憶が行なわれる第 2記憶モードとの、選択が可能な不揮発性記憶装置であって、

前記メモリセルと同等の構成を有し、前記第 1または第 2記憶モードの選択状態を記憶するモードサーチセルを備えることを特徴とする請求項 1に記載の不揮発性記憶装置。

[8] 前記モードサーチセルは、前記第 1記憶モードでは、前記第 1および第 2トラップ領域は共に電荷蓄積状態とされ、前記第 2記憶モードでは、前記第 1および第 2トラップ領域は共に電荷空乏状態とされることを特徴とする請求項 7に記載の不揮発性記憶装置。

[9] 前記モードサーチセルは、不揮発性記憶装置における消去単位ごとに備えられることを特徴とする請求項 7に記載の不揮発性記憶装置。

[10] 前記メモリセル、前記第 1および第 2ダイナミックリファレンスセルのうち、少なくとも何れか一種類のセルを含む実セル群に共通に接続されるワード線と、

前記ワード線の両端部に接続されるダミーセルとを備え、

前記モードサーチセルは、前記ワード線に接続されると共に、前記実セル群と前記ダミーセルとの間に配置されることを特徴とする請求項 7に記載の不揮発性記憶装置

[11] 前記メモリセルと同等の構成を有し、前記第 1および第 2ダイナミックリファレンスセルの初期化状態の有無を記憶するブランクチックセルを備えることを特徴とする請求項 1に記載の不揮発性記憶装置。

[12] 前記ブランクチェックセルは、前記第 1および第 2ダイナミックリファレンスセルが初期化された状態では、前記第 1および第 2トラップ領域は共に電荷蓄積状態とされ、前記第 1および第 2ダイナミックリファレンスセルが初期化されていない状態では、前記第 1および第 2トラップ領域は共に電荷空乏状態とされることを特徴とする請求項 1 1に記載の不揮発性記憶装置。

[13] 前記ブランクチェックセルは、不揮発性記憶装置におけるプログラム単位ごとに備えられることを特徴とする請求項 11に記載の不揮発性記憶装置。

[14] 前記メモリセル、前記第 1および第 2ダイナミックリファレンスセルのうち、少なくとも何れか一種類のセルを含む実セル群に共通に接続されるワード線と、

前記ワード線の両端部に接続されるダミーセルとを備え、

前記ブランクチェックセルは、前記ワード線に接続されると共に、前記実セル群と前記ダミーセルとの間に配置されることを特徴とする請求項 11に記載の不揮発性記憶装置。

[15] 第 1および第 2拡散層と、前記第 1および第 2拡散層に近接して電荷をトラップする第 1および第 2トラップ領域を有する絶縁性トラップ層とを備えるメモリセルに対して、前記第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、

前記メモリセルにおける前記第 1トラップ領域に対してのみ、電荷のトラップ状態を確認し、

電荷空乏状態であると確認される場合には、電荷蓄積動作を行なヽ、

全ての前記メモリセルにおける前記第 1トラップ領域が電荷蓄積状態とされた後、前記第 1および第 2トラップ領域に対して電荷空乏動作を行なうことを特徴とする不揮発性記憶装置。

[16] 第 1および第 2拡散層と、前記第 1および第 2拡散層に近接して電荷をトラップする第 1および第 2トラップ領域を有する絶縁性トラップ層とを備えるメモリセルと、前記メモリセルと同等の構成を有し、前記第 1トラップ領域が電荷蓄積状態とされる第 1ダイナミックリファレンスセルと、

前記メモリセルと同等の構成を有し、前記第 1トラップ領域が電荷空乏状態とされる第 2ダイナミックリファレンスセルとを備える不揮発性記憶装置の制御方法であって、前記メモリセルにおいて、前記第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、前記第 1および第 2ダイナミックリファレンスセルの初期化動作は、

前記メモリセルと前記第 1および第 2ダイナミックリファレンスセルの前記第 2トラップ領域を電荷蓄積状態とするステップと、

前記第 2トラップ領域を電荷蓄積状態とするステップの後、前記メモリセルへのデータ記憶動作に応じて、前記第 1ダイナミックリファレンスセルの前記第 1トラップ領域を電荷蓄積状態とするステップを有することを特徴とする不揮発性記憶装置の制御方法。

[17] 前記第 1ダイナミックリファレンスセルの前記第 1トラップ領域を電荷蓄積状態とするステップは、

前記メモリセルを順次選択するステップと、

選択される前記メモリセルに対応する前記第 1ダイナミックリファレンスセルに対して電荷蓄積動作が行なわれるステップとを有することを特徴とする請求項 16に記載の不揮発性記憶装置の制御方法。

[18] 第 1および第 2拡散層と、前記第 1および第 2拡散層に近接して電荷をトラップする第 1および第 2トラップ領域を有する絶縁性トラップ層とを備えるメモリセルに対して、前記第 1トラップ領域における電荷の有無に応じて 1ビットのデータ記憶が行なわれる場合、データ書き換え動作に先立ち、

前記メモリセルにおける前記第 1トラップ領域に対してのみ、電荷のトラップ状態を確認するステップと、

電荷空乏状態であると確認される場合に、電荷蓄積動作を行なうステップと、全ての前記メモリセルにおける前記第 1トラップ領域が電荷蓄積状態とされた後、前記第 1および第 2トラップ領域に対して電荷空乏動作を行なうステップとを有することを特徴とする不揮発性記憶装置の制御方法。