JP2002208287A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2002208287A JP2002208287A JP2001004299A JP2001004299A JP2002208287A JP 2002208287 A JP2002208287 A JP 2002208287A JP 2001004299 A JP2001004299 A JP 2001004299A JP 2001004299 A JP2001004299 A JP 2001004299A JP 2002208287 A JP2002208287 A JP 2002208287A
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- Japan
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- memory
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- memory area
- memory cell
- area
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- Techniques For Improving Reliability Of Storages (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 不揮発性半導体メモリセルの寿命を延長す
る。 【解決手段】 本発明の不揮発性半導体記憶装置は、メ
モリマット１内に構成されたメインメモリ領域２とは別
に、前記メモリマット１内にスペアメモリ領域３を構成
し、前記メインメモリ領域２内のメモリセルに対するデ
ータの書き換え回数が限界に達した時点で、当該メイン
メモリ２領域内のメモリセルに代わって前記スペアメモ
リ領域３内のメモリセルに対してデータの書き換えを行
わせることで、装置寿命の延長が図れる。
る。 【解決手段】 本発明の不揮発性半導体記憶装置は、メ
モリマット１内に構成されたメインメモリ領域２とは別
に、前記メモリマット１内にスペアメモリ領域３を構成
し、前記メインメモリ領域２内のメモリセルに対するデ
ータの書き換え回数が限界に達した時点で、当該メイン
メモリ２領域内のメモリセルに代わって前記スペアメモ
リ領域３内のメモリセルに対してデータの書き換えを行
わせることで、装置寿命の延長が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、更に言えば、このような不揮発性半導体
記憶装置におけるデータの書き換え回数を向上させる技
術に関する。
憶装置に関し、更に言えば、このような不揮発性半導体
記憶装置におけるデータの書き換え回数を向上させる技
術に関する。
【０００２】
【従来の技術】以下、従来の不揮発性半導体記憶装置に
ついて説明する。
ついて説明する。
【０００３】複数のメモリマット内に構成される不揮発
性半導体メモリセルは、スプリットゲート型とスタック
ゲート型に大きく分類されるが、以下では例えば、ＷＯ
９２／１８９８０公報（Ｇ１１Ｃ１３／００）に開示さ
れているスプリットゲート型の不揮発性半導体メモリセ
ルについて説明する。
性半導体メモリセルは、スプリットゲート型とスタック
ゲート型に大きく分類されるが、以下では例えば、ＷＯ
９２／１８９８０公報（Ｇ１１Ｃ１３／００）に開示さ
れているスプリットゲート型の不揮発性半導体メモリセ
ルについて説明する。
【０００４】図２は不揮発性半導体メモリセル１０Ａ，
１０Ｂ，１０Ｃ及び１０Ｄがマトリクス配置されて成る
メモリマットの一部を示す回路図である。
１０Ｂ，１０Ｃ及び１０Ｄがマトリクス配置されて成る
メモリマットの一部を示す回路図である。
【０００５】図２において、隣り合う不揮発性半導体メ
モリセル１０Ａ及び１０Ｂ、不揮発性半導体メモリセル
１０Ｃ及び１０Ｄ同士は、そのソース領域同士がソース
ラインＳＬに共通接続され、そのドレイン領域はそれぞ
れビットラインＢＬ０，ＢＬ１に接続されている。ま
た、不揮発性半導体メモリセル１０Ａ及び１０Ｂ、１０
Ｃ及び１０ＤのコントロールゲートＣＧは、それぞれワ
ードラインＷＬ０，ＷＬ１に接続されている。
モリセル１０Ａ及び１０Ｂ、不揮発性半導体メモリセル
１０Ｃ及び１０Ｄ同士は、そのソース領域同士がソース
ラインＳＬに共通接続され、そのドレイン領域はそれぞ
れビットラインＢＬ０，ＢＬ１に接続されている。ま
た、不揮発性半導体メモリセル１０Ａ及び１０Ｂ、１０
Ｃ及び１０ＤのコントロールゲートＣＧは、それぞれワ
ードラインＷＬ０，ＷＬ１に接続されている。
【０００６】以下、このような構成の不揮発性半導体メ
モリセルへのデータの書き込み・読み出し・消去方法に
ついて説明する。尚、以下の説明では、不揮発性半導体
メモリセル１０Ａへのデータの書き込み・読み出し・消
去方法について説明する。
モリセルへのデータの書き込み・読み出し・消去方法に
ついて説明する。尚、以下の説明では、不揮発性半導体
メモリセル１０Ａへのデータの書き込み・読み出し・消
去方法について説明する。
【０００７】先ず、データの書き込み方法は、例えばビ
ットラインＢＬ０、ソースラインＳＬ、そしてワードラ
インＷＬ０にそれぞれ０Ｖ，１１Ｖ，２Ｖを印加する。
これにより、高電圧が印加されたソースラインＳＬによ
り、このソースラインＳＬを構成する拡散層（図示省
略）と強く容量結合されたフローティングゲートＦＧの
電位がおよそ９Ｖ程度に持ち上げられ、ドレイン領域と
ソース領域間に発生したホットエレクトロンがフローテ
ィングゲートＦＧに飛び込むことで、データの書き込み
が行われる。
ットラインＢＬ０、ソースラインＳＬ、そしてワードラ
インＷＬ０にそれぞれ０Ｖ，１１Ｖ，２Ｖを印加する。
これにより、高電圧が印加されたソースラインＳＬによ
り、このソースラインＳＬを構成する拡散層（図示省
略）と強く容量結合されたフローティングゲートＦＧの
電位がおよそ９Ｖ程度に持ち上げられ、ドレイン領域と
ソース領域間に発生したホットエレクトロンがフローテ
ィングゲートＦＧに飛び込むことで、データの書き込み
が行われる。
【０００８】また、データの読み出し方法は、例えばビ
ットラインＢＬ０、ソースラインＳＬ、そしてワードラ
インＷＬ０にそれぞれ２Ｖ，０Ｖ，４Ｖを印加する。こ
のとき、ドレイン領域からソース領域に読み出し電流が
流れるか否かにより、フローティングゲートＦＧにデー
タが書き込まれているか否かが判定される。即ち、読み
出し電流が流れないときは、フローティングゲートＦＧ
にデータが書き込まれていることになる。
ットラインＢＬ０、ソースラインＳＬ、そしてワードラ
インＷＬ０にそれぞれ２Ｖ，０Ｖ，４Ｖを印加する。こ
のとき、ドレイン領域からソース領域に読み出し電流が
流れるか否かにより、フローティングゲートＦＧにデー
タが書き込まれているか否かが判定される。即ち、読み
出し電流が流れないときは、フローティングゲートＦＧ
にデータが書き込まれていることになる。
【０００９】更にデータの消去方法は、例えばビットラ
インＢＬ０、ソースラインＳＬ、そしてワードラインＷ
Ｌ０にそれぞれ０Ｖ，０Ｖ，１４Ｖを印加する。これに
より、前記フローティングゲートＦＧに書き込まれたデ
ータ（電荷）が、コントロールゲートＣＧ側に引き抜か
れることで、データが消去される。
インＢＬ０、ソースラインＳＬ、そしてワードラインＷ
Ｌ０にそれぞれ０Ｖ，０Ｖ，１４Ｖを印加する。これに
より、前記フローティングゲートＦＧに書き込まれたデ
ータ（電荷）が、コントロールゲートＣＧ側に引き抜か
れることで、データが消去される。
【００１０】
【発明が解決しようとする課題】ところで、このような
不揮発性半導体メモリセルをＲＯＭ的に使用する用途の
場合、データ保持特性が重要になる。
不揮発性半導体メモリセルをＲＯＭ的に使用する用途の
場合、データ保持特性が重要になる。
【００１１】特に、前記不揮発性半導体メモリセルは、
書き込み動作及び消去動作を繰り返すと、消去動作時に
フローティングゲートＦＧとコントロールゲートＣＧと
の間に介在した絶縁膜（トンネル酸化膜）に加わるスト
レスによって、前記トンネル酸化膜中に電子トラップが
形成されてしまう。すると、この電子トラップが障壁と
なって、フローティングゲートＦＧからコントロールゲ
ートＣＧへの電荷の移動を阻害していた。このため、不
揮発性半導体メモリセルの動作寿命が制限されるという
問題があった。
書き込み動作及び消去動作を繰り返すと、消去動作時に
フローティングゲートＦＧとコントロールゲートＣＧと
の間に介在した絶縁膜（トンネル酸化膜）に加わるスト
レスによって、前記トンネル酸化膜中に電子トラップが
形成されてしまう。すると、この電子トラップが障壁と
なって、フローティングゲートＦＧからコントロールゲ
ートＣＧへの電荷の移動を阻害していた。このため、不
揮発性半導体メモリセルの動作寿命が制限されるという
問題があった。
【００１２】
【課題を解決するための手段】そこで、本発明の不揮発
性半導体記憶装置は、上記課題を解決するためになされ
たもので、メモリマット内に構成された正規なメモリ領
域と、前記メモリマット内に構成された空きメモリ領域
と、前記正規なメモリ領域内のメモリセルに対するデー
タの書き換え可能回数を記憶する記憶手段と、前記正規
なメモリ領域内のメモリセルに対するデータの書き換え
回数を計数する計数手段と、前記計数手段により計数さ
れたデータの書き換え回数が所定回数に達した時点で、
当該正規なメモリ領域内のメモリセルに代わって前記空
きメモリ領域内のメモリセルに対してデータの書き換え
を行わせる制御手段とを具備したことを特徴とし、装置
寿命が延長される。
性半導体記憶装置は、上記課題を解決するためになされ
たもので、メモリマット内に構成された正規なメモリ領
域と、前記メモリマット内に構成された空きメモリ領域
と、前記正規なメモリ領域内のメモリセルに対するデー
タの書き換え可能回数を記憶する記憶手段と、前記正規
なメモリ領域内のメモリセルに対するデータの書き換え
回数を計数する計数手段と、前記計数手段により計数さ
れたデータの書き換え回数が所定回数に達した時点で、
当該正規なメモリ領域内のメモリセルに代わって前記空
きメモリ領域内のメモリセルに対してデータの書き換え
を行わせる制御手段とを具備したことを特徴とし、装置
寿命が延長される。
【００１３】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置に係る一実施形態について図面を参照しながら説
明する。
憶装置に係る一実施形態について図面を参照しながら説
明する。
【００１４】図１は本発明の不揮発性半導体記憶装置の
概略構成を説明するための回路図である。尚、図１で
は、不揮発性半導体記憶装置の一例として、図２に示し
たようないわゆるフラッシュメモリと呼ばれる不揮発性
半導体メモリセルを例にして説明する。
概略構成を説明するための回路図である。尚、図１で
は、不揮発性半導体記憶装置の一例として、図２に示し
たようないわゆるフラッシュメモリと呼ばれる不揮発性
半導体メモリセルを例にして説明する。
【００１５】この不揮発性半導体メモリセルの特徴は、
電気的に書き込み、読み出し及び消去が可能なことであ
り、複数の不揮発性半導体メモリセルから成るメモリマ
ット１は、正規なメモリ領域であるメインメモリ領域２
（Mainメモリ）、正規なメモリ領域とは別に空きメモリ領
域であるスペアメモリ領域３（Spareメモリ）、メインメモ
リ領域２に発生した欠陥のあるメモリ領域を代替するた
めの冗長メモリ領域４（Redundancyメモリ）、各種の製造
情報等を記憶する情報エリアとしてのインフォローメモ
リ領域５（Inforowメモリ）で構成されている。
電気的に書き込み、読み出し及び消去が可能なことであ
り、複数の不揮発性半導体メモリセルから成るメモリマ
ット１は、正規なメモリ領域であるメインメモリ領域２
（Mainメモリ）、正規なメモリ領域とは別に空きメモリ領
域であるスペアメモリ領域３（Spareメモリ）、メインメモ
リ領域２に発生した欠陥のあるメモリ領域を代替するた
めの冗長メモリ領域４（Redundancyメモリ）、各種の製造
情報等を記憶する情報エリアとしてのインフォローメモ
リ領域５（Inforowメモリ）で構成されている。
【００１６】また、６はアドレスデータに基づいてメイ
ンメモリ領域２をアクセスするための第１のアドレスデ
コーダ、７はアドレスデータに基づいてスペアメモリ領
域３をアクセスするための第２のアドレスデコーダ、８
は冗長アドレスデータに基づいて冗長メモリ領域４をア
クセスするための第２のアドレスデコーダである。
ンメモリ領域２をアクセスするための第１のアドレスデ
コーダ、７はアドレスデータに基づいてスペアメモリ領
域３をアクセスするための第２のアドレスデコーダ、８
は冗長アドレスデータに基づいて冗長メモリ領域４をア
クセスするための第２のアドレスデコーダである。
【００１７】そして、９は欠陥の発生したメモリ領域の
アドレスデータが書き込まれ、記憶される冗長アドレス
メモリである。
アドレスデータが書き込まれ、記憶される冗長アドレス
メモリである。
【００１８】ここで、本発明の特徴は、上述したように
前記メモリマット１内に予め、正規なメインメモリ領域
２とは別にスペアメモリ領域３を設けておくことで、前
記正規なメインメモリ領域２内の所望のメモリセルに対
するデータの書き込み・消去（データ書き換え）動作が
当該メモリセルのデータ書き換え可能回数の限界に達し
た時点で、ＬＳＩ内部において自動的に、以降のデータ
の書き換えを当該メモリセルに代えて対応する前記スペ
アメモリ領域３内の所望のメモリセルに対してデータの
書き換えを行うようにすることで、従来よりもデータの
書き換え回数を見かけ上延長させることを特徴とする。
前記メモリマット１内に予め、正規なメインメモリ領域
２とは別にスペアメモリ領域３を設けておくことで、前
記正規なメインメモリ領域２内の所望のメモリセルに対
するデータの書き込み・消去（データ書き換え）動作が
当該メモリセルのデータ書き換え可能回数の限界に達し
た時点で、ＬＳＩ内部において自動的に、以降のデータ
の書き換えを当該メモリセルに代えて対応する前記スペ
アメモリ領域３内の所望のメモリセルに対してデータの
書き換えを行うようにすることで、従来よりもデータの
書き換え回数を見かけ上延長させることを特徴とする。
【００１９】尚、このときスペア領域３内のメモリセル
は全て消去状態に設定しておく。
は全て消去状態に設定しておく。
【００２０】このように本発明では、予めスペアメモリ
領域３をＬＳＩ内部に配置しておき、前記メモリマット
１内の各メモリセル毎のデータ書き換え回数を計数手段
を用いて計数し、この計数手段により計数されたデータ
書き換え回数が、予め記憶手段内に記憶されたデータ書
き換え可能回数に達した時点で、制御手段は、それ以降
の当該メモリセルへのデータ書き換え動作を当該メモリ
セルに代えてスペアメモリ内の所望のメモリセルに対し
てデータ書き換え動作を行わせることで、装置寿命が延
長される。
領域３をＬＳＩ内部に配置しておき、前記メモリマット
１内の各メモリセル毎のデータ書き換え回数を計数手段
を用いて計数し、この計数手段により計数されたデータ
書き換え回数が、予め記憶手段内に記憶されたデータ書
き換え可能回数に達した時点で、制御手段は、それ以降
の当該メモリセルへのデータ書き換え動作を当該メモリ
セルに代えてスペアメモリ内の所望のメモリセルに対し
てデータ書き換え動作を行わせることで、装置寿命が延
長される。
【００２１】
【発明の効果】本発明によれば、予め空きメモリ領域を
ＬＳＩ内部に配置しておき、メモリマット内の所望のメ
モリセルへのデータの書き換え可能回数が所定回数に達
した時点で、それ以降の当該メモリセルへのデータ書き
換え動作を当該メモリセルに代えて空きメモリ内の所望
のメモリセルに対してデータ書き換え動作を行うこと
で、装置寿命を延長することができる。
ＬＳＩ内部に配置しておき、メモリマット内の所望のメ
モリセルへのデータの書き換え可能回数が所定回数に達
した時点で、それ以降の当該メモリセルへのデータ書き
換え動作を当該メモリセルに代えて空きメモリ内の所望
のメモリセルに対してデータ書き換え動作を行うこと
で、装置寿命を延長することができる。
【図１】本発明の一実施形態の不揮発性半導体記憶装置
を示す回路図である。
を示す回路図である。
【図２】半導体メモリセルの一例を示す回路図である。
１ メモリマット ２ メインメモリ領域 ３ スペアメモリ領域
Claims (3)
- 【請求項１】 メモリマット内に正規なメモリ領域とは
別に空きメモリ領域が構成され、 前記正規なメモリ領域内のメモリセルに対するデータの
書き換え可能回数の限界に近づいた時点で、前記空きメ
モリ領域内のメモリセルに対してデータの書き換えを行
わせることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 メモリマット内に構成された正規なメモ
リ領域と、 前記メモリマット内に構成された空きメモリ領域と、 前記正規なメモリ領域内のメモリセルに対するデータの
書き換え回数が所定回数に達した時点で、当該正規なメ
モリ領域内のメモリセルに代わって前記空きメモリ領域
内のメモリセルに対してデータの書き換えを行わせる制
御手段とを具備したことを特徴とする不揮発性半導体記
憶装置。 - 【請求項３】 メモリマット内に構成された正規なメモ
リ領域と、 前記メモリマット内に構成された空きメモリ領域と、 前記正規なメモリ領域内のメモリセルに対するデータの
書き換え可能回数を記憶する記憶手段と、 前記正規なメモリ領域内のメモリセルに対するデータの
書き換え回数を計数する計数手段と、 前記計数手段により計数されたデータの書き換え回数が
所定回数に達した時点で、当該正規なメモリ領域内のメ
モリセルに代わって前記空きメモリ領域内のメモリセル
に対してデータの書き換えを行わせる制御手段とを具備
したことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004299A JP2002208287A (ja) | 2001-01-12 | 2001-01-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001004299A JP2002208287A (ja) | 2001-01-12 | 2001-01-12 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208287A true JP2002208287A (ja) | 2002-07-26 |
Family
ID=18872508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001004299A Pending JP2002208287A (ja) | 2001-01-12 | 2001-01-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002208287A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837273B1 (ko) | 2006-08-24 | 2008-06-12 | 삼성전자주식회사 | 플래시 메모리 장치 |
| KR100858241B1 (ko) | 2006-10-25 | 2008-09-12 | 삼성전자주식회사 | 하이브리드 플래시 메모리 장치 및 그것의 가용 블록 할당방법 |
| EP3438983A1 (en) | 2017-08-02 | 2019-02-06 | Renesas Electronics Corporation | Semiconductor memory device and control method therefor |
| CN113220240A (zh) * | 2021-05-26 | 2021-08-06 | 普冉半导体(上海)股份有限公司 | 非易失性存储器芯片 |
-
2001
- 2001-01-12 JP JP2001004299A patent/JP2002208287A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100837273B1 (ko) | 2006-08-24 | 2008-06-12 | 삼성전자주식회사 | 플래시 메모리 장치 |
| KR100858241B1 (ko) | 2006-10-25 | 2008-09-12 | 삼성전자주식회사 | 하이브리드 플래시 메모리 장치 및 그것의 가용 블록 할당방법 |
| US7453712B2 (en) | 2006-10-25 | 2008-11-18 | Samsung Electronics Co., Ltd. | Hybrid flash memory device and method for assigning reserved blocks thereof |
| EP3438983A1 (en) | 2017-08-02 | 2019-02-06 | Renesas Electronics Corporation | Semiconductor memory device and control method therefor |
| KR20190014475A (ko) | 2017-08-02 | 2019-02-12 | 르네사스 일렉트로닉스 가부시키가이샤 | 반도체 기억 장치, 및 반도체 기억 장치의 제어 방법 |
| CN113220240A (zh) * | 2021-05-26 | 2021-08-06 | 普冉半导体(上海)股份有限公司 | 非易失性存储器芯片 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040720 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060418 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060822 |