JP3576686B2 - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 239000000758 substrate Substances 0.000 claims description 25
- 230000014759 maintenance of location Effects 0.000 description 33
- 230000007935 neutral effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000012216 screening Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005685 electric field effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置に係わり、特にデータ保持機能の改良をはかった不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置の一つとして、半導体基板上浮遊ゲート(電荷蓄積層)と制御ゲートを積層したMOS−FET構造のメモリセルを用いたものが知られている。このメモリセルでは、電荷蓄積層は周囲を絶縁膜で覆われているため、一度電荷蓄積層に蓄えられた電荷は直ぐには無くならない。しかし、長時間放置しておくと電荷は抜けていき、やがて電荷のない中性状態に近付く。よって、メモリセルのしきい値は長時間放置で、電荷のない中性状態に対応した一つの値(中性Vt)に収束する。
【0003】
一般に、あるデータを保持しているセルはしきい値がαVからβVの間に入っている必要がある。この場合は、中性Vtに近い方の値をαとすると、αが中性Vtから離れているほど電界効果でセルのしきい値の時間変化率(δVt/δt)が大きくなり、よってセルのしきい値はαVから外れやすくなる。つまり、データは失われやすくなる。特に、4値以上の多値データを1つのセルに持たせようとすると、多値の内のあるデータはどうしてもしきい値が中性Vtから遠くなり、電界効果によりデータ保持の寿命が短くなると言う問題があった。
【0004】
また、多数のメモリセルを有する不揮発性半導体記憶装置では、各セルの特性のばらつきを避けることはできず、同じ値のデータを記憶したセルであっても、データ保持寿命の違いが生じる。そして、データ保持の寿命が最も短いセルで全体のデータ保持寿命が決まってしまい、1つでもデータ保持時間の短いセルが存在すると、全体としてのデータ保持能力が大幅に低下する問題があった。
【0005】
【発明が解決しようとする課題】
このように従来、不揮発性半導体記憶装置においては、書き込み後の放置でセルによってデータが速く無くなるのと無くならないセルとが有り、寿命の短いセルでデータ保持能力が決まっていた。
【0006】
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、データ保持寿命の短いセルを判定することができ、これを他のセルに置き換える等することにより、全体としてのデータ保持能力の向上をはかり得る不揮発性半導体記憶装置を提供することにある。
【0007】
【課題を解決するための手段】
(構成)
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出することを特徴とする。
また本発明は、半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出し、該検出したアドレスに対応する前記データを他のメモリセルに再書き込みすることを特徴とする。
【0008】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
(1) データ保持特性を調べるために、そのデータが電荷蓄積層に正の電荷が入っている場合に対応するならば、データが消えない程度に電荷蓄積層に負電荷を注入、若しくは正電荷を電荷蓄積層から抜き去ること。
(2) データ保持特性を調べるために、そのデータが電荷蓄積層に負の電荷が入っている場合に対応するならば、データが消えない程度に電荷蓄積層に正電荷を注入、若しくは負電荷を電荷蓄積層から抜き去ること。
(3) データが速く抜けやすいと判定されたセルを含むブロックのデータを、他のブロックに再書き込みすること。
(作用)
i番目(iの数は2以上)のデータを持つセルはしきい値がα(i)Vからβ(i)Vの間に入っている必要があるとし、以下ではα(i)Vないしβ(i)Vが中性Vtから一番離れているデータ(ここではj番目のデータとする)の保持特性を問題にする。ここではそのデータの内で、αの方がβより中性Vtに近いとする。さらに簡単のため、書き込みを電荷蓄積層への電子の注入、消去を電子の放出とする(逆でも可)。
【0009】
するとj番目のデータは、消去後の書き込みで最も多く電子注入されたデータか、或いは消去後の書き込みで電子注入されずにしきい値が消去時のままであったデータかのいずれかである。ここではj番目のデータは前者の、消去後の書き込みで最も多く電子注入されたデータであるとする(後者でも基本的に方法は同じ)。
【0010】
図1に、“j”番目のデータを書き込んだセルに対し、弱い消去動作を加えた後のしきい値と長時間放置した後のしきい値との関係を示す。横軸が弱い消去を加えた後の“j”レベル書き込みセルのしきい値であり、縦軸が書き込み後に長時間放置した後の“j”レベル書き込みセル(弱い消去動作は加えない)のしきい値である。図中の曲線で囲まれた範囲が、1つのIC中のセルが存在する領域である。
【0011】
図1に示すように、j番目のデータを書き込まれたセル同士で比べて、書き込み後の放置でデータが速く無くなるセルは、無くなりにくいセルより、弱い消去動作を加えるとしきい値が負の方向に下がりやすい。ここで、Vveri“j”とはデータ書き込み直後の“j”レベル書き込みセルの最小のしきい値、またVread“J−1”とは“j”レベルセルのしきい値がこれ以下になると誤読み出しされる下限、また弱い消去動作とはそれを行うことによってセルのしきい値を僅かに負側に変化させることで、方法はいろいろあり得る。例えば、短い時間の消去を行う、又は消去動作で各ノードに印加する電圧の絶対値を通常の消去動作より下げる等がある。
【0012】
以上の各セル毎のデータ保持特性と消去特性の相関を利用して、データ保持特性の良くないセルを予め検知することができる。そして、データ保持特性の良くないセルを含んだある単位のブロックをスクリーニングして、データ保持特性の良いセルだけを含んだブロックのみを使うことにすれば、結果的にデータ保持特性の良い半導体メモリを使ったことになる。
【0013】
このように本発明によれば、チップのなかをブロックに分け、ブロック毎にデータ保持能力の低いビット含んでいるかを検査し、含んでいればそのブロックのデータを他のブロックに再書き込みすることによって、結果的にチップのデータ保持能力を向上させることができる。
【0014】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
本実施形態は、4値のNAND型EEPROMであり、素子構成及び回路構成は従来と基本的には変わらない。図2(a)(b)は、メモリセルアレイの1つのNANDセル部分の平面図と等価回路図である。図3(a)(b)は、それぞれ図2(a)のA−A’及びB−B’断面図である。
【0015】
素子分離酸化膜12で囲まれたp型シリコン基板(又はp型ウエル)11に、複数のNANDセルからなるメモリセルアレイが形成されている。1つのNANDセルに着目して説明すると、この例では、8個のメモリセルM1〜M8が直列接続されて1つのNANDセルを構成している。メモリセルはそれぞれ、基板11にトンネル絶縁膜13を介して浮遊ゲート14(141 ,142 ,〜,148 )を形成し、その上にゲート絶縁膜15を介して制御ゲート16(161 ,162 〜168 )を形成して、構成されている。これらのメモリセルのソース,ドレインであるn型拡散層19は、隣接するもの同士共有する形で接続され、これによりメモリセルの複数個が直列接続されている。
【0016】
NANDセルのドレイン側,ソース側には各々、メモリセルの浮遊ゲート,制御ゲートと同時に形成された第1の選択ゲート149 ,169 及び第2の選択ゲート1410、1610が設けられ、149 と169 さらに1410と1610に電気的に接続されている。素子形成された基板はCVD酸化膜17により覆われ、この上にビット線18が配設されている。NANDセルの制御ゲート16は、共通に制御ゲートCG1 ,CG2 〜CG8 として配設されている。これら制御ゲートはワード線となる。選択ゲート149 ,169 及び1410,1610もそれぞれ行方向に連続的に選択ゲートSG1 ,SG2 として配設されている。
【0017】
図4は、このようなNANDセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ソース線は、例えば64本のビット線毎につき1箇所、コンタクトを介してAl,ポリSiなどの基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第1,第2の選択ゲートは、行方向に連続的に配設される。通常制御ゲートにつながるメモリセルの集合を1ページと呼び、1組のドレイン側(第1の選択ゲート)及びソース側(第2の選択ゲート)の選択ゲートによって挟まれたページの集合を1NANDブロック又は単に1ブロックと呼ぶ。
【0018】
図5に、本実施形態におる4値のNAND型EEPROMのしきい値分布を示す。図中の“0”,“1”,“2”,“3”は、0〜3レベルそれぞれのデータを示す。Vveri“0”は“0”レベルのセルのしきい値の最大値であり、一度消去したらセルのしきい値を読み、しきい値がVveri“0”以下であれば消去を完了し、そうでなければ再度消去を繰り返す。
【0019】
Vveri“1”は“1”レベルのセルのしきい値の最小値であり、一度書き込んだらセルのしきい値を読み、しきい値がVveri“1”以上であれば書き込みを完了し、そうでなければ再度書き込みを繰り返す。Vveri“2”は“2”レベルのセルのしきい値の最小値であり、一度書き込んだらセルのしきい値を読み、しきい値がVveri“2”以上であれば書き込みを完了し、そうでなければ再度書き込みを繰り返す。Vveri“3”は“3”レベルのセルのしきい値の最小値であり、一度書き込んだらセルのしきい値を読み、しきい値がVveri“3”以上であれば書き込みを完了し、そうでなければ再度書き込みを繰り返す。
【0020】
Vread“0”は“0”データ判定基準電位であり、読み出し時選択セルの制御ゲートにVread“0”を与え、選択セルのゲートがONすれば“0”データが書き込まれているとし、OFFであればデータは“0”以外とみなす。なお、セルのON/OFFはセルのしきい値がVread“0”以上/以下と等価である。
【0021】
Vread“1”は“1”データ判定基準電位であり、読み出し時選択セルの制御ゲートにVread“1”を与え、選択セルのゲートがONすれば“0”ないし“1”データが書き込まれているとし、OFFであればデータはそれ以外とみなす。Vread“2”は“2”データ判定基準電位であり、読み出し時選択セルの制御ゲートにVread“2”を与え、選択セルのゲートがONすれば“0”ないし“1”ないし“2”データが書き込まれているとし、OFFであれば“3”データが書き込まれているとみなす。
【0022】
V(retention) は、“3”データが書き込まれているセルのデータ保持能力を検査する基準電位である。
図6に、1セル当たりの書き込み・消去方式を示す。図中の60はn型Si基板、61はpウェル、69はn型拡散層、64は浮遊ゲート、66は制御ゲートである。また、Vpp(erase) は消去時pウェルとn型基板に与える10〜25V程度の高電圧、Vpp(write) は書き込み時制御ゲートに与える10〜25V程度の高電圧、Vmは書き込み時セルのしきい値を上昇させないセルの拡散層に与えるVpp(write) と0Vの中間の電圧である。
【0023】
図6(a)は消去方式であり、n型基板60とpウェル61に高電圧(Vpp)を与え、制御ゲート66は0Vにすると、浮遊ゲート64からpウェル61に電子が放出され、セルのしきい値は負になる。図6(b)は書き込みであり、ドレインに0Vを与えると、pウェル61から浮遊ゲート64に電子が注入され、セルのしきい値は正になる。Vm(0Vと書き込み電圧であるVppの中間の電圧)を与えると、浮遊ゲート64に電子は注入されず、しきい値は変化しない。
【0024】
浮遊ゲート64より基板60へ電子を抜いて消去を行い、基板60より浮遊ゲート64に電子を注入して書き込みを行う。消去で“0”レベルを、書き込みで“1”,“2”,“3”レベルを作る。中性Vtを0V近傍に設定すると“3”レベルが中性Vtから一番離れることとなり、データ保持特性が一番悪くなる。中性Vtを“3”か“4”レベル近傍に設定すると、“0”レベルのデータ保持特性が悪くなる。ここでは、前者の中性Vtが0V近傍にある場合を考える。
【0025】
4値を用いたNAND型EEPROMではベリファイ書き込みでセルのしきい値分布幅を狭くする。ベリファイ書き込みとは、制御ゲート66に印加する書き込み用高電圧パルスを短冊状に分割し、短パルス印加毎にデータを読み出し、各セルのしきい値がVveri電位以上になっているかを検査し、未満であれば再度書き込みを繰り返す方式である。Vveriは“1”から“3”レベルの最小のセルしきい値を決めていることになる。
【0026】
読み出し時に制御ゲート66に与える電位(Vread)は、データによって変えるが選択セルのON/OFFを見るためVveriより少し低めに設定する。データ保持特性の悪いセルを検出するため、書き込み終了後、書き込まれたある単位のブロックに対し消去を行う。但し、その消去は通常の消去に比べ各ノードに印加する電圧を下げ、殆どセルのしきい値は変化しないようにする。ここで、データ保持が問題となる“3”レベルに関しては、VveriとVreadの間になる電位を設ける。“3”レベルが書き込まれたセルの内消去されやすいセルのみは、しきい値がV(retention) から下がる。
【0027】
図7に、“3”のデータを書き込んだセルに対し、弱い消去動作を加えた後のしきい値と長時間放置した後のしきい値との関係を示す。横軸が弱い消去を加えた後の“3”書き込みセルのしきい値であり、縦軸が書き込み後に長時間放置した後の“3”書き込みセル(弱い消去動作は加えない)のしきい値である。曲線で囲まれた部分が1つのIC中での全てのセルが含まれる領域である。
【0028】
図7に示すように、弱い消去を加えた後のしきい値がV(retention )より下になるセルは、長時間放置した後にしきい値がVread“2”より下がり“2”データと誤読み出ししてしまうセルを含むので、スクリーニングする必要がある。このため、弱い消去によりしきい値がV(retention )より下がるセルを含むブロック全体のデータを他のブロックに再書き込みし、そのブロックは捨てる。なお、弱い消去によりしきい値がVread“2”より下がってしまうセルがあるとデータが破壊されてしまうので、弱い消去動作を行う前に一旦検査ブロックのデータは別の場所に格納しておき、他のブロックに再書き込みする際は格納データを書き込む。
【0029】
このように本実施形態によれば、“0”〜“3”の4値メモリセルのデータ保持特性を調べるために、“3”書込みセルに対して浮遊ゲート64に正の電荷をデータが消えない程度に注入し、しきい値がV(retention) 所定値より下がればそのセルはしきい値が下がらないセルに比べ書き込み後の放置でデータが速く抜けやすいセルと判定し、データ保持能力の低いビット含んでいるブロックのデータを他のブロックに再書き込みすることによって、データ保持能力の低いセルのデータを救済することができる。その結果、チップ全体のデータ保持能力を向上させることができる。
(第2〜第6の実施形態)
なお、本発明は上述した実施形態に限定されるものではない。第1の実施形態では、V(retention) をVreadよりも大きくしたが、第2の実施形態として、V(retention) をVreadと同じにするか、それよりも下に設定することも可能である。
【0030】
第3の実施形態として、V(retention) とVreadの間が十分離れていて、弱い消去でどのセルもVreadまではセルしきい値が下がらなければ、弱い消去を行う前にブロックのデータを一旦別の場所に格納しない方法もある。つまり、V(retention) 以下にしきい値がなるセルはあってもVread以下にはならなければ、弱い消去後もデータの再現はできる。よってまず弱い消去を行い、次にしきい値がV(retention) 以下になったセルがあるか否か判定し、あればそのブロックのデータを読み出して別のブロックに再書き込みする。
【0031】
第4の実施形態として、スクリーニング用の弱い消去動作を電源OFF時のみ全ブロックに対して行う方法もある。
第5の実施形態として、ECC(エラーチップ・コレクション)を1つのブロック内で使える場合、弱い消去動作でセルのしきい値がV(retention) 以下になるビットがECCで救えるならば、そのブロックはそのまま生かし、救えなければ他のブロックにデータを再書き込みするようにしてもよい。
【0032】
第6の実施形態として、電源ON時に定期的に“3”レベルのセルでしきい値がV(retention) 以下になったセルがあるか否か検査し、もし有ればそのセルを含むブロックのデータを他のブロックに再書き込みするようにしてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【0033】
【発明の効果】
以上詳述したように本発明によれば、電荷蓄積層に該蓄積層に入っている電荷と逆極性の電荷をデータが消えない程度に注入し、しきい値が所定値より下がっているか否かを判定することにより、データ保持寿命の短いセルを特定することができる。そして、チップのなかをブロックに分け、データ保持能力の低いビット含んでいるブロックのデータを他のブロックに再書き込みすることによって、結果的にチップのデータ保持能力を向上させることが可能となる。
【図面の簡単な説明】
【図1】弱い消去動作を加えたセルのしきい値とデータ保持特性との関係を示す図。
【図2】メモリセルアレイの1つのNANDセル部分の平面図と等価回路図。
【図3】図2(a)のA−A’及びB−B’断面図。
【図4】NANDセルがマトリクス状に配列されたメモリセルアレイの等価回路図。
【図5】4値のNAND型EEPROMのしきい値分布を示す図。
【図6】1セル当たりの書き込みと消去方式を示す図。
【図7】弱い消去動作を加えたセルのしきい値とデータ保持特性との関係、及び誤読出しする範囲を示す図。
【符号の説明】
11…p型シリコン基板(又はp型ウエル)
12…素子分離酸化膜
13…トンネル絶縁膜
14…浮遊ゲート(電荷蓄積層)
15…ゲート絶縁膜
16…制御ゲート
17…CVD酸化膜
18…ビット線
19…n型拡散層
149 ,169 …第1の選択ゲート
1410、1610…第2の選択ゲート
60…n型Si基板
61…pウェル
64…浮遊ゲート
66…制御ゲート
69…n型拡散層
Claims (8)
- 半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、
前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出することを特徴とする不揮発性半導体記憶装置。 - 半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、
前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出し、該検出したアドレスに対応する前記データを他のメモリセルに再書き込みすることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルを複数のメモリセルをユニットとするブロックに分割し、制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルを含むブロックのアドレスを検出することを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
- 前記制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレス又はブロックのアドレスを検出して外部に出力することを特徴とする請求項1〜3の何れかに記載の不揮発性半導体記憶装置。
- 前記書き込みと逆極性の電位差とは、本来の消去電圧よりも低いものであることを特徴とする請求項1〜4の何れかに記載の不揮発性半導体記憶装置。
- 前記書き込みと逆極性の電位差を与える前に、前記データを別の場所に格納しておくことを特徴とする請求項2記載の不揮発性半導体記憶装置。
- 前記データを他のメモリセルに再書き込みする際は、別の場所に格納された前記データを書き込むことを特徴とする請求項6記載の不揮発性半導体記憶装置。
- 前記書き込みと逆極性の電位差は、前記データが消えない程度に与えられることを特徴とする請求項1〜4の何れかに記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07013296A JP3576686B2 (ja) | 1996-03-26 | 1996-03-26 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07013296A JP3576686B2 (ja) | 1996-03-26 | 1996-03-26 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09260616A JPH09260616A (ja) | 1997-10-03 |
JP3576686B2 true JP3576686B2 (ja) | 2004-10-13 |
Family
ID=13422741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07013296A Expired - Lifetime JP3576686B2 (ja) | 1996-03-26 | 1996-03-26 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3576686B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102157863B1 (ko) | 2014-09-01 | 2020-09-22 | 삼성전자주식회사 | 불 휘발성 메모리 장치 |
-
1996
- 1996-03-26 JP JP07013296A patent/JP3576686B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09260616A (ja) | 1997-10-03 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040708 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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