TW201523625A - 非揮發性記憶體中壞區塊重組態 - Google Patents

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Chris Nga Yee Avila
Gautam Ashok Dusija
Man Lung Mui
Ying-Da Dong
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Abstract

當在一非揮發性記憶體陣列中發現一壞區塊時，將該區塊標記為一壞區塊使得隨後不使用該壞區塊。亦藉由增加沿垂直NAND串之至少一些電晶體(例如選擇電晶體或記憶體胞電晶體)之臨限電壓而增加該區塊中之垂直NAND串之電阻來重組態作為一壞區塊之該區塊。

Description

非揮發性記憶體中壞區塊重組態
本申請案係關於諸如半導體快閃記憶體之使用儲存於記憶體胞之電荷儲存元件中之電荷來記錄資料之可再程式化非揮發性三維記憶體系統之操作。
近來，在多種行動及掌上型裝置中，特別是在資訊家電及消費型電子產品中，能夠非揮發性地儲存電荷之固態記憶體(尤其呈封裝為一小外觀尺寸的卡之EEPROM及快閃EEPROM之形式)已變成儲存選擇。不同於亦係固態記憶體之RAM(隨機存取記憶體)，快閃記憶體係非揮發性的，且即使在關閉電源之後仍留存其儲存資料。再者，不同於ROM(唯讀記憶體)，快閃記憶體類似於一磁碟儲存裝置係可再寫的。儘管成本較高，快閃記憶體仍愈來愈多地用於大量儲存應用中。
快閃EEPROM類似於EEPROM(電可擦除且可程式化唯讀記憶體)，此係因為其係可擦除且具有寫入或「程式化」至其等之記憶體胞中之新資料之一非揮發性記憶體。其等兩者皆利用一場效電晶體結構中之一浮動(未連接)導電閘極，其在源極區域與汲極區域之間定位於一半導體基板中之一通道區域上方。接著將一控制閘極提供於浮動閘極上方。電晶體之臨限電壓特性受控於留存在浮動閘極上之電荷量。即，對於浮動閘極上之一給定電荷位準，存在必須在「導通」電 晶體之前施加至控制閘極以允許其源極區域與汲極區域之間之傳導之一對應電壓(臨限值)。諸如快閃EEPROM之快閃記憶體容許同時擦除記憶體胞之整個區塊。
浮動閘極可保持一電荷範圍，且因此可經程式化至一臨限電壓窗內之任何臨限電壓位準。臨限電壓窗之大小係由裝置之最小及最大臨限位準定界，裝置之最小及最大臨限位準繼而對應於可程式化至浮動閘極上之電荷之範圍。臨限窗大體上取決於記憶體裝置之特性、操作條件及歷史。窗內之各相異、可解析臨限電壓位準範圍原則上可用以指定胞之一明確記憶體狀態。
為改良讀取及程式化效能，並行讀取或程式化一陣列中之多個電荷儲存元件或記憶體電晶體。因此，一起讀取或程式化一「頁」記憶體元件。在現有記憶體架構中，一列通常含有若干交錯頁或其可構成一頁。一起讀取或程式化一頁之全部記憶體元件。
非揮發性記憶體裝置亦由具有用於儲存電荷之一介電層之記憶體胞製造。使用一介電層代替較早描述之導電浮動閘極元件。利用介電儲存元件之此等記憶體裝置已由Eitan等人之「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，2000年11月，第21卷，第11期，第543至545頁)描述。一ONO介電層跨源極擴散與汲極擴散之間之通道延伸。一個資料位元之電荷定位於鄰近於汲極之介電層中，且另一資料位元之電荷定位於鄰近於源極之介電層中。例如，美國專利第5,768,192號及第6,011,725號揭示具有夾置於兩個二氧化矽層之間之捕獲介電質之一非揮發性記憶體胞。藉由個別地讀取介電質內之空間分離的電荷儲存區域之二進位狀態而實施多狀態資料儲存。
一區塊可擦除非揮發性記憶體系統識別壞區塊且記錄其等位 置，使得該等壞區塊隨後不用於主機資料之儲存。使壞區塊經受增加該區塊之NAND串之電阻之一重組態操作而非使該等壞區塊留在其等先前狀態中，使得經重組態NAND串具有低洩漏電流且對位元線或其他區塊具較小影響。一重組態操作可增加一NAND串之一或多個電晶體之臨限電壓，該NAND串包含：主機資料記憶體胞、虛擬記憶體胞、選擇電晶體及背閘極電晶體。一區塊之一部分亦可識別為一壞部分且可在該區塊之其餘部分保持在使用中時經類似重組態。
操作一區塊可擦除非揮發性記憶體陣列之複數個區塊之一方法之一實例包含：將該複數個區塊之一區塊識別為一壞區塊；回應於將該區塊識別為一壞區塊而記錄該壞區塊之位置資訊以防止主機資料在該壞區塊中之後續儲存；及回應於將該區塊識別為一壞區塊而藉由增加作為該區塊之至少一電晶體之臨限電壓而執行作為一壞區塊之該區塊之一重組態。
該至少一電晶體可係一選擇電晶體。該至少一電晶體可係一記憶體胞電晶體。該至少一電晶體可係一虛擬記憶體胞電晶體。該至少一電晶體可係一背閘極電晶體。作為一壞區塊之該區塊之重組態可包含增加該區塊之多個選擇電晶體及多個記憶體胞電晶體之臨限電壓。作為一壞區塊之該區塊之重組態可包含增加該區塊之全部選擇電晶體及全部記憶體胞電晶體之臨限電壓。作為一壞區塊之該區塊之重組態可包含將電壓脈衝施加至該區塊之記憶體胞及驗證源自該等電壓脈衝之增加的臨限電壓。在將該區塊識別為一壞區塊之後，且在執行作為一壞區塊之該區塊之重組態之前，可將主機資料自該壞區塊複製至記憶體陣列中在該壞區塊外部之一位置。該非揮發性記憶體陣列可係一三維非揮發性記憶體陣列，其包含連接包含識別為一壞區塊之該區塊之一平面之區塊之複數個水平位元線。該複數個水平位元線可連接該平面之垂直NAND串，各垂直NAND串包括串聯連接之複數個記憶體 胞及一選擇電晶體，且該重組態可增加該區塊之記憶體胞及選擇電晶體之臨限電壓，藉此增加該區塊之該等垂直NAND串之電阻，同時使該平面中之其他區塊之垂直NAND串保持不變。將一區塊識別為一壞區塊可發生在使用該非揮發性記憶體陣列一時期之後，包含使用該區塊成功儲存主機資料。將一區塊識別為一壞區塊可發生在該非揮發性記憶體陣列之初始測試期間，在該區塊用以儲存主機資料之任何使用之前。
區塊可擦除非揮發性記憶體陣列之一實例可包含：記憶體胞之複數個區塊，各區塊具有記憶體胞之複數個NAND串，其中一個別NAND串之各端處具有選擇電晶體；一壞區塊識別電路，其將一區塊識別為一壞區塊；及一壞區塊重組態電路，其藉由增加作為一壞區塊之一區塊之電晶體之臨限電壓而重組態該區塊。
該複數個NAND串可係垂直NAND串，且各記憶體胞可含有一電荷捕獲層，且各選擇電晶體可含有一電荷捕獲層。一壞區塊映射電路可記錄一壞區塊之一位置，使得該壞區塊在被識別為一壞區塊之後不用於資料之儲存。
操作一三維非揮發性NAND記憶體陣列之複數個區塊之一方法之一實例可包含：將該複數個區塊之一區塊識別為一壞區塊；回應於將該區塊識別為一壞區塊而記錄該壞區塊之位置資訊以防止主機資料在該壞區塊中之後續儲存；及回應於將該區塊識別為一壞區塊而藉由增加記憶體胞之臨限電壓及增加該區塊之選擇電晶體之臨限電壓而執行作為一壞區塊之該壞區塊之一重組態。
增加記憶體胞之臨限電壓可包含將全部記憶體胞程式化至一預定臨限電壓及驗證實質上全部記憶體胞達到該預定臨限電壓。增加記憶體胞之臨限電壓可包含用一系列預定之電壓脈衝程式化全部記憶體胞而無需驗證。區塊可由於一程式化失敗而被識別為一壞區塊，且可 在執行重組態之前將該區塊中之資料複製至另一區塊。區塊可由於無法自該區塊擦除過時資料而被識別為一壞區塊，且可在不自該區塊複製該過時資料之情況下執行該區塊之重組態。並非係壞區塊之區塊中之選擇電晶體之臨限電壓可維持在一第一範圍中，且重組態可將選擇電晶體之臨限電壓增加至高於該第一範圍之一第二範圍。
操作一區塊可擦除非揮發性記憶體陣列之一區塊之一方法之一實例可包含：將該區塊之一部分識別為一壞部分；回應於將該部分識別為一壞部分而記錄該壞部分之位置資訊以防止主機資料在該壞部分中之後續儲存；及回應於將該部分識別為一壞部分而藉由增加該壞部分之至少一電晶體之臨限電壓而執行作為一壞部分之該部分之一重組態，同時使該區塊之其他部分保持未經重組態。
該壞部分可由該區塊中識別為一壞串集合之至少一串集合組成，該區塊中之其他串集合保持未經重組態且隨後用於主機資料之儲存。該壞部分可由該區塊中識別為一壞層之記憶體胞之至少一層組成，該區塊中之其他層保持未經重組態且隨後用於主機資料之儲存。在執行作為一壞部分之該部分之重組態之後，主機資料可儲存於該區塊之其他部分中，隨後可擦除該區塊，且隨後可藉由增加該壞部分之至少一電晶體之臨限電壓而重複作為一壞部分之該部分之重組態，同時使該區塊之其他部分保持未經重組態。
本發明之各種態樣、優點、特徵及實施例包含於本發明之例示性實例之以下描述中，應結合隨附圖式理解該描述。出於全部目的，本文中參考之全部專利、專利申請案、論文、其他公開案、文獻及物品皆以其全文引用的方式併入本文中。就在所併入之公開案、文獻或物品之任一者與本申請案之間存在術語定義或使用之任何不一致性或衝突而言，應以本申請案之術語定義或使用為準。
10‧‧‧記憶體胞/記憶體電晶體
14‧‧‧源極
16‧‧‧汲極
20‧‧‧電荷儲存單元/電荷儲存元件
30‧‧‧控制閘極
32‧‧‧控制閘極
34‧‧‧源極線
36‧‧‧位元線
42‧‧‧字線
44‧‧‧選擇線
50‧‧‧NAND串
54‧‧‧源極端子
56‧‧‧汲極端子
60‧‧‧頁/胞頁
80‧‧‧主機
90‧‧‧記憶體系統
100‧‧‧控制器
102‧‧‧記憶體
110‧‧‧介面電路
120‧‧‧處理器
122‧‧‧ROM(唯讀記憶體)
124‧‧‧可程式化非揮發性記憶體
130‧‧‧RAM(隨機存取記憶體)
141‧‧‧步驟
143‧‧‧步驟
145‧‧‧步驟
147‧‧‧步驟
148‧‧‧步驟
149‧‧‧步驟
181‧‧‧阻隔介電質
183‧‧‧電荷捕獲層(CTL)
185‧‧‧穿隧介電質
187‧‧‧通道層
189‧‧‧核心材料
191‧‧‧背閘極電晶體
193‧‧‧背閘極層
210‧‧‧NAND記憶體胞陣列/記憶體陣列
212‧‧‧感測放大器
214‧‧‧鎖存器
401‧‧‧周邊電路
403‧‧‧記憶體晶片
405‧‧‧壞區塊識別電路
406‧‧‧三維(3-D)NAND陣列
407‧‧‧壞區塊重組態電路
411‧‧‧壞區塊清單/映射
701‧‧‧NAND串
703‧‧‧垂直位元線/局部位元線
705‧‧‧選擇閘極
707‧‧‧選擇閘極
709‧‧‧外部元件
711‧‧‧外部元件
815‧‧‧NAND串
816A‧‧‧翼
816B‧‧‧翼
817‧‧‧垂直局部位元線
921‧‧‧單一導電本體
923‧‧‧單一導電本體
925‧‧‧U形NAND串
927‧‧‧記憶體孔
929‧‧‧記憶體孔
BG‧‧‧背閘極
D0至D3‧‧‧虛擬記憶體胞
Q1至Q4‧‧‧電荷
ID‧‧‧源極-汲極電流
VCG‧‧‧控制閘極電壓
IREF‧‧‧參考電流
M1至Mn‧‧‧記憶體電晶體
S1‧‧‧選擇電晶體/源極選擇電晶體
S2‧‧‧選擇電晶體/汲極選擇電晶體
vV1‧‧‧驗證位準
vV2‧‧‧驗證位準
vV3‧‧‧驗證位準
rV1‧‧‧讀取定界臨限值
rV2‧‧‧讀取定界臨限值
rV3‧‧‧讀取定界臨限值
圖1示意性地圖解說明適合於實施本發明之一記憶體系統之主要硬體組件。
圖2示意性地圖解說明一非揮發性記憶體胞。
圖3圖解說明針對浮動閘極可在固定汲極電壓下在任一時間選擇性儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間之關係。
圖4A示意性地圖解說明組織成一NAND串之一串記憶體胞。
圖4B圖解說明由諸如圖4A中展示之NAND串50構成之記憶體胞之一NAND陣列210之一實例。
圖5圖解說明並行感測或程式化之組織成NAND組態之一頁記憶體胞。
圖6A至圖6C圖解說明程式化記憶體胞之一群體之一實例。
圖7展示一3-D NAND串之一實體結構之一實例。
圖8展示一U形3-D NAND串之一實體結構之一實例。
圖9A展示一3-D NAND記憶體陣列在y-z平面中之一截面。
圖9B展示圖9A之3-D NAND記憶體陣列沿x-y平面之一截面。
圖10A至圖10B展示NAND串之結構之實例。
圖11係具有由一背閘極連接之兩個翼之一NAND串之一示意圖。
圖12A至圖12E展示選擇電晶體及背閘極電晶體之臨限電壓分佈之實例。
圖13展示記憶體胞之臨限電壓分佈之實例。
圖14圖解說明用於重組態壞區塊之一方案。
圖15展示用於管理背閘極電晶體、選擇電晶體及虛擬胞之硬體之一實例。
記憶體系統
圖1示意性地圖解說明適合於實施本發明之一記憶體系統之主要硬體組件。記憶體系統90通常透過一主機介面運用一主機80操作。記憶體系統可呈諸如一記憶卡之一可移除記憶體之形式，或可呈一嵌入式記憶體系統之形式。記憶體系統90包含一記憶體102，該記憶體102之操作受控於一控制器100。記憶體102包括分佈在一或多個積體電路晶片上方之一或多個非揮發性記憶體胞陣列。控制器100可包含介面電路110、一處理器120、ROM(唯讀記憶體)122、RAM(隨機存取記憶體)130、可程式化非揮發性記憶體124及額外組件。控制器通常形成為一ASIC(特定應用積體電路)，且包含於此一ASIC中之組件大體上取決於特定應用。
實體記憶體結構
圖2示意性地圖解說明一非揮發性記憶體胞。記憶體胞10可由具有一電荷儲存單元20(諸如一浮動閘極或一電荷捕獲(介電)層)之一場效電晶體實施。記憶體胞10亦包含一源極14、一汲極16及一控制閘極30。
現今使用許多商業上成功的非揮發性固態記憶體裝置。此等記憶體裝置可採用不同類型的記憶體胞，各類型具有一或多個電荷儲存元件。
典型非揮發性記憶體胞包含EEPROM及快閃EEPROM。美國專利第5,595,924號中給出EEPROM胞之實例及製造EEPROM胞之方法。美國專利第5,070,032號、第5,095,344號、第5,315,541號、第5,343,063號、第5,661,053號、第5,313,421號及第6,222,762號中給出快閃EEPROM胞之實例、快閃EEPROM胞在記憶體系統中之使用及製造快閃EEPROM胞之方法。特定言之，美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述運用NAND胞結構之記憶體裝置之實例。再者，Eitan等人之「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，2000年11月，第21卷，第11期，第543至545頁)，及美國專利第5,768,192號及第6,011,725號中已描述利用介電儲存元件之記憶體裝置之實例。
實際上，通常藉由感測當將一參考電壓施加至控制閘極時跨一胞之源極電極及汲極電極之傳導電流來讀取該胞之記憶體狀態。因此，對於一胞之浮動閘極上之各給定電荷，可偵測相對於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷之範圍界定一對應臨限電壓窗或一對應傳導電流窗。
或者，代替偵測一分割電流窗之中之傳導電流，可針對受測試之一給定記憶體狀態而在控制閘極處設定臨限電壓且偵測傳導電流是否低於或高於一臨限電流(胞讀取參考電流)。在一實施方案中，藉由檢查傳導電流透過位元線之電容放電之速率而完成傳導電流相對於一臨限電流之偵測。
圖3圖解說明針對浮動閘極可在任一時間選擇性儲存之四個不同電荷Q1至Q4之源極-汲極電流ID與控制閘極電壓VCG之間之關係。在固定汲極電壓偏壓之情況下，四個ID對VCG實線曲線表示可程式化於一記憶體胞之一浮動閘極上之七個可能電荷位準之四個，其等分別對應於四個可能記憶體狀態。作為一實例，胞之一群體之臨限電壓窗可在自0.5V至3.5V之範圍內。可藉由將臨限窗分割成各自以0.5V間隔之多個區域而對七個可能程式化記憶體狀態「0」、「1」、「2」、「3」、「4」、「5」、「6」及一擦除狀態(未展示)進行定界。例如，若如所展示般使用2μA之一參考電流IREF，則可將運用Q1程式化之胞視為處於一記憶體狀態「1」中，此係由於其曲線與IREF相交於藉由VCG=0.5V及1.0V定界之臨限窗之區域中。類似地，Q4處於一記憶體狀態「5」中。
如自上文描述可見，一記憶體胞儲存之狀態愈多，其臨限電壓 窗劃分愈精細。例如，一記憶體裝置可包含具有在自-1.5V至5V之範圍內之一臨限電壓窗之記憶體胞。此提供6.5V之一最大寬度。若記憶體胞將儲存16個狀態，則各狀態可佔用臨限窗中之自200mV至300mV。此將需要程式化及讀取操作中之更高精度以便能夠達成所需解析度。
NAND結構
圖4A示意性地圖解說明組織成一NAND串之一串記憶體胞。一NAND串50包括一系列記憶體電晶體M1、M2、...Mn(例如，n=4、8、16或更高)，該等記憶體電晶體藉由其等之源極及汲極菊鏈連接(daisy-chained)。一對選擇電晶體S1、S2分別控制記憶體電晶體鏈經由NAND串之源極端子54及汲極端子56至外界之連接。在一記憶體陣列中，當源極選擇電晶體S1導通時，源極端子耦合至一源極線(參見圖4B)。類似地，當汲極選擇電晶體S2導通時，NAND串之汲極端子耦合至記憶體陣列之一位元線。鏈中之各記憶體電晶體10充當一記憶體胞。其具有一電荷儲存元件20以儲存給定量之電荷以便表示一期望記憶體狀態。各記憶體電晶體之一控制閘極30容許控制讀取及寫入操作。如圖4B中將見，一列NAND串之對應記憶體電晶體之控制閘極30皆連接至相同字線。類似地，選擇電晶體S1、S2之各者之一控制閘極32提供分別經由NAND串之源極端子54及汲極端子56之對NAND串之控制存取。同樣地，一列NAND串之對應選擇電晶體之控制閘極32皆連接至相同選擇線。
當在程式化期間讀取或驗證一NAND串內之一定址記憶體電晶體10時，對其控制閘極30供應以一適當電壓。同時，NAND串50中之其餘未定址記憶體電晶體藉由在其等之控制閘極上施加充分電壓而完全導通。以此方式，自個別記憶體電晶體之源極至NAND串之源極端子54且同樣針對個別記憶體電晶體之汲極至胞之汲極端子56有效地建立 一導電路徑。美國專利第5,570,315號、第5,903,495號、第6,046,935號中描述具有此等NAND串結構之記憶體裝置。
圖4B圖解說明由諸如圖4A中展示之NAND串50構成之一記憶體胞之NAND陣列210之一實例。沿NAND串之各行，一位元線(諸如位元線36)耦合至各NAND串之汲極端子56。沿NAND串之各庫，一源極線(諸如源極線34)耦合至各NAND串之源極端子54。再者，沿NAND串之一庫中之一列記憶體胞，控制閘極連接至一字線(諸如字線42)。沿NAND串之一庫中之一列選擇電晶體，控制閘極連接至一選擇線(諸如選擇線44)。可藉由NAND串之一庫之字線及選擇線上之適當電壓定址NAND串之該庫中之一整列記憶體胞。
圖5圖解說明並行感測或程式化之組織成NAND組態之一頁記憶體胞。圖5本質上展示圖4B之記憶體陣列210中之NAND串50之一庫，其中各NAND串之細節如圖4A中明確展示。一實體頁(諸如頁60)係經啟用以並行感測或程式化之一群組記憶體胞。此藉由感測放大器212之一對應頁完成。將感測結果鎖存在一組對應鎖存器214中。各感測放大器可經由一位元線耦合至一NAND串。藉由共同連接至一字線42之頁之胞之控制閘極啟用該頁，且可藉由可經由一位元線36存取之一感測放大器來存取各胞。作為一實例，當分別感測或程式化胞頁60時，連同位元線上之適當電壓而分別將一感測電壓或一程式化電壓施加至共同字線WL3。
記憶體之實體組織
快閃記憶體與其他類型的記憶體之間之一重要差異在於必須自擦除狀態程式化一胞。即首先必須清空浮動閘極之電荷。接著，程式化將所要量之電荷添加回至浮動閘極。其不支持自浮動閘極移除電荷之一部分而自一較大程度的(more)程式化狀態去到一較小程度的(lesser)程式化狀態。此意謂經更新資料無法覆寫現有資料且必須寫入 至一先前未寫入位置。
此外，擦除係用以自浮動閘極清空全部電荷且大體上需要可觀的時間。出於該原因，逐胞乃至逐頁進行擦除將係麻煩且非常緩慢的。實際上，將記憶體胞之陣列劃分成記憶體胞之大量區塊。如快閃EEPROM系統所常見，區塊係擦除單位。即，各區塊含有一起擦除之最小數目個記憶體胞。雖然將大量胞聚集於一區塊中以並行擦除將改良擦除效能，但大的區塊大小亦需要處置較大量更新資料及過時資料。
通常將各區塊劃分成大量實體頁。一邏輯頁係一程式化或讀取單位，該單位含有等於一實體頁中之胞之數目之若干位元。在每胞儲存一個位元之一記憶體中，一實體頁儲存一個邏輯頁之資料。在每胞儲存兩個位元之記憶體中，一實體頁儲存兩個邏輯頁。因此儲存於一實體頁中之邏輯頁之數目反映每胞儲存之位元之數目。在一實施例中，可將個別頁劃分成片段，且該等片段可含有作為一基本程式化操作而同時寫入之最少數目個胞。通常將一或多個邏輯頁之資料儲存於一列記憶體胞中。一頁可儲存一或多個區段。一區段包含使用者資料及附加項資料。
全部位元(All-bit)，全序列MLC程式化
圖6A至圖6C圖解說明程式化4狀態記憶體胞之一群體之一實例。圖6A圖解說明可程式化至分別表示記憶體狀態「0」、「1」、「2」及「3」之臨限電壓之四個相異分佈中之記憶體胞之群體。圖6B圖解說明一擦除記憶體之「擦除」臨限電壓之初始分佈。圖6C圖解說明在已程式化許多記憶體胞之後之記憶體之一實例。本質上，一胞最初具有一「擦除」臨限電壓且程式化將使其移動至一較高值而進入藉由驗證位準vV1、vV2及vV3定界之三個區之一者中。以此方式，可將各記憶體胞程式化至三個程式化狀態「1」、「2」及「3」之一者或保持未 程式化而處於「擦除」狀態中。隨著記憶體得到更大程度的程式化，「擦除」狀態之初始分佈(如圖6B中所展示)將變得更窄且藉由「0」狀態表示擦除狀態。
具有一下部位元及一上部位元之一2位元碼可用以表示四個記憶體狀態之各者。例如，分別藉由「11」、「01」、「00」及「10」表示「E」、「A」、「B」及「C」狀態。可藉由在一「全序列」模式中感測而自記憶體讀取2位元資料，在該「全序列」模式中藉由分別在三個子通路(sub-pass)中相對於讀取定界臨限值rV1、rV2及rV3感測而一起感測兩個位元。
3-D NAND結構
一習知二維(2-D)NAND陣列之一替代配置係一三維(3-D)陣列。與沿一半導體晶圓之一平面表面形成之2-D NAND陣列相比，3-D陣列自晶圓表面向上延伸且大體上包含向上延伸之記憶體胞之堆疊或行。各種3-D配置係可能的。在一配置中，一NAND串係垂直形成，其中一端(例如，源極)在晶圓表面處且另一端(例如，汲極)在頂部上。在另一配置中，一NAND串形成為一U形，使得NAND串之兩端可於頂部上存取，因此有利於此等串之間之連接。在美國專利公開案號2012/0220088及美國專利公開案號2013/0107628中描述此等NAND串及其等形成之實例，該等案以全文引用的方式併入本文中。
圖7展示垂直於基板之x-y平面以一垂直方向延伸(例如以z方向延伸)之一NAND串701之一第一實例。在一垂直位元線(局部位元線)703穿過一字線(例如，WL0、WL1等)之處形成記憶體胞。局部位元線與字線之間之一電荷捕獲層儲存電荷，此影響由耦合至其圍繞之垂直位元線(通道)之字線(閘極)形成之電晶體之臨限電壓。可藉由形成字線堆疊且接著蝕刻待在其中形成記憶體胞之記憶體洞而形成此等記憶體胞。接著，使記憶體洞襯有一電荷捕獲層且運用一適合局部位元 線/通道材料(具有適合介電層以用於隔離)填充記憶體洞。
如同平面NAND串，選擇閘極705、707定位於串之任一端處以容許NAND串選擇性地連接至外部元件709、711或與外部元件709、711隔離。此等外部元件大體上係伺服大量NAND串之導線(諸如共同源極線或位元線)。垂直NAND串可以類似於平面化NAND串之一方式操作，且SLC及MLC操作兩者係可行的。雖然圖7展示具有串聯連接之32個胞(0至31)之一NAND串之一實例，但一NAND串中之胞之數目可係任何適合數目。為清楚起見，並未展示全部胞。將瞭解，在字線3至29(未展示)與局部垂直位元線交叉之處形成額外胞。
圖8展示以一垂直方向(z方向)延伸之一NAND串815之一第二實例。在此情況中，NAND串815形成一U形而與定位於結構之頂部上之外部元件(源極線「SL」及位元線「BL」)連接。NAND串815之底部處係一可控制閘極(背閘極「BG」)，其連接NAND串815之兩個翼816A、816B。在字線WL0至WL63與垂直局部位元線817交叉之處形成總共64個胞(然而在其他實例中可提供其他數目個胞)。選擇閘極SGS、SGD定位於NAND串815之任一端處以控制NAND串815之連接/隔離。
垂直NAND串可經配置以依各種方式形成一3-D NAND陣列。圖9A展示其中一區塊中之多個U形NAND串連接至一位元線之一實例。在此情況中，連接至一位元線(「BL」)之一區塊中存在n個串(串1至串n)。「n」之值可係任何適合數目，例如8、12、16、32或更多。串的定向交替，使得其中奇數串在左側上具有其等源極連接，且偶數串在右側上具有其等源極。此配置係方便但並非必要的，且其他型樣係可能的。
圖9A展示兩個區塊相交之處。區塊A含有連接至位元線BL之n個串。雖然僅展示區塊A之串n及串n-1，但將瞭解重複性結構延續至串1 至串n-2所定位之左側。區塊B含有連接至位元線BL之n個串。雖然僅展示區塊B之串1至串3，但將瞭解重複性結構將延續至串4至串n所定位右側。亦將瞭解，所展示之截面係沿伺服區塊之許多位元線之一者，且存在沿y方向延伸、在x方向上(例如，在所展示截面之平面後面)彼此分離之許多類似位元線。字線垂直於圖9A之平面以x方向延伸以連接不同位元線之串集合。類似地，選擇線以x方向延伸使得可將一串集合作為一單元來選擇性地連接或隔離。在所展示之實例中，字線經形成使得一單一導電條形成兩個鄰近串之一字線。因此，(例如)在區塊B中，串1及串2具有由共同導電條形成之字線WL32至WL63。相比之下，選擇線不共用於相鄰串之間。此容許單獨選擇一區塊內之一個別串集合，即使選定串集合可能包含不可獨立於未選定串之字線來控制之字線。
圖9A展示使選擇線SGD、SGS與主機資料字線WL0至WL63分離之虛擬字線「DWL」。主機資料字線用以儲存主機資料(亦即，可自一外部源發送至記憶體之資料，並預期該資料將回應於一讀取命令而被傳回)，而虛擬字線不儲存主機資料。其等可不儲存任何事物，或可儲存將虛擬胞置於一所要條件下(例如，將其等臨限電壓置於使存取其他胞更容易之位準或減小干擾之風險)之某種虛擬資料。所展示之虛擬字線為所儲存資料提供一些保護。特定言之，最接近於選擇閘極之字線由於其與選擇閘極之接近而易受資料影響。藉由將此字線製成一虛擬字線，可減小干擾主機資料之危險。在一些情況中，可在一選擇線與主機資料字線之間提供兩個或更多個虛擬字線，此係因為干擾之風險自選擇線延伸一個以上字線。虛擬字線可定位於除所展示之單一位置外之其他位置處。舉例而言，一或多個虛擬字線可定位於主機資料字線與背閘極(「BG」)之間。虛擬字線大體上具有與主機資料字線相同之實體結構，使得可針對任何給定陣列結構而組態虛擬字線之 數目及位置。
在區塊A與區塊B相交之處，兩個區塊中(亦即，在區塊A之串n與區塊B之串1之間)存在虛擬記憶體胞。在此實例中，在各區塊中提供虛擬胞之一NAND串之一翼，使得該兩個區塊之主機資料字線由兩個虛擬字線分離。此係為減小在不同區塊之主機資料字線直接鄰近於彼此之條件下可能發生之干擾。在此實例中，在相鄰區塊相交之處亦提供虛擬選擇線(其等未連接至控制電路(對於「未連接」標記為「NC」))。根據記憶體設計及操作要求，區塊之間之虛擬字線之不同配置及其他虛擬結構係可能的。例如，選擇線可經連接，相鄰區塊之背閘極可比所展示更接近，虛擬字線可以不同方式連接等。
各區塊具有一單獨背閘極BG，使得可單獨控制不同區塊之背閘極電晶體。在此實例中，背閘極垂直於圖9A之截面以x方向延伸，使得一區塊之全部背閘極電晶體受控於一共同背閘極。控制電路連接至各區塊之背閘極，使得可將適當偏壓施加至背閘極。下文進一步說明背閘極之結構。
共同源極線「SL」連接至各NAND串之一端(與連接至位元線之端相對)。此可視為NAND串之源極端，其中位元線端視為NAND串之汲極端。共同源極線可經連接使得一區塊之全部源極線可一起受控於一周邊電路。因此，一區塊之NAND串在一端上之位元線與另一端上之共同源極線之間平行延伸。
圖9B中進一步圖解說明圖9A之3-D NAND記憶體陣列，其展示沿圖9A之A-A’(亦即，沿與WL0及WL63交叉之x-y平面)之一截面。可見一區塊之字線由連接在一起之導電材料條形成。因此，一區塊中之不同串中標記為WL0之全部字線電連接在一起且由一單一導電本體921形成。類似地，一區塊之不同串中標記為WL63之全部字線連接在一起且由一單一導電本體923形成。形成一區塊在一給定層級上之字線 之兩個本體看似自該區塊之相對側延伸之指形交叉指形物。此兩個本體可由淺溝槽隔離(STI)介電質或由任何適合絕緣體分離。在字線之各層級處可發現一類似型樣(例如，WL1與WL62類似地指形交叉，同樣地WL2與WL61等)。不同區塊之字線與彼此隔離。因此，區塊A之WL0係單獨的，且與區塊B之WL0電絕隔離。類似地，區塊A之WL63係單獨的，且與區塊B之WL0電隔離。
記憶體洞展示為圓形(記憶體洞係圓柱形且垂直於所展示之截面以z方向延伸)。一U形NAND串925沿兩個記憶體洞927、929延伸，其中一記憶體洞927穿過本體923且另一記憶體洞929穿過本體921。一串集合由沿x方向對準且共用選擇線(其等亦沿y方向延伸)之全部此等串組成。例如，一此集合由區塊B中由「串3」指示之全部串組成，包含串925。當一區塊內之一給定串集合經選定時，可藉由將適當字線電壓施加一選定字線且施加至未選定字線而讀取該選定字線(或一字線之部分，亦即，與字線交叉之位元線之一子集)。一背閘極(圖9B中未展示)在區塊B之字線下延伸以控制區塊中之全部串之全部BG電晶體。當將一適當偏壓施加至區塊B之BG時，串925之背閘極電晶體及由「串3」指示之全部其他類似串之背閘極電晶體導通以啟用串3之記憶體胞之存取。
圖10A展示沿與NAND串925之記憶體洞927及929交叉之一y-z平面之一截面，使得形成於記憶體洞內之結構清楚可見。圖10A展示記憶體洞927及929在底部處連接在一起使得兩個翼可串聯電連接。
圖10B展示其中形成記憶體胞之記憶體洞929中之層之一堆疊之結構。可見一阻隔介電質「阻隔」181沈積在記憶體洞之壁上以提供電隔離。一電荷捕獲層(CTL)183沈積在阻隔介電質181上。CTL層183在CTL緊密接近於多晶矽字線之處形成電荷儲存元件。一穿隧介電質185經沈積以提供電隔離且容許電荷在某些條件下穿隧至CTL層 183中。一通道層187經沈積以沿串形成記憶體胞之通道。一核心材料189經沈積而形成定位於記憶體洞中之行之核心。
當使用一記憶體洞製造一NAND串時，將層沈積在圓柱形記憶體洞內使得記憶體洞以一實質上均勻方式填充而使全部經沈積層存在於全部層級處(然而可發生記憶體洞直徑及其他尺寸之某一變動)。與其中可藉由光微影圖案化沈積在一基板表面上之膜之平面NAND相比，沈積在一記憶體洞內之膜大體上未以容許此圖案化之一方式曝露。因此，選擇電晶體中可存在由一電荷捕獲層形成之電荷儲存元件。為處置此，可以使選擇電晶體之特性維持在所要範圍內之一方式管理選擇電晶體。於2013年3月13日申請之美國專利申請案第13/801,800號中描述此管理之實例。
通常藉由將與填充記憶體洞相同之層沈積在延伸於一NAND串之記憶體洞之間之一管中而形成背閘極電晶體。管可使用由一選擇性蝕刻蝕除之一犧牲材料形成。管可形成於經適當摻雜之基板之一層中，或形成於上覆基板之一導電材料層內，使得圍封管之材料形成背閘極電晶體之一導電閘極。該導電材料層可形成一區塊之全部背閘極電晶體之一共同閘極。該層可經圖案化使得相鄰區塊之背閘極未經連接，亦即，各區塊含有與其他區塊之部分隔離之導電層之一部分。各此部分可單獨連接至一周邊電路以容許在一逐區塊基礎上控制背閘極。
圖10B展示包含填充背閘極層193內之管之材料堆疊(與記憶體洞929中相同之堆疊)之NAND串925之一背閘極電晶體191之一截面。美國專利申請案第13/927659號中描述背閘極結構及操作之實例。
圖11展示包含串聯連接之主機資料記憶體胞M0至M63、虛擬記憶體胞D0至D3、一源極選擇電晶體、一汲極選擇電晶體及一背閘極電晶體BG之一U形NAND串之一示意圖。選擇電晶體、虛擬胞及背閘極電晶體含有電荷儲存元件(類似於主機資料記憶體胞)。選擇電晶 體、虛擬記憶體胞及背閘極電晶體之臨限電壓可隨時間改變，且此改變可影響存取沿連接至背閘極電晶體之NAND串之記憶體胞之操作。於2013年3月13日申請之美國專利申請案第13/801,800號中描述用以使選擇電晶體及虛擬胞之臨限電壓維持在所要範圍內之操作之實例。於2013年6月26日申請之美國專利申請案第13/927,659號中描述用以使背閘極電晶體之臨限電壓維持在所要範圍內之操作之實例。
壞區塊
在一些記憶體系統中，識別壞區塊且記錄其等位置，使得該等壞區塊不用於主機資料之儲存。可在一記憶體晶粒之初始測試期間識別壞區塊，或可稍後識別壞區塊。在一些情況中，最初良好之一區塊用以在一時段內儲存主機資料，且接著發現係壞的(例如，由於來自寫入擦除循環之磨損)。例如，讀取、寫入或擦除失敗可引起將該區塊識別為一壞區塊。當發生此識別時，將該區塊中可自該區塊複製之任何有效資料複製至該區塊外部之另一位置。隨後，該區塊不用於主機資料之儲存。
可記錄識別為壞區塊之區塊之位置，使得隨後不定址該等區塊。因此，無資料寫入於此等區塊中，且不嘗試讀取或擦除此等區塊。記憶體系統通常經設計而具有大於一指定容量之一實體容量，使得即使一記憶體具有若干壞區塊其仍可儲存指定量之資料。自可用區塊之集區簡單地移除壞區塊。
在許多平面NAND記憶體陣列中，壞區塊之存在對相同平面中或非揮發性記憶體陣列中別處之其他區塊具較小影響。選擇電晶體使壞區塊與記憶體陣列之其餘區塊隔離，且區塊之間之側向間距限制相鄰區塊之胞之間之交互作用。相比之下，一些三維記憶體陣列中之壞區塊可顯著影響一三維記憶體陣列中之其他區塊，尤其相同平面中共用相同位元線集合之其他區塊。
例如，在諸如圖9A中展示之一三維記憶體中，平面之各區塊中之n個垂直NAND串連接至伺服該平面之各位元線。各此垂直NAND串可提供一位元線與一共同源極線之間之某一量之洩漏電流。垂直NAND串並行連接使得即使各個別NAND串具有一相對較小洩漏電流，此等NAND串之累積影響仍可係顯著的。例如，一壞區塊可含有未經程式化之記憶體胞，與記憶體胞經程式化之情況相比，未經程式化之記憶體胞趨向容許更多洩漏電流通過NAND串。選擇電晶體可能不足以將此洩漏電流減小至一可接受位準。具有一或多個壞區塊之一平面可具有通過壞區塊之NAND串之足夠洩漏以影響位元線電壓且因此影響對平面中之良好區塊之存取。此外，因為壞區塊可僅含有未經程式化之胞，所以此等區塊中之電荷量可顯著不同於所使用區塊中之電荷量，所使用區塊在記憶體胞之電荷儲存元件中可含有大量電荷。電荷之缺乏可藉由容許來自此等胞之一些電荷洩漏而影響相鄰區塊之胞。
除壞區塊識別外，一些記憶體系統可將區塊之部分識別為壞的，使得隨後不使用該等部分(而繼續使用相同區塊之其他部分)。例如，可將一三維NAND陣列中之一串集合指定為一壞串集合，而可繼續使用相同區塊中之其他串集合。可將一三維NAND陣列之一區塊中之一或多個層指定為壞層，而可繼續使用相同區塊中之其他層。
根據本發明之一態樣，識別為一壞區塊之一區塊經重組態以減小通過該區塊之NAND串之洩漏電流。使該區塊經受將其置於容許位元線與連接至該壞區塊之一共同源極線之間之較少洩漏電流或無洩漏電流之條件下之一重組態程序，而非使該壞區塊簡單地保持在一擦除狀態中。類似地，可重組態作為壞部分之區塊之部分而繼續使用相同區塊中之其他部分。
作為一重組態程序之部分，各種方法可用以增加NAND串之電 阻，且因此減小通過NAND串之洩漏電流。例如，在選擇電晶體含有一電荷儲存元件(亦即，電荷捕獲層)時，選擇電晶體可經受增加該等選擇電晶體之臨限電壓且因此減小洩漏之一程序。類似地，背閘極電晶體可經受增加其等臨限電壓之一程序。記憶體胞(包含虛擬記憶體胞)可經受一程式化操作以將其等臨限電壓提升至高於擦除位準之某一位準。
圖12A展示選擇電晶體或背閘極電晶體之臨限電壓之一實例。特定言之，圖12A展示此等電晶體可如何具有高於擦除臨限電壓分佈之介於V1與V2之間之一所要臨限電壓範圍。圖12A中展示之分佈對應於已經受某一調諧而使其等臨限電壓在所要範圍內(選擇電晶體及背閘極電晶體之所要範圍可不同)之選擇電晶體或背閘極電晶體。此通常係容許此等電晶體有效地導通或關閉之一範圍。
圖12B展示選擇電晶體或背閘極電晶體之臨限電壓可如何降低而低於一所要範圍之一實例，圖12C展示此等臨限電壓可如何提升而超出所要範圍之一實例，且圖12D展示此等臨限電壓可如何分佈使得一些者低於所要範圍且一些者超出所要範圍之一實例。當發生此等情境之任一者時，可採取適當行動使得電晶體回至所要臨限電壓範圍。
雖然一選擇電晶體或背閘極電晶體之正常操作可期望一特定臨限電壓範圍，但當電晶體在將不操作之一NAND串中時，可能不期望相同臨限電壓範圍。例如，在此一NAND串在一壞區塊中或在一區塊中之一壞串集合中之情況下，無進一步理由使該NAND串導電。通常期望增加此一串之電阻使得通過該串之任何洩漏電流減小。因此，可將此等電晶體之臨限電壓提升至高於操作此等電晶體之所要範圍之一位準。
圖12E展示具有在一範圍V3至V4內之臨限電壓之選擇電晶體或背閘極電晶體之一實例，該範圍高於操作NAND串之所要範圍V1至 V2。在此實例中，V3至V4係確保通過電晶體之洩漏電流較小之一臨限電壓。在一些情況中，所要臨限電壓範圍可無上限(例如，無V4)，使得僅提升此等電晶體之臨限電壓而使其等超出某一臨限電壓(例如，V3)。此等操作中之準確度可係不重要的，使得無需驗證(亦即，此等電晶體可盲目地經受預定序列之脈衝，而無需任何驗證以判定其等是否達到一特定臨限電壓位準)。
雖然圖12E展示可如何增加選擇電晶體及背閘極電晶體之臨限電壓，但亦可增加記憶體胞(包含虛擬記憶體胞)之臨限電壓。例如，可藉由一程式化操作而增加在一壞區塊中或在一區塊之一壞部分中之一NAND串之記憶體胞之臨限電壓。
圖13展示具有四個記憶體狀態(擦除狀態「E」及程式化狀態「A」、「B」及「C」)之一MLC記憶體之胞之一實例。可將不會被存取之記憶體胞程式化至顯著減小通過其等位於其中之NAND串之電流洩漏之一臨限電壓範圍。取決於記憶體設計及指派給不同記憶體狀態之特定臨限電壓，此一臨限電壓可對應於狀態A、B或C，或可不同於此等臨限電壓範圍之任一者。例如，因為隨後不使用在一壞區塊中或在一區塊之壞部分中之一記憶體胞，所以可將其程式化至高於用以儲存資料之臨限電壓之一臨限電壓。圖13展示高於所指派記憶體狀態之任一者之分佈BB。
可藉由施加一預定系列之脈衝及可能類似於一習知程式化之驗證步驟而達成分佈BB。或者，可使用一預定系列之脈衝而無需驗證，此係因為準確度可能並非關鍵的。所使用之程式化脈衝可大於(較高電壓)習知程式化脈衝，使得可快速完成此程式化。
應注意，此處描述之程式化操作不限於通常用以儲存主機資料之記憶體胞(主機資料記憶體胞)，而是包含虛擬記憶體胞。在許多情況中，虛擬記憶體胞未用以儲存資料且從未經存取(未經程式化、讀 取或擦除)，然而其等可具有與其他記憶體胞相同之一結構且可以容許存取之一方式連接。在其他情況中，類似於圖12A中所展示，使虛擬胞之臨限電壓維持在一所要目標範圍中。當虛擬胞在一壞區塊或壞部分中時，類似於圖13之主機資料記憶體胞，可將虛擬胞之臨限電壓提升至一更高位準。
除壞區塊及一區塊中之壞NAND串集合外，當一區塊中之一或多個層有缺陷時，該區塊之一部分可變成壞的。例如，一層之字線(例如，圖9A之區塊A之WL30及WL33)可一起短路使得該層中之記憶體胞不可用。再者，因為無法適當加偏壓於短路字線，所以沿相鄰字線之記憶體胞可能不可用。因此，包含較低字線之區塊A之一部分被視為一壞部分且可被如此識別(可將其位置記錄在一壞區塊映射中使得該處不儲存資料)。隨後，可期望提升此一壞區塊中之記憶體胞(包含虛擬記憶體胞)之臨限電壓，使得可存取該區塊中之其他層。
當重組態作為一壞部分之一區塊之一部分時，該區塊之剩餘部分(良好部分)繼續用以儲存主機資料。隨後，當儲存於該區塊中之全部主機資料變得過時時，可擦除該區塊。此可影響該區塊之壞部分以及良好部分。例如，在區塊之擦除期間，可使在重組態期間已提升其等臨限電壓之壞部分中之記憶體胞之臨限電壓回至擦除位準。因此，在一擦除操作之後，可需要對區塊之壞部分重複一重組態操作(至少關於記憶體胞)。每當擦除區塊時可重複此重組態。選擇電晶體之重組態可係不必要的。
圖14係展示可如何重組態141一壞區塊之一流程圖。將選擇電晶體之臨限電壓增加143至超出操作選擇電晶體之所要範圍之一位準。將主機資料記憶體胞之臨限電壓提升145至可對應於一程式化記憶體狀態或可不同(例如，高於任何記憶體狀態)之一位準。亦將虛擬記憶體胞之臨限電壓提升147至可與主機資料記憶體胞相同之一位準。亦 將背閘極電晶體之臨限電壓提升148至更高位準。將壞區塊之位置記錄148在一壞區塊映射或其他記錄結構中，使得不允許對該區塊之後續存取。可類似地執行一區塊之一壞部分之重組態。
雖然圖14之實例展示選擇電晶體、主機資料記憶體胞、虛擬記憶體胞及背閘極電晶體之臨限電壓皆在一重組態操作中增加，但可不必執行全部此等步驟。在一些情況中，僅重組態選擇電晶體係足夠的。在其他實例中，僅重組態主機資料記憶體胞或僅重組態主機資料記憶體胞之一子集。重組態可施加於一區塊中之全部電晶體，或可施加至一區塊之電晶體之任何適合子集。在其中一部分區塊係壞的之情況中，重組態可施加至該壞部分中之全部電晶體，或施加至該壞部分之電晶體之任何適合子集。
各種硬體配置可用以實行本發明之態樣。圖15展示其中一記憶體晶片403上之周邊電路401包含識別壞區塊或區塊之壞部分之壞區塊識別電路405及壞區塊重組態電路407之一實例。壞區塊重組態電路407增加一3-D NAND陣列406(不同實施例可具有一或多個)中之背閘極電晶體及/或選擇電晶體及/或主機資料記憶體胞及/或虛擬記憶體胞之臨限電壓。壞區塊重組態電路407之組態可類似於用以程式化記憶體胞之程式化電路且在一些情況中可組合該等電路。重組態電路可係將電荷添加至電荷儲存元件以增加臨限電壓之電荷增加電路。然而，電荷增加電路大體上將電荷均勻地添加至背閘極電晶體、選擇電晶體、主機資料記憶體胞及/或虛擬胞以將其等引至一均勻指定位準，而程式化電路將記憶體胞程式化至反映待儲存之資料之各種位準。一壞區塊清單/映射411維持關於壞區塊及/或區塊之壞部分之位置之資訊，使得一旦一壞區塊或部分經識別為壞的且經重組態便禁止進一步存取。
結論
為闡釋及描述之目的，已呈現本發明之前述[實施方式]。其並非旨在係詳盡的或將本發明限制於所揭示之精確形式。可根據上文教示進行許多修改及變動。選定所描述之實施例以便最佳說明本發明之原理及其實際應用，以藉此使熟習此項技術者能夠在各種實施例中並運用適於預期之特定使用之各種修改來最佳地利用本發明。期望本發明之範疇由本發明之隨附申請專利範圍界定。
141‧‧‧步驟
143‧‧‧步驟
145‧‧‧步驟
147‧‧‧步驟
148‧‧‧步驟
149‧‧‧步驟

Claims (26)

  1. 一種操作一區塊可擦除非揮發性記憶體陣列之複數個區塊之方法，其包括：將該複數個區塊之一區塊識別為一壞區塊；回應於將該區塊識別為一壞區塊而記錄該壞區塊之位置資訊以防止主機資料在該壞區塊中之後續儲存；及回應於將該區塊識別為一壞區塊而藉由增加該區塊之至少一電晶體之臨限電壓來執行作為一壞區塊之該區塊之一重組態。
  2. 如請求項1之方法，其中該至少一電晶體係一選擇電晶體。
  3. 如請求項1之方法，其中該至少一電晶體係一記憶體胞電晶體。
  4. 如請求項1之方法，其中該至少一電晶體係一虛擬記憶體胞電晶體。
  5. 如請求項1之方法，其中該至少一電晶體係一背閘極電晶體。
  6. 如請求項1之方法，其中作為一壞區塊之該區塊之該重組態包含增加該區塊之多個選擇電晶體及多個記憶體胞電晶體之臨限電壓。
  7. 如請求項6之方法，其中作為一壞區塊之該區塊之該重組態包含增加該區塊之全部選擇電晶體及全部記憶體胞電晶體之臨限電壓。
  8. 如請求項1之方法，其中作為一壞區塊之該區塊之該重組態包含將電壓脈衝施加至該區塊之記憶體胞及驗證源自該等電壓脈衝之增加的臨限電壓。
  9. 如請求項1之方法，其進一步包括，在將該區塊識別為一壞區塊之後及在執行作為一壞區塊之該區塊之該重組態之前，將主機資料自該壞區塊複製至該記憶體陣列中在該壞區塊外部之一位 置。
  10. 如請求項1之方法，其中該非揮發性記憶體陣列係一三維非揮發性記憶體陣列，其包含連接包含識別為一壞區塊之該區塊之一平面之區塊之複數個水平位元線。
  11. 如請求項10之方法，其中該複數個水平位元線連接該平面之垂直NAND串，各垂直NAND串包括串聯連接之複數個記憶體胞及一選擇電晶體，且其中該重組態增加該區塊之該等記憶體胞及該等選擇電晶體之臨限電壓，藉此增加該區塊之該等垂直NAND串之電阻，同時使該平面中之其他區塊之垂直NAND串保持不變。
  12. 如請求項1之方法，其中將一區塊識別為一壞區塊發生在使用該非揮發性記憶體陣列一時期之後，包含使用該區塊成功儲存主機資料。
  13. 如請求項1之方法，其中將一區塊識別為一壞區塊發生在該非揮發性記憶體陣列之初始測試期間，在該區塊用以儲存主機資料之任何使用之前。
  14. 一種區塊可擦除非揮發性記憶體陣列，其包括：記憶體胞之複數個區塊，各區塊具有記憶體胞之複數個NAND串，其中一個別NAND串之各端處具有選擇電晶體；一壞區塊識別電路，其將一區塊識別為一壞區塊；及一壞區塊重組態電路，其藉由增加作為一壞區塊之一區塊之電晶體之臨限電壓而重組態該區塊。
  15. 如請求項14之非揮發性記憶體陣列，其中該複數個NAND串係垂直NAND串且其中各記憶體胞含有一電荷捕獲層且各選擇電晶體含有一電荷捕獲層。
  16. 如請求項14之非揮發性記憶體陣列，其進一步包括一壞區塊映 射電路，其記錄一壞區塊之一位置使得該壞區塊在識別為一壞區塊之後不用於資料之儲存。
  17. 一種操作一三維非揮發性NAND記憶體陣列之複數個區塊之方法，其包括：將該複數個區塊之一區塊識別為一壞區塊；回應於將該區塊識別為一壞區塊而記錄該壞區塊之位置資訊以防止主機資料在該壞區塊中之後續儲存；及回應於將該區塊識別為一壞區塊而藉由增加記憶體胞之臨限電壓及增加該區塊之選擇電晶體之臨限電壓來執行作為一壞區塊之該區塊之一重組態。
  18. 如請求項17之方法，其中增加記憶體胞之臨限電壓包含將全部記憶體胞程式化至一預定臨限電壓且驗證實質上全部記憶體胞達到該預定臨限電壓。
  19. 如請求項17之方法，其中增加記憶體胞之臨限電壓包含運用一預定系列之電壓脈衝程式化全部記憶體胞而無需驗證。
  20. 如請求項17之方法，其中該區塊由於一程式化失敗而被識別為一壞區塊，進一步包括在執行該重組態之前將該區塊中之資料複製至另一區塊。
  21. 如請求項17之方法，其中該區塊由於無法自該區塊擦除過時資料而被識別為一壞區塊，其中在不自該區塊複製該過時資料之情況下執行該區塊之該重組態。
  22. 如請求項19之方法，其中在並非壞區塊之區塊中，將選擇電晶體之臨限電壓維持在一第一範圍內，且其中該重組態將選擇電晶體之臨限電壓增加至高於該第一範圍之一第二範圍。
  23. 一種操作一區塊可擦除非揮發性記憶體陣列之一區塊之方法，其包括： 將該區塊之一部分識別為一壞部分；回應於將該部分識別為一壞部分而記錄該壞部分之位置資訊以防止主機資料在該壞部分中之後續儲存；及回應於將該部分識別為一壞部分而藉由增加該壞部分之至少一電晶體之臨限電壓來執行作為一壞部分之該部分之一重組態，同時使該區塊之其他部分保持未經重組態。
  24. 如請求項23之方法，其中該壞部分由該區塊中識別為一壞串集合之至少一串集合組成，該區塊中之其他串集合保持未經重組態且隨後用於主機資料之儲存。
  25. 如請求項23之方法，其中該壞部分由該區塊中識別為一壞層之記憶體胞之至少一層組成，該區塊中之其他層保持未經重組態且隨後用於主機資料之儲存。
  26. 如請求項23之方法，其進一步包括：在執行作為一壞部分之該部分之該重組態之後，將主機資料儲存於該區塊之該等其他部分中，隨後擦除該區塊，且隨後藉由增加該壞部分之至少一電晶體之臨限電壓而重複作為一壞部分之該部分之重組態，同時使該區塊之該等其他部分保持未經重組態。
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