JP2009266349A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

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Abstract

【課題】メモリセルトランジスタの劣化を判定する。
【解決手段】メモリシステム1は、複数のメモリセルトランジスタを含む不揮発性メモリ10と、メモリセルトランジスタの電流経路の一端に電気的に接続されたビット線BLと、メモリセルトランジスタの電流経路の他端に電気的に接続されたソース線SLと、メモリセルトランジスタのゲート電極に電気的に接続されたワード線WLと、ビット線BLに電気的に接続され、かつメモリセルトランジスタからデータを読み出すセンスアンプ回路13と、ワード線WLに電気的に接続され、かつメモリセルトランジスタがオンする読み出し電圧をワード線WLに印加するロウデコーダ11と、オン状態のメモリセルトランジスタに流れるセル電流を測定して当該メモリセルトランジスタの劣化を判定するステートマシン18とを含む。
【選択図】図1

Description

本発明は、不揮発性半導体記憶装置に係り、例えば電気的に書き換えが可能な不揮発性半導体記憶装置に関する。
電気的に書き換えが可能な不揮発性半導体メモリとしては、NAND型フラッシュメモリが知られている。このNAND型フラッシュメモリは、半導体基板上に、トンネル絶縁膜、電荷蓄積層、ゲート間絶縁膜、制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備えている。
このような構造を有するメモリセルトランジスタでは、書き換えを繰り返すと、トンネル絶縁膜にトラップされた電子が増加し、メモリセルトランジスタが劣化する。劣化したメモリセルトランジスタは、閾値電圧が高くなるため書き込みが速くなり、オーバープログラム(書き込みにより所望の閾値電圧より高くなる不良)が起こりやすくなる。また、劣化したメモリセルトランジスタは、高温放置によりトラップされた電子がデトラップされ、大きく閾値落ちするため、データ保持特性が劣化する。
現在のNAND型フラッシュメモリでは、このようなメモリセルトランジスタの劣化が起こっても動作が保証できるよう書き込みや読み出しの設定にマージンを持たせている。しかしながら、劣化したメモリセルトランジスタの動作を保証するような設定に合わせ込むと、製品出荷直後などの劣化がほとんどない状態ではパフォーマンスが悪くなってしまう。また、高温での書き換えの間隔を長くすることでメモリセルトランジスタの劣化が回復する場合もあるため、数千回、数万回の書き換えを行った後のメモリセルトランジスタの劣化程度はその条件によって大きく異なってくる。
また、NAND型フラッシュメモリは、数千回、数万回の書き換えを行った後のデータ保持特性を保障するため、製品出荷前に信頼性評価を行っている。例えば、NAND型フラッシュメモリの寿命を見積るためには、数百時間の信頼性評価を要する。このため、プロセス変更時や量産中に信頼性を短時間でモニタするのは非常に困難である。
この種の関連技術として、メモリセルトランジスタに対するデータの書込み/消去後にベリファイ読み出しを行い、データの書込み/消去が正しく行われたかを検証する。これらデータの書込み/消去とベリファイ読み出し動作をデータの書き込み/消去が正しく行われるまで所定回数繰り返し、所定回数繰り返しても正しいデータ書込み/消去が実行されなかったときに、メモリセルトランジスタが劣化したと判断し、劣化したメモリセルトランジスタに代えて冗長用メモリセルトランジスタを選択する技術が開示されている(例えば、特許文献1参照)。
特開平8−7597号公報
本発明は、メモリセルトランジスタに流れるセル電流を測定することで、メモリセルトランジスタの劣化を判定することが可能な不揮発性半導体記憶装置を提供する。
本発明の一視点に係る不揮発性半導体記憶装置は、複数のブロックを有し、各ブロックは、第1の絶縁膜、電荷蓄積層、第2の絶縁膜、ゲート電極が順に積層された積層ゲート構造を有する複数のメモリセルトランジスタを含む、不揮発性メモリと、前記メモリセルトランジスタの電流経路の一端に電気的に接続されたビット線と、前記メモリセルトランジスタの電流経路の他端に電気的に接続されたソース線と、前記ゲート電極に電気的に接続されたワード線と、前記ビット線に電気的に接続され、かつ前記メモリセルトランジスタからデータを読み出すセンスアンプ回路と、前記ワード線に電気的に接続され、かつ前記メモリセルトランジスタがオンする読み出し電圧を前記ワード線に印加するロウデコーダと、オン状態のメモリセルトランジスタに流れるセル電流を測定して当該メモリセルトランジスタの劣化を判定する制御部とを具備する。
本発明によれば、メモリセルトランジスタに流れるセル電流を測定することで、メモリセルトランジスタの劣化を判定することが可能な不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
(第1の実施形態)
[1.メモリシステム1の構成]
本実施形態のメモリシステム(不揮発性半導体記憶装置)1は、例えば、ホスト装置が実装されたプリント基板上に実装され、バスを介してホスト装置との間でデータの転送を行う。或いは、本実施形態のメモリシステム1は、ホスト装置に対して着脱可能なように構成され、ホスト装置に接続された状態でバスを介してホスト装置との間でデータの転送を行う。図1は、本発明の第1の実施形態に係るメモリシステム1の構成を示すブロック図である。
メモリセルアレイ10は、電気的に書き換えが可能であり、不揮発性半導体メモリの一種であるNAND型フラッシュメモリから構成される。メモリセルアレイ10は、データ消去の単位である複数個のブロックを備えている。メモリセルアレイ10には、それぞれがロウ方向に延在するように複数のワード線WLが配設されている。また、メモリセルアレイ10には、それぞれがカラム方向に延在するように複数のビット線BLが配設されている。
ロウデコーダ11は、メモリセルアレイ10の行選択(ワード線選択)を行い、カラムデコーダ12は、メモリセルアレイ10の列選択(ビット線選択)を行う。データラッチを含むセンスアンプ回路13は、メモリセルアレイ10のビット線BLに接続され、メモリセルアレイ10からデータの読み出しを行い、或いは外部回路から供給された書き込みデータをメモリセルアレイ10に書き込む。
データ読み出し時、センスアンプ回路13に読み出されたデータは、データバス14、及び入出力バッファ15を介して、外部回路(例えば、ホストコントローラ2)に出力データDOとして出力される。データ書き込み時、ホストコントローラ2からメモリシステム1に入力された入力データDIは、入出力バッファ15、及びデータバス14を介して、書き込みデータとしてセンスアンプ回路13に送られる。
ホストコントローラ2から供給されるアドレスADDは、入出力バッファ15を介して、アドレスレジスタ16に保持される。アドレスレジスタ16に保持されたアドレスADDは、ロウデコーダ11及びカラムデコーダ12に送られる。ホストコントローラ2から供給されるコマンドCMDは、コマンドインターフェース17によってデコードされ、制御部であるステートマシン18に送られる。
ステートマシン(制御部)18は、動作モードに応じて供給されるコマンドCMDに基づいて、データ書き込み、データ読み出し、及びデータ消去の制御を行う。これらの動作を制御するために、ステートマシン18は、ロウデコーダ11、カラムデコーダ12、センスアンプ回路13、ソース線制御回路19、及びPウェル制御回路20の動作を制御する。
ソース線制御回路19は、メモリセルアレイ10内に設けられるソース線SLの電圧CELSRCを制御する。Pウェル制御回路20は、動作モードに応じて、メモリセルアレイ10を構成する複数個のブロックに対応する複数のP型半導体領域(P型ウェル)の電圧を制御する。
図2は、メモリセルアレイ10の構成を示す概略図である。前述したように、メモリセルアレイ10は、データ消去の単位である複数個のブロックを備えている。図2には、メモリセルアレイ10が1024個のブロック(ブロックm0〜m1023)を備えている場合を例示している。
図3は、メモリセルアレイ10に含まれる1個のブロックの構成を示す回路図である。1個のブロックは、X方向に沿って順に配列された複数個(例えば16416個)のNANDストリングを備えている。複数個のNANDストリングにそれぞれ含まれる選択トランジスタST1は、ドレインがビット線BLに接続され、ゲートが選択ゲート線SGDに共通接続されている。また、複数個のNANDストリングにそれぞれ含まれる選択トランジスタST2は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGSに共通接続されている。
各NANDストリングにおいて、複数個(例えば32個)のメモリセルトランジスタMT(以下、単にセルという場合もある)は、選択トランジスタST1のソースと選択トランジスタST2のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数個のメモリセルトランジスタMTは、隣接するもの同士で拡散領域(ソース領域若しくはドレイン領域)を共有するような形でY方向に直列接続される。
そして、最もドレイン側に位置するメモリセルトランジスタMTから順に、制御ゲート電極がワード線WL0〜WL31にそれぞれ接続されている。従って、ワード線WL0に接続されたメモリセルトランジスタMTのドレインは選択トランジスタST1のソースに接続され、ワード線WL31に接続されたメモリセルトランジスタMTのソースは選択トランジスタST2のドレインに接続されている。
図4は、NANDストリングの構成を示す断面図である。半導体基板30内には、P型ウェル(P−well)31が形成されている。各メモリセルトランジスタMTは、P型ウェル31上に形成された積層ゲート構造を備えたMOSFET(metal oxide semiconductor field effect transistor)から構成される。積層ゲート構造は、P型ウェル31上に、トンネル絶縁膜33、電荷蓄積層(浮遊ゲート電極)34、ゲート間絶縁膜35、制御ゲート電極36が順に積層されて構成されている。隣接する積層ゲート構造間のP型ウェル31内には、拡散領域32が設けられている。
メモリセルトランジスタMTは、浮遊ゲート電極34に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタMTは、2値(1ビット)を記憶するように構成されていてもよいし、多値(2ビット以上のデータ)を記憶するように構成されていてもよい。
また、選択トランジスタST1は、P型ウェル31上に設けられたゲート絶縁膜37、ゲート絶縁膜37上に設けられたゲート電極38、及びP型ウェル31内に互いに離間して設けられたソース及びドレインから構成されている。選択トランジスタST2についても同様である。
ワード線WL0〜WL31は、ブロック内のNANDストリング間で、メモリセルトランジスタMTの制御ゲート電極を共通に接続している。つまり、1個のブロック内において同一行にあるメモリセルトランジスタMTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続される16416個のメモリセルトランジスタMTは1ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
また、ビット線BL0〜BL16415は、ブロック間で、選択トランジスタST1のドレインを共通接続している。つまり、複数個のブロック内において同一列にあるNANDストリングは、同一のビット線BLに接続される。
本実施形態では、隣接する偶数番ビット線BLeと奇数番ビット線BLoとが一個のセンスアンプSAを共有する、共有センスアンプ方式が用いられる。これは、メモリセルアレイ10の微細化により、ビット線ピッチ毎にセンスユニットを配置することが困難であること、及び隣接ビット線間の容量結合ノイズが大きくなることを考慮した結果である。偶数番ビット線BLeと奇数番ビット線BLoとは、その一方が選択される時に他方をシールド線として用いることにより、ビット線間の容量結合によるノイズの影響を低減することができる。
よって、本実施形態のNAND型フラッシュメモリでは、一本のワード線と全偶数番ビット線BLeにより選択されるメモリセルトランジスタMTの集合が第1ページ(偶数ページ)を構成し、同ワード線と全奇数番ビット線BLoにより選択されるメモリセルトランジスタMTの集合が第2ページ(奇数ページ)を構成する。
図5は、センスアンプ回路13に含まれる1個のセンスユニット(センスアンプ)SAの構成を示す回路図である。センスアンプSAへの制御信号は、ステートマシン18から供給される。
共有センスアンプ方式を用いる場合、メモリシステム1は、ビット線選択回路(選択トランジスタQ1〜Q4)を備えている。すなわち、ビット線選択回路は、ビット線BLe,BLoを選択的にノードSABLに接続するための選択信号BLSe,BLSoによりゲートが駆動される選択トランジスタQ1,Q2と、非選択状態のビット線BLe或いはBLoに対して固定バイアスBLCRLを与えるため信号BLASe,BLASoによりゲートが駆動されるバイアス用トランジスタQ3,Q4とを有する。
ノードSABLは、クランプ用NMOSトランジスタQ5を介してセンスノードTDCに接続される。クランプ用NMOSトランジスタQ5のゲートには、信号BLCLAMPが供給される。NMOSトランジスタQ5は、ビット線電圧をクランプする機能と、ビット線データのプリセンスアンプの機能とを有する。センスノードTDCには、ビット線をプリチャージするためのプリチャージ用NMOSトランジスタQ6を介してプリチャージ電圧VPREが供給される。NMOSトランジスタQ6のゲートには、信号BLPREが供給されている。また、センスノードTDCには、電荷保持用キャパシタCが接続されている。
さらに、センスノードTDCには、データ転送用NMOSトランジスタQ7、Q19を介してデータラッチPDC、SDCが並列接続されている。データラッチPDC、SDCは、クロックトインバータを用いて構成されている。
データラッチPDCは、データ書き込み及び読み出しに用いられるメインのデータ記憶回路である。データラッチPDCは、クロックトインバータCI1、CI2、及びNMOSトランジスタQ14により構成されている。NMOSトランジスタQ14は、クロックトインバータCI1の入力とクロックトインバータCI2の入力との相互間に接続されている。このNMOSトランジスタQ14のゲートには、信号EQ1が供給されている。クロックトインバータCI1の活性/非活性は、信号SEN1,SEN1nによって制御される。クロックトインバータCI2の活性/非活性は、信号LAT1,LAT1nによって制御される。
データラッチPDCのノードN1とセンスノードTDCとの間には、書き込みデータを一時保持する記憶ノードDDCを備えたデータ書き戻し回路が構成されている。具体的には、記憶ノードDDCとなるNMOSトランジスタQ9のゲートと、ノードN1との間には、データ転送用NMOSトランジスタQ8が設けられている。NMOSトランジスタQ8のゲートには、信号DTGが供給されている。
NMOSトランジスタQ9の電流経路の一端には、プリチャージ電圧VPREが供給されている。NMOSトランジスタQ9の電流経路の他端とセンスノードTDCとの間には、記憶ノードDDCの保持データに応じて次サイクルの書き込みデータを決定するための、書き戻し用NMOSトランジスタQ10が設けられている。NMOSトランジスタQ10のゲートには、信号REGが供給されている。このような構成により、記憶ノードDDCに保持されたデータに従い、ベリファイ読み出し時にセンスノードTDCを強制的に放電し、或いは充電するといった制御が可能になる。
記憶ノードBDCは、データ書き込み時に、特定のベリファイレベルより若干低いベリファイレベルに達したかどうかを示すデータを記憶する。記憶ノードBDCとなるNMOSトランジスタQ12のゲートとノードN1との間には、データ転送用NMOSトランジスタQ11が設けられている。NMOSトランジスタQ11のゲートには、信号DTGBが供給されている。
NMOSトランジスタQ12の電流経路の一端には、プリチャージ電圧VPRE_BDCが供給されている。NMOSトランジスタQ12の電流経路の他端とセンスノードTDCとの間には、記憶ノードBDCの保持データに応じて次サイクルの書き込みデータを決定するための、書き戻し用NMOSトランジスタQ13が設けられている。NMOSトランジスタQ13のゲートには、信号BREGが供給されている。このような構成により、記憶ノードBDCに保持されたデータに従い、ベリファイ読み出し時にセンスノードTDCを強制的に放電し、或いは充電するといった制御が可能になる。
データラッチPDCのノードN2は、NMOSトランジスタQ16のゲートに接続されている。このNMOSトランジスタQ16の電流経路の一端は、NMOSトランジスタQ15を介して接地されている。このNMOSトランジスタQ15のゲートには、信号CHK1が供給されている。NMOSトランジスタQ16の電流経路の他端は、トランスファーゲートを構成するNMOSトランジスタQ17、Q18の電流経路の一端に接続されている。NMOSトランジスタQ17のゲートには信号CHK2nが供給されている。NMOSトランジスタのゲートは、センスノードTDCに接続されている。NMOSトランジスタQ17、Q18の電流経路の他端には、信号COMiが供給されている。この信号COMiは全センスアンプSAに共通の信号であり、全センスアンプSAのベリファイが完了したかどうかを示す信号である。すなわち、ベリファイが完了すると、PDCのノードN2がローレベルとなる。この状態において、信号CHK1、CHK2nをハイレベルとすると、ベリファイが完了している場合、信号COMiがハイレベルとなる。
データラッチSDCは、クロックトインバータCI3、CI4、及びNMOSトランジスタQ20、Q21により構成されている。NMOSトランジスタQ20は、クロックトインバータCI3の入力と、クロックトインバータCI4の入力との間に接続されている。NMOSトランジスタQ20のゲートには、信号EQ2が供給されている。データラッチSDCのノードN3は、NMOSトランジスタQ21を介して接地されている。NMOSトランジスタQ21のゲートには、信号PRSTが供給されている。
データラッチSDCのノードN3は、カラム選択トランジスタQ22を介して入出力データ線IOに接続され、データラッチSDCのノードN4は、カラム選択トランジスタQ23を介して入出力データ線IOnに接続される。これらカラム選択トランジスタQ22、Q23のゲートにはそれぞれ、カラムデコーダ12からカラム選択信号CSLiが供給されている。
[2.メモリシステム1の動作]
このように構成されたメモリシステム1の動作について説明する。メモリセルトランジスタMTは、書き込み及び消去を繰り返していくうちにトンネル絶縁膜に電子がトラップされ、その影響でメモリセルトランジスタMTに流れる電流(以下、セル電流という)は劣化とともに減少して行く。このため、セル電流を評価することでメモリセルトランジスタMTが劣化しているかどうかを判定すること可能である。
図6は、劣化前のメモリセルトランジスタ(劣化前セル)と劣化後のメモリセルトランジスタ(劣化後セル)との電流−電圧特性を示す図である。横軸はメモリセルトランジスタMTの制御ゲート電極に印加する電圧(VCG)、縦軸はメモリセルトランジスタMTのセル電流Iの自然対数(logI)を示している。なお、劣化前セル及び劣化後セル共にデータが消去された状態での特性である。図6に示すように、劣化後セルは、劣化前セルに比べて、セル電流Iが減少している。
[2−1.劣化ブロック判定動作]
図7は、劣化したブロックを判定するための判定動作を示すフローチャートである。本実施形態の劣化ブロック判定動作には、各メモリセルトランジスタのセル電流を測定するセル電流測定動作が含まれる。このセル電流測定動作は、通常のデータ読み出し動作を応用して行われる。なお、NANDストリング中にデータが書き込まれているセルがあるとその影響でセル電流が減少してしまうため、劣化ブロック判定動作を行う場合は、予めブロックのデータを消去しておく。
まず、ホストコントローラ2は、メモリシステム1に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると(ステップS10)、ステートマシン18は、1個のブロック内の全メモリセルトランジスタMTに対してセル電流を測定する(セル電流測定動作)(ステップS11)。そして、ステートマシン18は、各セル電流を評価することによって、測定対象のメモリセルトランジスタMTが劣化している(劣化したセルである)か否かを判定する。具体的には、書き換えを全く行っていないメモリセルトランジスタのセル電流が1μA以上である場合、書き換えを繰り返したメモリセルトランジスタのセル電流が所定値、例えば0.1μA未満である場合に、そのメモリセルトランジスタは劣化していると判定する。
続いて、ステートマシン18は、1個のブロックに含まれる全メモリセルトランジスタMTの数に対して劣化したセルの数が所定割合(例えば8割)を超えたか否かを判定する(ステップS12)。この所定割合は、劣化したブロックを判定する基準となり、任意に設定可能である。所定割合を超えた場合、ステートマシン18は、当該ブロック内の冗長部に、劣化したブロックであることを示すフラグを書き込む(ステップS13)。一方、ステップS12において所定割合を超えていないと判定された場合、ステートマシン18は、当該ブロックに対してフラグを書き込まない。続いて、ステートマシン18は、全ブロックに対してセル電流の測定が完了するまで、ステップS11〜S13までの動作を繰り返す(ステップS14)。
次に、メモリセルトランジスタMTのセル電流測定動作について説明する。セル電流は、メモリセルトランジスタMTの放電特性によって測定される。通常の読み出し動作においては、他のセルの影響やセル電流劣化の影響を見えにくくするために、ビット線放電時間を十分に取り、NANDストリングを流れる電流が少ないところで閾値電圧を判定している。しかし、本実施形態のセル電流測定動作では、電流の多いところで判定を行いたいため、通常の読み出し動作に比べて、ビット線放電時間を短く設定できるようにしている。
図8は、セル電流測定時におけるビット線の放電特性を示す図である。横軸はビット線の放電時間、縦軸はビット線電圧(BL電圧)を示している。また、図8には、書き込み状態のセル(書き込みセル)、消去状態かつ劣化前のセル(劣化前消去セル)、及び消去状態かつ劣化後のセル(劣化後消去セル)についての放電特性を示している。
劣化前消去セルでは、ビット線の放電が開始されると、ビット線電圧は急激に低下し一定の値に落ち着く。一方、劣化後消去セルでは、ビット線の放電が開始されると、セル電流が小さいため、ビット線電圧が緩やかに低下し一定の値に落ち着く。本実施形態では、セル電流を測定するタイミングは、劣化前消去セルが消去状態(“0”データ記憶)として判定され、劣化後消去セルが書き込み状態(“1”データ記憶)として判定される放電時間に設定される。
この結果、メモリセルトランジスタMTの制御ゲート電極に消去状態でオンする読み出し電圧を印加しつつ図8に示したタイミングでセル電流を測定した場合、劣化前消去セルでは、ビット線電圧が十分下がっているため消去状態(“0”データ記憶)として判定される一方、劣化後消去セルでは、ビット線電圧があまり下がっていないため書き込み状態(“1”データ記憶)として判定される。このようにして、メモリセルトランジスタMTのセル電流を測定することが可能となる。
図9は、メモリシステム1のセル電流測定動作を示すタイミングチャートである。まず、ソース線制御回路19は、ソース線SLの電圧CELSRCを接地電圧Vssに設定する。また、ロウデコーダ11によって選択ゲート線SGSは接地電圧Vssに設定されており、選択トランジスタST2はオフしている。
続いて、ビット線BLがプリチャージされる。すなわち、ロウデコーダ11によって選択ゲート線SGDが、電源電圧Vddよりトランジスタの閾値電圧Vthだけ高い電圧Vsg(Vdd+Vth)に設定され、選択トランジスタST1がオンする。続いて、プリチャージ電圧VPREが電源電圧Vddに設定され、信号BLPREが電圧Vsgに設定される。これにより、NMOSトランジスタQ6がオンし、センスノードTDCは電圧Vddに設定される。そして、信号BLCLAMPが電圧Vclamp(例えばVdd+Vth)に設定されることでクランプ用NMOSトランジスタQ5がオンし、ビット線が電圧Vddにプリチャージされる。その後、信号BLCLAMPが接地電圧Vssに設定されてクランプ用NMOSトランジスタQ5がオフし、ビット線がフローティング状態になる。
また、ロウデコーダ11によって測定対象のメモリセルトランジスタが接続されたワード線WL(選択ワード線)が読み出し電圧Vcgrxxに設定され、それ以外のワード線WL(非選択ワード線)が全データ閾値電圧の上限値より高い読み出しパス電圧Vreadに設定される。なお、2値の場合を例にとると、読み出し電圧Vcgrxxは、消去状態のセル(“0”データを保持するセル)がオンし、かつ書き込み状態のセル(“1”データを保持するセル)がオフする電圧に設定される。
続いて、ビット線BLが放電される。すなわち、ロウデコーダ11によって選択ゲート線SGSが、電圧Vsg(Vdd+Vth)に設定され、選択トランジスタST2がオンする。
続いて、データラッチPDCを非活性状態にしてからNMOSトランジスタQ7をオンし、センスノードTDCとノードN1とを同電圧にする。そして、電圧VPREを電源電圧Vddに設定した後、NMOSトランジスタQ6をオンさせてセンスノードTDCを電源電圧Vddにプリチャージする。その後、NMOSトランジスタQ6をオフする。
続いて、信号BLCLAMPにセンス電圧Vsenを印加する。ここで、選択トランジスタST2がオンしてから、信号BLCLAMPにセンス電圧Vsenを印加するまでのBL放電時間は、通常の読み出し動作に比べて、短く設定される。
ビット線電圧が“VPRE−Vth”から“Vsen−Vt”まで放電されていた場合、クランプ用NMOSトランジスタQ5がオンするため、ノードTDC、N1の電圧は、ビット線電圧とほぼ等しくなるまで低下する。この時、ノードTDC、N1の電圧は、Vddからビット線電圧まで低下する。また、ノードTDC、N1の容量に比べて、ビット線容量は非常に大きいため、ノードTDC、N1の電荷は瞬時に抜ける。一方、ビット線電圧が“Vsen−Vth”まで放電されていない場合は、クランプ用NMOSトランジスタQ5がオンしないため、ノードTDC、N1にはVddが保持される。続いて、データラッチPDCを活性状態にして、センスノードTDCの電圧をデータラッチPDCでセンスする。このようにして、メモリセルトランジスタMTのセル電流を測定することが可能となる。
[2−2.書き込み動作]
セルが劣化すると、これのトンネル絶縁膜にトラップされる電子が増加するため、セルの閾値電圧が高くなる。これにより、劣化後のセルは、劣化前のセルに比べて、より書き込みされやすくなる。NAND型フラッシュメモリを多値で使用する場合、データを書き込む際に所望の閾値電圧より高い閾値電圧に設定されてしまう結果、所望のデータと異なるデータが書き込まれてしまう、いわゆるオーバープログラムと呼ばれる不良が発生する。
しかし、本実施形態では、劣化したブロックが予め判定できるため、劣化したブロックに対しては、データ書き込み時に書き込み電圧を下げることでオーバープログラムを抑制することができる。すなわち、前述したように劣化したブロックであるか否かを判定し、劣化したブロックである場合には、以後、そのブロックに対しては書き込み電圧を変更して書き込み動作を行うようにしている。図10は、メモリシステム1の書き込み動作を示すフローチャートである。
まず、ホストコントローラ2は、メモリシステム1に対して書き込みコマンドを発行し、さらに、アドレス及びデータを送る。メモリシステム1は、これら書き込みコマンド、アドレス、及びデータを受ける(ステップS20)。
続いて、ステートマシン18は、アドレスに対応するブロックから、劣化したブロックであるか否か示すフラグを読み出す(ステップS21)。そして、ステートマシン18は、このフラグを用いて、上記ブロックが劣化しているか否かを判定する(ステップS22)。ブロックが劣化していない場合、ロウデコーダ11は、通常の書き込み電圧を用いて、上記ブロックに対してデータの書き込みを実行する(ステップS24)。
一方、ステップS22においてブロックが劣化していると判定された場合、ロウデコーダ11は、通常の書き込み電圧より低い劣化用書き込み電圧を用いて、上記ブロックに対してデータの書き込みを実行する(ステップS23)。書き込み電圧の下げ幅は、メモリセルトランジスタMTの特性に基づいて決定され、例えば、劣化したメモリセルトランジスタMTの閾値電圧が上昇した分だけ書き込み電圧を下げるようにする。このような書き込み動作によって、劣化したブロックに対してオーバープログラム不良が発生するのを抑制することができる。
[3.フラグの格納方式]
次に、劣化したブロックであることを示すフラグの格納方式について説明する。NAND型フラッシュメモリ(メモリセルアレイ10)は、各ブロック内に冗長領域を備えており、この冗長領域の一部にフラグを格納する。図11は、1個のブロックの冗長領域の構成を示す図である。
本実施形態では、1個のブロックは、64個のページp0〜p63を備えている。各ページは、2052バイトを有しており、そのうち2048バイトがユーザデータを格納するユーザ領域であり、残りの4バイトが冗長領域である。そして、任意のページの4バイトの冗長領域(冗長部r0〜r3)のうちの1バイトの冗長部(例えば、冗長部r3)が、フラグを格納するために使用される。
さらに本実施形態では、劣化したブロックであることを示すフラグデータに信頼性を持たせるため、劣化したブロックの冗長部r3には“8’hFF”、劣化していないブロックには“8’h00”を書き込むようにする。そして、8ビットのフラグデータのうち、“1”データと“0”データとの多数決によって劣化したブロックであるか否か判定する。なお、フラグを書き込むアドレスは、冗長部r3に限らず他の目的で使用しない冗長部であればどこでも良い。また、フラグデータのビット数は、ブロックの劣化を判定するための信頼性が確保できる範囲であれば何ビットでも構わない。
以上詳述したように本実施形態によれば、メモリセルトランジスタのセル電流を測定することで、このメモリセルトランジスタが劣化しているか否かを判定するようにしている。具体的には、消去状態のセルの放電特性を用いて、所定の放電時間でのセル電流の大きさ(ビット線電圧の大きさ)によりメモリセルトランジスタの劣化を判定している。これにより、劣化したメモリセルトランジスタを認識することが可能となる。さらに、1個のブロック内の全メモリセルトランジスタの劣化を判定することで、ブロック単位で劣化の判定が可能となる。
また、劣化したブロックに対しては、データ書き込み時に、通常の書き込み電圧に比べて、書き込み電圧を低く設定するようにしている。これにより、オーバープログラムが発生するのを抑制することができるため、書き込み動作に要する時間が低減でき、かつデータの信頼性を向上させることが可能となる。
また、劣化したブロックに対しては、当該ブロック内の冗長領域に、劣化したブロックであることを示すフラグを格納するようにしている。これにより、以後の書き込み動作等において、ブロックが劣化しているか否かを容易に判定することができる。
また、劣化したブロックであることを示すフラグデータを複数ビットで構成し、複数ビットを総合的に判定して、フラグの状態を読み出している。これにより、フラグデータの信頼性を向上させることができる。
(第2の実施形態)
ブロックは、書き込みに先立って一括消去される。消去動作は、以下のように行われる。まず、ロウデコーダ11によってブロック内の全ワード線が接地電圧Vssに設定される。続いて、Pウェル制御回路20は、ブロックが形成されたP型ウェル31に20V程度の消去電圧Veraを印加する。これにより、ブロック内の全メモリセルトランジスタMTは、浮遊ゲート電極の電子がP型ウェル31に放出され、閾値電圧の低い消去状態になる。データ消去は、消去電圧の印加と、消去状態を確認する消去ベリファイとの繰り返しにより行われる。
第2の実施形態は、データが正確に消去されたか否かを判定する消去ベリファイ動作を応用して、メモリセルトランジスタMTのセル電流を測定するようにしている。図12は、本発明の第2の実施形態に係るメモリシステム1のセル電流測定動作を示すタイミングチャートである。
第1の実施形態と同様に、セル電流は、メモリセルトランジスタMTの放電特性によって測定される。通常の消去ベリファイ動作においては、他のセルの影響やセル電流劣化の影響を見えにくくするために、ビット線充電時間を十分に取り、NANDストリングを流れる電流が少ないところで閾値を判定している。しかし、本実施形態のセル電流測定では、電流の多いところで判定を行いたいため、ビット線充電時間を短く設定できるようにしている。
まず、ソース線制御回路19は、ソース線SLの電圧CELSRCを電源電圧Vddに設定する。ロウデコーダ11によって選択ゲート線SGSは電圧Vsg(Vdd+Vth)に設定され、選択トランジスタST2はオンしている。また、ロウデコーダ11によって選択ゲート線SGDは接地電圧Vssに設定され、選択トランジスタST1はオフしている。
続いて、ビット線BLが放電される。すなわち、電圧VPREが接地電圧Vssに設定され、信号BLPREが電圧Vsgに設定される。これにより、NMOSトランジスタQ6がオンし、センスノードTDCは電圧Vssに設定される。そして、信号BLCLAMPが電圧Vclamp(例えばVdd+Vth)に設定されることでクランプ用NMOSトランジスタQ5がオンし、ビット線が電圧Vssまで放電される。
続いて、ロウデコーダ11によって測定対象のメモリセルトランジスタが接続されたワード線WL(選択ワード線)が読み出し電圧Vcgrxxに設定され、それ以外のワード線WL(非選択ワード線)が全データ閾値電圧の上限値より高い読み出しパス電圧Vreadに設定される。その後、信号BLCLAMP及び信号BLPREが接地電圧Vssに設定され、クランプ用NMOSトランジスタQ5及びNMOSトランジスタQ6がオフする。
続いて、測定対象のメモリセルトランジスタの放電特性によって、ビット線BLが充電される。すなわち、ロウデコーダ11によって選択ゲート線SGDが、電圧Vsg(Vdd+Vth)に設定され、選択トランジスタST1がオンする。
続いて、データラッチPDCを非活性状態にしてからNMOSトランジスタQ7をオンし、センスノードTDCとノードN1とを同電圧にする。そして、電圧VPREを電源電圧Vddに設定した後、NMOSトランジスタQ6をオンさせてセンスノードTDCを電源電圧Vddにプリチャージする。その後、NMOSトランジスタQ6をオフする。
続いて、信号BLCLAMPにセンス電圧Vsenevを印加する。選択トランジスタST1がオンしてから、信号BLCLAMPにセンス電圧Vsenevを印加するまでのBL充電時間は、通常の消去ベリファイ動作に比べて、短く設定される。
ここで、ビット線電圧がハイレベルに充電されていた場合、クランプ用NMOSトランジスタQ5がオンしないため、ノードTDC、N1にはVddが保持される。一方、ビット線電圧がローレベルを維持している場合、クランプ用NMOSトランジスタQ5がオンするため、ノードTDC、N1の電圧は、ビット線電圧とほぼ等しくなるまで低下する。この時、ノードTDC、N1の電圧は、Vddからビット線電圧まで低下する。また、ノードTDC、N1の容量に比べて、ビット線容量は非常に大きいため、ノードTDC、N1の電荷は瞬時に抜ける。続いて、データラッチPDCを活性状態にして、センスノードTDCの電圧をデータラッチPDCでセンスする。
通常の消去ベリファイ動作においては、他のセルの影響やセル電流劣化の影響を見えにくくしてデータの判定を容易にするために、ビット線の充電時間を十分に長くしている。一方、セル電流測定動作においては、劣化の程度を判定するために、劣化前と劣化後とでビット線電圧の差が大きい場所で判定をするようにしている。このように、消去ベリファイ時の充電時間より短い所定の充電時間が過ぎた後のビット線電圧をセンスすることで、劣化したメモリセルトランジスタであるか否かを判定することができる。
(第3の実施形態)
メモリセルトランジスタが劣化すると、トンネル絶縁膜にトラップされた電子の増加によりメモリセルトランジスタの閾値電圧が高くなるため、劣化前に比べて消去しにくくなる。そこで、第3の実施形態では、消去動作を行う前にブロックが劣化しているか否かを判定し、劣化したブロックに対しては、消去電圧を高くして消去動作を行うようにしている。図13は、本発明の第3の実施形態に係るメモリシステム1の消去動作を示すフローチャートである。
まず、ステートマシン18は、消去対象のブロックから、劣化したブロックであるか否か示すフラグを読み出す(ステップS30)。そして、ステートマシン18は、このフラグを用いて、上記ブロックが劣化しているか否かを判定する(ステップS31)。ブロックが劣化していない場合、Pウェル制御回路20は、通常の消去電圧を用いて、消去対象のブロックに対してデータの消去を実行する(ステップS33)。
一方、ステップS31においてブロックが劣化していると判定された場合、Pウェル制御回路20は、通常の消去電圧より高い劣化用消去電圧を用いて、消去対象のブロックに対してデータの消去を実行する(ステップS32)。消去電圧の上げ幅は、メモリセルトランジスタMTの特性に基づいて決定され、例えば、劣化したセルトランジスタMTの閾値電圧が上昇した分だけ消去電圧を上げるようにする。
従来は、1回の消去処理で全セルのデータが消去されなかった場合は、全セルのデータが消去されるまで更に数回の消去処理を繰り返していたため、この消去処理の繰り返しによる消去時間が長くなっていた。しかし、本実施形態では、劣化したブロックに対しては、消去電圧を上げて消去動作を行うので、1回の消去処理でブロック内の全セルのデータを消去できる確率が高くなる。これにより、消去時間の増加を抑制することができる。
(第4の実施形態)
メモリセルトランジスタが劣化すると、トンネル絶縁膜にトラップされた電子が増加するが、そのまま放置するとトラップされた電子がトンネル絶縁膜から抜けるためメモリセルトランジスタの閾値電圧が低くなる。すなわち、メモリセルトランジスタが劣化すると、データ保持特性(data retention characteristics)が劣化する。そこで、第4の実施形態では、読み出し動作を行う前にブロックが劣化しているか否かを判定し、劣化したブロックに対しては、読み出し電圧を低くして読み出し動作を行うようにしている。
図14は、劣化前における多値(4値)を保持するメモリセルトランジスタMTの閾値電圧分布を示す図である。横軸はメモリセルトランジスタMTの閾値電圧Vth、縦軸はセル数を示している。
この例では、閾値電圧の負側に1つの分布、正側に3つの分布を割り当てており、閾値電圧の低い方から順に“E”、“A”、“B”、“C”とする。“E”と“A”とを判定する読み出し電圧をVcgra、“A”と“B”とを判定する読み出し電圧をVcgrb、“B”と“C”とを判定する読み出し電圧をVcgrcとする。図14に示すように、劣化前のメモリセルトランジスタMTでは、各閾値分布と読み出し電圧との間隔を広げることで、データ保持特性のマージンを確保している。このように、劣化前のブロックに対しては、読み出し電圧をVcgra、Vcgrb、及びVcgrcを用いて読み出し動作を行う。
図15は、本発明の第4の実施形態に係るメモリシステム1の読み出し動作を示すフローチャートである。まず、ホストコントローラ2は、メモリシステム1に対して読み出しコマンドを発行し、さらに、アドレスを送る。メモリシステム1は、これら読み出しコマンド及びアドレスを受ける(ステップS40)。
続いて、ステートマシン18は、アドレスに対応するブロックから、劣化したブロックであるか否か示すフラグを読み出す(ステップS41)。そして、ステートマシン18は、このフラグを用いて、上記ブロックが劣化しているか否かを判定する(ステップS42)。ブロックが劣化していない場合、ロウデコーダ11は、読み出し電圧Vcgra、Vcgrb、及びVcgrcを用いて、上記ブロックに対してデータの読み出しを実行する(ステップS44)。
一方、ステップS42においてブロックが劣化していると判定された場合、ロウデコーダ11は、読み出し電圧Vcgra、Vcgrb、及びVcgrcより低い劣化用読み出し電圧を用いて、上記ブロックに対してデータの読み出しを実行する(ステップS43)。読み出し電圧の下げ幅は、メモリセルトランジスタMTの特性に基づいて決定され、例えば、劣化したセルトランジスタMTの閾値電圧が時間と共にどの程度低下するかを算出して設定される。
以上詳述したように本実施形態によれば、劣化したブロックに対しては、読み出し電圧を下げて読み出し動作を行うので、メモリセルトランジスタMTから読み出されるデータの信頼性を向上させることが可能となる。
(第5の実施形態)
第5の実施形態は、メモリセルトランジスタMTのセル電流を測定することで、このメモリセルトランジスタMTを含むブロックが劣化しているか否かを判定し、ブロックが劣化している場合に、そのブロックを使用禁止にする(Bad Block化する)ようにしている。図16は、本発明の第5の実施形態に係るメモリシステム1のブロックの使用禁止設定動作を示すフローチャートである。
まず、ホストコントローラ2は、メモリシステム1に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると(ステップS50)、ステートマシン18は、1個のブロック内の全メモリセルトランジスタMTに対してセル電流を測定する(ステップS51)。そして、ステートマシン18は、各セル電流を評価することによって、測定対象のメモリセルトランジスタMTが劣化しているか否かを判定する。
続いて、ステートマシン18は、ブロックの全メモリセルトランジスタMTの数に対して劣化したセルの数が所定割合(例えば8割)を超えたか否かを判定する(ステップS52)。この所定割合は、劣化したブロックを判定する基準となり、任意に設定可能である。所定割合を超えた場合、ステートマシン18は、当該ブロックを使用禁止にする(ステップS53)。具体的には、ステートマシン18は、ブロックにBad Blockマークを書き込む。このBad Blockマークは、ステートマシン18が識別できるものであればどんなマークでもよく、例えば、ブロック内の全セルに“0”データを書き込むようにする。以後、ステートマシン18は、Bad Block化されたブロックを使用しないようにする。
一方、ステップS52において所定割合を超えていないと判定された場合、ステートマシン18は、当該ブロックに対してBad Blockマークを書き込まない。続いて、ステートマシン18は、全ブロックに対してセル電流の測定が完了するまで、ステップS51〜S53までの動作を繰り返す(ステップS54)。
以上詳述したように本実施形態によれば、ブロックが劣化していか否かを判定し、劣化したブロックを使用禁止にする(Bad Block化する)ようにしている。これにより、データ保持特性、書き込み特性及び消去特性などが劣化したメモリセルトランジスタMTを使用しないので、結果としてメモリシステム1の信頼性を向上させることができる。
(第6の実施形態)
第6の実施形態は、メモリセルトランジスタMTが劣化しているか否かを判定する方法として、ブロックの全データを消去するために行った消去処理の回数(消去ループ回数)を用いるようにしている。メモリセルトランジスタMTが劣化すると、これのデータが消去しにくくなることは前述の通りであるが、あるブロックの全データを消去する際に、1回目の消去処理で全データが消去できなかった場合は消去できるまで消去処理を繰り返し行う。すなわち、何回消去処理を繰り返したかによってセルの劣化度合いを知ることができる。
図17は、劣化したブロックを判定するための判定動作を示すフローチャートである。まず、ホストコントローラ2は、メモリシステム1に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると(ステップS60)、ステートマシン18は、任意のブロックの消去ループ回数を読み出す(ステップS61)。消去ループ回数は、各ブロックの消去動作時にステートマシン18が計測する。ブロックごとの消去ループ回数は、ステートマシン18自身が格納していてもよいし、メモリセルアレイ10の任意の領域に格納するようにしてもよい。
続いて、ステートマシン18は、消去ループ回数が所定値(例えば2回)を超えているか否かを判定する(ステップS62)。この所定値は、劣化したブロックを判定する基準となり、メモリセルトランジスタMTの特性に基づいて決定される。所定値を超えていた場合、ステートマシン18は、当該ブロック内の冗長部に、劣化したブロックであることを示すフラグを書き込む(ステップS63)。一方、ステップS62において所定値を超えていないと判定された場合、ステートマシン18は、当該ブロックに対してフラグを書き込まない。続いて、ステートマシン18は、全ブロックに対して劣化判定が完了するまで、ステップS61〜S63までの動作を繰り返す(ステップS64)。
以上詳述したように本実施形態によれば、ブロックの全データを消去するために行った消去処理の回数(消去ループ回数)を用いることで、ブロックが劣化しているか否かを判定することが可能となる。そして、ブロックが劣化しているか否かを示すフラグを用いて、第1、第3、及び第4の実施形態でそれぞれ示した書き込み動作、消去動作、及び読み出し動作を行うことができる。さらに、本実施形態に第5の実施形態を適用することで、劣化したブロックを使用禁止にするようにしてもよい。
(第7の実施形態)
第7の実施形態は、メモリセルトランジスタMTが劣化しているか否かを判定する方法として、メモリセルトランジスタMTにデータを書き込む(プログラムする)ために行った書き込み処理の回数(プログラムループ回数)を用いるようにしている。メモリセルトランジスタMTが劣化すると、書き込みしやすくなることは前述の通りであるが、あるセルにデータを書き込む際に何度か書き込みを行い(例えば10回)、あるワード線WLに接続された全てのセル(ページ)にデータが書き込まれたと判定されれば書き込み動作が終了する。すなわち、プログラムループ回数がどの程度減ったかによってセル劣化の度合いを知ることができる。
図18は、劣化したブロックを判定するための判定動作を示すフローチャートである。まず、ホストコントローラ2は、メモリシステム1に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると(ステップS70)、ステートマシン18は、任意のブロックのプログラムループ回数を読み出す(ステップS71)。プログラムループ回数は、各ブロックに含まれるページへの書き込み動作時にステートマシン18が計測する。ページごとのプログラムループ回数は、ステートマシン18自身が格納していてもよいし、メモリセルアレイ10の任意の領域に格納するようにしてもよい。
続いて、ステートマシン18は、プログラムループ回数が所定値(例えば10回)以下であるか否かを判定する(ステップS72)。この所定値は、劣化したブロックを判定する基準となり、メモリセルトランジスタMTの特性に基づいて決定される。所定値以下である場合、ステートマシン18は、当該ブロック内の冗長部に、劣化したブロックであることを示すフラグを書き込む(ステップS73)。一方、ステップS72において所定値を超えていると判定された場合、ステートマシン18は、当該ブロックに対してフラグを書き込まない。続いて、ステートマシン18は、全ブロックに対して劣化判定が完了するまで、ステップS71〜S73までの動作を繰り返す(ステップS74)。
以上詳述したように本実施形態によれば、メモリセルトランジスタMTにデータを書き込むために行ったプログラムループ回数を用いることで、このメモリセルトランジスタMTを含むブロックが劣化しているか否かを判定することが可能となる。そして、ブロックが劣化しているか否かを示すフラグを用いて、第1、第3、及び第4の実施形態でそれぞれ示した書き込み動作、消去動作、及び読み出し動作を行うことができる。さらに、本実施形態に第5の実施形態を適用することで、劣化したブロックを使用禁止にするようにしてもよい。
(第8の実施形態)
第8の実施形態は、メモリセルトランジスタの劣化に伴う各ブロックの設定変更をホストコントローラ2で制御する構成例について示している。図19は、劣化したブロックを判定するための判定動作を示すフローチャートである。なお、NANDストリング中にデータが書き込まれているセルがあるとその影響でセル電流が減少してしまうため、劣化ブロック判定動作を行う場合は、予めブロックのデータを消去しておく。
まず、ホストコントローラ2は、メモリシステム1に対して劣化判定コマンドを発行する。劣化判定コマンドを受けると(ステップS80)、ステートマシン18は、1個のブロック内の全メモリセルトランジスタMTに対してセル電流を測定する(ステップS81)。そして、ステートマシン18は、各セル電流を評価することによって、測定対象のメモリセルトランジスタMTが劣化している(劣化したセルである)か否かを判定する。
続いて、ステートマシン18は、ブロックの全メモリセルトランジスタMTの数に対して劣化したセルの数が所定割合(例えば8割)を超えたか否かを判定する(ステップS82)。この所定割合は、劣化したブロックを判定する基準となり、任意に設定可能である。所定割合を超えた場合、ステートマシン18は、劣化したブロックであることを示すステータス情報を生成し、このステータス情報をホストコントローラ2に出力する(ステップS83)。一方、ステップS82において所定割合を超えていないと判定された場合、ステートマシン18は、当該ブロックに対してステータス情報を生成しない。続いて、ステートマシン18は、全ブロックに対してセル電流の測定が完了するまで、ステップS81〜S83までの動作を繰り返す(ステップS84)。
ホストコントローラ2は、ステータス情報を用いることで、劣化したブロックを認識することができる。そして、ホストコントローラ2は、第1、第3、及び第4の実施形態でそれぞれ示した書き込み動作、消去動作、及び読み出し動作が実行される際に、書き込み電圧、消去電圧、及び読み出し電圧の設定を変更するようにメモリシステム1に指示する。メモリシステム1側では、ホストコントローラ2により指示された書き込み電圧、消去電圧、及び読み出し電圧を用いて、書き込み動作、消去動作、及び読み出し動作を実行する。
本実施形態では、ホストコントローラ2側で設定変更を行うようにしているため、それぞれの製品の使用に応じて設定変更を行うことが可能となる。なお、劣化判定の方法としては、第6及び第7の実施形態を用いるようにしてもよい。
(第9の実施形態)
第9の実施形態は、メモリシステム1がユーザ若しくはホストコントローラ2に対してフロックが劣化しているか否かを示す情報を出力するようにしている。図20は、メモリシステム1の劣化ブロック情報出力動作を示すフローチャートである。ブロックが劣化しているか否かを示すフラグをブロックの冗長領域に格納するまでの動作は、第1、第6、及び第7の実施形態と同じである。
まず、ホストコントローラ2は、メモリシステム1に対してフラグ読み出しコマンドを発行する。フラグ読み出しコマンドを受けると(ステップS90)、ステートマシン18は、各ブロックに格納された、ブロックが劣化しているか否かを示すフラグを読み出す(ステップS91)。
続いて、ステートマシン18は、全ブロックから読み出した複数のフラグからなるフラグ情報を生成し、このフラグ情報をホストコントローラ2に出力する(ステップS92)。ホストコントローラ2は、フラグ情報を用いることで、劣化したブロックを認識することができる。よって、以後、ホストコントローラ2は、劣化していないブロックを使用して、書き込み動作などをメモリシステム1に指示することが可能となる。
また、メモリセルアレイ10に含まれる全ブロックのうち所定割合以上(例えば全ブロックの8割以上)が劣化している場合に、ユーザ若しくはホストコントローラ2にメモリの交換を促すよう警告を出すようにしてもよい。図21は、メモリの交換を促す旨の警告出力動作を示すフローチャートである。
まず、ステートマシン18は、各ブロックに格納された、ブロックが劣化しているか否かを示すフラグを読み出す(ステップS100)。続いて、ステートマシン18は、これらフラグを用いて、メモリセルアレイ10に含まれる全ブロックのうち所定割合以上(例えば全ブロックの8割以上)のブロックが劣化しているか否かを判定する(ステップS101)。所定割合以上のブロックが劣化している場合、ステートマシン18は、ユーザ若しくはホストコントローラ2に、メモリの交換を促す旨の警告を出力する(ステップS102)。
ユーザ側では、この警告に基づいてメモリの寿命が短いことを認識することができる。このため、ユーザ側は、データが破壊されたり、メモリに格納したデータが読み出せなくなる前に、データを他のメモリにコピーするなどの処置が可能となる。この警告出力動作は、ブロックの劣化判定動作ごとに行うようにしてもよいし、ホストコントローラ2からコマンドを受けた場合に行うようにしてもよい。
なお、前述したステータス情報若しくはフラグ情報を簡易信頼性試験用として用いることも可能である。通常の不揮発性メモリの信頼性試験は、書き込み及び消去ストレスを与えた後に、ディスターブ評価、データリテンション評価など非常に大掛かりな評価を行う必要がある。しかし、本実施形態の劣化判定方法では、単純なフラグ読み出しで判定可能なため、これらの劣化判定方法を出荷テストなどに組み込むことも可能である。
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。本発明はNAND型フラッシュメモリに限らず、トンネル絶縁膜を用いて電荷蓄積層に電子を注入するタイプ、例えば、NOR型、AND型フラッシュメモリ等、の不揮発性メモリ全般に適用できる。また、上述した実施形態において、制御部としてのステートマシン18はハードウエアロジックで構成しても良いし、マイクロコンピュータで構成しても良い。
本発明の第1の実施形態に係るメモリシステム1の構成を示すブロック図。 メモリセルアレイ10の構成を示す概略図。 メモリセルアレイ10に含まれる1個のブロックの構成を示す回路図。 NANDストリングの構成を示す断面図。 センスアンプ回路13に含まれる1個のセンスアンプSAの構成を示す回路図。 劣化前セルと劣化後セルとの電流−電圧特性を示す図。 メモリシステム1の劣化ブロック判定動作を示すフローチャート。 セル電流測定時におけるビット線の放電特性を示す図。 メモリシステム1のセル電流測定動作を示すタイミングチャート。 メモリシステム1の書き込み動作を示すフローチャート。 1個のブロックの冗長領域の構成を示す図。 第2の実施形態に係るメモリシステム1のセル電流測定動作を示すタイミングチャート。 第3の実施形態に係るメモリシステム1の消去動作を示すフローチャート。 劣化前におけるメモリセルトランジスタMTの閾値電圧分布を示す図。 第4の実施形態に係るメモリシステム1の読み出し動作を示すフローチャート。 第5の実施形態に係るメモリシステム1のブロックの使用禁止設定動作を示すフローチャート。 第6の実施形態に係るメモリシステム1の劣化ブロック判定動作を示すフローチャート。 第7の実施形態に係るメモリシステム1の劣化ブロック判定動作を示すフローチャート。 第8の実施形態に係るメモリシステム1の劣化ブロック判定動作を示すフローチャート。 第9の実施形態に係るメモリシステム1の劣化ブロック情報出力動作を示すフローチャート。 メモリシステム1の警告出力動作を示すフローチャート。
符号の説明
MT…メモリセルトランジスタ、ST1,ST2…選択トランジスタ、1…メモリシステム、2…ホストコントローラ、10…メモリセルアレイ、11…ロウデコーダ、12…カラムデコーダ、13…センスアンプ回路、14…データバス、15…入出力バッファ、16…アドレスレジスタ、17…コマンドインターフェース、18…ステートマシン、19…ソース線制御回路、20…Pウェル制御回路、30…半導体基板、31…P型ウェル、32…拡散領域、33…トンネル絶縁膜、34…電荷蓄積層(浮遊ゲート電極)、35…ゲート間絶縁膜、36…制御ゲート電極、37…ゲート絶縁膜、38…ゲート電極。

Claims (5)

  1. 複数のブロックを有し、各ブロックは、第1の絶縁膜、電荷蓄積層、第2の絶縁膜、ゲート電極が順に積層された積層ゲート構造を有する複数のメモリセルトランジスタを含む、不揮発性メモリと、
    前記メモリセルトランジスタの電流経路の一端に電気的に接続されたビット線と、
    前記メモリセルトランジスタの電流経路の他端に電気的に接続されたソース線と、
    前記ゲート電極に電気的に接続されたワード線と、
    前記ビット線に電気的に接続され、かつ前記メモリセルトランジスタからデータを読み出すセンスアンプ回路と、
    前記ワード線に電気的に接続され、かつ前記メモリセルトランジスタがオンする読み出し電圧を前記ワード線に印加するロウデコーダと、
    オン状態のメモリセルトランジスタに流れるセル電流を測定して当該メモリセルトランジスタの劣化を判定する制御部と、
    を具備することを特徴とする不揮発性半導体記憶装置。
  2. 前記制御部は、前記ブロックに含まれる複数のメモリセルトランジスタのうち所定数のメモリセルトランジスタが劣化している場合に当該ブロックが劣化していると判定し、かつ劣化しているブロックの冗長領域にフラグを書き込むことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
  3. 前記制御部は、データ書き込み時、前記フラグが書き込まれているブロックに印加する書き込み電圧を、劣化していないブロックの書き込み電圧より下げることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
  4. 前記制御部は、データ消去時、前記フラグが書き込まれているブロックに印加する消去電圧を、劣化していないブロックの消去電圧より上げることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
  5. 前記制御部は、データ読み出し時、前記フラグが書き込まれているブロックに印加する読み出し電圧を、劣化していないブロックの読み出し電圧より下げることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
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