KR20210123528A - 비휘발성 메모리 장치 및 이를 포함하는 저장장치 및 그 동작 방법 - Google Patents

비휘발성 메모리 장치 및 이를 포함하는 저장장치 및 그 동작 방법 Download PDF

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KR20210123528A
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Abstract

비휘발성 메모리 장치를 포함하는 저장 장치가 제공된다. 저장장치는 호스트로부터 명령을 수신하여 커맨드, 액세스 어드레스, 데이터를 출력하는 스토리지 컨트롤러 및 액세스 어드레스에 상응하는 메모리 블록에 커맨드에 기초한 메모리 연산을 수행하는 비휘발성 메모리 장치를 포함하고, 비휘발성 메모리 장치는 각각이 복수의 메모리 블록을 포함하는 복수의 플레인을 포함하는 메모리 셀 어레이, 제1 제어신호에 따라 메모리 셀 어레이의 워드라인들에 연결되어 액세스 어드레스에 상응하는 워드라인 어드레스를 인에이블하는 어드레스 디코더, 제2 제어신호에 따라 동작전압레벨을 조정하여 동작전압을 어드레스 디코더에 인가하는 전압 생성부, 복수의 플레인 각각에 연결된 복수의 페이지 버퍼를 포함하여 메모리 블록에 데이터를 기입하거나 저장된 데이터를 독출하는 페이지 버퍼회로, 액세스 어드레스 및 커맨드를 수신하여 제1 및 제2 제어신호를 생성하는 컨트롤 유닛을 포함하며, 컨트롤 유닛은 액세스 어드레스에 상응하는 메모리 블록 중 적어도 하나의 배드 블록이 있는 경우 동작전압 레벨을 낮추고 배드 블록이 없는 경우 상기 동작전압 레벨을 높이도록 상기 제1 제어신호를 조정한다.

Description

비휘발성 메모리 장치 및 이를 포함하는 저장장치 및 그 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함할 수 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함할 수 있다.
반도체 기술이 발달함에 따라 플래시 메모리를 기반으로 하는 스토리지 장치가 개발되고 있다. 단일 플레인 구조 반도체 메모리에서는 한 번에 하나의 블록에 대해서만 메모리 연산이 수행되는 반면, 다중 플레인 구조 반도체 메모리에서는 인접한 플레인에 연속하여 배열된 블록들(adjacent blocks)에 대해 동시에 메모리 연산이 수행될 수 있으므로 성능이 향상된다. 따라서, 반도체 메모리 장치의 성능을 향상시키기 위해서 다중 플레인 구조가 사용된다.
본 발명이 해결하고자 하는 기술적 과제는 배드 블록이 포함된 경우 실제 동작하는 플레인 수에 맞는 연산을 수행하는 비휘발성 메모리 장치을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 배드 블록이 포함된 경우 실제 동작하는 플레인 수에 맞는 연산을 수행하는 비휘발성 메모리 장치의 동작방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 해결하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치는 복수의 플레인을 포함하고, 각 플레인은 복수의 메모리 블록을 포함하는 메모리 셀 어레이, 메모리 셀 어레이에 연결되는 어드레스 디코더, 어드레스 디코더에 동작 전압을 인가하는 전압 생성부, 플레인 각각에 상응하는 페이지 버퍼들을 포함하는 페이지 버퍼 회로, 페이지 버퍼 회로에 연결되어 데이터를 입출력하는 데이터 입출력 회로 및 어드레스 디코더, 전압 생성부, 페이지 버퍼회로 및 데이터 입출력 회로의 동작을 제어하는 컨트롤 유닛을 포함하고, 컨트롤 유닛은 액세스 어드레스의 메모리 블록이 배드블록인지 확인하여 멀티 오퍼레이션 또는 싱글 오퍼레이션으로 동작할 수 있다.
상술한 기술적 과제를 해결하기 위한 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작 방법에 있어서, 비휘발성 메모리 장치는 각각의 복수의 메모리 블록을 포함하는 다중 플레인 구조의 메모리 셀 어레이를 포함하고, 스토리지 컨트롤러로부터 커맨드, 액세스 어드레스 및 데이터를 수신하는 단계, 액세스 어드레스의 메모리 블록들 중 배드 블록이 포함되었는지 확인하는 단계, 배드 블록이 없는 경우 적어도 둘 이상의 상기 메모리 블록에 대해 동시에 메모리 연산을 수행하는 멀티 오퍼레이션으로 동작하는 단계, 배드 블록이 포함된 경우, 메모리 블록 별로 상기 메모리 연산을 수행하는 싱글 오퍼레이션으로 동작하는 단계를 포함한다.
상술한 기술적 과제를 해결하기 위한 몇몇 실시예에 따른 저장장치는 호스트로부터 명령을 수신하여 커맨드, 액세스 어드레스, 데이터를 출력하는 스토리지 컨트롤러 및 액세스 어드레스에 상응하는 메모리 블록에 커맨드에 기초한 메모리 연산을 수행하는 비휘발성 메모리 장치를 포함하고, 비휘발성 메모리 장치는 각각이 복수의 메모리 블록을 포함하는 복수의 플레인을 포함하는 메모리 셀 어레이, 제1 제어신호에 따라 메모리 셀 어레이의 워드라인들에 연결되어 액세스 어드레스에 상응하는 워드라인 어드레스를 인에이블하는 어드레스 디코더, 제2 제어신호에 따라 동작전압레벨을 조정하여 동작전압을 어드레스 디코더에 인가하는 전압 생성부, 복수의 플레인 각각에 연결된 복수의 페이지 버퍼를 포함하여 메모리 블록에 데이터를 기입하거나 저장된 데이터를 독출하는 페이지 버퍼회로, 액세스 어드레스 및 커맨드를 수신하여 제1 및 제2 제어신호를 생성하는 컨트롤 유닛을 포함하며, 컨트롤 유닛은 액세스 어드레스에 상응하는 메모리 블록 중 적어도 하나의 배드 블록이 있는 경우 동작전압 레벨을 낮추고 배드 블록이 없는 경우 상기 동작전압 레벨을 높이도록 상기 제1 제어신호를 조정한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 시스템을 나타내는 개략적인 블록도이다.
도 2는 몇몇 실시예들에 따른 도 1에 도시된 비휘발성 메모리 장치를 나타낸 블록도이다.
도 3은 몇몇 실시예에 따른 도 2의 메모리 셀 어레이를 나타낸 회로도이다.
도 4는 몇몇 실시예에 따른 도 2의 메모리 셀 어레이 중 하나의 블록을 보여주는 사시도이다.
도 5는 몇몇 실시예에 따른 도 2에 도시된 컨트롤 유닛의 구성을 나타낸 블록도이다.
도 6은 몇몇 실시예들에 따른 도 1에 도시된 스토리지 컨트롤러를 나타낸 블록도이다.
도 7 내지 도 10은 몇몇 실시예에 따른 메모리 셀 어레이의 단일 플레인 구조와 멀티 플레인 구조에서의 연산 동작을 설명하는 개념도이다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작방법을 나타낸 흐름도이다.
도 12는 몇몇 실시예에 따른 비휘발성 메모리 시스템이 포함된 전자장치를 나타낸 블록도이다.
도 1은 몇몇 실시예들에 따른 비휘발성 메모리 시스템을 나타내는 개략적인 블록도이다.
도 1을 참조하면, 비휘발성 메모리 시스템은 호스트(1) 및 저장 장치(2)를 포함할 수 있다. 저장 장치(2)는 스토리지 컨트롤러(10) 및 적어도 하나의 비휘발성 메모리 장치(100)를 포함할 수 있다. 호스트(1)는 저장 장치(2)의 동작을 전반적으로 제어한다. 스토리지 컨트롤러(10)는 비휘발성 메모리 장치(100)와 커맨드(CMD), 어드레스(ADDR), 데이터(DATA), 제어신호(CTRL)와 같은 신호를 교환할 수 있다.
스토리지 컨트롤러(10)는 호스트(1)의 커맨드에 따라 비휘발성 메모리 장치(100)에 데이터를 기입(Program) 또는 삭제(Erase)하거나 비휘발성 메모리 장치(100)로부터 데이터를 독출(read)할 수 있다.
비휘발성 메모리 장치(100)는 복수의 멀티 플레인(PL0 내지 PLN-1)을 포함할 수 있다.
복수의 플레인들 각각은 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 스트링들을 포함한다. 복수의 스트링들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 각각 복수의 워드 라인들과 연결된다. 복수의 메모리 셀들 각각은 1-비트의 데이터를 저장하는 싱글 레벨 셀(SLC; Single Level Cell) 또는 적어도 2-비트의 데이터를 저장하는 멀티 레벨 셀(MLC; Multi Level Cell)로 제공될 수 있다. 복수의 플레인들, 복수의 메모리 블록들, 및 복수의 스트링들은 도 2 내지 도 4를 참조하여 더욱 상세하게 설명된다.
도 2는 몇몇 실시예들에 따른 도 1에 도시된 비휘발성 메모리 장치를 나타낸 블록도이고, 도 3은 몇몇 실시예에 따른 도 2의 메모리 셀 어레이를 나타낸 등가 회로도이다. 도 4는 몇몇 실시예에 따른 도 2의 메모리 셀 어레이 중 하나의 블록을 보여주는 사시도이다.
도 2를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 페이지 버퍼(140), 데이터 입출력 회로(150), 컨트롤 유닛(200) 를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 워드 라인들(WLs) 및 복수의 비트 라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 실시예에 있어서, 메모리 셀 어레이(110)는 기판 상에 적층되는 워드라인들 각각에 연결되는 메모리 셀들을 포함할 수 있다.
메모리 셀 어레이(110)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(130)와 연결될 수 있다. 또한, 메모리 셀 어레이(110)는 복수의 비트 라인들(BLs)을 통해 페이지 버퍼(140)와 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz, z는 3이상의 자연수)을 포함한다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(130)에 의해 선택된다. 예를 들면, 어드레스 디코더(130)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다. 어드레스 디코더(130)는 로우 어드레스(R_ADDR)에 응답하여 메모리 블록(BLK)에서 적어도 하나의 로우를 선택할 수 있다.
도 3을 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(CS11~CS33)이 연결되어 있다. 각각의 셀 스트링(예를 들면, CS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 셀 스트링(CS11, CS12, CS13)에 속해 있는 메모리 셀(이하, 페이지라 함)을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 선택 라인(SSL1)이 선택된다.
예시적으로, 복수의 메모리 블록들(BLK11~BLK1n, BLK21~BLK2n) 중 하나의 메모리 블록(BLK11)이 도 4에 도시된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도 4를 참조하면, 메모리 블록(BLK11)은 게이트 전극막(gate electrode layer), 절연막(insulation layer), 수직 활성 패턴(Vertical Active Pattern), 전하 저장막(information storage layer)를 포함한다. 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분은 채널 반도체로 구성될 수 있고, 내부는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 4를 참조하면, 메모리 블록(BLK11)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK11)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)을 형성할 수 있다. 도 4에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
다시 도 2를 참조하면, 컨트롤 유닛(200)은 스토리지 컨트롤러(10)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 동작, 프로그램 동작 및 독출 동작을 제어할 수 있다.
예를 들어, 컨트롤 유닛(200)은 커맨드(CMD)에 기초하여 전압 생성부(120)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 컨트롤 유닛(200)은 로우 어드레스(R_ADDR)를 어드레스 디코더(130)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(150)에 제공할 수 있다.
어드레스 디코더(130)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 전압 생성부(120)는 컨트롤 유닛(200)로부터 제공되는 제어 신호들(CTLs)에 기초하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성부(120)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(130)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
몇몇 실시예에 따라, 프로그램 동작 시, 전압 생성부(120)는 선택 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 몇몇 실시예에 따라 프로그램 검증 동작 시, 전압 생성부(120)는 선택 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다. 몇몇 실시예에 따라, 독출 동작 시, 전압 생성부(120)는 선택 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다. 몇몇 실시예에 따라 소거 동작시 전압 생성부(120)는 메모리 블록의 웰 또는 기판에 소거 전압을 인가하고 선택된 메모리 블록의 워드라인들에 워드라인 소거 전압, 즉 접지 전압을 인가할 수 있다. 몇몇 실시예에 따라 소거 검증 동작시, 전압 생성부(120)는 선택된 블록의 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
페이지 버퍼(140)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼(140)는 복수의 페이지 버퍼를 포함할 수 있다. 몇몇 실시예에 따라 페이지 버퍼의 개수는 플레인의 개수에 상응할 수 있다. 페이지 버퍼(140)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(150)는 데이터 라인들(DLs)을 통해 페이지 버퍼(140)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(150)는 메모리 컨트롤러(10)로부터 프로그램 데이터(DATA)를 수신하고, 컨트롤 유닛(200)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(140)에 제공할 수 있다. 독출 동작 시, 데이터 입출력 회로(150)는 컨트롤 유닛(200)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(140)에 저장된 독출 데이터(DATA)를 스토리지 컨트롤러(10)에 제공할 수 있다.
도 5는 몇몇 실시예에 따른 도 2에 도시된 컨트롤 유닛의 구성을 나타낸 블록도이다.
도 5에서 몇몇 실시예에 따라 컨트롤 유닛(20)은 어드레스 비교부(210), 어드레스 생성부(220), 커맨드 분석부(230), 배드블록 레지스터(240) 및 제어신호 생성부(250)를 포함할 수 있다.
어드레스 생성부(220)는 스토리지 컨트롤러(10)에서 액세스할 어드레스(ADDR)를 수신하고, 어드레스(ADDR) 중 로우 어드레스(R_ADD)와 컬럼 어드레스(C_ADD)로 생성하여 각각의 구성(130,140,150)으로 전송한다. 로우 어드레스(R_ADD)는 어드레스 디코더(130)로 전송되고, 컬럼 어드레스(C_ADD)는 페이지 버퍼(140) 및 데이터 입출력회로(150)로 전송된다.
커맨드 분석부(230)은 스토리지 컨트롤러(10)에서 수신한 커맨드(CMD)를 분석하고, 분석된 커맨드를 제어신호 생성부(250)로 전송한다.
배드블록 레지스터(240)는 배드 블록들의 어드레스를 저장할 수 있다. 배드 블록 레지스터(240)는 초기 배드 블록 어드레스 뿐 아니라 비휘발성 메모리 장치(100)의 사용으로 발생하는 런-타임 배드 블록 어드레스를 포함할 수 있다. 상기 초기 배드 블록이란 비휘발성 메모리 장치(10)가 최초 사용되기 전, 즉 제품 출하시부터 지정된 배드 블록을 말한다.
어드레스 비교부(210)는 어드레스 생성부(200)에서 생성된 메모리 블록의 어드레스가 배드 블록 레지스터(240)에 저장된 배드 블록 어드레스를 비교할 수 있다.
액세스할 메모리 블록의 어드레스가 배드 블록 레지스터(240)에 저장된 배드 블록 어드레스 중 어느 하나와 동일한 경우, 어드레스 비교부(210)는 비휘발성 메모리 장치(100)가 싱글 오퍼레이션으로 동작할 수 있도록 제1 비교결과 신호를 제어 신호 생성부(250)로 전송한다.
액세스할 메모리 블록의 어드레스가 어드레스가 배드 블록 레지스터(240)에 저장된 모든 배드 블록 어드레스에 해당하지 않는 경우, 어드레스 비교부(210)는 비휘발성 메모리 장치(100)가 멀티 오퍼레이션으로 동작할 수 있도록 제2 비교결과 신호를 제어 신호 생성부(250)로 전송한다.
제어 신호 생성부(250)는 분석된 커맨드 및 비교결과 신호에 따라 비휘발성 메모리 장치(100)의 각 구성(120,130, 140, 150)을 제어하는 제어신호(Ctrl1 내지 Ctrl4)를 생성할 수 있다.
몇몇 실시예에 따라 제어 신호 생성부(250)는 분석된 커맨드 및 비교결과 신호에 따라 프로그램 루프, 리드 동작 또는 소거 루프를 수행하기 위한 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl), 또는 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)이 원하는 레벨로 발생될 수 있도록 전압 생성부(120)에 제어신호 Ctrl1을 전송한다. 또한 제어 신호 생성부(250)는 프로그램 루프, 리드 루프 또는 소거 루프를 수행하기 위해 페이지 버퍼들(140)을 제어하기 위한 제어 신호(Ctrl3)를 출력한다. 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하며, 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시될 수 있다. 소거 루프는 소거 동작과 소거 검증 동작을 포함하며, 소거 루프는 ISPE(Increment Step Pulse Erase) 방식으로 실시될 수 있다.
몇몇 실시예에 따라 제어 신호 생성부(250)는 액세스할 메모리 블록이 배드 블록에 해당하는 경우 제1 비교결과 신호에 따라 전압 생성부(120)에 전송하는 제어신호(Ctrl1)을 싱글 오퍼레이션 모드로 설정하여 전송할 수 있다. 몇몇 실시예에 따라 제어 신호 생성부(250)는 액세스할 메모리 블록이 배드 블록에 해당하지 않는 경우 제2 비교결과 신호에 따라 전압 생성부(120)에 전송하는 제어신호(Ctrl1)을 멀티 오퍼레이션 모드로 설정하여 전송한다.
싱글 오퍼레이션과 멀티 오퍼레이션에 대해서는 이하 도 7 내지 도 10에서 설명한다.
몇몇 실시예에 따라 제어 신호 생성부(250)는 분석된 커맨드 및 비교결과 신호에 따라 각 워드라인, 글로벌 라인들, 또는 컬럼 라인들에 인가되는 전압들의 타이밍을 서로 다르게 조절하도록 제어신호 (Ctrl 2, Ctrl 3, Ctrl4)를 각 구성(130, 140,150)으로 전송할 수도 있다.
도 6은 몇몇 실시예들에 따른 도 1에 도시된 스토리지 컨트롤러를 나타낸 블록도이다.
도 6을 참고하면, 몇몇 실시예에 따른 스토리지 컨트롤러(10)는 호스트 인터페이스(20), 내부 메모리(30), 프로세서(40) 및 비휘발성 메모리 인터페이스(50)를 포함할 수 있다.
스토리지 컨트롤러(10)는 호스트 인터페이스(20)를 통해 호스트(1)와 통신할 수 있다. 예를 들어, 호스트 인터페이스(20)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express), UFS(Universal Flash Storage Interface) 등과 같은 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다.
내부 메모리(30)는 몇몇 실시예에 따라 비휘발성 메모리로서, 스토리지 컨트롤러(10)의 동작에 필요한 다양한 정보를 펌웨어 형태로 저장할 수 있다. 또는 내부 메모리(30)는 몇몇 실시예에 따라 동작 메모리로서, 호스트(1)와 비휘발성 메모리 장치(100)간 통신 중에 생성되는 중간 데이터들을 임시로 저장하는 버퍼일 수도 있다.
내부 메모리(30)는 몇몇 실시예에 따라 캐시(Cache), ROM(Read Only Memory), PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change RAM), 플래시(Flash) 메모리, SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
프로세서(40)는 호스트(1)에서 수신된 데이터(DATA) 및 커맨드에 따라 스토리지 컨트롤러(10) 내 다른 구성요소들(10,20,30,50)에 대한 전반적인 동작 제어를 할 수 있다.
스토리지 컨트롤러(10)는 비휘발성 메모리 인터페이스(50)를 통해 비휘발성 메모리 장치(100)와 통신할 수 있다.
도 7 내지 도 10은 몇몇 실시예에 따른 메모리 셀 어레이의 단일 플레인 구조와 멀티 플레인 구조에서의 연산 동작을 설명하는 개념도이다.
도 7(a)를 참고하면, 플래시 메모리는 하나의 플레인(PLN0)으로 구성된다. 플레인(PLN0)은 복수의 블록들(BLK0 ~ BLKn-1)을 포함한다. 이러한 구조를 단일 플레인 구조라 한다. 단일 플레인 구조에서는 한번에 하나의 블록에 대해서만 메모리 연산(operation)이 수행된다. 본 명세서에서 한번에 하나의 블록에 대해서 연산을 수행하는 것을 싱글 오퍼레이션이라고 지칭하기로 한다. 본 명세서에서 플래시 연산은 프로그램(program), 읽기(read), 소거(erase) 동작 등을 포함하고, 메모리 연산 또는 메모리 동작으로 지칭하기로 한다. 도시된 바와 같이, 스토리지 컨트롤러(10)로부터 블록들(BLK0, BLK1)에 대한 연산 요청이 있는 경우, 블록(BLK0)에 대한 단일 플래시 연산(OP1)이 끝난 후에 블록(BLK1)에 대한 단일 플래시 연산(OP2)이 수행된다. 결국, 두 개의 블록(BLK0, BLK1)에 대해 두 번의 단일 플래시 연산(OP1, OP2)이 수행된다.
도 7(b)의 플래시 메모리는 두 개의 플레인들(PLN0, PLN1)로 구성된다. 각각의 플레인은 복수의 블록들(BLK0 ~ BLKn-1)을 포함한다. 이러한 구조를 다중 플레인 구조라 한다. 본 실시예에서는 두 개의 플레인들(PLN0, PLN1)이 예시되었지만, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 플레인의 개수는 2개보다 많을 수 있다.
다중 플레인 구조 반도체 메모리에서는 블록들(BLK)이 하나 이상의 플레인 상에 분산 배치되고, 인접한 플레인에 연속하여 배치된 블록들에 대한 동시 연산의 수행이 가능하다. 다시 말해서, 다중 플레인 구조에서는 한번에 복수의 블록들에 대해서 플래시 연산이 수행될 수 있다. 본 명세서에서 한번에 복수의 블록에 대해서 연산을 수행하는 것을 멀티 오퍼레이션이라고 지칭하기로 한다.
도시된 바와 같이 스토리지 컨트롤러(10)로부터 블록들(BLK0, BLK1)에 대한 연산 요청이 있는 경우, 블록들(BLK0, BLK1)에 대해 한 번의 멀티 오퍼레이션(OP1)이 수행된다. 즉, 두 개의 블록(BLK0, BLK1)에 대해 한 번의 플래시 연산(OP1)이 수행된다.
몇몇 실시예에 따라, N개(N은 2이상의 자연수)의 메모리 플레인들을 갖추고 있는 장치에서 서로 인접한 N개의 페이지들에 대해 동시에 프로그램이 수행될 수 있다. 자세히 설명하면, 먼저, N개의 페이지들에 각각 연결된 페이지 버퍼들(page buffers)에 데이터가 로드(load)된다. N 개의 페이지 버퍼들이 모두 채워진 후에, N개의 페이지들이 동시에(simultaneously) 프로그램된다. 마찬가지로 N개의 페이지들이 동시에 독출되거나 소거될 수 있다. 따라서, 각각의 페이지들마다 별도로 플래시 연산할 때보다 걸리는 시간이 줄어들게 된다.
싱글 오퍼레이션에서는 한 번에 하나의 블록에 대해서만 플래시 연산이 수행되는 반면, 멀티 오퍼레이션에서는 인접한 플레인에 연속하여 배열된 블록들(adjacent blocks)에 대해 동시에 플래시 연산이 수행될 수 있으므로 성능이 향상된다.
도 8 내지 도 10을 참고하면, 하나의 플레인 내에는 적어도 하나의 배드 블록이 포함될 수 있다. 배드 블록은 비휘발성 메모리 장치(100) 출하시부터 존재하는 초기 배드 블록일 수도 있고, 비휘발성 메모리 장치(100)의 사용에 따라 생성되는 런-타임 배드 블록일 수도 있다. 이하 몇몇 실시예에서, 블록 BLK 2와 블록 BLK 7이 배드 블록이라고 가정하자.
도 8에서, 만약 다중 플레인 구조의 메모리 셀 어레이(110)가 항상 멀티 오퍼레이션으로 동작할 경우, 플래시 연산 OP1은 플레인 PLN0의 BLK 0와 플레인 PLN1의 BLK1에 대해 동시에 플래시 연산을 수행할 수 있다. 이때 배드블록이 없으므로 정상적으로 연산이 수행될 수 있다.
플래시 연산 OP2는 플레인 PLN0의 BLK 2와 플레인 PLN1의 BLK3에 대해 동시에 플래시 연산을 수행할 수 있다. 이때 블록 BLK2이 배드 블록이면, 블록 BLK 3에 대해서만 워드라인 로딩이 된다. 그런데 멀티 오퍼레이션의 경우 복수의 블록에 대해 동시에 플래시 연산을 하기 때문에, 싱글 오퍼레이션에 비해 더 큰 로드가 가해지게 된다.
즉, 전압 생성부(120)는 멀티 오퍼레이션 동작시 싱글 오퍼레이션 동작시보다 많은 전류를 생성하여 프로그램 동작, 소거 동작 또는 독출 동작을 수행한다. 보다 구체적으로 설명하면, 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)의 DC 레벨은 멀티 오퍼레이션의 경우와 싱글 오퍼레이션의 경우가 같으나, 공급하는 전류 양은 멀티 오퍼레이션의 경우가 더 클 수 있다.
그런데, 배드블록 BLK2로 인해 멀티 오퍼레이션 전류가 나머지 블록들(도시된 예에서 블록 BLK3)에만 집중되면, 인가되는 동작 전압은 정상블록에서의 동작에 비해 상대적으로 급격한 슬로프를 가지게 되며, 이로 인해 고전압 인가 시간이 길어질 수 있다. 고전압 인가시간이 길어지면, 실제 문턱 전압은 기설정한 문턱전압 보다 높아질 수 있고, 이에 따라 블록 BLK 3에 프로그램된 문턱전압 산포가 정상 플래시 연산에 의한 문턱전압 산포에 비해 나빠지거나(Worse) 페일(Fail)되기도 한다.
배드블록이 포함된 다중 플레인 구조의 비휘발성 메모리 셀 어레이의 신뢰성을 향상시키기 위해, 몇몇 실시예에 따라 비휘발성 메모리 장치(100)는 액세스할 어드레스(ADDR)의 플레인 내에 배드블록이 적어도 하나 포함되어 있으면, 싱글 오퍼레이션을 수행할 수 있다.
다시 도 2 및 도 5를 함께 참고하면, 스토리지 컨트롤러(10)가 액세스 할 어드레스(ADDR)을 전송하고, 컨트롤 유닛(200)은 액세스할 주소(ADDR)와 배드블록 레지스터(240)에 저장된 배드블록들의 정보와 비교할 수 있다. 컨트롤 유닛(200)은 스토리지 컨트롤러(10)로부터 수신한 커맨드에 상기 비교결과를 반영하여 싱글 오퍼레이션으로 동작할지 멀티 오퍼레이션으로 동작할지 결정하고 제어신호들(Ctrl 1 내지 Ctrl 4)를 출력한다.
도 9 내지 도 10에서, 메모리 셀 어레이(110)에 배드 블록(BLK 2, BLK 7)이 포함된 경우, 몇몇 실시예에 따라 비휘발성 메모리 장치(100)는 싱글 오퍼레이션을 수행할 수 있다. 설명의 편의를 위해 메모리 셀 어레이가 2개의 플레인을 포함하고 각 플레인이 5개의 블록을 포함한다고 가정하나, 다양한 실시예에 따라 플레인의 개수 및 각 플레인에 속하는 메모리 블록의 개수는 달라질 수 있다.
도 9와 같이 몇몇 실시예에 따라, 비휘발성 메모리 장치(100)는 액세스할 페이지 버퍼만 인에이블 하고, 인에이블된 플레인 별로 워드라인 순서의 메모리 블록에 액세스할 수 있다. 다시 말하면, 비휘발성 메모리 장치(100)는 복수의 페이지 버퍼 중 어느 하나의 페이지 버퍼를 순차적으로 인에이블 한다. 제1 페이지 버퍼가 인에이블된 동안 비휘발성 메모리 장치(100)는 종속된 메모리 블록에 대해 워드라인 순서로 액세스하여 플래시 연산을 수행한다. 상기 인에이블된 제1 페이지 버퍼에 대한 플래시 연산이 완료되면 다음 제2 페이지 버퍼를 인에이블 하여 제2 페이지 버퍼에 연결된 메모리 블록에 대해 상기 플래시 연산을 수행할 수 있다. 도시된 도 9의 경우 플레인 PLN0 내에서 워드라인 순서로 BLK 0, BLK 2, BLK4, BLK6, BLK8에 액세스하며 플래시 연산 OP1 내지 OP5를 하고, 플레인 PLN1 내에서 워드라인 순서로 BLK 1, BLK 3, BLK5, BLK7, BLK9에 액세스하며 플래시 연산 OP6 내지 OP10을 할 수 있다.
또는 도 10과 같이 몇몇 실시예에 따라, 비휘발성 메모리 장치(100)는 동일 워드라인 내에서 페이지 버퍼를 순차적으로 턴온하여, 동일 워드라인 내 플레인마다 액세스할 수 있다. 도시된 도 10의 경우 첫번째 워드라인 내 플레인 PLN0 및 PLN1의 블록 BLK 0, BLK 1에 액세스 하여 플래시 연산 OP1, OP2를 하고, 두번째 워드라인 내에서 플레인 PLN0 및 PLN1의 블록 BLK 2, BLK 3에 액세스 하여 플래시 연산 OP3, OP4를 하고, 세번째 워드라인 내에서 플레인 PLN0 및 PLN1의 블록 BLK 4, BLK 5에 액세스 하여 플래시 연산 OP5, OP6를 하고, 네번째 워드라인 내에서 플레인 PLN0 및 PLN1의 블록 BLK 6, BLK 7에 액세스 하여 플래시 연산 OP7, OP8을 하고, 다섯번째 워드라인 내에서 플레인 PLN0 및 PLN1의 블록 BLK 8, BLK 9에 순차적으로 액세스 하여 플래시 연산 OP9, OP10을 할 수 있다.
몇몇 실시예에 따른 비휘발성 메모리 장치(100)는 배드블록이 포함되었는지 여부에 따라 싱글 오퍼레이션 또는 멀티 오퍼레이션으로 동작하게 되면 문턱 전압 산포가 싱글 오퍼레이션 수준과 동등해질 수 있고, 메모리 셀의 동작 신뢰성이 향상될 수 있다.
도 11은 몇몇 실시예에 따른 비휘발성 메모리 장치의 동작방법을 나타낸 흐름도이다.
몇몇 실시예에 따른 비휘발성 메모리 장치는 스토리지 컨트롤러로부터 커맨드 및 어드레스를 수신하면(S10), 해당 커맨드를 수행하기 위해 메모리 셀 어레이의 구조에 따라 싱글 오퍼레이션 할 것인지(x1) 또는 멀티 오퍼레이션 할 것인지(xN) 결정한다(S20). 만약 메모리 셀 어레이가 다중 플레인을 포함하고 배드블록이 없으면, 멀티 오퍼레이션으로 결정한다(S50). 그러나, 액세스할 어드레스를 확인하여 배드블록이 포함되어 있는 경우(S30), 싱글 오퍼레이션으로 동작하는 것으로 결정할 수 있다(S40).
비휘발성 메모리 장치는 결정된 오퍼레이션에 따라 제어신호를 생성하여 수신된 어드레스에 상응하는 메모리 블록에 대해 플래시 연산을 수행한다(S60). 구체적으로는 단일 플레인의 메모리 셀 어레이의 경우 싱글 오퍼레이션으로 플래시 연산을 수행한다. 다중 플레인의 메모리 셀 어레이의 경우 배드 블록이 없으면 멀티 오퍼레이션으로 플래시 연산을 수행하고, 배드 블록이 있으면 싱글 오퍼레이션으로 플래시 연산을 수행한다.
도 12는 몇몇 실시예에 따른 비휘발성 메모리 시스템이 포함된 전자장치를 나타낸 블록도이다.
도 12를 참조하면, 전자 장치(1000)는 응용 프로세서(1100), 메모리 모듈(1200), 네트워크 모듈(1300), 스토리지 모듈(1400), 및 사용자 인터페이스(1500)를 포함한다. 예시적으로, 전자 장치(1000)는 UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등과 같은 컴퓨팅 시스템들 중 어느 하나로 제공될 수 있다.
응용 프로세서(1100)는 전자 장치(1000)에 포함된 구성 요소들, OS(Operating system) 등을 구동시킬 수 있다. 예시적으로, 응용 프로세서(1100)는 전자 장치(1000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 그래픽 엔진, 및 다양한 인터페이스들을 포함할 수 있다.
메모리 모듈(1200)은 전자 장치(1000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 메모리 모듈(1200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR DRAM, LPDDR2 DRAM, LPDDR3 DRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다.
네트워크 모듈(1300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(1300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 무선 통신을 지원할 수 있다.
스토리지 모듈(1400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(1400)은 외부로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(1400)은 스토리지 모듈(1400)에 저장된 데이터를 응용 프로세서(1400)로 전송할 수 있다. 예시적으로, 스토리지 모듈(1400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(1400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있다. 복수의 비휘발성 메모리 장치들은 도 1 내지 도 11을 참조하여 설명된 비휘발성 메모리 장치일 수 있다. 또는 스토리지 모듈(1400)은 도 1 내지 도 11을 참조하여 설명된 스토리지 컨트롤러를 포함할 수 있다. 즉, 스토리지 모듈(1400)은 도 1 내지 도 11을 참조하여 설명된 동작 방법을 기반으로 프로그램, 독출, 소거 동작을 수행할 수 있다.
사용자 인터페이스(1500)는 사용자 시스템(1100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(1500)는 카메라, 터치 스크린, 동작 인식 모듈, 마이크 등과 같은 입력 장치들 또는 디스플레이, 스피커, 터치 스크린 등과 같은 출력 장치들을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 호스트 2: 저장장치
10 : 스토리지 컨트롤러 100 : 비휘발성 메모리 장치
110 : 메모리 셀 어레이 120 : 전압생성부
130 : 어드레스 디코더 140 : 페이지 버퍼
150 : 데이터 입출력부 200 : 컨트롤 유닛

Claims (10)

  1. 호스트로부터 명령을 수신하여 커맨드, 액세스 어드레스, 데이터를 출력하는 스토리지 컨트롤러; 및
    상기 액세스 어드레스에 상응하는 메모리 블록에 상기 커맨드에 기초한 메모리 연산을 수행하는 비휘발성 메모리 장치를 포함하고,
    상기 비휘발성 메모리 장치는
    각각이 복수의 메모리 블록을 포함하는 복수의 플레인을 포함하는 메모리 셀 어레이;
    제1 제어신호에 따라 상기 메모리 셀 어레이의 워드라인들에 연결되어 상기 액세스 어드레스에 상응하는 워드라인 어드레스를 인에이블하는 어드레스 디코더;
    제2 제어신호에 따라 동작전압 레벨을 조정하여 동작전압을 상기 어드레스 디코더에 인가하는 전압 생성부;
    상기 복수의 플레인 각각에 연결된 복수의 페이지 버퍼를 포함하여 상기 메모리 블록에 상기 데이터를 기입하거나 저장된 데이터를 독출하는 페이지 버퍼회로;
    상기 액세스 어드레스 및 상기 커맨드를 수신하여 상기 제1 및 제2 제어신호를 생성하는 컨트롤 유닛을 포함하며,
    상기 컨트롤 유닛은
    상기 액세스 어드레스에 상응하는 메모리 블록 중 적어도 하나의 배드 블록이 있는 경우 상기 동작전압 레벨을 낮추고 상기 배드 블록이 없는 경우 상기 동작전압 레벨을 높이도록 상기 제1 제어신호를 조정하는, 저장 장치.
  2. 제1항에 있어서, 상기 컨트롤 유닛은
    상기 적어도 하나의 배드 블록의 어드레스를 저장하는 배드블록 레지스터;
    상기 액세스 어드레스와 상기 저장된 배드 블록의 어드레스를 비교하는 어드레스 비교부;
    상기 커맨드를 분석하는 커맨드 분석부; 및
    상기 어드레스 비교부로부터 수신된 비교결과 및 상기 분석된 커맨드에 기초하여 상기 제1 및 제2 제어신호를 생성하는 제어신호 생성부를 포함하는, 저장 장치.
  3. 제2항에 있어서, 상기 제어신호 생성부는
    상기 비교결과 및 상기 분석된 커맨드에 기초하여 상기 복수의 페이지 버퍼를 각각 인에이블 시키는 제3 제어신호를 생성하는, 저장 장치.
  4. 제3항에 있어서, 상기 컨트롤 유닛은
    상기 제3 제어신호에 따라 제1 페이지 버퍼를 순차적으로 인에이블 하고, 상기 제1 페이지 버퍼가 인에이블된 동안 상기 제1 제어신호에 따라 인에이블되는 워드라인 순서로 상기 메모리 블록에 액세스하여 메모리 연산을 수행하고,
    상기 메모리 연산이 완료되면 상기 제3 제어신호에 따라 다음 제2 페이지 버퍼를 인에이블 하여 상기 제2 페이지 버퍼에 연결된 메모리 블록들을 상기 제1 제어신호에 따라 액세스하여 상기 메모리 연산을 수행하는, 저장 장치.
  5. 제3항에 있어서, 상기 컨트롤 유닛은
    제1 워드라인에 대하여 상기 제1 제어신호가 인에이블된 동안, 상기 제3 제어신호에 따라 복수의 상기 페이지 버퍼가 순차적으로 인에이블되어 상기 인에이블되는 페이지 버퍼에 연결된 메모리 블록에 액세스하여 메모리 연산을 수행하고,
    상기 메모리 연산이 완료되면 다음 제2 워드라인에 대하여 상기 제1 제어신호가 인에이블되는 동안 상기 제3 제어신호에 따라 복수의 상기 페이지 버퍼들이 순차적으로 인에이블되어 상기 인에이블되는 페이지 버퍼에 연결된 메모리 블록에 액세스하여 메모리 연산을 수행하는, 저장 장치.
  6. 제1항에 대하여, 상기 컨트롤 유닛은
    상기 액세스 어드레스에 상응하는 메모리 블록 중 적어도 하나의 배드 블록이 있는 경우 단일 메모리 블록마다 메모리 연산을 수행하고, 상기 배드 블록이 없는 경우 적어도 둘의 메모리 블록에 동시에 메모리 연산을 수행하는, 저장 장치.
  7. 제6항에 대하여, 상기 단일 메모리 블록마다 수행되는 상기 메모리 연산의 제1 동작전압 레벨은 상기 적어도 둘의 메모리 블록에 동시에 수행되는 메모리 연산의 제2 동작전압 레벨보다 낮은, 저장 장치.
  8. 제7항에 대하여, 상기 제2 동작전압 레벨은
    상기 메모리 연산이 동시에 수행되는 상기 메모리 블록의 개수에 상응하여 상기 제1 동작전압 레벨보다 높은 것인, 저장 장치.
  9. 비휘발성 메모리 장치의 동작 방법에 있어서,
    상기 비휘발성 메모리 장치는
    각각의 복수의 메모리 블록을 포함하는 다중 플레인 구조의 메모리 셀 어레이를 포함하고,
    스토리지 컨트롤러로부터 커맨드, 액세스 어드레스 및 데이터를 수신하는 단계;
    상기 액세스 어드레스의 메모리 블록들 중 배드 블록이 포함되었는지 확인하는 단계;
    상기 배드 블록이 없는 경우 적어도 둘 이상의 상기 메모리 블록에 대해 동시에 메모리 연산을 수행하는 멀티 오퍼레이션으로 동작하는 단계;
    상기 배드 블록이 포함된 경우, 메모리 블록 별로 상기 메모리 연산을 수행하는 싱글 오퍼레이션으로 동작하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  10. 제9항에 있어서, 상기 싱글 오퍼레이션은
    복수의 플레인에 상응되도록 연결된 어느 하나의 페이지 버퍼를 순차적으로 인에이블 하고,
    상기 어느 하나의 페이지 버퍼가 인에이블된 동안 워드라인 순서로 상기 메모리 블록에 액세스하여 메모리 연산을 수행하고,
    상기 인에이블된 페이지 버퍼에 대한 메모리 연산이 완료되면 다음 페이지 버퍼만 인에이블 하여 상기 다음 페이지 버퍼에 연결된 메모리 블록에 대해 상기 메모리 연산을 수행하는, 비휘발성 메모리 장치의 동작 방법.
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