CN113496724A - 非易失性存储器设备及其操作方法 - Google Patents

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Abstract

提供了一种非易失性存储器设备和操作方法。非易失性存储器设备包括：存储器单元阵列，包括多个平面，每个平面包括多个存储器块；地址解码器，连接到存储器单元阵列；电压生成器，被配置为向地址解码器施加操作电压；页缓冲器电路，包括与每个平面相对应的页缓冲器；数据输入/输出电路，连接到被配置为输入和输出数据的页缓冲器电路；以及控制单元，被配置为控制地址解码器、电压生成器、页缓冲器电路和数据输入/输出电路的操作，其中，控制单元被配置为通过检查访问地址的存储器块是否是坏块来在多操作或单一操作中操作。

Description

非易失性存储器设备及其操作方法
技术领域
本发明概念涉及半导体存储器，更具体地，涉及非易失性存储器设备及其操作方法。
背景技术
半导体存储器设备是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体来实现的存储设备。半导体存储器设备可以大致分为易失性存储器设备和非易失性存储器设备。
易失性存储器设备是当电源被切断时存储的数据消散的存储器设备。易失性存储器设备可以包括SRAM(静态RAM)、DRAM(动态RAM)、SDRAM(同步DRAM)等。非易失性存储器设备是即使在电源被切断时也保持存储的数据的存储器设备。非易失性存储器设备可以包括闪存设备、ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除和可编程ROM)、电阻存储器设备(例如，PRAM(相变RAM)、FRAM(铁电RAM)和RRAM(电阻RAM))等。
随着半导体技术的发展，一种基于闪存的存储器设备正在开发中。在单平面结构半导体存储器中，一次仅对一个块执行存储器操作。另一方面，在多平面结构半导体存储器中，由于可以同时对连续布置在相邻平面中的块(相邻块)执行存储器操作，因此性能得到改进。因此，可以使用多平面结构来改进半导体存储器设备的性能。
发明内容
本发明概念的方面提供一种非易失性存储器设备，其被配置为当包括坏块时执行适合于实际操作的平面的数量的操作。
本发明概念的方面还提供一种操作非易失性存储器设备的方法，该非易失性存储器设备当包括坏块时执行适合于实际操作平面的数量的操作。
本发明概念的一个方面提供了一种非易失性存储器设备，其包括包含多个平面的存储器单元阵列、每个平面包括多个存储器块、连接到存储器单元阵列的地址解码器、被配置为向地址解码器施加操作电压的电压生成器、包括对应于每个平面的页缓冲器的页缓冲器电路、连接到被配置为输入和输出数据的页缓冲器电路的数据输入/输出电路、以及被配置为控制地址解码器、电压生成器、页缓冲器电路和数据输入/输出电路的操作的控制单元，其中，控制单元被配置为通过检查访问地址的存储器块是否是坏块来在多操作或单一操作中操作。
本发明概念的另一方面提供了一种操作非易失性存储器设备的方法，该非易失性存储器设备包括多平面结构的存储器单元阵列，每个平面结构包括多个存储器块，该方法包括从存储控制器接收命令、访问地址和数据，检查与访问地址相对应的存储器块中是否包括坏块，当存储器块中不存在坏块时在对至少两个或更多个存储器块同时执行存储器操作的多操作中操作，以及当在存储器块中包括坏块时在对每个存储器块执行存储器操作的单一操作中操作。
本发明概念的另一方面提供了一种存储设备，包括存储控制器，被配置为从主机接收指令并输出命令、访问地址和数据，以及非易失性存储器设备，被配置为基于与访问地址相对应的存储器块中的命令执行存储器操作，其中，所述非易失性存储器设备包括：存储器单元阵列，所述存储器单元阵列包括多个平面，每个平面包括多个存储器块；地址解码器，根据第一控制信号连接到所述存储器单元阵列的字线，并且被配置为使能与访问地址相对应的字线地址；电压生成器，被配置为根据第二控制信号调整操作电压电平并向地址解码器施加操作电压；页缓冲器电路，包括连接到多个平面中的每个平面的多个页缓冲器，并被配置为将数据写入存储器块或读取存储的数据；以及控制单元，被配置为接收访问地址和命令并生成第一和第二控制信号，所述控制单元在对应于访问地址的存储器块中存在至少一个坏块的情况下调整第一控制信号以降低操作电压电平，并在没有坏块的情况下提高操作电压电平。
然而，本发明概念的方面不限于本文所阐述的方面。通过参考下面给出的对本发明概念的详细描述，本发明概念的上述和其他方面对于本发明概念所属领域的普通技术人员将变得更加明显。
附图说明
图1是示出根据一些示例实施例的非易失性存储器系统的示意框图；
图2是示出根据一些示例实施例的图1所示的非易失性存储器设备的框图；
图3是示出根据一些示例实施例的图2的存储器单元阵列的等效电路图；
图4是示出根据一些示例实施例的图2的存储器单元阵列的一个块的透视图；
图5是示出根据一些示例实施例的图2中所示的控制单元的配置的框图；
图6是示出根据一些示例实施例的图1所示的存储控制器的框图；
图7A至图10是说明根据一些示例实施例的存储器单元阵列的单平面结构和多平面结构中的操作动作的概念图；
图11是示出根据一些示例实施例的操作非易失性存储器设备的方法的流程图；以及
图12是示出根据一些示例实施例的包括非易失性存储器系统的电子设备的框图。
具体实施方式
图1是示出根据一些示例实施例的非易失性存储器系统的示意框图。
参考图1，非易失性存储器系统可以包括主机1和/或存储设备2。存储设备2可以包括存储控制器10和/或至少一个非易失性存储器设备100。主机1通常控制存储设备2的操作。存储控制器10可以与非易失性存储器设备100交换诸如命令CMD、地址ADDR、数据DATA和/或控制信号CTRL的信号。
存储控制器10可以编程或擦除非易失性存储器设备100中的数据，或者可以根据主机1的命令从非易失性存储器设备100读取数据。
非易失性存储器设备100可以包括多个平面PL0到PLN-1。
多个平面中的每一个包括多个存储器块。多个存储器块中的每一个包括多个串。多个串中的每一个包括多个存储器单元。多个存储器单元中的每一个连接到多个字线。多个存储器单元中的每一个可以被提供为存储1位数据的单级单元(SLC)或存储至少2位数据的多级单元(MLC)。将参考图2到4更详细地说明多个平面、多个存储器块和多个串。
图2是示出根据一些示例实施例的图1中所示的非易失性存储器设备的框图，图3是示出根据一些示例实施例的图2的存储器单元阵列的等效电路图。图4是示出根据一些示例实施例的图2的存储器单元阵列的一个块的透视图。
参考图2，非易失性存储器设备100可以包括存储器单元阵列110、电压生成器120、地址解码器130、页缓冲器电路140、数据输入/输出电路150和/或控制单元200。
存储器单元阵列110可以包括连接到多个字线WL和多个位线BL的多个存储器单元。在一些示例实施例中，存储器单元阵列110可以包括连接到堆栈在基板上的每个字线的存储器单元。
存储器单元阵列110可以通过串选择线SSL、多个字线WL和/或接地选择线GSL连接到地址解码器130。另外，存储器单元阵列110可以通过多个位线BL连接到页缓冲器电路140。
存储器单元阵列110包括多个存储器块(BLK1到BLKz，z是3或更多的自然数)。在一些示例实施例中，由地址解码器130选择存储器块BLK1到BLKz。例如，地址解码器130可以在存储器块BLK1到BLKz中选择与块地址相对应的存储器块BLK。地址解码器130可以响应于行地址R_ADDR选择存储器块BLK中的至少一行。
参考图3，单元串CS11到CS33连接在位线BL1到BL3和公共源线CSL之间。每个单元串(例如，CS11)包括串选择晶体管SST、多个存储器单元MC1到MC8和/或接地选择晶体管GST。
串选择晶体管SST连接到串选择线SSL1到SSL3。多个存储器单元MC1到MC8中的每一个连接到对应的字线WL1到WL8。接地选择晶体管GST连接到接地选择线GSL。串选择晶体管SST连接到位线BL，并且接地选择晶体管GST连接到公共源线CSL。
相同高度的字线(例如，WL1)通常是连接的，并且串选择线SSL1到SSL3是分开的。当编程连接到第一字线WL1并且属于单元串CS11、CS12和CS13的存储器单元(以下称为页)时，选择第一字线WL1和第一选择线SSL1。
作为示例，在图4中示出了多个存储器块BLK11到BLK1n和BLK21到BLK2n中的一个存储器块BLK11。然而，本发明概念的范围不限于此。
参考图4，存储器块BLK11包括栅极层、绝缘层、垂直有源图案和/或信息存储层。存储器块BLK1在垂直于基板SUB的方向上形成。n+掺杂区域形成在基板SUB上。栅极层和绝缘层交替堆积在基板SUB上。此外，可以在栅极层和绝缘层之间形成电荷存储层。
栅极层和绝缘层的垂直图案化形成V形柱。该柱穿透栅极层和绝缘层并连接到基板SUB。该柱的外部可由沟道半导体形成，其内部可以由诸如氧化硅的绝缘材料形成。
参考图4，存储器块BLK11的栅极层可以连接到接地选择线GSL、多个字线WL1到WL8以及串选择线SSL。此外，存储器块BLK11的柱可以形成多个位线BL1到BL3。尽管图4示出了一个存储器块BLK1具有两个选择线GSL和SSL、八个字线WL1到WL8以及三个位线BL1到BL3，但是其数量实际上可以大于或小于这些数字。
再次参考图2，控制单元200可以从存储控制器10接收命令CMD和地址ADDR，并且可以基于命令CMD和地址ADDR控制非易失性存储器设备100的擦除动作、编程动作和读取动作。
例如，控制单元200可以基于命令CMD生成用于控制电压生成器120的控制信号CTL，并且可以基于地址信号ADDR生成行地址R_ADDR和列地址C_ADDR。控制单元200可以将行地址R_ADDR提供给地址解码器130，并且可以将列地址C_ADDR提供给数据输入/输出电路150。
地址解码器130可以通过串选择线SSL、多个字线WL和/或接地选择线GSL连接到存储器单元阵列110。电压生成器120可以基于从控制单元200提供的控制信号CTL生成非易失性存储器设备100的操作所需的字线电压VWL。从电压生成器120生成的字线电压VWL可以通过地址解码器130施加于多个字线WL。
根据一些示例实施例，电压生成器120可以在编程动作时向所选择的字线施加编程电压，并且可以向非所选择的字线施加编程通过电压。根据一些示例实施例，电压生成器120可以在编程验证动作时向所选择的字线施加编程验证电压，并且可以向非所选择的字线施加验证通过电压。根据一些示例实施例，电压生成器120可以在读取动作时向所选择的字线施加读取电压，并且可以向非所选择的字线施加读取通过电压。根据一些示例实施例，电压生成器120可以在擦除动作时向存储器块的阱或基板施加擦除电压，并且向所选择的存储器块的字线施加字线擦除电压，即接地电压。根据一些示例实施例，电压生成器120可以在擦除验证动作时向所选择的块的字线施加擦除验证电压，或者可以以字线为单位施加擦除验证电压。
页缓冲器电路140可以通过多个位线BL连接到存储器单元阵列110。页缓冲器电路140可以包括多个页缓冲器。根据一些示例实施例，页缓冲器的数量可以对应于平面的数量。页缓冲器电路140可以临时存储要在编程动作时在所选择的页中编程的数据，并且可以临时存储要在读取动作时从所选择的页读取的数据。
数据输入/输出电路150可以通过数据线DL连接到页缓冲器电路140。在编程动作时，数据输入/输出电路150可以从存储器控制器10接收编程数据DATA，并且可以基于从控制单元200提供的列地址C_ADDR将编程数据DATA提供给页缓冲器电路140。在读取动作时，数据输入/输出电路150可以基于从控制单元200提供的列地址C_ADDR，将存储在页缓冲器电路140中的读取数据DATA存储到存储控制器10。
图5是示出根据一些示例实施例的图2中所示的控制单元的配置的框图。
在图5中，根据一些示例实施例，控制单元200可以包括地址比较器210、地址生成器220、命令分析器230、坏块寄存器240和/或控制信号生成器250。
地址生成器220从存储控制器10接收要访问的地址ADDR，生成地址ADDR的行地址R_ADD和列地址C_ADD，并将它们发送到相应的电路130、140和150。行地址R_ADD被发送到地址解码器130，列地址C_ADD被发送到页缓冲器140和数据输入/输出电路150。
命令分析器230分析从存储控制器10接收的命令CMD，并将所分析的命令发送到控制信号生成器250。
坏块寄存器240可以存储坏块的地址。坏块寄存器240不仅可以包括初始坏块地址，还可以包括通过使用非易失性存储器设备100生成的运行时坏块地址。初始坏块被称为在第一次使用非易失性存储器设备10之前(即，从产品装运时开始)指定的坏块。
地址比较器210可以将由地址生成器220生成的存储器块的地址与存储在坏块寄存器240中的坏块地址进行比较。
当要访问的存储器块的地址等于存储在坏块寄存器240中的坏块地址之一时，地址比较器210将第一比较结果信号发送到控制信号生成器250，使得非易失性存储器设备100在单一操作中操作。
如果要访问的存储器块的地址不对应于坏块寄存器240中存储的所有坏块地址，则地址比较器210将第二比较结果信号发送到控制信号生成器250，使得非易失性存储器设备100在多操作中操作。
控制信号生成器250可以生成控制信号Ctrl1或Ctrl4，用于根据所分析的命令和比较结果信号来控制非易失性存储器设备100的配置120、130、140和150中的每一个。
根据一些示例实施例，控制信号生成器250将控制信号Ctrl1发送到电压生成器120，使得可以在适当的级别生成用于根据所分析的命令和比较结果信号来执行编程循环、读取动作或擦除循环的操作电压(Verase、Vgpm、Vread、Vpass、Vvfy、Vdsl、Vssl和Vsl)，或者全局线(GSSL、GWL0到GWLn和GDSL)。此外，控制信号生成器250输出用于控制页缓冲器140以执行编程循环、读取循环或擦除循环的控制信号Ctrl3。编程循环包括编程动作和编程验证动作，并且可以以ISPP(增量步进脉冲编程)方式执行编程循环。擦除循环包括擦除动作和擦除验证动作，并且可以以ISPE(增量步进脉冲擦除)方式执行擦除循环。
根据一些示例实施例，当要访问的存储器块对应于坏块时，控制信号生成器250可以通过根据第一比较结果信号在单一操作模式中设置控制信号Ctrl1来发送要发送到电压生成器120的控制信号Ctrl1。根据一些示例实施例，当要访问的存储器块不对应于坏块时，控制信号生成器250通过根据第二比较结果信号在多操作模式下设置控制信号Ctrl1来发送要发送到电压生成器120的控制信号Ctrl1。
下面将参考图7(a)到10描述单一操作和多操作。
根据一些示例实施例，控制信号生成器250可以将控制信号Ctrl 2、Ctrl 3和Ctrl4发送到配置130、140和150中的每一个，以根据所分析的命令和比较结果信号不同地调整要施加到每个字线的电压的定时、全局线或列线。
图6是示出根据一些示例实施例的图1所示的存储控制器的框图。
参考图6，根据一些示例实施例的存储控制器10可以包括主机接口20、内部存储器30、处理器40和/或非易失性存储器接口50。
存储控制器10可以通过主机接口20与主机1通信。例如，主机接口20可以被提供为诸如USB(通用串行总线)、MMC(多媒体卡)、PCI(外围组件互连)、PCI-E(PCI-express)、ATA(高级技术附件)、串行ATA、并行ATA、SCSI(小型计算机小型接口)、ESDI(增强型小型磁盘接口)、IDE(集成驱动电子设备)、MIPI(移动工业处理器接口)、NVMe(非易失性存储器-express)和UFS(通用闪存接口)的各种接口中的至少一个。
内部存储器30是根据一些示例实施例的非易失性存储器，其可以以固件的形式存储用于操作存储控制器10所需的各种类型的信息。替代地，内部存储器30是根据一些示例实施例的操作存储器，并且可以是临时存储在主机1和非易失性存储器设备100之间的通信期间生成的中间数据的缓冲器。
根据一些示例实施例，内部存储器30可以包括高速缓存、ROM(只读存储器)、PROM(可编程只读存储器)、EPROM(可擦除PROM)、EEPROM(电可擦除可编程只读存储器)、PRAM(相变RAM)、闪存、SRAM(静态RAM)或DRAM(动态RAM)。
处理器40可以根据由主机1接收的数据DATA和命令来控制存储控制器10中的其他组成元件10、20、30和50的整体动作。
存储控制器10可以通过非易失性存储器接口50与非易失性存储器设备100通信。
图7(a)到10是说明根据一些示例实施例的存储器单元阵列的单平面结构和多平面结构中的操作动作的概念图。
参考图7(a)，闪存由单平面PLN0构成。平面PLN0包括多个块BLK0到BLKn-1。这种结构称为单平面结构。在单平面结构中，一次仅对一个块执行存储器操作。在本说明书中，一次对一个块执行操作被称为单一操作。在本说明书中，闪存操作包括编程、读取和擦除动作等，并且被称为存储器操作或存储器动作。如图所示，当存在来自存储控制器10的针对块BLK0和BLK1的操作请求时，在针对块BLK0的单一闪存操作OP1完成之后，执行针对块BLK1的单一闪存操作OP2。最后，对两个块BLK0和BLK1执行两个单一闪存操作OP1和OP2。
图7(b)的闪存由两个平面PLN0和PLN1构成。每个平面包括多个块BLK0到BLKn-1。这种结构称为多平面结构。尽管在本实施例中示出了两个平面PLN0和PLN1作为示例，但是本发明概念的范围不限于此。例如，平面的数量可以多于两个。
在多平面结构半导体存储器中，块BLK分布并放置在一个或多个平面上，并且可以对连续放置在相邻平面上的块执行同时操作。换句话说，在多平面结构中，可以一次对多个块执行闪存操作。在这里，一次对多个块执行操作将被称为多操作。
如图所示，当存在来自存储控制器10的对块BLK0和BLK1的操作请求时，对块BLK0和BLK1执行一个多操作OP1。即，在两个块BLK0和BLK1上执行一个闪存操作OP1。
根据一些示例实施例，可以对配备有N个存储平面(N是大于或等于2的自然数)的设备中的彼此相邻的N个页同时执行编程。例如，首先，将数据加载到页缓冲器中，每个页缓冲器连接到N个页。在所有N个页缓冲器被填满之后，N个页被同时编程。类似地，可以同时读取或擦除N个页。因此，与对每一页单独执行闪存操作的情况相比，要花费的时间减少。
在单一操作中，每次仅对一个块执行闪存操作。另一方面，在多操作中，由于可以对相邻平面中连续布置的相邻块同时执行闪存操作，因此性能得到改进。
参考图8到10，单平面中可以包括至少一个坏块。坏块可以是从非易失性存储器设备100的装运时就存在的初始坏块，或者可以是根据非易失性存储器设备100的使用而生成的运行时坏块。以下，在一些示例实施例中，将假设块BLK 2和BLK 7是坏块。
在图8中，如果具有多平面结构的存储器单元阵列110总是在多操作中操作，则闪存操作OP1可以同时对平面PLN0的BLK0和平面PLN1的BLK1执行闪存操作。此时，由于没有坏块，因此可以正常执行操作。
闪存操作OP2可以同时对平面PLN0的BLK2和平面PLN1的BLK3执行闪存操作。此时，如果块BLK2是坏块，则字线仅被加载到块BLK3中。顺便提一下，在多操作的情况下，由于对多个块同时执行闪存操作，因此与单一操作相比施加了更大的负载。
也就是说，电压生成器120在多操作动作中生成的电流大于在单一操作动作中生成的电流，以执行编程动作、擦除动作或读取动作。例如，对于多操作和单一操作的情况，操作电压(Verase、Vgpm、Vread、Vpass、Vvfy、Vdsl、Vssl和Vsl)的DC电平是相同的，但是对于多操作的情况，要供应的电流量可能更大。
顺便说一下，当由于坏块BLK2而使多操作电流仅集中在剩余块(所示示例中的块BLK3)上时，与正常块中的动作相比，施加的操作电压具有相对陡峭的斜率，这可能导致高压施加时间的增加。如果高压施加时间增加，则实际阈值电压可能高于预定的或可替代地期望的阈值电压，因此，与由于正常闪存操作而导致的阈值电压变化相比，在块BLK 3中编程的阈值电压变化可能更差或失败。
为了改进包括坏块的多平面结构的非易失性存储器单元阵列的可靠性，如果在要访问的地址ADDR的平面中包括至少一个坏块，则根据一些示例实施例的非易失性存储器设备100可以执行单一操作。
再次参考图2到5，存储控制器10发送要访问的地址ADDR，并且控制单元200可以将要访问的地址ADDR与存储在坏块寄存器240中的坏块的信息进行比较。控制单元200在从存储控制器10接收到的命令中反映比较结果，确定是在单一操作还是在多操作中操作，并输出控制信号Ctrl 1到Ctrl 4。
在图9到10中，当存储器单元阵列110包括坏块BLK2和BLK7时，非易失性存储器设备100可以执行根据一些示例实施例的单一操作。为了便于说明，尽管假设存储器单元阵列包括两个平面并且每个平面包括五个块，但是根据一些示例实施例，平面的数量和属于每个平面的存储器块的数量可以改变。
根据一些示例实施例，如图9所示，非易失性存储器设备100可以仅使能页缓冲器被访问，并且可以访问每个使能平面的字线顺序的存储器块。也就是说，非易失性存储器设备100依次使能多个页缓冲器中的一个页缓冲器。当第一页缓冲器被使能时，非易失性存储器设备100以字线顺序访问从属存储器块以执行闪存操作。当所使能的第一页缓冲器的闪存操作完成时，可以使能下一个第二页缓冲器以对连接到第二页缓冲器的存储器块执行闪存操作。在图9所示的情况下，BLK0、BLK2、BLK4、BLK6和BLK8可以以字线顺序在平面PLN0中被访问以执行闪存操作OP1到OP5，BLK1、BLK3、BLK5、BLK7和BLK9可以以字线顺序在平面PLN1中被访问以执行闪存操作OP6到OP10。
替代地，根据如图10所示的一些示例实施例，非易失性存储器设备100可以顺序地打开同一字线中的页缓冲器以访问同一字线中的每个平面。在图10所示的情况下，可以访问第一字线中的平面PLN0和PLN1的块BLK0和BLK1以执行闪存操作OP1和OP2。可以访问第二字线中的平面PLN0和PLN1的块BLK2和BLK3以执行闪存操作OP3和OP4。可以访问第三字线中的平面PLN0和PLN1的块BLK4和BLK5以执行闪存操作OP5和OP6。可以访问第四字线中的平面PLN0和PLN1的块BLK6和BLK7以执行闪存操作OP7和OP8。可以顺序地访问第五字线中的平面PLN0和PLN1的块BLK8和blk9以执行闪存操作OP9和OP10。
如果根据一些示例实施例的非易失性存储器设备100取决于是否包括坏块而在单一操作或多操作中操作，则阈值电压变化可以等效于单一操作电平，并且可以改进存储器单元的操作可靠性。
图11是示出根据一些示例实施例的操作非易失性存储器设备的方法的流程图。
当根据一些示例实施例的非易失性存储器设备从存储控制器接收命令和地址时(S10)，非易失性存储器设备取决于存储器单元阵列的结构来确定是执行单一操作(x1)还是执行多操作(xN)，以便执行该命令(S20)。如果存储器单元阵列包括多平面并且不存在坏块，则确定多操作(S50)。然而，如果检查了要访问的地址并且包括坏块(S30)，则可以确定在单一操作中进行操作(S40)。
非易失性存储器设备根据所确定的操作生成控制信号，并对与所接收的地址相对应的存储器块执行闪存操作(S60)。例如，在单平面的存储器单元阵列的情况下，在单一操作中执行闪存操作。在多平面的存储器单元阵列的情况下，如果不存在坏块，则在多操作中执行闪存操作，并且如果存在坏块，则在单一操作中执行闪存操作。
图12是示出根据一些示例实施例的包括非易失性存储器系统的电子设备的框图。
参考图12，电子设备1000包括应用处理器1100、存储器模块1200、网络模块1300、存储模块1400和用户接口1500。例如，电子设备1000可以被提供为诸如UMPC(超移动PC)、工作站、上网本、PDA(个人数字助理)、便携式计算机、web平板、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、便携式游戏机、导航设备、黑匣子、数码相机、DMB(数字多媒体广播)播放器、数字音频录像机、数字音频播放器、数字图像录像机、数字图像播放器、数字视频录像机和数字视频播放器的计算系统之一。
应用处理器1100可以驱动包括在电子设备1000中的组成元件、OS(操作系统)等。例如，应用处理器1100可以包括控制包括在电子设备1000中的组成元件的控制器、图形引擎和各种接口。
存储器模块1200可以操作为电子设备1000的主存储器、操作存储器、缓冲器存储器或高速缓存存储器。存储器模块1200可以包括易失性随机存取存储器(诸如DRAM、SDRAM、DDR、SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR DRAM、LPDDR2 DRAM和LPDDR3 DRAM)或者非易失性随机存取存储器(诸如PRAM、ReRAM、MRAM和FRAM)。
网络模块1300可以与外部设备通信。例如，网络模块1300可以支持诸如CDMA(码分多址)、GSM(全球移动通信系统)、WCDMA(宽带CDMA)、CDMA-2000、TDMA(时分多址)、LTE(长期演进)、Wimax、WLAN、UWB、蓝牙和WI-DI的无线通信。
存储模块1400可以存储数据。例如，存储模块1400可以存储从外部接收的数据。或者，存储模块1400可以将存储在存储模块1400中的数据发送到应用处理器1400。例如，存储模块1400可以实现为半导体存储器元件，诸如三维结构的PRAM(相变RAM)、MRAM(磁RAM)、RRAM(电阻RAM)、NAND flash、NOR flash和NAND flash。例如，存储模块1400可以包括多个非易失性存储器设备。多个非易失性存储器设备可以是参考图1到11所述的非易失性存储器设备。替代地，存储模块1400可以包括参考图1到11说明的存储控制器。也就是说，存储模块1400可以基于参考图1到11说明的操作方法来执行编程、读取和擦除动作。。
用户接口1500可以包括将数据或命令输入到用户系统1100或将数据输出到外部设备的接口。例如，用户接口1500可以包括诸如相机、触摸屏、运动识别模块和麦克风的输入设备，或者诸如显示器、扬声器和触摸屏的输出设备。
上面公开的任何元件可以包括或实现在处理电路中，诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理机、专用集成电路(ASIC)等。
在结束详细描述时，本领域技术人员将理解，在不实质上脱离本发明构思的原理的情况下，可以对优选示例实施例进行许多变化和修改。因此，所公开的本发明概念的优选示例实施例仅在一般和描述性意义上使用，而不是出于限制的目的。

Claims (20)

1.一种非易失性存储器设备，包括：
存储器单元阵列，包括多个平面，每个平面包括多个存储器块；
地址解码器，连接到所述存储器单元阵列；
电压生成器，被配置为向所述地址解码器施加操作电压；
页缓冲器电路，包括对应于所述平面中的每一个的页缓冲器；
数据输入/输出电路，连接到被配置为输入和输出数据的页缓冲器电路；以及
控制单元，被配置为控制所述地址解码器、所述电压生成器、所述页缓冲器电路和所述数据输入/输出电路的操作，
其中，所述控制单元被配置为通过检查访问地址的存储器块是否是坏块来在多操作或单一操作中操作。
2.根据权利要求1所述的非易失性存储器设备，其中，所述控制单元包括被配置为存储至少一个坏块信息的坏块寄存器，以及
当从存储控制器接收所述访问地址时，所述控制单元被配置为将所述访问地址与所存储的坏块信息进行比较。
3.根据权利要求2所述的非易失性存储器设备，其中，当包括坏块作为比较的结果时，所述控制单元被配置为在单一操作中对所述访问地址的所述存储器块执行存储器操作。
4.根据权利要求2所述的非易失性存储器设备，其中，所述控制单元包括
地址比较器，被配置为将所述访问地址与所存储的坏块信息进行比较以输出比较结果；以及
控制信号生成器，被配置为基于从所述存储控制器接收的命令和所述比较结果来生成用于所述电压生成器、所述地址解码器、所述页缓冲器电路或所述数据输入/输出电路的至少一个控制信号。
5.根据权利要求4所述的非易失性存储器设备，其中，所述控制信号被施加到所述电压生成器以取决于所述单一操作或所述多操作来调整所述操作电压的电平。
6.根据权利要求4所述的非易失性存储器设备，其中，所述控制信号被施加到所述页缓冲器电路以调整所述页缓冲器中的每一个的使能定时。
7.根据权利要求1所述的非易失性存储器设备，其中，所述多操作是在比所述单一操作的操作电压电平高出所述平面的数量的操作电压电平下执行的存储器操作。
8.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括多平面结构的存储器单元阵列，每个平面包括多个存储器块，所述方法包括：
从存储控制器接收命令、访问地址和数据；
检查与所述访问地址相对应的所述存储器块中是否包括坏块；
当所述存储器块中没有坏块时，在同时对至少两个或更多个存储器块执行存储器操作的多操作中操作；以及
当所述存储器块中包括所述坏块时，在对每个存储器块执行所述存储器操作的单一操作中操作。
9.根据权利要求8所述的操作非易失性存储器设备的方法，其中，在所述单一操作中，
连接到对应于多个平面的任何一个页缓冲器被顺序地使能，
在使能所述一个页缓冲器时，以字线顺序访问所述存储器块以执行所述存储器操作，以及
当对所使能的页缓冲器的所述存储器操作完成时，仅访问下一个页缓冲器以对连接到所述下一个页缓冲器的存储器块执行所述存储器操作。
10.根据权利要求8所述的操作非易失性存储器设备的方法，其中，在单一操作中，
使能所述多个字线中的仅一个字线，
顺序地打开连接到所使能的第一字线的所述存储器块的页缓冲器以对所述存储器块执行所述存储器操作，以及
当对所述第一字线的所述存储器操作完成时，下一个第二字线被使能，并且对于连接到所述第二字线的存储器块，所述页缓冲器被顺序地打开，以对所述存储器块执行存储器操作。
11.根据权利要求8所述的操作非易失性存储器设备的方法，其中，所述检查包括
比较所述访问地址是否与所述坏块的地址相同；以及
基于所述命令和所述比较结果调整要施加到所述存储器单元阵列的字线的操作电压的电平。
12.根据权利要求11所述的操作非易失性存储器设备的方法，其中，所述多操作是在比所述单一操作的操作电压电平高出所述平面的数量的操作电压电平下执行的存储器操作。
13.一种存储设备，包括：
存储控制器，被配置为从主机接收指令并输出命令、访问地址和数据；以及
非易失性存储器设备，被配置为基于与所述访问地址相对应的存储器块中的命令来执行存储器操作，
其中，所述非易失性存储器设备包括
存储器单元阵列，包括多个平面，每个平面包括多个存储器块，
地址解码器，根据第一控制信号连接到所述存储器单元阵列的字线，并且被配置为使能与所述访问地址相对应的字线地址，
电压生成器，被配置为根据第二控制信号调整操作电压电平，并向所述地址解码器施加操作电压，以及
页缓冲器电路，包括连接到所述多个平面中的每个平面的多个页缓冲器，并且被配置为在所述存储器块中写入所述数据或读取所存储的数据，以及
控制单元，被配置为接收所述访问地址和所述命令并生成所述第一控制信号和所述第二控制信号，
所述控制单元被配置为在与所述访问地址相对应的存储器块中存在至少一个坏块的情况下，调整所述第一控制信号以降低所述操作电压电平，并且在不存在所述坏块的情况下，提高所述操作电压电平。
14.根据权利要求13所述的存储设备，其中，所述控制单元包括
坏块寄存器，被配置为存储所述至少一个坏块的地址；
地址比较器，被配置为将所述访问地址与所述至少一个坏块的地址进行比较；
命令分析器，被配置为分析所述命令；以及
控制信号生成器，被配置为基于来自所述地址比较器的比较结果和所分析的命令来生成所述第一控制信号和所述第二控制信号。
15.根据权利要求14所述的存储设备，其中，所述控制信号生成器生成第三控制信号，所述第三控制信号基于所述比较结果和所分析的命令来使能所述多个页缓冲器中的每一个。
16.根据权利要求15所述的存储设备，其中，所述控制单元被配置为根据所述第三控制信号顺序地使能所述第一页缓冲器，并且被配置为在使能所述第一页缓冲器期间，以根据所述第一控制信号使能的字线顺序访问所述存储器块以执行存储器操作，以及
当所述存储器操作完成时，所述控制单元被配置为根据所述第三控制信号使能下一个第二页缓冲器，并且被配置为根据所述第一控制信号访问连接到所述第二页缓冲器的存储器块以执行所述存储器操作。
17.根据权利要求15所述的存储设备，其中，当所述第一控制信号针对第一字线被使能时，所述多个页缓冲器被配置为根据所述第三控制信号顺序地使能，并且所述控制单元被配置为访问连接到所使能的页缓冲器的存储器块以执行所述存储器操作，以及
当所述存储器操作完成时，在针对下一个第二字线使能所述第一控制信号时，所述多个页缓冲器被配置为根据所述第三控制信号顺序地使能，并且所述控制单元被配置为访问连接到所使能的页缓冲器的存储器块以执行所述存储器操作。
18.根据权利要求13所述的存储设备，其中，当在与所述访问地址相对应的所述存储器块中存在至少一个坏块时，所述控制单元被配置为对每个单个存储器块执行所述存储器操作，以及
当没有坏块时，所述控制单元被配置为同时对至少两个存储器块执行所述存储器操作。
19.根据权利要求18所述的存储设备，其中，对每个单个存储器块执行的所述存储器操作的第一操作电压电平低于同时对所述至少两个存储器块执行的所述存储器操作的第二操作电压电平。
20.根据权利要求19所述的存储设备，其中，所述第二操作电压电平高于所述第一操作电压电平，以对应于对其同时执行所述存储器操作的所述存储器块的数量。
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