CN113257320A - 非易失性存储器设备 - Google Patents

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CN113257320A
CN113257320A CN202110078483.7A CN202110078483A CN113257320A CN 113257320 A CN113257320 A CN 113257320A CN 202110078483 A CN202110078483 A CN 202110078483A CN 113257320 A CN113257320 A CN 113257320A
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尹在鹤
任载禹
朱相炫
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Abstract

一种非易失性存储器设备，包括处理电路，处理电路被配置为向第一字线施加子电压，基于连接到第一字线的多个第一存储器单元的阈值电压分布确定期望的第一读取电压，向第二字线施加子电压，基于连接到第二字线的多个第二存储器单元的阈值电压分布确定期望的第二读取电压，在同时读取连接到第一字线的第一存储器单元时向第一字线施加期望的第一读取电压，并且在同时读取连接到第二字线的第二存储器单元时向第二字线施加期望的第二读取电压，期望的第二读取电压与期望的第一读取电压不同。

Description

非易失性存储器设备
相关申请的交叉引用
本申请要求于2020年1月28日在韩国知识产权局提交的韩国专利申请No.10-2020-0009847的优先权，其全部内容通过引用方式并入本文中。
技术领域
至少一个示例实施例涉及一种非易失性存储器设备。
背景技术
存储器设备是在需要和/或必要时能够存储数据和读取数据的存储器设备。存储器设备可以大致分为：非易失性存储器(NVM)，即使不向NVM供电其也不会丢失存储的数据；以及易失性存储器(VM)，不向VM供电时其会丢失存储的数据。
这种存储器设备的特性可以由于各种原因而改变，例如使用环境、使用次数和/或使用时间。因此，存储器设备的可靠性可以被破坏。因此，提高存储器设备的可靠性的方法成为主流。
发明内容
各种示例实施例的各方面提供了一种具有改善的产品可靠性的非易失性存储器设备。
然而，示例实施例的各方面不限于本文阐述的内容。通过参考以下给出的示例实施例的详细描述，示例实施例的以上和其它方面对于示例实施例所属领域的普通技术人员将变得更加显而易见。
根据至少一个示例实施例的一方面，提供了一种非易失性存储器设备，包括：存储器，包括第一存储器组和第二存储器组，第一存储器组包括多条第一字线，并且第二存储器组包括与多条第一字线不同的多条第二字线；以及处理电路，被配置为同时向多条第一字线施加子电压，基于响应于向多条第一字线施加子电压而感测的连接到多条第一字线的多个第一存储器单元的阈值电压分布，确定期望的第一读取电压，同时向多条第二字线施加子电压，基于响应于向多条第二字线施加子电压而感测的连接到多条第二字线的多个第二存储器单元的阈值电压分布，确定期望的第二读取电压，当读取连接到多条第一字线的多个第一存储器单元时向多条第一字线施加期望的第一读取电压，并且当同时读取连接到多条第二字线的多个第二存储器单元时向多条第二字线施加期望的第二读取电压，期望的第二读取电压与期望的第一读取电压不同。
根据至少一个示例实施例的一方面，提供了一种非易失性存储器设备，包括：存储器，包括第一存储器组和第二存储器组，第一存储器组包括多条第一字线，并且第二存储器组包括与多条第一字线不同的多条第二字线；以及处理电路，被配置为响应于接收到针对存储器的擦除命令通过向存储器施加擦除电压来执行擦除操作，以及当在擦除操作之后执行擦除验证操作时，向多条第一字线施加期望的第一读取电压，并且向多条第二字线施加期望的第二读取电压，期望的第二读取电压与期望的第一读取电压不同。
根据至少一个示例实施例的另一方面，提供了一种非易失性存储器设备，包括：第一存储器芯片，包括第一存储器块和第一处理电路；以及第二存储器芯片，包括第二存储器块和第二处理电路，其中第一存储器块包括多个第一存储器单元和连接到多个第一存储器单元的多条第一字线，第一处理电路被配置为基于针对第一存储器块的第一擦除命令通过向第一存储器施加第一擦除电压来执行第一擦除操作，并且在执行第一擦除操作之后执行第一擦除验证操作时，向多条第一字线施加期望的第一读取电压，第二存储器块包括多个第二存储器单元和连接到多个第二存储器单元的多条第二字线，并且第二处理电路电路被配置为基于针对第二存储器块的第二擦除命令通过向第二存储器块施加第二擦除电压来执行第二擦除操作，并且在执行第二擦除操作之后执行第二擦除验证操作时，向多条第二字线施加期望的第二读取电压，并且期望的第一读取电压不同于期望的第二读取电压。
附图说明
通过结合附图对示例实施例的以下描述，这些和/或其它方面将变得显而易见并且更容易理解，在附图中：
图1是根据至少一个示例实施例的非易失性存储器系统的框图；
图2是根据至少一个示例实施例的图1的非易失性存储器设备的框图；
图3是根据至少一个示例实施例的图2的存储器块的示例电路图；
图4A和图4B示出了根据至少一个示例实施例的图3的存储器单元的阈值电压分布；
图5至图10是用于说明根据一些示例实施例的非易失性存储器设备的操作的图；
图11是示出了根据至少一个示例实施例的操作非易失性存储器设备的方法的流程图；
图12至图16是用于说明根据一些示例实施例的非易失性存储器设备的操作的图；
图17和图18是用于说明根据一些示例实施例的非易失性存储器设备的操作的图；
图19是根据至少一个示例实施例的非易失性存储器系统的框图；
图20是根据至少一个示例实施例的图19的存储器芯片的框图；以及
图21是用于说明根据至少一个示例实施例的图19的非易失性存储器设备的操作的图。
具体实施方式
图1是根据至少一个示例实施例的非易失性存储器系统的框图。
参考图1，根据至少一个示例实施例的非易失性存储器系统可以包括存储器控制器100和/或非易失性存储器设备200，但是示例实施例不限于此，并且例如可以包括更多或更少数量个组成组件，例如多个非易失性存储器设备、多个存储器控制器等。
存储器控制器100可以控制非易失性存储器设备200的整体操作。存储器控制器100可以沿着连接到非易失性存储器设备200的输入/输出(I/O)线提供多个信号，例如命令CMD、地址ADDR、控制信号CTRL和/或数据DATA等。
存储器控制器100可以被配置为在非易失性存储器设备200与至少一个主机设备HOST之间提供接口。存储器控制器100可以响应于主机设备HOST的请求(例如，指令、命令、信号等)来访问非易失性存储器设备200。存储器控制器100可以解译从主机设备HOST接收的命令，并且根据和/或基于解译结果来控制非易失性存储器设备200的操作(例如，编程、读取和擦除操作)。根据一些示例实施例，存储器控制器100可以包括：硬件，例如逻辑电路(例如，处理电路等)；硬件/软件组合，例如执行软件和/或执行任何指令集的至少一个处理器核；或其组合。例如，存储器控制器100更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器(DSP)、图形处理单元(GPU)、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
非易失性存储器设备200可以包括例如NAND闪存、垂直NAND(VNAND)闪存、NOR闪存、电阻型随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移转矩随机存取存储器(STT-RAM)等，但是示例实施例不限于这些示例。
存储器控制器100和非易失性存储器设备200可以各自被设置为一个芯片、一个封装或一个模块，但不限于此。另外，可以使用封装来安装存储器控制器100和非易失性存储器设备200，例如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫饼封装管芯、晶片形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小尺寸集成电路(SOIC)、收缩小尺寸封装(SSOP)、薄小尺寸封装(TSOP)、薄四方扁平封装(TQFP)，系统级封装(SIP)、多芯片封装(MCP)、晶片级制造的封装(WFP)和晶片级处理的堆叠封装(WSP)等。
图2是根据至少一个示例实施例的图1的非易失性存储器设备200的框图。
参考图1和图2，非易失性存储器设备200可以包括电压发生器210、地址解码器220、数据I/O电路230、页缓冲器电路240、控制逻辑250(例如，控制逻辑电路系统、控制逻辑电路、处理电路等)、和/或存储器单元阵列260，但是示例实施例不限于此，并且例如可以包括更多或更少数量个组成组件。
电压发生器210可以通过使用电源电压来生成非易失性存储器设备200期望和/或所需的操作电压。操作电压可以包括例如编程电压、通过电压、读取电压、读取通过电压、验证电压、擦除电压、位线电压和/或共源电压等，但是示例实施例不限于此。
地址解码器220可以响应于地址ADDR而选择多个存储器块BLK1至BLKi中的任何一个。另外，地址解码器220可以通过多条字线WL、至少一条串选择线SSL和/或至少一条地选择线GSL等连接到存储器单元阵列260，但是不限于此。
数据I/O电路230可以连接到控制逻辑250。数据I/O电路230可以基于来自控制逻辑250的操作信号来执行操作，例如输入和输出操作。数据I/O电路230可以将从存储器控制器100接收的地址ADD、命令CMD和/或控制信号CTRL等提供给控制逻辑250，但是示例实施例不限于此。
页缓冲器电路240可以通过位线BL连接到存储器单元阵列260。根据至少一个示例实施例，页缓冲器电路240可以在擦除操作期间向每个位线BL提供相同的电压，但是不限于此。页缓冲器电路240可以从控制逻辑250接收操作信号。页缓冲器电路240可以根据和/或基于来自控制逻辑250的操作信号来执行操作，例如擦除、验证和/或编程操作。
控制逻辑250可以基于来自存储器控制器100的命令CMD和/或控制信号CTRL来生成操作信号，例如擦除信号、验证信号和/或编程信号。控制逻辑250可以将所生成的操作信号提供给电压发生器210、地址解码器220、页缓冲器电路240或数据I/O电路230。如果期望和/或必要的话，则非易失性存储器设备200可以包括比所示出的元件更多或更少的元件。根据一些示例实施例，控制逻辑250可以是处理电路，并且可以包括：硬件，例如逻辑电路(例如，控制逻辑电路等)；硬件/软件组合，例如执行软件和/或执行任何指令集的至少一个处理器核；或其组合。例如，控制逻辑250更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
当读取和/或同时读取连接到字线的存储器单元时，控制逻辑250可以存储和/或预存储要被施加到和/或同时被施加到每个存储器组中包括的多条字线的读取电压。存储器组可以指包括多条字线的组，例如，可以指多条字线、存储器块和/或存储器芯片等的组。
当控制逻辑250读取和/或同时读取连接到多条字线的存储器单元时，它可以控制在操作(例如，擦除验证操作)期间被施加到对应字线的期望和/或预定的读取电压。稍后将参考图5至图11对此进行详细描述。
存储器单元阵列260可以包括多个存储器块BLK1至BLKi。存储器块BLK1至BLKi中的每一个可以通过多条字线WL、至少一条串选择线SSL、至少一条地选择线GSL和/或共源线CSL连接到地址解码器220，但是不限于此。另外，存储器块BLK1至BLKi中的每一个可以通过多条位线BL连接到页缓冲器电路240。存储器单元阵列260可以是二维存储器单元阵列或三维存储器单元阵列。
图3是根据至少一个示例实施例的图2的存储器块BLK1的示例电路图。
参考图3，多个单元串NS11至NS33可以在多条位线BL1至BL3与共源线CSL之间，但是示例实施例不限于此。每个单元串(例如，NS11)可以包括地选择晶体管GST、多个存储器单元MC1至MC8和/或串选择晶体管SST等。
串选择晶体管SST可以连接到串选择线SSL。例如，串选择线SSL可以被划分为第一串选择线SSL1至第三串选择线SSL3，但是示例实施例不限于此。地选择晶体管GST可以连接到多条地选择线，例如GSL1至GSL3等。在一些示例实施例中，地选择线(例如，GSL1至GSL3)可以彼此连接。串选择晶体管SST可以连接到多条位线(例如，BL1至BL3等)，并且地选择晶体管GST可以连接到共源线CSL。
存储器单元(例如，MC1至MC8等)可以分别连接到对应的多条字线(例如，WL1至WL8等)。连接到一条字线并同时被编程的一组存储器单元可以称为页。如图所示，存储器块BLK1可以包括多个页。另外，多个页可以连接到一条字线。例如，位于距共源线CSL特定高度处的字线(例如，WL4)可以被公共地连接到三个页，但是示例实施例不限于此。
页可以是用于数据编程(例如，写入)和读取的单元，并且存储器块BLK1可以是用于数据擦除的单元。即，当非易失性存储器设备200执行编程和/或读取操作时，可以逐页地对数据进行编程(例如，写入)和/或读取，并且当非易失性存储器设备200执行擦除操作时，可以逐存储器块地擦除数据。即，可以一次擦除一个存储器块中包括的所有存储器单元(例如，MC1至MC8)中的数据。
存储器单元(例如，MC1至MC8等)中的每一个可以存储1比特数据或者2比特或更多比特的数据。存储器单元(例如，MC1至MC8)中的每一个可以是例如记录1比特数据的单级单元(SLC)或存储2比特或更多比特的数据的多级单元(MLC)。多级单元可以是例如记录3比特数据的三级单元(TLC)、记录4比特数据的四级单元(QLC)等。
图4A和图4B示出了根据一些示例实施例的图3的存储器单元MC1至MC8的阈值电压分布。在图4A和图4B中，横轴表示期望的阈值电压，而纵轴表示存储器单元的数量。图4A示出了在存储器单元MC1至MC8(参见图3)是存储2比特数据的多级单元的情况下的示例阈值电压分布，并且图4B示出了在存储器单元MC1至MC8(参见图3)是存储4比特数据的多级单元的情况下的示例阈值电压分布，但是示例实施例不限于此。
参考图3和图4A，可以将存储器单元MC1至MC8编程为具有擦除状态E和第一状态P1至第三状态P3，但是示例实施例不限于此。当在对存储器单元MC1至MC8执行擦除操作之后执行擦除验证操作时，可以向存储器单元MC1至MC8施加擦除验证电压Vvfy。例如，在施加了擦除验证电压Vvfy之后，可以根据存储器单元MC1至MC8中的接通(on)的单元和关断(off)的单元的数量来确定擦除操作的结果，例如，擦除通过或擦除失败。此处，擦除状态E中的第一阈值电压(例如，高阈值电压、最大阈值电压等)与第一状态P1中的第二阈值电压(例如，低阈值电压、最小阈值电压等)之间的差可以是第一电压V1。
参考图3和图4B，存储器单元MC1至MC8可以具有擦除状态E和第一编程状态P1至第七编程状态P7，但是示例实施例不限于此。当在对存储器单元MC1至MC8执行擦除操作之后执行擦除验证操作时，可以将擦除验证电压Vvfy施加到存储器单元MC1至MC8。例如，在施加了擦除验证电压Vvfy之后，可以根据存储器单元MC1至MC8中的接通的单元和关断的单元的数量来确定擦除操作的结果，例如，擦除通过或擦除失败。此处，擦除状态E中的第一阈值电压(例如，高阈值电压、最大阈值电压等)与第一编程状态P1中的第二阈值电压(例如，低阈值电压、最小阈值电压等)之间的差可以是第二电压V2。
第一电压V1可以大于第二电压V2，但是示例实施例不限于此。即，由于存储器单元MC1至MC8具有多级单元结构，因此擦除验证的感测余量可以减小，并且设置擦除验证电压Vvfy的重要性会增加，但是示例实施例不限于此。此处，可以在任何时间(例如，非易失性存储器设备200出厂之前)确定和/或设置擦除验证电压Vvfy，但是不限于此。
因此，根据至少一个示例实施例的非易失性存储器设备200可以根据同时读取连接到多条字线的存储器单元的情况(例如，擦除验证操作)来预先确定读取电压，并且当同时读取连接到多条字线的存储器单元时，可以向字线施加期望的和/或预定的读取电压。因此，可以确保感测裕度。
图5至图10是用于说明根据一些示例实施例的非易失性存储器设备的操作的图。
多个组(例如，组1至组4)中的每一个可以包括两条或更多条字线，但是示例实施例不限于此。此处，可以在产品出厂之前擦除存储器单元，但是不限于此。在图5至图10中，点划线表示组1，虚线表示组2，粗实线表示组3，而实线表示组4。组1至组4中的每一个可以是例如通过特定工艺生成的一组存储器单元、特定存储器块中包括的一组存储器单元、特定芯片中包括的一组存储器单元和/或特定区域中包括的一组存储器单元等。
图5示出了根据一些示例实施例的通过向组1至组4中的每一个中包括的字线中的一条字线施加子电压而读取的连接到该一条字线的存储器单元的阈值电压分布。此处，横轴表示阈值电压，而纵轴表示存储器单元的数量。可以通过按顺序施加多个子电压来检查存储器单元的阈值电压分布，但是示例实施例不限于此。
参考图5，连接到一条字线的存储器单元的阈值电压分布在组1至组4中可以相似，但根据每个组的过程或每个组所处的位置，阈值电压分布根据存储器单元的特性略有不同，但是示例实施例不限于此。
图6示出了根据一些示例实施例的根据与组1至组4中的每一个中包括的一条字线连接的存储器单元的阈值电压分布的擦除验证电压Vvfy。此处，横轴表示存储器单元的数量，而纵轴表示擦除验证电压Vvfy。
参考图6，可以根据与组1至组4中的每一个中包括的一条字线连接的存储器单元的阈值电压分布(如图5中所示)来设置擦除验证电压Vvfy的水平，但是示例实施例不限于此。由于连接到一条字线的存储器单元的阈值电压分布在组1至组4中是相似的，因此擦除验证电压Vvfy可以被设置为第三电压Va。即，第三电压Va可以是针对读取连接到一条字线的存储器单元的情况而有利地和/或最优地设置的擦除验证电压。
图7示出了根据一些示例实施例的当组1至组4中的每一个的擦除验证电压Vvfy是第三电压Va时计数的擦除循环。此处，横轴表示存储器单元的数量，而纵轴表示直到擦除操作终止为止计数的擦除循环。
参考图7，出厂的非易失性存储器设备可以响应于擦除命令而执行擦除循环，但是示例实施例不限于此。擦除循环可以包括擦除操作和擦除验证操作，但是不限于此。在擦除循环中，在响应于擦除验证操作而得到擦除通过结果的情况下，可以终止擦除操作。另一方面，在响应于擦除验证操作而得到擦除失败结果的情况下，可以对擦除循环进行计数，并且可以执行下一擦除循环。
组1和组2中的每一个的计数的擦除循环的数量可以是1，但是示例实施例不限于此。即，可以通过执行第一擦除循环来对组1和组2中的每一个进行擦除。另一方面，组3和组4中的每一个的计数的擦除循环的数量可以是1或2，但是示例实施例不限于此，并且计数的擦除循环的数量可以大于2。组3和组4中的每一个可以包括通过执行第一擦除循环而被擦除的存储器单元、以及通过执行第一擦除循环和第二擦除循环(即，两个擦除循环操作)等而被擦除的存储器单元1。
即，组1至组4中的每一个中包括的所有存储器单元可以处于擦除通过状态，但是如图7中所示，可以存在存储器单元1，其中由于具有第三电压Va的擦除验证电压Vvfy，将执行附加的擦除循环。下面将参考图8对此进行详细描述。
图8示出了根据一些示例实施例的通过同时向子组1至组4中的每一个包括的字线施加子电压而读取的连接到所有字线的存储器单元的阈值电压分布。此处，横轴表示阈值电压，而纵轴表示存储器单元的数量。可以通过按顺序施加多个子电压来检查存储器单元的阈值电压分布，但是示例实施例不限于此。
如图8中所示，可以存在具有等于或高于第三电压Va的阈值电压的存储器单元，但是示例实施例不限于此。因此，例如，当擦除验证电压Vvfy是第三电压Va时，可以存在处于擦除失败状态的存储器单元，并且可以附加地执行擦除循环(如图7中所示)。即，组1至组4中的每一个中包括的所有存储器单元可以处于擦除通过状态，但是可以存在由于第三电压Va而被过度擦除(例如，不必要地擦除)而劣化的存储器单元1(参见图7)。
参考图8，与读取连接到一条字线的存储器单元相比，当同时读取与组1至组4中的每一个中包括的所有字线连接的存储器单元时，存储器单元的阈值电压分布受存储器单元的特性的影响更大，但是示例实施例不限于此。此处，可以根据存储器单元的制造工艺和存储器单元的位置来确定存储器单元的特性，但是不限于此，例如，存储器单元的特性可以由于存储器单元的连续使用等而随时间变化。
因此，当同时读取与多个组(例如，组1至组4)中的每一个中包括的所有字线连接的存储器单元时(当同时读取连接到多条字线的存储器单元时)，该多个组(例如，组1至组4)中的每一个的存储器单元的阈值电压分布可以与图5中所示的阈值电压分布不同，因为该多个组(组1至组4)中的每一个中包括的存储器单元的特性(例如，物理特性、电特性等)是不同的。与当读取连接到一条字线的存储器单元时存储器单元的阈值电压分布相比，当同时读取与多个组(例如，组1至组4)中的每一个中包括的所有字线连接的存储器单元时存储器单元的阈值电压分布可以向右移位(例如，增加)。即，阈值电压可以增加。
图9示出了根据一些示例实施例的根据当同时读取与多个组(例如，组1至组4等)中的每一个中包括的所有字线连接的存储器单元时的存储器单元的阈值电压分布(如图8中所示)而确定的擦除验证电压Vvfy。当同时读取与多个组(例如，组1至组4)中的每一个中包括的所有字线连接的存储器单元时，存储器单元的阈值电压分布在该多个组(组1至组4等)中的每一个中可能不同。因此，可以将多个组(例如，组1至组4等)中的每一个的擦除验证电压Vvfy设置为不同的电压，但是示例实施例不限于此。
根据至少一个示例实施例的非易失性存储器设备可以通过同时向字线施加子电压来检查与多个组(组1至组4)中的每一个中包括的多条字线连接的存储器单元的阈值电压分布，并且可以基于阈值电压分布预先确定擦除验证电压Vvfy。可以根据每个存储器组中包括的存储器单元的特性来要求和/或预定擦除验证电压Vvfy，以针对同时读取连接到多条字线的存储器单元的情况改善和/或优化擦除验证电压Vvfy。
图10示出了根据一些示例实施例的当确定擦除验证电压Vvfy(如图9所示)时在擦除操作期间针对组1至组4中的每一个计数的擦除循环。
参考图10，针对组1至组4计数的擦除循环的各个数量可以全部为1，但是示例实施例不限于此。可以通过执行相同数量的擦除循环来对组1至组4中的每一个进行擦除，但是不限于此。
即，与图7相比，由于擦除验证电压Vvfy，根据至少一个示例实施例的非易失性存储器设备不对存储器单元执行过度的擦除操作。因此，可以通过不执行和/或防止附加的擦除循环来改善和/或防止存储器单元的劣化，并且可以降低功耗。
图11是示出了根据至少一个示例实施例的操作非易失性存储器设备的方法的流程图。
参考图11，根据至少一个示例实施例的操作非易失性存储器设备的方法可以通过同时向字线施加子电压读取与存储器组中包括的多条字线连接的存储器单元来开始(操作S10)。此处，存储器组可以是例如通过特定工艺生成的一组存储器单元、特定存储器块中包括的一组存储器单元、特定芯片中包括的一组存储器单元、特定区域中包括的一组存储器单元、和/或连接到特定通道的一组存储器芯片。即，存储器组可以指包括多条字线的任何单元。
接下来，可以检查存储器组的阈值电压(操作S20)。例如，可以通过向存储器组中包括的多条字线按顺序施加第一子电压至第N子电压来执行多次读取操作，来检查存储器组的阈值电压。
接下来，可以根据存储器组中包括的存储器单元的所检查的阈值电压来确定存储器组的读取电压(操作S30)。
接下来，可以将存储器组的所确定的读取电压存储在例如控制逻辑250(参见图2)中，但不限于此。然后，当同时读取连接到存储器组中包括的字线的存储器单元时，出厂的非易失性存储器设备中包括的控制逻辑250(参见图2)可以将所存储的读取电压施加到字线。
因此，根据一个或多个示例实施例的非易失性存储器设备可以通过使用期望的和/或预定的读取电压来同时读取与存储器组中包括的多条字线连接的存储器单元，期望的和/或预定的读取电压针对同时读取连接到存储器组中包括的字线的存储器单元的情况而被改善和/或优化。
图12至图16是用于说明当存储器组是包括多条字线的组时根据一些示例实施例的非易失性存储器设备的操作的图。
参考图12，根据至少一个示例实施例的非易失性存储器设备可以包括：第一存储器组11，包括多条第一字线WL1至WLj；以及第二存储器组12，包括多条第二字线WLj+1至WLn，但是示例实施例不限于此，并且每个存储器组中可以包括更多或更少的存储器组和/或更多或更少的字线。第一存储器组11和第二存储器组12可以被包括在一个存储器块中，但是不限于此。第一字线WL1至WLj和第二字线WLj+1至WLn可以具有相同的结构，但是不限于此。连接到第一字线WL1至WLj的第一存储器单元和连接到第二字线WLj+1至WLn的第二存储器单元可以具有相同的结构，但是不限于此。
根据至少一个示例实施例，第一存储器组11可以在第二存储器组12上方，但是不限于此。例如，第一字线WL1至WLj可以在第二字线WLj+1至WLn上方，等等。
当控制逻辑250(参见图2)同时读取与第一存储器组11中包括的第一字线WL1至WLj连接的第一存储器单元时，控制逻辑250可以同时向第一字线WL1至WLj施加第一读取电压Vread1。此处，第一读取电压Vread1可以是在任何时间(例如，非易失性存储器设备出厂之前)确定和/或设置的期望电压。
第一读取电压Vread1可以是考虑通过同时向第一字线WL1至WLj施加子电压而读取的连接到第一字线WL1至WLj的第一存储器单元的阈值电压分布在任何时间(例如，非易失性存储器设备出厂之前等)确定和/或设置的期望电压。即，第一读取电压Vread1可以是针对同时读取连接到第一字线WL1至WLj的第一存储器单元的情况而被改善和/或优化的期望电压。
当控制逻辑250(参见图2)同时读取第二存储器组12中包括的第二字线WLj+1至WLn时，控制逻辑250可以同时将第二读取电压Vread2施加到第二字线WLj+1至WLn。
第二读取电压Vread2可以是考虑通过同时向第二字线WLj+1至WLn施加子电压而读取的连接到第二字线WLj+1至WLn的第二存储器单元的阈值电压分布在任何时间(例如，非易失性存储器设备出厂之前)确定和/或设置的期望电压。即，第二读取电压Vread2可以是针对同时读取第二字线WLj+1至WLn的情况而被改善和/或优化的期望电压。
第一读取电压Vread1和第二读取电压Vread2可以是不同的电压，但是不限于此。
当控制逻辑250(参见图2)同时读取第一存储器组11中包括的第一字线WL1至WLj和第二存储器组12中包括的第二字线WLj+1至WLn时，控制逻辑250可以同时向第一字线WL1至WLj施加第一读取电压Vread1，并且向第二字线WLj+1至WLn施加第二读取电压Vread2。另外，根据一些示例实施例，控制逻辑250可以包括与连接到控制逻辑250的多个存储器组中的每一个相关联的多个控制逻辑电路、多个控制逻辑电路系统和/或多个处理电路等。例如，控制逻辑250可以包括连接到第一存储器组11的第一控制逻辑和/或第一处理电路(未示出)、以及连接到第二存储器组12的第二控制逻辑和/或第二处理电路(未示出)等，但是示例实施例不限于此。
当控制逻辑250(参见图2)例如对包括第一存储器组11和第二存储器组12的存储器块执行擦除验证操作时，控制逻辑250可以通过向第一存储器组11和第二存储器组12中的每一个施加擦除验证电压来控制对第一存储器组11和第二存储器组12中包括的第一存储器单元和第二存储器单元执行的擦除验证操作。控制逻辑250(参见图2)可以控制对第一存储器组11中包括的第一存储器单元执行的第一擦除验证操作和对第二存储器组12中包括的第二存储器单元执行的第二擦除验证操作按顺序或同时执行。因此，控制逻辑250(参见图2)可以在同时向第一存储器组11中包括的第一字线WL1至WLj施加第一读取电压Vread1之后或与此同时，同时向第二存储器组12中包括的第二字线WLj+1至WLn施加第二读取电压Vread2，但是示例实施例不限于此。
以上内容适用于本发明构思的一些示例实施例，并且示例实施例不限于此。第二存储器组12也可以在第一存储器组11的上方，并且第二字线WLj+1至WLn也可以在第一字线WL1至WLj的上方，等等。另外，由于第一存储器组11和第二存储器组12仅需包括多条字线，因此第一字线WL1至WLj的数量和第二字线WLj+1至WLn的数量可以是大于1的任何数量。
图13是用于说明根据至少一个示例实施例的非易失性存储器设备的操作的图。以下描述将集中于与图12的差异。
参考图13，根据至少一个示例实施例的非易失性存储器设备可以包括包含第一存储器组11和第二存储器组12的存储器块，但是示例实施例不限于此，并且存储器块中可以包括更多或更少数量个存储器组。
第一存储器组11可以包括a(自然数2或更多)条第一字线。第二存储器组12可以包括a条第二字线。即，根据至少一个示例实施例，第一字线的数量和第二字线的数量可以相等，并且第一存储器组11和第二存储器组12可以包括相同数量的字线，但是示例实施例不限于此，并且对于第一存储器组11和第二存储器组12，字线的数量可以不同。
当控制逻辑250(参见图2)同时读取连接到第一存储器组11中包括的第一字线的第一存储器单元时，控制逻辑250可以同时向第一字线施加第一读取电压Vread1，但是不限于此。当控制逻辑250(参见图2)同时读取连接到第二存储器组12中包括的第二字线的第二存储器单元时，控制逻辑250可以同时向第二字线施加第二读取电压Vread2，但是不限于此。第一读取电压Vread1和第二读取电压Vread2可以是如以上在图12中所述的期望的和/或预定的电压。
另外，当控制逻辑250(参见图2)对包括第一存储器组11和第二存储器组12的存储器块执行擦除验证操作时，控制逻辑250可以将第一读取电压Vread1施加到第一存储器组11中包括的第一字线，并且将第二读取电压Vread2施加到第二存储器组12中包括的第二字线，如以上在图12中所述。
图14是用于说明根据至少一个示例实施例的操作非易失性存储器设备的方法的图。以下描述将集中于与图12的差异。
参考图14，根据至少一个示例实施例的非易失性存储器设备可以包括第一存储器组11和第二存储器组12，第一存储器组11包括多条第一字线WL1、WL3、WL5至WLn-1(其中n是偶数)，第二存储器组12包括多条第二字线WL2、WL4、WL6至WLn，但是示例实施例不限于此，并且可以包括更多或更少数量个存储器组和/或每个存储器组包括更多或更少数量条字线。第一存储器组11和第二存储器组12可以被包括在一个存储器块中。根据至少一个示例实施例，第一存储器组11中包括的第一字线WL1、WL3、WL5至WLn-1可以包括奇数编号的字线，并且第二存储器组12中包括的第二字线WL2、WL4、WL6至WLn可以包括偶数编号的字线，但是不限于此。
当控制逻辑250(参见图2)同时读取连接到第一存储器组11中包括的第一字线WL1、WL3、WL5至WLn-1的第一存储器单元时，控制逻辑250可以同时向第一字线WL1、WL3、WL5至WLn-1施加第一读取电压Vread1。当控制逻辑250(参见图2)同时读取连接到第二存储器组12中包括的第二字线WL2、WL4、WL6至WLn的第二存储器单元时，控制逻辑250可以同时向第二字线WL2、WL4、WL6至WLn施加第二读取电压Vread2。
以上内容适用于本发明构思的一些示例实施例，并且示例实施例不限于此。第一存储器组11中包括的第一字线还可以包括偶数条字线，并且第二存储器组12中包括的第二字线还可以包括奇数编号的字线等。
图15是用于说明根据至少一个示例实施例的操作非易失性存储器设备的方法的图。以下描述将集中于与图12的差异。
根据至少一个示例实施例的非易失性存储器设备可以包括第一存储器组11和第二存储器组12，第一存储器组11包括位于存储器块的顶部的多条第一字线WLn-2、WLn-1和WLn、以及位于存储器块的底部的多条第一字线WL1、WL2和WL3，第二存储器组12包括除第一字线WL1、WL2、WL3、WLn-2、WLn-1和WLn之外的多条第二字线WL4至WLn-3，但是示例实施例不限于此。第一存储器组11和第二存储器组12可以被包括在一个块中。
第二存储器组12可以被包括在第一存储器组11的各部分之间，第二存储器组12可以被包括在存储器块的中间，并且第一存储器组11可以在第二存储器组12的外部，但是示例实施例不限于此。
以上内容适用于本发明构思的一些示例实施例，并且示例实施例不限于此。例如，第一存储器组11也可以被包括在第二存储器组12的各部分之间，第一存储器组11也可以被包括在存储器块的中间，并且第二存储器组12也可以在第一存储器组11的外部，等等。此外，示例实施例不限于当前图中示出的字线的数量，只要第一字线WL1、WL2、WL3、WLn-2、WLn-1和WLn的数量以及第二字线WL4至WLn-3的数量是等于或大于2的自然数即可。
图16是用于说明根据至少一个示例实施例的操作非易失性存储器设备的方法的图。以下描述将集中于与图12的差异。
参考图16，根据至少一个示例实施例的非易失性存储器设备可以包括：第一存储器组11，包括多条第一字线WL1至WL3；第二存储器组12，包括多条第二字线WL4至WLn-4；以及第三存储器组13，包括多条第三字线WLn-3至WLn，等等。第一存储器组11、第二存储器组12和第三存储器组13可以被包括在一个存储器块中，但是不限于此。第一字线WL1至WL3、第二字线WL4至WLn-4以及第三字线WLn-3至WLn可以具有相同的结构，但不限于此。
当控制逻辑250(参见图2)同时读取连接到第一存储器组11中包括的第一字线WL1至WL3的第一存储器单元时，控制逻辑250可以同时向第一字线WL1至WL3施加第一读取电压Vread1。当控制逻辑250(参见图2)同时读取连接到第二存储器组12中包括的第二字线WL4至WLn-4的第二存储器单元时，控制逻辑250可以同时向第二字线WL4至WLn-4施加第二读取电压Vread2。当控制逻辑250(参见图2)同时读取连接到第三存储器组13中包括的第三字线WLn-3至WLn的第三存储器单元时，控制逻辑250可以同时向第三字线WLn-3至WLn施加第三读取电压Vread3。
此处，以与上述方式相同的方式确定和/或设置第一读取电压Vread1和第二读取电压Vread2。第三读取电压Vread3可以是考虑通过同时向第三字线WLn-3至WLn施加验证电压而读取的连接到第三字线WLn-3至WLn的第三存储器单元的阈值电压分布在任何时间(例如，非易失性存储器设备出厂之前)确定和/或设置的期望电压。即，第三读取电压Vread3可以是针对同时读取第三字线WLn-3至WLn的情况的改善和/或优化的电压。
第一读取电压Vread1、第二读取电压Vread2和第三读取电压Vread3可以是不同的电压等。
当控制逻辑250(参见图2)对包括第一存储器组11、第二存储器组12和第三存储器组13的存储器块执行操作(例如，擦除验证操作等)时，控制逻辑250可以通过向第一存储器组11、第二存储器组12和第三存储器组13中的每一个施加擦除验证电压来控制要对第一存储器组11、第二存储器组12和第三存储器组13中包括的第一存储器单元至第三存储器单元执行的擦除验证操作。控制逻辑250(参见图2)可以在向第一字线WL1至WL3施加第一读取电压Vread1之后或与此同时，向第二字线WL4至WLn-4施加第二读取电压Vread2，并且向第三字线WLn-3至WLn施加第三读取电压Vread3。即，控制逻辑250(参见图2)可以同时分别将第一读取电压Vread1至第三读取电压Vread3施加到第一字线至第三字线WLl至WLn。
以上内容适用于本发明构思的一些示例实施例，但是示例实施例不限于此。非易失性存储器设备还可以包括具有多条字线的N个存储器组。当同时读取第一存储器组至第N存储器组的每一个中包括的多条字线时，可以将不同的读取电压施加到第一存储器组至第N存储器组的每一个中包括的字线。当读取连接到每个存储器组中包括的字线的存储器单元时，可以基于存储器单元的阈值电压分布来确定读取电压。
图17和图18是用于说明当存储器组是存储器块时根据一些示例实施例的非易失性存储器设备的操作的图。
参考图17，根据至少一个示例实施例的非易失性存储器设备可以包括：第一存储器块BLK1，包括第一存储器组；以及第二存储器块BLK2，包括第二存储器组，但不限于此。即，存储器组可以是存储器块等。
当同时读取连接到第一存储器块BLK1中包括的多条第一字线WL1至WLn的第一存储器单元时，可以向第一字线WL1至WLn施加第一读取电压Vread1。当同时读取连接到第二存储器块BLK2中包括的多条第二字线WL1至WLn的第二存储器单元时，可以向第二字线WL1至WLn施加第二读取电压Vread2。此处，第一读取电压Vread1和第二读取电压Vread2可以不同，或者可以相同。可以如上所述那样确定第一读取电压Vread1和第二读取电压Vread2，并将其存储在控制逻辑250(参见图2)中。
例如，可以在对第一存储器块BLK1执行的擦除验证操作中向第一字线WL1至WLn施加第一读取电压Vread1，并且可以在对第二存储器块BLK2执行的擦除验证操作中向第二字线WL1至WLn施加第二读取电压Vread2。即，第一存储器块BLK1和第二存储器块BLK2的擦除验证电压可以不同，或者可以相同。
图18是用于说明根据至少一个示例实施例的非易失性存储器设备的操作的图。
参考图2和图18，存储器单元阵列260可以包括多个存储器块BLK1至BLKi。存储器块BLK1至BLKi可以具有例如不同的擦除验证电压。用于第一存储器块BLK1的擦除验证电压可以是第一读取电压Vread1，并且用于第i存储器块BLKi的擦除验证电压可以是第i读取电压Vreadi。第一读取电压Vread1至第i读取电压Vreadi可以彼此不同。
图19至图21是用于说明当存储器组是存储器芯片时根据一些示例实施例的非易失性存储器设备的操作的图。
图19是根据至少一个示例实施例的非易失性存储器系统的框图。参考图19，根据至少一个示例实施例的非易失性存储器设备200可以包括多个存储器芯片200_1至200_k，但是不限于此。存储器组可以是存储器芯片等。
图20是图19的存储器芯片200_1的框图。参考图20，存储器芯片200_1可以包括多个存储器块260_1和控制逻辑260_2，但是不限于此。控制逻辑260_2可以存储当在期望时间(例如，非易失性存储器设备200出厂之前等)读取连接到存储器块260_1中包括的多条字线的存储器单元时要被施加到该多条字线的期望的和/或预定的读取电压。可以根据通过向存储器块260_1中包括的多条字线施加验证电压而读取的连接到存储器块260_1中包括的该多条字线的存储器单元的阈值电压分布来预先确定和/或设置读取电压，但是示例实施例不限于此。
因此，当控制逻辑260_2读取连接到存储器芯片200_1中包括的多条字线的存储器单元时，控制逻辑260_2可以向该多条字线施加期望的和/或预定的读取电压。
图21是用于说明根据一些示例实施例的图19的非易失性存储器设备200的操作的图。
参考图21，当同时读取连接到存储器芯片200_1至200_k中包括的多条字线的存储器单元时，可以向该多条字线施加不同的期望的和/或预定的读取电压Vread1至Vreadk。例如，被施加到第一存储器芯片200_1中包括的存储器块的擦除验证电压可以是第一读取电压Vread1，并且被施加到第k存储器芯片200_k中包括的存储器块的擦除验证电压可以是第k读取电压Vreadk。
因此，根据至少一个示例实施例的非易失性存储器设备200可以向存储器芯片200_1至200_k中的每一个施加不同的擦除验证电压。
尽管已经参考本发明构思的示例实施例具体示出和描述了本发明构思的各种示例实施例，但是本领域技术人员将理解，可以在不脱离由所附权利要求定义的本发明构思的精神和范围的情况下进行形式和细节方面的各种改变。应当仅以描述性意义考虑示例实施例，而不是出于限制的目的。

Claims (20)

1.一种非易失性存储器设备，包括：
存储器，包括第一存储器组和第二存储器组，所述第一存储器组包括多条第一字线，并且所述第二存储器组包括与所述多条第一字线不同的多条第二字线；以及
处理电路，被配置为：
同时向所述多条第一字线施加子电压，
基于响应于向所述多条第一字线施加所述子电压而感测的连接到所述多条第一字线的多个第一存储器单元的阈值电压分布，确定期望的第一读取电压，
同时向所述多条第二字线施加所述子电压，
基于响应于向所述多条第二字线施加所述子电压而感测的连接到所述多条第二字线的多个第二存储器单元的阈值电压分布，确定期望的第二读取电压，
在同时读取连接到所述多条第一字线的所述多个第一存储器单元时，向所述多条第一字线施加所述期望的第一读取电压，以及
在同时读取连接到所述多条第二字线的所述多个第二存储器单元时，向所述多条第二字线施加所述期望的第二读取电压，所述期望的第二读取电压与所述期望的第一读取电压不同。
2.根据权利要求1所述的非易失性存储器设备，其中所述存储器包括第一存储器块和第二存储器块，所述第一存储器块包括所述第一存储器组，并且所述第二存储器块包括所述第二存储器组。
3.根据权利要求1所述的非易失性存储器设备，其中所述存储器包括存储器块，所述存储器块包括所述第一存储器组和所述第二存储器组。
4.根据权利要求3所述的非易失性存储器设备，其中所述处理电路还被配置为：
当对所述存储器块执行擦除验证操作时，向所述多条第一字线施加所述期望的第一读取电压，并且向所述多条第二字线施加所述期望的第二读取电压。
5.根据权利要求4所述的非易失性存储器设备，其中所述处理电路还被配置为：
向所述多条第一字线施加所述期望的第一读取电压，并且同时向所述多条第二字线施加所述期望的第二读取电压。
6.根据权利要求3所述的非易失性存储器设备，其中
所述多条第一字线包括奇数编号的字线；以及
所述多条第二字线包括偶数编号的字线。
7.根据权利要求3所述的非易失性存储器设备，其中所述多条第一字线的数量等于所述多条第二字线的数量。
8.根据权利要求3所述的非易失性存储器设备，其中所述多条第一字线中的至少一个在所述多条第二字线中的相邻的第二字线之间。
9.根据权利要求3所述的非易失性存储器设备，其中所述多条第一字线在所述多条第二字线上方。
10.根据权利要求3所述的非易失性存储器设备，其中
所述存储器块包括第三存储器组，所述第三存储器组包括与所述多条第一字线和所述多条第二字线不同的多条第三字线；以及
所述处理电路还被配置为：
同时向所述多条第三字线施加所述子电压，
基于响应于向所述多条第三字线施加所述子电压而感测的连接到所述多条第三字线的多个第三存储器单元的阈值电压分布，确定期望的第三读取电压，以及
当同时读取连接到所述多条第三字线的所述多个第三存储器单元时，向所述多条第三字线施加所述期望的第三读取电压，以及
所述期望的第三读取电压不同于所述期望的第一读取电压和所述期望的第二读取电压。
11.根据权利要求10所述的非易失性存储器设备，其中所述处理电路还被配置为：
当对所述存储器块执行擦除验证操作时，向所述多条第一字线施加所述期望的第一读取电压，同时向所述多条第三字线施加所述期望的第三读取电压。
12.根据权利要求1所述的非易失性存储器设备，其中
所述存储器包括第一存储器芯片和第二存储器芯片，所述第一存储器芯片包括所述第一存储器组，并且所述第二存储器芯片包括所述第二存储器组；以及
所述处理电路包括第一处理电路和第二处理电路，
所述第一处理电路被配置为：在同时读取连接到所述多条第一字线的所述多个第一存储器单元时，向所述多条第一字线施加所述期望的第一读取电压，以及
所述第二处理电路被配置为：在同时读取连接到所述多条第二字线的所述多个第二存储器单元时，向所述多条第二字线施加所述期望的第二读取电压。
13.根据权利要求11所述的非易失性存储器设备，其中所述处理电路还被配置为：
当对所述存储器块执行擦除验证操作时，向所述第一存储器组中包括的所述多条第一字线施加所述期望的第一读取电压，并且向所述第二存储器组中包括的所述多条第二字线施加所述期望的第二读取电压。
14.一种非易失性存储器设备，包括：
存储器，包括第一存储器组和第二存储器组，所述第一存储器组包括多条第一字线，并且所述第二存储器组包括与所述多条第一字线不同的多条第二字线；以及
处理电路，被配置为：
响应于接收到针对所述存储器的擦除命令，通过向所述存储器施加擦除电压来执行擦除操作，以及
当在所述擦除操作之后执行擦除验证操作时，向所述多条第一字线施加期望的第一读取电压，并且向所述多条第二字线施加期望的第二读取电压，所述期望的第二读取电压与所述期望的第一读取电压不同。
15.根据权利要求14所述的非易失性存储器设备，其中所述处理电路还被配置为：
同时向所述多条第一字线施加子电压；
基于响应于向所述多条第一字线施加所述子电压而感测的连接到所述多条第一字线的多个第一存储器单元的第一阈值电压分布，确定所述期望的第一读取电压；
同时向所述多条第二字线施加所述子电压；以及
基于响应于向所述多条第二字线施加所述子电压而感测的连接到所述多条第二字线的多个第二存储器单元的第二阈值电压分布，确定所述期望的第二读取电压。
16.根据权利要求15所述的非易失性存储器设备，其中所述处理电路还被配置为：
向所述多条第一字线中的第一字线施加所述子电压；
确定响应于向所述第一字线施加所述子电压而感测的连接到所述第一字线的第一存储器单元的第三阈值电压分布，所述第三阈值电压分布不同于所述第一阈值电压分布；
向所述多条第二字线中的第二字线施加所述子电压；以及
确定响应于向所述第二字线施加所述子电压而感测的连接到所述第二字线的第二存储器单元的第四阈值电压分布，所述第四阈值电压分布不同于所述第二阈值电压分布。
17.根据权利要求16所述的非易失性存储器设备，其中所述第一阈值电压分布的高阈值电压值大于所述第三阈值电压分布的高阈值电压值，并且所述第二阈值电压分布的高阈值电压值大于所述第四阈值电压分布的高阈值电压值。
18.根据权利要求14所述的非易失性存储器设备，其中连接到所述多条第一字线中的一条第一字线的第一存储器单元的阈值电压等于连接到所述多条第二字线中的一条第二字线的第二存储器单元的阈值电压。
19.一种非易失性存储器设备，包括：
第一存储器芯片，包括第一存储器块和第一处理电路；以及
第二存储器芯片，包括第二存储器块和第二处理电路，其中
所述第一存储器块包括多个第一存储器单元和连接到所述多个第一存储器单元的多条第一字线，
所述第一处理电路被配置为：
基于针对所述第一存储器块的第一擦除命令通过向所述第一存储器块施加第一擦除电压来执行第一擦除操作，以及
在执行所述第一擦除操作之后执行第一擦除验证操作时，向所述多条第一字线施加期望的第一读取电压，
所述第二存储器块包括多个第二存储器单元和连接到所述多个第二存储器单元的多条第二字线，以及
所述第二处理电路被配置为：
基于针对所述第二存储器块的第二擦除命令通过向所述第二存储器块施加第二擦除电压来执行第二擦除操作，以及
在执行所述第二擦除操作之后执行第二擦除验证操作时，向所述多条第二字线施加期望的第二读取电压，并且
所述期望的第一读取电压不同于所述期望的第二读取电压。
20.根据权利要求19所述的非易失性存储器设备，其中
所述第一处理电路还被配置为：
同时向所述多条第一字线施加子电压，以及
基于响应于向所述多条第一字线施加所述子电压而感测的连接到所述多条第一字线的所述多个第一存储器单元的第一阈值电压分布，确定所述期望的第一读取电压；以及
所述第二处理电路还被配置为：
同时向所述多条第二字线施加所述子电压，以及
基于响应于向所述多条第二字线施加所述子电压而感测的连接到所述多条第二字线的所述多个第二存储器单元的第二阈值电压分布，确定所述期望的第二读取电压。
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