KR101308014B1 - 플래시 메모리 장치 및 그것의 프로그램 리커버리 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리의 프로그램 리커버리(recovery) 방법에 관한 것이다. 본 발명에 따른 낸드 플래시 메모리의 프로그램 방법은, 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인에 패스 전압을 인가하는 단계; 및 상기 선택 워드 라인을 상기 패스 전압으로 낮춘 다음에, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 접지 전압으로 리커버리 하는 단계를 포함한다. 본 발명에 의하면, 프로그램 리커버리 동작 시에 언더 테일(under tail) 현상을 방지할 수 있다.

Description

플래시 메모리 장치 및 그것의 프로그램 리커버리 방법 {NAND FLASH MEMORY DEVICE AND PROGRAM RECOVERY METHOD THEREOF}
도 1은 일반적인 플래시 메모리 장치를 보여주는 회로도이다.
도 2는 도 1에 도시된 플래시 메모리 장치의 프로그램 동작을 보여주는 타이밍도이다.
도 3은 도 1에 도시된 메모리 셀(MCO)의 전자 누설 현상을 보여주는 개념도이다.
도 4는 도 1에 도시된 메모리 셀(MCO)의 언더 테일(under tail) 현상을 보여주는 다이어그램이다.
도 5는 본 발명에 따른 플래시 메모리 장치를 보여주는 회로도이다.
도 6은 도 5에 도시된 플래시 메모리 장치의 프로그램 동작을 보여주는 타이밍도이다.
도 7은 도 5에 도시된 메모리 셀(MCO)에서 전자 누설 현상이 차단된 것을 보여주는 개념도이다.
도 8은 도 5에 도시된 메모리 셀(MCO)에서 언더 테일(under tail) 현상이 방지된 것을 보여주는 다이어그램이다.
도 9는 본 발명에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 보 여주는 블록도이다.
*도면의 주요 부분에 대한 설명*
100; 플래시 메모리 장치 110; 메모리 셀 어레이
120; 디코더 130; 페이지 버퍼
140; 데이터 입출력 회로 150; 고전압 발생 및 제어 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 플래시 메모리 장치의 프로그램 리커버리(recovery) 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램(RAM)은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이다. 롬(ROM)은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불휘발성 메모리(nonvolatile memory device)이다. 램(RAM)은 DRAM(Dynamic RAM), SRAM(Static RAM) 등을 포함한다. 롬(ROM)은 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등을 포함한다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
도 1은 일반적으로 널리 사용되고 있는 플래시 메모리를 간략하게 보여주는 회로도이다. 도 1은 잘 알려진 낸드 타입의 플래시 메모리를 보여주고 있다. 도 1을 참조하면, 플래시 메모리는 메모리 셀 어레이(10)와 페이지 버퍼(20)를 포함한다.
메모리 셀 어레이(10)는 복수의 셀 스트링(cell string)으로 구성된다. 도 1은 두 개의 셀 스트링을 보여주고 있다. 하나의 셀 스트링(cell string)에는 접지 선택 트랜지스터(Ground Selection Transistor; GST), 직렬 연결된 복수의 메모리 셀(MC0~MC31), 그리고 스트링 선택 트랜지스터(String Selection Transistor; SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(Common Source Line; CSL)에 연결되고, 스트링 선택 트랜지스터(SST)는 비트 라인(BLe)에 연결된다.
복수의 메모리 셀(MC0~MC31)의 게이트에는 워드 라인(WL0~WL31)이 연결된다. 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(String Selection Line; SSL)이 연결되고, 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(Ground Selection Line; GSL)이 연결된다.
페이지 버퍼(20)는 비트 라인(BLe, BLo)을 통해 메모리 셀 어레이(10)와 연결된다. 페이지 버퍼(20)는 복수의 페이지 버퍼 유닛으로 구성된다. 도 1에서는 하나의 페이지 버퍼 유닛만을 보여주고 있다. 하나의 페이지 버퍼 유닛에는 도 1에 도시된 바와 같이, 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)이 연결된다. 일반적으로, 짝수 비트 라인(BLe)에 연결된 셀 스트링이 프로그램된 다음에, 홀수 비트 라인(BLo)에 연결된 셀 스트링이 프로그램된다.
선택 워드 라인이 WL0라고 가정하면, 메모리 셀 MC0가 먼저 프로그램되고, 메모리 셀 MC0'가 나중에 프로그램된다. 메모리 셀 MC0'가 프로그램되는 동안에, 메모리 셀 MC0는 프로그램 금지된다. 프로그램 금지 셀(MC0)의 워드 라인(WL0)에는 프로그램 전압(Vpgm)이 인가되고, 채널은 부스트 전압(Vboost)으로 된다. 이는 도 2를 참조하여 상세히 설명된다.
도 2는 도 1에 플래시 메모리의 프로그램 동작을 보여주는 타이밍도이다. 도 2는 프로그램 동작 동안에, 프로그램 금지 셀(MC0)과 프로그램 셀(MC0')의 채널 전압의 변화를 보여준다. 프로그램 동작이 시작되면, 프로그램 셀(MC0')의 비트 라인(BLo)은 0V로, 프로그램 금지 셀(MC0)의 비트 라인(BLe)은 전원 전압(Vcc)으로 각각 세트업(setup) 된다.
t1에서, 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가된다. 이때 프로그램 금지 셀(MC0)의 채널 전압은 (Vcc-Vth)로 된다. 여기에서, Vth는 스트링 선택 트랜지스터(SST)의 문턱 전압이다. 그리고 스트링 선택 트랜지스터(SST)는 컷-오프(Cut-off) 상태가 된다.
t2에서, 선택 워드 라인(WL0) 및 비선택 워드 라인(WL1~WL31)에 패스 전압(Vpass)(예를 들면, 약 8V)을 인가한다. 이때 프로그램 금지 셀(MC0)의 게이트와 채널 사이에서는, 커패시턴스 커플링(capacitance coupling) 현상이 발생한다. 커패시턴스 커플링 현상으로 인해, 채널 전압은 부스트 전압(Vboost)으로 상승한다. 이를 셀프-부스팅(Self-Boosting)이라고 한다. 부스트 전압(Vboost)은 프로그램 금지 셀(MC0)은 채널의 부스트 전압(Vboost)으로 인해, F-N 터널링 현상이 발생하지 않는다.
t3에서, 선택 워드 라인(WL0)에 프로그램 전압(Vpgm)이 인가된다. 프로그램 셀(MC0')은 F-N 터널링 현상에 의해 채널에 있던 전자가 플로팅 게이트로 주입된다. 프로그램 금지 셀(MC0)에서는 F-N 터널링 현상이 일어나지 않기 때문에 채널의 전자가 플로팅 게이트로 주입되지 않는다.
t4에서, 선택 워드 라인(WL0)의 프로그램 전압(Vpgm)을 접지 전압(0V)으로 디스차지(discharge) 한다. 그리고 t5에서, 비선택 워드 라인(WL1~WL31)의 패스 전압(Vpass)을 접지 전압(0V)으로 디스차지(discharge) 한다. 이와 같이, 프로그램 동작 후에, 워드 라인의 전압을 접지 전압으로 디스차지(discharge) 하는 것을 프로그램 리커버리(recovery) 동작이라 한다.
종래의 프로그램 리커버리 동작에 의하면, 선택 워드 라인(WL0)은 비선택 워드 라인(WL1~WL31)보다 먼저 디스차지 된다. 이때 프로그램 금지 셀(MC0)의 게이트는 접지 전압(0V)이고, 채널은 부스트 전압(Vboost)이다. 이러한 조건에서, 프로그램 금지 셀(MCO)의 게이트 옥사이드에 포획(trap)된 전자들이 채널로 빠져나갈 가능성이 있다. 이를 전자 누설 현상이라 한다.
도 3은 도 1에 도시된 메모리 셀(MCO)의 전자 누설 현상을 설명하기 위한 개념도이다. 도 4는 전자 누설 현상으로 인해 프로그램 금지 셀(MC0)의 문턱 전압이 낮아지는 현상을 보여준다. 이를 언더 테일(under tail) 현상이라 한다. 언더 테일 현상은 메모리 셀의 프로그램 산포 특성을 떨어뜨리는 요인이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 프로그램 리커버리 동작 시에 언더 테일(under tail) 현상을 방지하기 위한 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리의 프로그램 방법은, 선택 워드 라인에 제 1 전압을 인가하고, 비선택 워드 라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가함으로, 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계; 및 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램한 다음에, 상기 선택 워드 라인을 상기 제 1 전압보다 낮은 제 3 전압으로 낮추고, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 상기 제 2 및 제 3 전압보다 낮은 제 4 전압으로 리커버리(recovery) 하는 단계를 포함한다.
실시 예로서, 상기 제 2 전압과 상기 제 3 전압은 동일한 전압 레벨을 갖는 것을 특징으로 한다. 상기 제 4 전압은 접지 전압인 것을 특징으로 한다. 상기 플래시 메모리는 낸드 타입인 것을 특징으로 한다.
본 발명에 따른 낸드 플래시 메모리의 프로그램 방법의 다른 일면은, 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인에 패스 전압을 인가하는 단계; 및 상기 선택 워드 라인을 상기 패스 전압으로 낮춘 다음에, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 접지 전압으로 리커버리 하는 단계를 포함한다.
본 발명에 따른 플래시 메모리 장치는 복수의 셀 스트링으로 구성되며, 각각 의 셀 스트링은 직렬 연결된 복수의 메모리 셀로 구성된 메모리 셀 어레이; 워드 라인을 통해 상기 복수의 메모리 셀과 연결되며, 프로그램 동작 시에 선택 워드 라인으로 제 1 전압을 인가하고, 비선택 워드 라인으로 상기 제 1 전압보다 낮은 제 2 전압을 인가하기 위한 디코더; 및 상기 제 1 및 제 2 전압을 제공하기 위한 고전압 발생 및 제어 회로를 포함하되, 상기 고전압 발생 및 제어 회로는 프로그램 리커버리 동작 시에, 상기 선택 워드 라인을 상기 제 1 전압보다 낮은 제 3 전압으로 낮춘 다음에, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 상기 제 2 및 제 3 전압보다 낮은 제 4 전압으로 리커버리 한다.
실시 예로서, 상기 제 2 전압과 상기 제 3 전압은 동일한 전압 레벨을 갖는 것을 특징으로 한다. 상기 제 4 전압은 접지 전압인 것을 특징으로 한다. 플래시 메모리 장치는 비트 라인을 통해 상기 셀 스트링과 연결되며, 프로그램 동작 시에 프로그램 데이터에 따라 상기 비트 라인으로 전원 전압 또는 접지 전압을 제공하기 위한 페이지 버퍼를 더 포함한다. 상기 페이지 버퍼는 복수의 페이지 버퍼 유닛으로 구성되며, 각각의 페이지 버퍼 유닛에는 두 개의 셀 스트링이 연결된다. 상기 플래시 메모리는 낸드 타입인 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명에 따른 플래시 메모리를 보여주는 블록도이다. 도 5를 참조하면, 본 발명에 따른 플래시 메모리(100)는 메모리 셀 어레이(110), 디코더(120), 페이지 버퍼(130), 데이터 입출력 회로(140), 그리고 고전압 발생 및 제어 회로(150)를 포함한다. 도 5는 낸드 타입의 플래시 메모리를 보여주고 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록으로 구성된다. 도 5는 하나의 메모리 블록만을 보여주고 있다. 각각의 메모리 블록은 복수의 페이지로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. 여기에서, 메모리 블록은 소거의 단위를 이루고, 페이지는 읽기 또는 쓰기의 단위를 이룬다.
하나의 워드 라인에 연결된 메모리 셀들은 하나 또는 그 이상의 페이지로 이루어진다. 도 5를 참조하면, 하나의 워드 라인에 연결된 메모리 셀들은 두 개의 페이지(even, odd)를 구성한다. 짝수 페이지(even page)를 구성하는 메모리 셀들은 짝수 비트 라인(BLe0, BLe1, …, BLeN)에 연결된다. 홀수 페이지(odd page)를 구성하는 메모리 셀들은 홀수 비트 라인(BLo0, BLo1, …, BLoN)에 연결된다.
만약, 멀티 레벨 셀(Multi Level Cell; MLC)인 경우에는, 하나의 워드 라인에 연결되는 메모리 셀들은 네 개의 페이지를 구성할 수도 있다. 이 경우에, 짝수 페이지(even page)와 홀수 페이지(odd page)는 각각 LSB 페이지와 MSB 페이지로 구성된다.
또한, 각각의 메모리 블록은 복수의 셀 스트링(cell string)으로 구성된다. 각각의 셀 스트링에는 접지 선택 트랜지스터(GST), 직렬 연결된 메모리 셀들(MC0~MC31), 그리고 스트링 선택 트랜지스터(SST)가 직렬로 연결되어 있다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결되고, 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결된다.
메모리 셀들(MC0~MC31)의 게이트에는 워드 라인 전압을 인가하기 위한 워드라인들(WL0~WL31)이 연결된다. 여기에서, 워드 라인 전압은 프로그램 동작시에 인가되는 프로그램 전압(Vpgm) 및 패스 전압(Vpass) 등을 포함한다. 접지 선택 트랜지스터(GST)의 게이트에는 접지 선택 라인(GSL)이 연결되고, 스트링 선택 트랜지스터(SST)의 게이트에는 스트링 선택 라인(SSL)이 연결된다.
디코더(120)는 접지 선택 라인(GSL), 워드 라인(WL0~WL31), 그리고 스트링 선택 라인(SSL)을 통해 메모리 셀 어레이(110)와 연결된다. 디코더(120)는 프로그램 동작 시에, 어드레스(ADDR)를 입력받고 하나의 워드 라인(예를 들면, WL0)을 선택한다. 디코더(120)는 프로그램 동작 시에, 선택 워드 라인(WL0)으로 프로그램 전압(Vpgm)을 인가하고, 비선택 워드 라인(WL1~WL31)으로 패스 전압(Vpass)을 인가한다. 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 고전압 발생 및 제어 회로(150)로부터 제공된다.
페이지 버퍼(130)는 비트 라인(BL)을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼(130)는 고전압 발생 및 제어 회로(150)에 의해 제어되며, 복수의 페이지 버퍼 유닛(131~13N)으로 구성된다. 각각의 페이지 버퍼 유닛(예를 들면, 131)은 두 개의 비트 라인(BLe0, BLoO)을 통해 두 개의 셀 스트링에 연결된다. 페이지 버퍼(130)는 프로그램 동작 시에 짝수 비트 라인(BLe0~BLeN)과 홀수 비트 라인(BLo0~BL0N) 중 어느 하나를 이용하여, 짝수 페이지(even page) 또는 홀수 페이지(odd page)를 프로그램한다. 이하에서는, 짝수 페이지(even page)는 이미 프로그램되어 있고, 홀수 페이지(odd page)에 대한 프로그램 동작이 수행된다고 가정한다.
각각의 페이지 버퍼 유닛(예를 들면, 131)은 입력된 데이터에 따라, 홀수 비트 라인(BLo0~BLoN)으로 접지 전압(0V) 또는 전원 전압(Vcc)을 인가한다. 입력된 데이터가 0이면 접지 전압(0V)이 인가되고, 1이면 전원 전압(Vcc)이 인가된다. 한편, 짝수 비트 라인(BLe0~BLeN)에는 프로그램 금지 전압, 즉 전원 전압(Vcc)이 인가된다.
프로그램 동작시, 프로그램 셀(예를 들면, MC0')이 연결되어 있는 비트 라인(BLo0)에는 0V가 인가되고, 프로그램 금지 셀(예를 들면, MC0)이 연결되어 있는 비트 라인(BLe0)에는 전원 전압(Vcc)이 인가된다. 그리고 프로그램 동작시, 선택 워드 라인(Selected WL, WL0)에는 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인(Non-Selected WL, WL1~WL31)에는 패스 전압(Vpass)이 인가된다.
데이터 입출력 회로(140)는 고전압 발생 및 제어 회로(150)에 의해 제어된다. 데이터 입출력 회로(140)는 일반적으로 바이트 단위 또는 워드 단위로 데이터를 입력받거나 출력한다. 데이터 입출력 회로(140)는 데이터 라인(DL)을 통해 페이지 버퍼(130)와 연결된다.
고전압 발생 및 제어 회로(150)는 프로그램 동작 시에 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)을 발생하고, 페이지 버퍼(130) 및 데이터 입출력 회로(140)를 제어한다. 고전압 발생 및 제어 회로(150)는 외부 제어 신호(CTRL)에 응답하여 동작한다. 여기에서, 외부 제어 신호(CTRL)는 칩 인에이블 신호(nCE), 커맨드 래치 인에이블 신호(nCLE), 어드레스 래치 인에이블 신호(nALE), 쓰기 인에이블 신호(nWE), 그리고 읽기 인에이블 신호(nRE) 등을 포함한다.
고전압 발생 및 제어 회로(150)는 프로그램 리커버리 동작 시에, 선택 워드 라인(WL0)을 프로그램 전압(Vpgm)에서 패스 전압(Vpass)으로 낮춘 다음에, 선택 워드 라인(WL0)과 비선택 워드 라인(WL1~WL31)을 접지 전압(OV)으로 디스차지 한다. 도 5에 도시된 플래시 메모리 장치(100)에 의하면, 언더 테일(under tail) 현상으로 인해 메모리 셀의 문턱 전압 산포 특성이 나빠지는 문제점을 개선할 수 있다. 이는 이하에서 좀 더 상세하게 설명된다.
도 6은 도 5에 도시된 플래시 메모리의 프로그램 방법을 보여주는 타이밍도이다. 특히, 도 6은, 도 2에 도시된 종래의 프로그램 리커버리 방법(t4~t5 참조)과는 다른 프로그램 리커버리 방법을 보여준다. 프로그램 동작이 시작되면, 프로그램 셀(MC0')의 비트 라인(BLo0)은 0V로, 프로그램 금지 셀(MC0)의 비트 라인(BLe0)은 전원 전압(Vcc)으로 각각 세트업(setup) 된다.
t1에서, 스트링 선택 라인(SSL)에 전원 전압(Vcc)이 인가된다. 이때 프로그램 금지 셀(MC0)의 채널 전압은 (Vcc-Vth)로 된다. 여기에서, Vth는 스트링 선택 트랜지스터(SST)의 문턱 전압이다. 그리고 스트링 선택 트랜지스터(SST)는 컷-오프(Cut-off) 상태가 된다.
t2에서, 선택 워드 라인(WL0) 및 비선택 워드 라인(WL1~WL31)에 패스 전압(Vpass)(예를 들면, 약 8V)이 인가된다. 이때 프로그램 금지 셀(MC0)의 게이트와 채널 사이에서는, 커패시턴스 커플링(capacitance coupling) 현상이 발생한다. 커패시턴스 커플링 현상으로 인해, 프로그램 금지 셀(MC0)의 채널 전압은 부스트 전압(Vboost)으로 상승한다. 부스트 전압(Vboost)은 프로그램 금지 셀(MC0)에서 F-N 터널링이 일어나지 않도록 한다.
t3에서, 선택 워드 라인(WL0)에 프로그램 전압(Vpgm)이 인가되면, 프로그램 셀(MC0')은 F-N 터널링 현상에 의해 채널의 전자가 플로팅 게이트로 주입된다. 프로그램 금지 셀(MC0)에서는 F-N 터널링 현상이 일어나지 않기 때문에, 채널의 전자는 플로팅 게이트로 주입되지 않는다.
t4에서, 프로그램 리커버리 동작이 수행된다. 선택 워드 라인(WL0)은 프로그램 전압(Vpgm)에서 패스 전압(Vpass)으로 낮아진다. 그런 다음에, t5에서, 선택 워드 라인(WL0) 및 비선택 워드 라인(WL1~WL31)은 패스 전압(Vpass)에서 접지 전압(0V)로 디스차지(discharge) 된다.
본 발명에 의한 프로그램 리커버리 방법에 의하면, 프로그램 금지 셀(MCO)의 문턱 전압이 낮아지는 언더 테일(under tail) 현상이 발생하지 않는다. 이는 도 7 및 도 8을 참조하여 좀 더 상세히 설명한다.
도 7은 프로그램 리커버리 동작 시의 메모리 셀(MC0)의 바이어스 조건을 보여주는 개념도이다. 도 7을 참조하면, 프로그램 리커버리 동작 동안(도 6의 t4~t5)에, 프로그램 금지 셀(MC0)의 게이트는 패스 전압(Vpass)으로 되고, 채널은 부스트 전압(Vboost)으로 된다. 따라서, 프로그램 금지 셀(MC0)의 게이트 옥사이드에 존재하는 전자들이 채널로 이동하는 현상이 발생하지 않는다. 도 8은 프로그램 금지 셀(MCO)에서, 언더 테일 현상이 발생하지 않는 것을 보여주는 다이어그램이다.
본 발명에 따른 플래시 메모리 장치는 프로그램 리커버리 동작 시에, 선택 워드 라인을 패스 전압으로 낮춘 다음에, 선택 워드 라인 및 비선택 워드 라인을 접지 전압으로 디스차지 한다. 본 발명에 의하면, 프로그램 리커버리 동작 시, 프로그램 금지 셀의 게이트와 채널 사이에 약한 전계가 형성되기 때문에, 게이트 옥사이드에 포획된 전자가 채널로 이동하지 않는다. 따라서 본 발명은 종래의 프로그램 리커버리 방법에 존재하던 언더 테일(under tail) 현상을 방지할 수 있다.
위의 예에서는 프로그램 전압(Vpgm)을 패스 전압(Vpass)으로 낮춘 다음에, 접지 전압(0V)으로 디스차지(discharge) 한다고 설명하였으나, 본 발명은 반드시 이에 한정되는 것은 아니다. 즉, 본 발명은 프로그램 전압을 패스 전압(Vpass) 근처의 제 2 전압으로 낮춘 다음에, 접지 전압 근처의 제 3 전압으로 디스차지(dischare) 할 수도 있음은 자명하다.
도 9는 본 발명의 플래시 메모리 장치를 구비하는 메모리 카드를 예시적으로 보여주는 블록도이다. 도 9를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(300)는 본 발명에 따른 플래시 메모리 장치(310)를 장착한다. 본 발명에 따른 메모리 카드(300)는 호스트(Host)와 플래시 메모리 장치(310) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(320)를 포함한다.
SRAM(321)은 프로세싱 유닛(322)의 동작 메모리로써 사용된다. 호스트 인터페이스(323)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(324)은 멀티 비트 플래시 메모리 장치(310)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(325)는 본 발명의 플래시 메모리 장치(310)와 인터페이싱 한다.
프로세싱 유닛(322)은 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(300)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 10은 본 발명에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다. 도 10을 참조하면, 메모리 시스템(400)은 플래시 메모리 시스템(410),전원(420), 중앙처리장치(430), 램(440), 유저 인터페이스(450), 그리고 시스템 버스(460)를을 포함한다
플래시 메모리 시스템(410)은 메모리 컨트롤러(412) 및 플래시 메모리 장치(411)를 포함한다. 플래시 메모리 시스템(410)은 시스템 버스(460)를 통해, 전원(420), 중앙처리장치(430), 램(440), 그리고 유저 인터페이스(450)에 전기적으로 연결된다. 플래시 메모리 장치(411)에는 유저 인터페이스(450)를 통해서 제공되거나 또는, 중앙처리장치(430)에 의해서 처리된 데이터가 메모리 컨트롤러(412)를 통해 저장된다.
만일 플래시 메모리 시스템(410)이 반도체 디스크 장치(SSD)로 장착되는 경우, 시스템(400)의 부팅 속도가 획기적으로 빨라질 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 플래시 메모리 장치 및/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 및/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 플래시 메모리 장치는 프로그램 리커버리 동작 시에, 선택 워드 라인의 전압을 패스 전압으로 낮춘 다음에, 선택 워드 라인과 비선택 워드 라인을 접지 전압으로 디스차지 한다. 본 발명에 의하면, 프로그램 리커버리 동작 시에 언더 테일(under tail) 현상을 방지할 수 있다.

Claims (12)

  1. 플래시 메모리의 프로그램 방법에 있어서:
    선택 워드 라인에 제 1 전압을 인가하고, 비선택 워드 라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가함으로, 상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램하는 단계; 및
    상기 선택 워드 라인에 연결된 메모리 셀들을 프로그램한 다음에, 상기 선택 워드 라인을 상기 제 1 전압보다 낮은 제 3 전압으로 낮춘 상태에서, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 상기 제 2 및 제 3 전압보다 낮은 제 4 전압으로 리커버리(recovery) 하는 단계를 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 2 전압과 상기 제 3 전압은 동일한 전압 레벨을 갖는 것을 특징으로 하는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 제 4 전압은 접지 전압인 것을 특징으로 하는 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 플래시 메모리는 낸드 타입인 것을 특징으로 하는 프로그램 방법.
  5. 낸드 플래시 메모리의 프로그램 방법에 있어서:
    선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인에 패스 전압을 인가하는 단계; 및
    상기 선택 워드 라인을 상기 패스 전압으로 낮춘 다음에, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 접지 전압으로 리커버리 하는 단계를 포함하는 프로그램 방법.
  6. 복수의 셀 스트링으로 구성되며, 각각의 셀 스트링은 직렬 연결된 복수의 메모리 셀로 구성된 메모리 셀 어레이;
    워드 라인을 통해 상기 복수의 메모리 셀과 연결되며, 프로그램 동작 시에 선택 워드 라인으로 제 1 전압을 인가하고, 비선택 워드 라인으로 상기 제 1 전압보다 낮은 제 2 전압을 인가하기 위한 디코더; 및
    상기 제 1 및 제 2 전압을 제공하기 위한 고전압 발생 및 제어 회로를 포함하되,
    상기 고전압 발생 및 제어 회로는 프로그램 리커버리 동작 시에, 상기 선택 워드 라인을 상기 제 1 전압보다 낮은 제 3 전압으로 낮춘 다음에, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 상기 제 2 및 제 3 전압보다 낮은 제 4 전압으로 리커버리 하는 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 2 전압과 상기 제 3 전압은 동일한 전압 레벨을 갖는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 4 전압은 접지 전압인 것을 특징으로 하는 플래시 메모리 장치
  9. 제 6 항에 있어서,
    비트 라인을 통해 상기 셀 스트링과 연결되며, 프로그램 동작 시에 프로그램 데이터에 따라 상기 비트 라인으로 전원 전압 또는 접지 전압을 제공하기 위한 페이지 버퍼를 더 포함하는 플래시 메모리 장치.
  10. 제 9 항에 있어서,
    상기 페이지 버퍼는 복수의 페이지 버퍼 유닛으로 구성되며, 각각의 페이지 버퍼 유닛에는 두 개의 셀 스트링이 연결되는 플래시 메모리 장치.
  11. 제 6 항에 있어서,
    상기 플래시 메모리는 낸드 타입인 것을 특징으로 하는 플래시 메모리 장치.
  12. 플래시 메모리 시스템에 있어서:
    플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 플래시 메모리 장치는
    복수의 셀 스트링으로 구성되며, 각각의 셀 스트링은 직렬 연결된 복수의 메모리 셀로 구성된 메모리 셀 어레이;
    워드 라인을 통해 상기 복수의 메모리 셀과 연결되며, 프로그램 동작 시에 선택 워드 라인으로 제 1 전압을 인가하고, 비선택 워드 라인으로 상기 제 1 전압보다 낮은 제 2 전압을 인가하기 위한 디코더; 및
    상기 제 1 및 제 2 전압을 제공하기 위한 고전압 발생 및 제어 회로를 포함하되,
    상기 고전압 발생 및 제어 회로는 프로그램 리커버리 동작 시에, 상기 선택 워드 라인을 상기 제 1 전압보다 낮은 제 3 전압으로 낮춘 다음에, 상기 선택 워드 라인 및 상기 비선택 워드 라인을 상기 제 2 및 제 3 전압보다 낮은 제 4 전압으로 리커버리 하는 플래시 메모리 시스템.
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