KR102336661B1 - 비휘발성 메모리 장치 및 그것의 센싱 방법 - Google Patents

비휘발성 메모리 장치 및 그것의 센싱 방법 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따른 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 센싱 방법은, 제1 프리차지 구간 동안 비트라인 및 센스아웃 노드를 프리차지 하는 단계, 제1 디벨롭 시간 동안 센스아웃 노드를 디벨롭 하고 센스아웃 노드의 제1 전압 레벨을 센싱하여 선택 메모리 셀의 제1 상태를 구별하는 단계, 센스아웃 노드를 제2 센스아웃 프리차지 전압으로 프리차지 하는 단계, 제1 디벨롭 시간과 상이한 제2 디벨롭 시간 동안 센스아웃 노드를 디벨롭하고 센스아웃 노드의 제2 전압 레벨을 센싱하여 선택 메모리 셀의 제1 상태와 이웃하는 제2 상태를 구별하는 단계를 포함할 수 있다.

Description

비휘발성 메모리 장치 및 그것의 센싱 방법{NON-VOLATILE MEMORY DEVICE AND SENSING METHOD THEREOF}
본 개시의 기술적 사상은 비휘발성 메모리 장치에 관한 것으로서, 자세하게는 비휘발성 메모리 장치의 센싱 방법 및 이를 위한 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급 중단 시 저장된 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)와 저장된 데이터를 상실하지 않는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면, 비휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 휘발성 반도체 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
최근 들어 비휘발성 반도체 메모리 장치에도 빠른 동작 속도가 요구되기 때문에, 비휘발성 반도체 메모리 장치로부터 데이터를 독출하는 동작 또는 쓰기를 검증하는 동작에 소요되는 시간의 감소가 요구되며, 이를 위한 다양한 방안이 제안된다.
본 개시의 기술적 사상은 비휘발성 메모리 장치의 센싱 방법에서, 한 번의 비트라인 전압 프리차지 만으로 복수의 프로그램 상태를 센싱하여 비트라인 프리차지에 소요되는 시간을 감소시키기 위한 방법 및 장치을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 센싱 방법은, 제1 프리차지 구간 동안 선택 메모리 셀의 비트라인 및 비트라인과 연결되는 센스아웃 노드 각각을 비트라인 프리차지 전압 및 제1 센스아웃 프리차지 전압으로 프리차지 하는 단계, 제1 디벨롭 시간 동안 센스아웃 노드를 디벨롭하고, 제1 센싱 시점에 센스아웃 노드의 제1 전압 레벨을 센싱하여 선택 메모리 셀의 제1 상태를 구별하는 단계, 제2 프리차지 구간 동안 센스아웃 노드를 제2 센스아웃 프리차지 전압으로 프리차지 하는 단계, 제1 디벨롭 시간과 상이한 제2 디벨롭 시간 동안 센스아웃 노드를 디벨롭 하고, 제2 센싱 시점에 센스아웃 노드의 제2 전압 레벨을 센싱하여 선택 메모리 셀의 제2 상태를 구별하는 단계를 포함할 수 있고, 제2 상태는 제1 상태와 이웃하는 프로그램 상태일 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 센싱 방법은, 선택 메모리 셀의 비트라인 및 비트라인에 연결되는 센스아웃 노드를 프리차지 하는 단계, 선택 메모리 셀이 위치하는 선택 워드라인에 제1 센싱 전압을 인가하는 단계, 제1 시점부터 시작되는 디벨롭 구간 동안 센스아웃 노드를 디벨롭 하는 단계, 및 디벨롭 구간 동안 복수 회 센스아웃 노드를 센싱하는 단계를 포함할 수 있고, 복수 회 센스아웃 노드를 센싱하는 단계는 디벨롭 구간 내 제1 센싱 시점에, 센스아웃 노드의 제1 전압 레벨을 센싱하여 선택 메모리 셀의 제1 상태를 구별하는 단계 및 제1 센싱 시점 이후 제2 센싱 시점에, 센스아웃 노드의 제2 전압 레벨을 센싱하여 선택 메모리 셀의 제2 상태를 구별하는 단계를 포함할 수 있고, 제2 상태는 제1 상태와 이웃하는 프로그램 상태에 해당할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 멀티 레벨 셀들을 포함하고, 선택 워드라인에 연결된 선택 메모리 셀에 대한 복수의 센싱 루프들을 수행하는 비휘발성 메모리 장치의 센싱 방법에 있어서, 복수의 센싱 루프들 중 적어도 하나의 루프는 제1 프리차지 구간 동안 선택 메모리 셀에 연결된 비트라인을 프리차지 하는 단계, 제1 프리차지 구간 동안 센스아웃 노드를 제1 센스아웃 프리차지 전압으로 프리차지 하는 단계, 디벨롭 시간 동안 센스아웃 노드를 디벨롭하는 단계, 제1 센싱 구간 동안 센스아웃 노드의 제1 전압 레벨을 센싱하여 선택 메모리 셀의 제i 프로그램 상태를 센싱하는 단계, 제2 프리차지 구간 동안 센스아웃 노드를 제2 센스아웃 프리차지 전압으로 프리차지 하는 단계, 디벨롭 시간 보다 디벨롭 시간 변화량 만큼 긴 시간 동안 센스아웃 노드를 디벨롭 하는 단계, 및 제2 센싱 구간 동안 센스아웃 노드의 제2 전압 레벨을 센싱하여 선택 메모리 셀의 제i+1 프로그램 상태를 센싱하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치 센싱 방법에 의하면, 데이터 독출 동작 또는 쓰기 검증 동작에 소요되는 시간이 감소된 비휘발성 메모리 장치를 구현할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타낸다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타낸다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이를 나타낸다.
도 4는 본 개시의 예시적 실시예에 따른 메모리 장치를 나타낸다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 메모리 셀의 임계 전압에 따른 산포를 나타낸다.
도 6은 본 개시의 예시적 실시예에 따른 페이지 버퍼를 나타낸다.
도 7은 본 개시의 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다.
도 8a는 본 개시의 예시적 실시예에 따른 멀티 레벨 셀의 임계 전압에 따른 산포의 일부를 나타낸다.
도 8b는 본 개시의 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다.
도 9a 내지 도 9c는 본 개시의 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다.
도 10a 및 도 10b는 본 개시의 다른 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다.
도 11은 본 개시의 다른 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다.
도 12는 본 개시의 다른 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다.
도 13은 본 개시의 예시적 실시예에 따른 멀티 레벨 셀의 임계 전압에 따른 산포를 나타낸다.
도 14는 본 개시의 예시적 실시예에 따른 센싱 동작 순서도를 나타낸다.
도 15는 본 개시의 다른 예시적 실시예에 따른 센싱 동작 순서도를 나타낸다.
도 16은 본 개시의 예시적 실시예에 따른 SSD 시스템을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템(10)을 나타낸다. 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 수신한 신호들에 응답하여 데이터(DATA)의 기입, 독출 및 소거 등의 동작을 수행할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(MCA; 1000) 및 제어 로직(1600)을 포함할 수 있다. 메모리 장치(100)가 하나의 메모리 셀 어레이(1000)를 포함하는 것으로 도시하고 있지만, 이에 제한되지는 않는다. 예를 들어, 메모리 장치(100)는 복수의 메모리 셀 어레이(1000)를 포함할 수 있다. 메모리 셀 어레이(1000)는 복수의 워드라인들과 복수의 비트라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 메모리 장치(100)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있다. 메모리 장치(100)는 도 3a와 같이 2차원 어레이 구조로 구현될 수 있으며, 도 3b와 같이 3차원 어레이 구조로 구현될 수 있다. 이하에서 설명의 편의를 위해 메모리 장치(100)가 낸드 플래시 메모리 장치인 것을 가정하여 설명하겠지만, 이에 제한되지는 않을 것이다.
메모리 셀 어레이(1000)는 복수의 메모리 블록들을 포함할 수 있다. 다만 이하에서는 설명의 편의를 위해 하나의 블록만을 도시한다. 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 각각의 메모리 셀은 2비트 이상의 데이터를 저장하는 멀티 레벨 셀(MLC)일 수 있다. 예를 들어, 각각의 메모리 셀은 2비트의 데이터를 저장하는 2비트 멀티 레벨 셀일 수 있으며, 3비트의 데이터를 저장하는 트리플 레벨 셀(TLC)일 수 있으며, 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)일 수 있으며, 그 이상의 비트 데이터를 저장하는 멀티 레벨 셀일 수 있다. 그러나 본 개시는 이에 한정되지 않으며, 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀일 수 있다.
제어 로직(1600)은 메모리 장치(100) 내에서 각종 내부 제어 신호를 출력할 수 있으며, 제어 로직(1600)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(1600)은 센싱 컨트롤러(1620)를 포함할 수 있다. 센싱 컨트롤러(1620)는 메모리 장치(100)가 데이터 독출(READ) 동작 또는 데이터 기입 검증(VERIFY) 동작의 수행에 필요한 센스아웃 프리차지 전압의 생성 및 센싱 타이밍 등 각종 파라미터를 제어할 수 있다. 데이터 독출 동작 및 데이터 쓰기 검증 동작을 일컬어 센싱 동작이라 칭할 수 있다. 센싱 동작의 제어에 대한 자세한 설명은 이하의 도면들을 통해 이해될 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)의 요청에 응답하여 메모리 장치(100)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(HOST)로부터의 독출/기입 요청에 응답하여 메모리 장치(100)에 저장된 데이터(DATA)를 독출하거나 메모리 장치(100)에 데이터(DATA)를 기입하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 기입, 독출 및 소거 동작을 제어할 수 있다. 또한, 상기 동작들을 위한 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다. 즉, 메모리 컨트롤러(200)는 호스트(HOST)와 메모리 장치(100) 사이를 인터페이싱할 수 있다.
메모리 컨트롤러(200)는 램(RAM), 프로세싱 유닛(Processing Unit), 호스트 인터페이스 및 메모리 인터페이스를 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 수 있고, 프로세싱 유닛은 메모리 컨트롤러(200)의 동작을 제어할 수 있다. 호스트 인터페이스는 호스트 및 메모리 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜(protocol)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI 및 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜 중 적어도 하나를 통해 호스트(HOST)와 통신하도록 구성될 수 있다.
본 개시의 실시예에 따른 메모리 장치(100)는 데이터 독출 동작 또는 데이터 기입 검증 동작, 즉 센싱 동작을 수행할 때, 비트라인을 1회 프리차지 한 후, 2개 이상의 프로그램 상태를 센싱할 수 있다. 이를 위해, 메모리 장치(100)의 제어 로직(1600)은 도 6의 제어 신호(BLSHF)를 통해 센스아웃 노드의 디벨롭 시간을 제어할 수 있고, 메모리 장치(100)의 전압 발생기에 전압 제어 신호를 송신하여 센스아웃 프리차지 전압 및 워드라인 인가 전압을 제어할 수 있다. 본 개시의 실시예에 따르면, 비트라인 프리차지 횟수 감소에 따라 메모리 장치(100)의 센싱 동작에 소요되는 전반적인 시간을 줄일 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치(100)를 나타낸다. 비휘발성 메모리 장치(100)는 메모리 셀 어레이(1000), 로우 디코더(1200), 전압 발생기(1300), 페이지 버퍼 회로(1400), 데이터 입출력 회로(1500) 및 제어 로직(1600)을 포함할 수 있다. 그러나 비휘발성 메모리 장치(100)의 구성이 이에 한정되는 것은 아니며, 예를 들어, 컬럼 디코더 등과 같은 다른 구성 요소를 더 포함할 수 있다. 비휘발성 메모리 장치(100)에 관한 도 1과 중복되는 내용은 생략하며, 이는 도 1을 참조하여 이해될 수 있다.
메모리 셀 어레이(1000)는 워드 라인들(WLs), 스트링 선택 라인(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(1200)에 연결될 수 있고, 비트라인들(BLs)을 통해 페이지 버퍼 회로(1400)에 연결될 수 있다. 메모리 셀 어레이(1000)는 비트라인들(BLs)에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트라인과 공통 소스 라인(Common Source Line; CSL) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들, 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다. 스트링들 각각은 스트링 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀과 접지 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나의 더미 셀을 더 포함할 수 있다.
로우 디코더(1200)는 로우 어드레스(X-ADDR)를 기초로 워드라인들(WLs) 중 일부 워드라인을 선택할 수 있다. 로우 디코더(1200)는 워드라인에 워드라인 인가 전압을 전달할 수 있다. 데이터 기입 동작시, 로우 디코더(1200)는 선택된 워드라인에 프로그램 전압과 검증 전압을, 비선택된 워드라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 데이터 독출 동작시, 로우 디코더(1200)는 선택 워드라인에는 독출 전압을, 비선택된 워드 라인에는 독출 인히빗 전압을 인가할 수 있다. 또한, 로우 디코더(1200)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
전압 발생기(1300)는 전압 제어 신호(CTRL_VOL)를 기초로 하여 메모리 셀 어레이(1000)에 대한 기입, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 발생기(1300)는 워드라인들(WLs)을 구동하기 위한 워드라인 구동 전압(VWL)을 생성할 수 있다. 이 때, 워드라인 구동 전압(VWL)은 기입 전압, 독출 전압, 소거 전압, 인히빗 전압 또는 기입 검증(verify) 전압일 수 있다. 도시되지는 않았지만, 전압 발생기(1300)는 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압(VSSL) 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압(VGSL)을 더 생성할 수 있다. 또한, 전압 발생기(1300)는 데이터 센싱 동작시, 비트라인을 프리차지 하기 위한 비트라인 프리차지 전압 및 센스아웃 노드를 프리차지 하기 위한 센스아웃 프리차지 전압(Vpre_SO)을 전압 제어 신호(CTRL_VOL)에 기초하여 생성할 수 있다. 전압 발생기(1300)는 센스아웃 프리차지 전압(Vpre_SO)을 페이지 버퍼 회로(1400)에 전달할 수 있다.
페이지 버퍼 회로(1400)는 비트라인들(BLs)을 통해 메모리 셀 어레이(1000)에 연결될 수 있고, 제어 로직(1600)로부터 수신한 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 데이터 기입 동작 또는 독출 동작을 수행할 수 있다. 페이지 버퍼 회로(1400)는 디코딩된 컬럼 어드레스를 이용하여 비트라인들(BLs)을 선택함으로써 데이터 라인들(DLs)에 연결될 수 있다. 여기서 데이터 라인들(DLs)의 개수는 비트라인들(BLs)의 개수보다 적을 수 있다.
페이지 버퍼 회로(1400)는 데이터 기입 동작시 프로그램 될 데이터를 저장하거나, 데이터 독출 동작시 독출된 데이터를 저장하는 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 회로(1400)는 카피-백(copy-back)을 수행하도록 구현될 수 있다. 페이지 버퍼 회로(1400) 및 복수의 페이지 버퍼들에 대해서는 도 4를 참조하여 보다 자세히 설명될 수 있다.
데이터 입출력 회로(1500)는 페이지 버퍼 회로(1400)와 데이터 라인들(DLs)을 통해 연결될 수 있으며, 입력받은 데이터(DATA)를 페이지 버퍼 회로(1400)에 제공하거나, 페이지 버퍼 회로(1400)로부터 제공되는 데이터(DATA)를 외부로 출력할 수 있다.
제어 로직(1600)은 메모리 컨트롤러로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(1000)에 데이터를 저장하거나 메모리 셀 어레이(1000)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 제어 로직(1600)은 비휘발성 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(1600)에서 출력된 각종 내부 제어 신호는 로우 디코더(1200), 전압 발생기(1300), 페이지 버퍼 회로(1400) 및 데이터 입출력 회로(1500)에 제공될 수 있다. 예를 들어, 제어 로직(1600)은 로우 디코더(1200)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 전압 발생기(1300)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있고, 페이지 버퍼 회로(1400)에 제어 신호(BLSHF)를 포함하는 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있고, 데이터 입출력 회로(1500)에 입출력 제어 신호(CTRL_I/O)를 제공할 수 있다. 하지만 제어 신호의 종류가 이에 제한되지는 않으며, 제어 로직(1600)은 다른 내부 제어 신호들을 더 제공할 수 있다. 예를 들어, 제어 로직(1600)은 컬럼 디코더에 컬럼 어드레스를 제공할 수도 있다.
본 개시의 실시예에 따른 메모리 장치(100)는 데이터 독출 동작 또는 데이터 기입 검증 동작, 즉 센싱 동작을 수행할 때, 비트라인을 한 번 프리차지 후, 2개 이상의 프로그램 상태를 센싱할 수 있다. 이를 위해, 메모리 장치(100)의 제어 로직(1600)은 제어 신호(BLSHF)를 통해 센스아웃 노드의 디벨롭 시간을 제어할 수 있고, 메모리 장치(100)의 전압 발생기(1300)에 전압 제어 신호(CTRL_VOL)를 송신하여 센스아웃 프리차지 전압 및 워드라인 인가 전압을 제어할 수 있다. 본 개시의 실시예에 따르면, 비트라인 프리차지 횟수 감소에 따라 메모리 장치(100)의 센싱 동작에 소요되는 전반적인 시간을 줄일 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타낸다.
도 3a를 참조하면, 도 1 및 도 2의 메모리 셀 어레이(1000)는 낸드 플래시 메모리를 포함하는 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(1000)는 복수의 메모리 블록을 포함할 수 있으며, 도 3a는 복수의 메모리 블록 중 하나의 메모리 블록(BLKa)의 예시적 구조를 나타낸다.
메모리 블록(BLKa)은 비트라인(BL0~BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 자연수)개의 셀 스트링(CSTR)들을 포함할 수 있다. 각 셀 스트링(CSTR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다. 또한, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 그라운드 선택 라인(GSL)과 연결될 수 있다.
도 3a와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드라인(WL0~WL7)에 대응되는 페이지(PAG) 단위로 기입 동작을 수행한다. 도 3a는 하나의 블록에 8개의 워드라인(WL0~WL7)들에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이의 블록들은 도 3a에 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다.
도 3b를 참조하면, 메모리 블록(BLKa)은 메모리 블록들 중 하나에 대응할 수 있고, 복수의 낸드 스트링들(NS11~NS33), 복수의 그라운드 선택 라인들(GLS1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드라인(WL1 내지 WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
도 3b에서, 각 스트링은 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 스트링 선택 트랜지스터 및 하부 스트링 선택 트랜지스터를 포함할 수 있다. 또한, 도 3b에서, 각 스트링은 하나의 그라운드 선택 트랜지스터(GST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 그라운드 선택 트랜지스터 및 하부 그라운드 선택 트랜지스터를 포함할 수 있다. 이때, 상부 그라운드 선택 트랜지스터는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있고, 하부 그라운드 선택 트랜지스터는 공통 그라운드 선택 라인에 공통으로 연결될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 페이지 버퍼 회로(1400) 및 제어 로직(1600)을 나타낸다. 페이지 버퍼 회로(1400) 및 제어 로직(1600)에 대한 도 1 및 도 2와 중복되는 내용은 생략하며, 이는 도 1 및 도 2를 참조하여 이해될 수 있다.
페이지 버퍼 회로(1400)는 복수의 페이지 버퍼들(1420_1~1420_k, k는 2 이상의 자연수)을 포함할 수 있다. 각각의 페이지 버퍼들(1420_1~1420_k)은 복수의 비트라인들(BL0~BLm-1) 중 일부의 비트라인들과 연결될 수 있다. 각각의 페이지 버퍼들(1420_1~1420_k)은 센싱 래치, 데이터 래치 및 캐시 래치 등과 같은 복수의 래치를 포함할 수 있으며, 프리차지 회로 및 비트라인 선택 회로를 더 포함할 수 있다. 각각의 페이지 버퍼들(1420_1~1420_k)의 구성 및 동작에 관해서는 도 6을 참조해 더 자세히 이해될 수 있다.
본 개시의 실시예에 따른 페이지 버퍼 회로(1400)는 제어 로직(1600)으로부터 페이지 버퍼 제어 신호(CTRL_PB)를 수신할 수 있다. 페이지 버퍼 제어 신호(CTRL_PB)는 페이지 버퍼 회로(1400)의 동작을 제어할 수 있다. 예를 들어, 페이지 버퍼 제어 신호(CTRL_PB)는 제어 신호(BLSHF)를 포함할 수 있으며, 제어 신호(BLSHF)에 의해 페이지 버퍼 회로(1400)의 센스아웃 노드의 디벨롭 시간이 제어될 수 있다. 제어 로직(1600)은 도 2의 전압 발생기(1300)를 통해 페이지 버퍼 회로(1400)에 전달되는 센스아웃 프리차지 전압(Vpre_SO)을 제어할 수 있다. 일 실시예에 있어서, 제어 로직(1600)은 센싱 컨트롤러(1620)를 포함할 수 있으며, 센싱 컨트롤러(1620)가 제어 신호(BLSHF) 및 센스아웃 프리차지 전압(Vpre_SO)의 생성을 제어할 수 있다. 본 개시의 예시적 실시예에 있어서, 센스아웃 프리차지 전압(Vpre_SO)은 제1 프리차지 구간과 제2 프리차지 구간에서 상이한 값을 가질 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 메모리 셀의 임계 전압에 따른 산포를 나타낸다. 특히, 도 5a는 메모리 셀이 3비트 멀티 레벨 셀인 트리플 레벨 셀(TLC)인 경우의 산포를, 도 5b는 메모리 셀이 4비트 멀티 레벨 셀인 쿼드러플 레벨 셀(QLC)인 경우의 산포를 나타낸다.
도 5a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀이 3비트로 프로그램 되는 트리플 레벨 셀인 경우, 메모리 셀은 소거 상태(E), 제1 내지 제7 프로그램 상태(P1~P7) 중 하나의 상태를 가질 수 있다. 소거 상태(E)에서 제7 프로그램 상태(P7)로 갈수록 메모리 셀의 플로팅 게이트에 더 많은 전자가 주입된 상태일 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가질 수 있다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가질 수 있다. 마찬가지로, 제i 독출 전압(Vri)은 제i-1 프로그램 상태(Pi-1)를 가지는 메모리 셀의 산포와 제i 프로그램 상태(Pi)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가질 수 있다. (단, i는 2이상, 7이하의 자연수)
제1 검증 전압(Vv1)은 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포의 가장 낮은 임계 전압의 전압 레벨을 가질 수 있다. 또한 마찬가지로, 제i 검증 전압(Vri)은 제i 프로그램 상태(Pi)를 가지는 메모리 셀의 산포의 가장 낮은 임계 전압의 전압 레벨을 가질 수 있다. (단, i는 2이상, 7이하의 자연수)
예를 들어, 제1 독출 전압(Vr1)이 선택된 메모리 셀의 워드라인에 인가되면, 소거 상태(E)의 메모리 셀은 턴-온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀은 턴-오프될 수 있다. 메모리 셀이 턴-온되면 메모리 셀을 통해 전류가 흐르고, 메모리 셀이 턴-오프되면 메모리 셀을 통해 전류가 흐르지 않을 수 있다. 따라서, 메모리 셀의 턴-온 여부에 따라 메모리 셀에 저장된 데이터가 구별될 수 있다.
또한 예를 들어, 선택된 메모리 셀에 제2 프로그램 상태(P2)로 기입 동작이이루어지고, 기입 검증시에 제2 검증 전압(Vv2)이 선택된 메모리 셀의 워드라인에 인가되는 경우, 메모리 셀의 문턱 전압이 제2 검증 전압(Vv2)보다 높아지면, 해당 메모리 셀의 프로그램이 금지될 수 있다.
본 개시의 예시적 실시예에 따른 데이터 독출 동작 내지는 데이터 기입 검증 동작은 독출 전압 또는 검증 전압을 건너 띄면서 검증하는(예를 들어, 제1 독출 전압(Vr1)으로 검증 후, 제4 독출 전압(Vr4)으로 검증하는) MSB(Most Significant Bit) 방식 또는 LSB(Least Significant Bit) 방식이 아닌 HSR 방식을 이용할 수 있다. HSR 방식은 제i 프로그램 상태를 독출 또는 검증한 다음에, 제i 프로그램 상태와 이웃한 프로그램 상태를 독출 또는 검증하는 방식을 포함할 수 있다.
따라서, 제1 독출 전압(Vr1) 또는 제1 검증 전압(Vv1)부터 제7 독출 전압(Vr7) 또는 제7 검증 전압(Vv7)까지 순차적으로 센싱 동작이 수행되는 정방향 HSR 센싱 동작이 수행될 수 있으며(①), 제7 독출 전압(Vr7) 또는 제7 검증 전압(Vv7)부터 제1 독출 전압(Vr1) 또는 제1 검증 전압(Vv1)까지 순차적으로 센싱 동작이 수행되는 역방향 HSR 센싱 동작이 수행될 수 있다(②).
도 5b를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀이 4비트로 프로그램되는 쿼드러플 레벨 셀인 경우, 메모리 셀은 소거 상태(E), 제1 내지 제15 프로그램 상태(P1~P15) 중 하나의 상태를 가질 수 있다. 소거 상태(E)에서 제15 프로그램 상태(P15)로 갈수록 메모리 셀의 플로팅 게이트에 더 많은 전자가 주입된 상태일 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가질 수 있다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가질 수 있다. 마찬가지로, 제i 독출 전압(Vri)은 제i-1 프로그램 상태(Pi-1)를 가지는 메모리 셀의 산포와 제i 프로그램 상태(Pi)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가질 수 있다. (단, i는 2이상, 15이하의 자연수)
제1 검증 전압(Vv1)은 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포의 가장 낮은 임계 전압의 전압 레벨을 가질 수 있다. 또한 마찬가지로, 제i 검증 전압(Vri)은 제i 프로그램 상태(Pi)를 가지는 메모리 셀의 산포의 가장 낮은 임계 전압의 전압 레벨을 가질 수 있다. (단, i는 2이상, 15이하의 자연수)
예를 들어, 제1 독출 전압(Vr1)이 선택된 메모리 셀의 워드라인에 인가되면, 소거 상태(E)의 메모리 셀은 턴-온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀은 턴-오프될 수 있다. 메모리 셀이 턴-온되면 메모리 셀을 통해 전류가 흐르고, 메모리 셀이 턴-오프되면 메모리 셀을 통해 전류가 흐르지 않을 수 있다. 따라서, 메모리 셀의 턴-온 여부에 따라 메모리 셀에 저장된 데이터가 구별될 수 있다.
또한 예를 들어, 선택된 메모리 셀에 제2 프로그램 상태(P2)로 기입 동작이이루어지고, 기입 검증시에 제2 검증 전압(Vv2)이 선택된 메모리 셀의 워드라인에 인가되는 경우, 메모리 셀의 문턱 전압이 제2 검증 전압(Vv2)보다 높아지면, 해당 메모리 셀의 프로그램이 금지될 수 있다.
본 개시의 예시적 실시예에 따른 데이터 독출 동작 내지는 데이터 기입 검증 동작은 HSR 방식을 이용할 수 있다. HSR 방식은 제i 프로그램 상태를 독출 또는 검증한 다음에, 제i 프로그램 상태와 이웃한 프로그램 상태를 독출 또는 검증하는 방식을 포함할 수 있다. HSR 방식에 의한 센싱 동작은 정방향 HSR 센싱 동작(①) 및 역방향 HSR 센싱 동작(②)을 포함할 수 있다. 이하에서 설명의 편의를 위해, 센싱 동작은 데이터 독출 동작인 것으로 설명될 것이지만, 센싱 동작 방법은 데이터 기입 검증에도 적용될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 페이지 버퍼(1420, 1420)를 나타낸다.
도 6을 참조하면, 페이지 버퍼(1420)는 비트라인 연결부(1421), 프리차지 회로(1422), 센싱 유닛(1429), 데이터 래치(1427) 및 캐시 래치(1428)를 포함할 수 있다.
비트라인 연결부(1421)는 제어 신호(BLSLT) 및 제어 신호(BLSHF)를 기초로 비트라인(BL)을 통해 메모리 셀 어레이에 포함된 메모리 셀과 센스아웃(SO) 노드를 선택적으로 연결할 수 있다. 비트라인 연결부(1421)는 도 1의 메모리 컨트롤러(200)에 의해 제공되는 비트라인 연결 제어 신호에 의해 활성화될 수 있다.
프리차지 회로(1422)는 데이터 센싱 동작을 수행할 때 프리차지 구간에서, 로드 신호(LOAD) 및 셋업 신호(BLSETUP)를 기초로 센스아웃(SO) 노드를 선택적으로 프리차지할 수 있다. 프리차지 회로(1422)는 도 2의 전압 발생기(1300)로부터 센스아웃 프리차지 전압(Vpre_SO)을 수신할 수 있다. 입력되는 센스아웃 프리차지 전압(Vpre_SO)은 데이터 센싱 동작 중에 변경될 수 있다. 예를 들어, 본 개시의 예시적 실시예에 따라, 제1 프리차지 구간에서 센스아웃(SO) 노드는 제1 센스아웃 프리차지 전압으로 프리차지 될 수 있고, 디벨롭 구간을 거친 뒤 제2 프리차지 구간에서 센스아웃(SO) 노드는 제2 센스아웃 프리차지 전압으로 프리차지 될 수 있다. 센스아웃 프리차지 전압의 가변을 통해, 필요에 따라 더 큰 디벨롭 시간을 확보할 수 있다.
센싱 유닛(1429)은 센싱 래치 연결부(1424), 센싱 래치(1425) 및 센싱 래치 컨트롤러(1426)를 포함할 수 있다. 센싱 래치 연결부(1424)는 센스아웃(SO) 노드의 전압을 센싱 래치(1425)의 입력 단자에 선택적으로 전달할 수 있다. 센싱 래치(1425)는 입력 단자의 전압을 래치하여 출력 단자에 전달할 수 있다. 센싱 래치 컨트롤러(1426)는 센스아웃(SO) 노드 전압 및 기타 제어 신호들을 기초로 센싱 래치(1425)의 입력 단자 및 출력 단자의 전압을 제어할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 센싱 동작 타이밍도를 나타낸다. 도 7은 도 6을 참고해 설명될 수 있다. 비휘발성 메모리 장치의 센싱 동작은 프리차지 구간 및 디벨롭 구간을 포함할 수 있다.
프리차지 구간(t1~t2)에서, 제어 신호(BLSLT) 및 제어 신호(BLSHF)는 턴-온 될 수 있다. 따라서, 비트라인(BL) 및 센스아웃(SO) 노드는 연결될 수 있다. 또한, 로드 신호(LOAD) 및 셋업 신호(BLSETUP)가 0 또는 Vss로 천이하면서, 센스아웃(SO) 노드는 센스아웃 프리차지 전압(Vpre_SO) 노드에 연결될 수 있다. 따라서, 비트라인(BL) 및 센스아웃(SO) 노드 모두 프리차지 될 수 있다. 비트라인(BL)은 비트라인 프리차지 전압(Vpre_BL)으로 프리차지 될 수 있으며, 센스아웃(SO) 노드는 센스아웃 프리차지 전압(Vpre_SO)으로 프리차지 될 수 있다.
디벨롭 구간(t2~t4)에서, 로드 신호(LOAD) 및 셋업 신호(BLSETUP)가 턴-온 되면서, 프리차지 회로(1422)와 센스아웃(SO) 노드의 연결이 해제될 수 있다. t2 시점에서, 센스아웃(SO) 노드, 비트라인(BL) 및 메모리 셀 어레이로 이어지는 경로가 형성될 수 있다. 도 7에 도시되지는 않았지만, t2 시점에는 센싱의 대상이 되는 선택 메모리 셀의 워드라인에는 독출 전압이 인가될 수 있다. 독출 전압은 센싱 전압으로 칭해질 수 있다.
센싱의 대상이 되는 선택 메모리 셀이 오프 셀(OFF CELL)에 해당하는 경우, 선택 메모리 셀에는 채널 경로가 형성되지 않기 때문에, 비트라인(BL) 및 센스아웃(SO) 노드에 프리차지 된 전하가 방전되지 않을 수 있다. 따라서, 디벨롭 구간에서 비트라인 전압(VBL) 및 센스아웃 노드 전압(VSO)은 모두 일정 수준을 유지할 수 있다.
반면, 센싱의 대상이 되는 선택 메모리 셀이 온 셀(ON CELL)에 해당하는 경우, 선택 메모리 셀에는 채널 경로가 형성되기 때문에, 비트라인(BL) 및 센스아웃(SO) 노드에 프리차지 된 전하가 방전될 수 있다. 따라서, 디벨롭 구간에서 비트라인 전압(VBL) 및 센스아웃 노드 전압(VSO)은 모두 큰 폭으로 값이 감소할 수 있다.
위와 같이 셀의 상태에 따라, 디벨롭 구간(t2~t4)에서 비트라인 전압(VBL) 및 센스아웃 전압(VSO)이 달라지게 되는데, 이를 디벨롭 구간에서 센스아웃 노드 전압(VSO)이 디벨롭된다고 칭할 수 있다.
디벨롭 구간의 t3 시점에, 센싱 래치 신호(LTCH_S)에 따라 센스아웃 노드 전압(VSO)의 전압 레벨이 센싱될 수 있다. 센싱의 대상이 되는 선택 메모리 셀이 오프 셀(OFF CELL)에 해당하는 경우, t3 시점에서 센스아웃 노드 전압(VSO)은 A점에 위치할 수 있다. 반면 센싱의 대상이 되는 선택 메모리 셀이 온 셀(ON CELL)에 해당하는 경우, t3 시점에서 센스아웃 노드 전압(VSO)은 B점에 위치할 수 있다. 이렇게 A점과 B점에서, 센스아웃 노드 전압(VSO)이 상이하기 때문에, 이 전압의 차이를 이용해 선택 메모리 셀이 온 셀인지, 오프 셀인지 구별하는 센싱 동작이 수행될 수 있다.
도 8a는 본 개시의 예시적 실시예에 따른 멀티 레벨 셀의 임계 전압에 따른 산포의 일부를 나타낸다. 도8a는 제i-1 프로그램 상태(P_i-1), 제i 프로그램 상태(P_i) 및 제i+1 프로그램 상태(P_i+1)를 도시한다. 제i 프로그램 상태(P_i)를 제i-1 프로그램 상태(P_i-1)로부터 구별하기 위한 제i 독출 전압(Vr_i)은 제i-1 프로그램 상태(P_i-1)의 산포와 제i 프로그램 상태(P_i)의 산포 사이에 존재하는 값일 수 있다. 제i+1 프로그램 상태(P_i+1)를 제i 프로그램 상태(P_i)로부터 구별하기 위한 제i+1 독출 전압(Vr_i+1)은 제i 프로그램 상태(P_i)의 산포와 제i+1 프로그램 상태(P_i+1)의 산포 사이에 존재하는 값일 수 있다. 제i 리드 전압(Vr_i) 및 제i+1 독출 전압(Vr_i+1)은 제i 센싱 전압(Vr_i) 및 제i+1 센싱 전압(Vr_i+1)으로 칭해질 수 있다.
S0 라인에 해당하는 메모리 셀은 제i-1 프로그램 상태(P_i-1)의 산포에 존재하는 셀일 수 있고, S1, S2 및 S3 라인에 해당하는 메모리 셀은 제i 프로그램 상태(P_i)의 산포에 존재하는 셀일 수 있고, S4 및 S5 라인에 해당하는 메모리 셀은 제i+1 프로그램 상태(P_i+1)의 산포에 존재하는 셀일 수 있다. 센싱 동작의 디벨롭 구간에서 선택 메모리 셀이 각 라인(S0~S5)에 해당하는 메모리 셀인 경우의 센스아웃 노드 전압의 시간에 따른 그래프가 도 8b에 개시된다.
도 8b는 본 개시의 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다. 도 8b의 타이밍도는 도 8a를 참조하여 설명될 수 있다.
프리차지 구간(t1~t2)에서, 센스아웃 노드 전압(VSO)은 프리차지 될 수 있다. t2 시점에서, 프리차지 구간이 끝나고 디벨롭 구간에 진입할 수 있다.
디벨롭 구간(t2~)에서, 센스아웃(SO) 노드, 비트라인 및 메모리 셀 어레이로 이어지는 경로가 형성되기 때문에, 선택 메모리 셀의 상태에 따라 센스아웃 노드 전압(VSO)이 상이할 수 있다. 선택 메모리 셀이 위치하는 선택 워드라인에 제i 리드 전압(Vr_i)이 인가되었다는 가정 하에 디벨롭 구간의 그래프가 도시된다.
선택 메모리 셀이 도 8a의 S0 라인에 위치하는 메모리 셀인 경우, 선택 메모리 셀의 임계 전압이 워드라인 인가 전압보다 낮기 때문에 선택 메모리 셀은 강한 온 셀(Strong On Cell)일 수 있다. 선택 메모리 셀이 S0 라인에 위치하는 강한 온 셀에 해당하기 때문에, 선택 메모리 셀에는 채널 경로가 형성될 수 있고, 형성된 채널 경로를 통해 프리차지 된 전하가 방전되어 센스아웃 노드 전압(VSO)도 빠르게 낮은 값에 도달할 수 있다.
반면, 선택 메모리 셀이 S5 라인보다 더 큰 임계 전압을 갖는 메모리 셀인 경우, 선택 메모리 셀은 강한 오프 셀(Strong Off Cell)일 수 있다. 선택 메모리 셀이 강한 오프 셀에 해당하기 때문에, 선택 메모리 셀에는 채널 경로가 형성되지 않을 수 있고, 프리차지 된 전하가 방전되지 않기 때문에 센스아웃 노드 전압(VSO)의 변화량은 미미할 수 있다.
선택 메모리 셀이 도 8a의 S1 라인에 위치하는 메모리 셀인 경우, 선택 메모리 셀의 임계 전압이 워드라인 인가 전압보다 크지만, 그 차이가 크지 않기 때문에, 센스아웃 노드 전압(VSO)은 S0 라인의 경우보다 완만하게 줄어들어 최종 값에 도달할 수 있다.
선택 메모리 셀이 도 8a의 S2 라인에서 S5 라인으로 갈 수록, 선택 메모리 셀의 임계 전압이 워드라인 인가 전압보다 커지기 때문에, 센스아웃 노드 전압(VSO)이 감소하는 기울기는 점점 완만해질 수 있다.
t3 시점에서, 센싱 래치 신호(LTCH_S)에 의해 제1 센싱이 이루어질 수 있다. t3 시점에서, 선택 메모리 셀이 S0 라인에 위치하는지, S1 라인에 위치하는지에 따라 센스아웃 노드 전압(VSO)이 각각 Q2 및 Q1에 위치하게 될 수 있다. 따라서, 제1 센싱 마진(MG_1)의 센싱 마진을 이용해 S0 라인에 존재하는 메모리 셀과 S1 라인에 존재하는 메모리 셀을 구별할 수 있다. 따라서, 워드라인에 제i 리드 전압(Vr_i)을 인가하여 제i 프로그램 상태(P_i)를 제i-1 프로그램 상태(P_i-1)로부터 구별해낼 수 있다.
t4 시점에서, 센싱 래치 신호(LTCH_S)에 의해 제2 센싱이 이루어질 수 있다. t4 시점에서, 선택 메모리 셀이 S3 라인에 위치하는지, S4 라인에 위치하는지에 따라 센스아웃 노드 전압(VSO)이 각각 Q4 및 Q3에 위치하게 될 수 있다. 따라서, 제2 센싱 마진(MG_2)의 센싱 마진을 갖고 S3에 라인에 존재하는 메모리 셀과 S4 라인에 존재하는 메모리 셀을 구별할 수 있다. 따라서, 워드라인에 제i 리드 전압(Vr_i)을 인가하여 제i+1 프로그램 상태(P_i+1)를 제i 프로그램 상태(P_i)로부터 구별해낼 수 있다.
도 8a 및 도 8b에 따르면, 디벨롭 시간을 길게 확보하는 경우, 1회의 워드라인 전압 인가 및 1회의 비트라인 프리차지 만으로 두 개의 프로그램 상태를 구별해낼 수 있다. 다시 말해, 디벨롭 시간을 길게 확보하는 경우, 워드라인에 인가하는 전압을 키우지 않고 워드라인에 인가하는 전압을 키우는 것과 동일한 효과를 얻을 수 있다. 이하 도9a 내지 9c, 10a 내지 10b, 11 및 12에서 한 번의 비트라인 프리차지 만으로 두 개의 프로그램 상태를 구별해내는 실시예가 도시된다.
도 9a 내지 도 9c는 본 개시의 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다. 특히, 설명의 편의를 위해 센싱의 대상이 되는 선택 메모리 셀이 제i 프로그램 상태로 기입된 셀에 해당한다는 가정하에 설명된다.
도 9a를 참조하면, 비휘발성 메모리 장치의 센싱 동작은 제1 프리차지 구간(PRECHARGE), 제1 디벨롭 구간(1st DEVELOP), 제1 센싱 구간(1st SENSING), 센스아웃 프리차지 구간(SO PRECHARGE), 제2 디벨롭 구간(2nd DEVELOP) 및 제2 센싱 구간(2nd SENSING)을 포함할 수 있다. 여기서, 센스아웃 프리차지 구간은 제2 프리차지 구간으로 칭해질 수 있다.
제1 프리차지 구간(t1a~t2a)에서, 비트라인(BL) 및 센스아웃(SO) 노드가 프리차지 될 수 있다. 도 9a는 비트라인(BL)과 센스아웃(SO) 노드가 동시에 프리차지 되는 경우를 도시하지만, 이에 제한되지는 않는다. 예를 들어, 비트라인(BL)이 먼저 프리차지 된 뒤, 센스아웃(SO) 노드가 프리차지 될 수 있다. 비트라인(BL)은 비트라인 프리차지 전압으로 프리차지 될 수 있다. 센스아웃(SO) 노드는 센스아웃 노드 전압(VSO)이 센스아웃 프리차지 전압(Vpre_SO)의 값을 갖도록 프리차지 될 수 있다. 상기 센스아웃 프리차지 전압(Vpre_SO) 값은 도 2의 제어 로직(1600)의 센싱 컨트롤러(1620)의 제어에 의해 전압 발생기(1300)가 페이지 버퍼 회로(1400)에 전달한 값일 수 있다.
제1 디벨롭 구간(t2a~t3a)에서, 선택 메모리 셀이 제i-1 프로그램 상태(P_i-1)에 해당하는 메모리 셀인지, 제i 프로그램 상태(P_i)에 해당하는 메모리 셀인지에 따라 센스아웃 노드 전압(VSO)이 다른 그래프를 나타낼 수 있다. 제1 디벨롭 구간이 시작되는 t2a 시점에 선택 워드라인에 제i 독출 전압(Vr_i)이 제1 센싱 전압으로 인가될 수 있다. 만약 선택 메모리 셀이 제i-1 프로그램 상태(P_i-1)에 해당한다면, 센스아웃 노드 전압(VSO)은 제1 디벨롭 시간(tD_1) 동안 그래프(11a)의 모양을 나타낼 수 있다. 만약 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당한다면, 센스아웃 노드 전압(VSO)은 제1 디벨롭 시간(tD_1) 동안 그래프(12a)의 모양을 나타낼 수 있다.
제1 센싱 구간이 시작되는 t3a 시점에, 제1 센싱 동작이 수행될 수 있다. 제1 센싱 동작시, 만약 선택 메모리 셀이 제i-1 프로그램 상태(P_i-1)에 해당한다면, 센스아웃 노드 전압(VSO)은 C1 점에 해당하는 값을 가질 수 있다. 제1 센싱 동작시, 만약 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당한다면, 센스아웃 노드 전압(VSO)은 Q1 점에 해당하는 값을 가질 수 있다. C1 점 및 Q1 점의 전압 차이를 이용해, 제1 센싱 구간에서 제i 프로그램 상태를 제i-1 프로그램 상태로부터 구별해낼 수 있다. 이는 제i 프로그램 상태에 해당하는 제1 상태를 구별해냈다고 일컬어질 수 있다.
제2 프리차지 구간(t4a~t5a)에서, 센스아웃(SO) 노드는 다시 프리차지 될 수 있다. 도 9a를 참조하면, 센스아웃(SO) 노드는 비트라인 프리차지 구간(t1a~t2a)에서 프리차지 되었던 센스아웃 노드 전압과 동일한 센스아웃 프리차지 전압(Vpre_SO)으로 프리차지 될 수 있다.
제2 디벨롭 구간(t5a~t6a)에서, 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당하는 메모리 셀인지, 제i+1 프로그램 상태(P_i+1)에 해당하는 메모리 셀인지에 따라 센스아웃 노드 전압(VSO)이 다른 그래프를 나타낼 수 있다. 만약 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당한다면, 센스아웃 노드 전압(VSO)은 제2 디벨롭 시간(tD_2) 동안 그래프(14a)의 모양을 나타낼 수 있다. 만약 선택 메모리 셀이 제i+1 프로그램 상태(P_i+1)에 해당한다면, 센스아웃 노드 전압(VSO)은 제2 디벨롭 시간(tD_2) 동안 그래프(13a)의 모양을 나타낼 수 있다. 여기서, 제2 디벨롭 시간(tD_2)은 제1 디벨롭 시간(tD_1)보다 큰 값일 수 있다.
제2 센싱 구간이 시작되는 t6a 시점에, 제2 센싱 동작이 수행될 수 있다. 제2 센싱 동작시, 만약 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당한다면, 센스아웃 노드 전압(VSO)은 Q2 점에 해당하는 값을 가질 수 있다. 제2 센싱 동작시, 만약 선택 메모리 셀이 제i+1 프로그램 상태(P_i+1)에 해당한다면, 센스아웃 노드 전압(VSO)은 C2 점에 해당하는 값을 가질 수 있다. C2 점 및 Q2 점의 전압 차이를 이용해, 제2 센싱 구간에서 제i+1 프로그램 상태를 제i 프로그램 상태로부터 구별해낼 수 있다. 이는 제i+1 프로그램 상태에 해당하는 제2 상태를 구별해냈다고 일컬어질 수 있다.
도 9b를 참조하면, 비휘발성 메모리 장치의 센싱 동작은 제1 프리차지 구간(PRECHARGE), 제1 디벨롭 구간(1st DEVELOP), 제1 센싱 구간(1st SENSING), 센스아웃 프리차지 구간(SO PRECHARGE), 제2 디벨롭 구간(2nd DEVELOP) 및 제2 센싱 구간(2nd SENSING)을 포함할 수 있다. 이하에서 설명되는 차이점 외에는, 도 9a를 참조해 설명한 것과 중복되는 설명은 생략한다.
제1 프리차지 구간(t1b~t2b)에서, 센스아웃(SO) 노드는 센스아웃 노드 전압(VSO)이 제1 센스아웃 프리차지 전압(Vpre_SO1)의 값을 갖도록 프리차지 될 수 있다. 상기 제1 센스아웃 프리차지 전압(Vpre_SO1) 값은 도 2의 제어 로직(1600)의 센싱 컨트롤러(1620)의 제어에 의해 전압 발생기(1300)가 페이지 버퍼 회로(1400)에 전달한 값일 수 있다.
제2 프리차지 구간(t4b~t5b)에서, 센스아웃(SO) 노드는 센스아웃 노드 전압(VSO)이 제2 센스아웃 프리차지 전압(Vpre_SO2)의 값을 갖도록 프리차지 될 수 있다. 상기 제2 센스아웃 프리차지 전압(Vpre_SO2) 값은 도 2의 제어 로직(1600)의 센싱 컨트롤러(1620)의 제어에 의해 전압 발생기(1300)가 페이지 버퍼 회로(1400)에 전달한 값일 수 있다.
여기서, 제2 센스아웃 프리차지 전압(Vpre_SO2)은 제1 센스아웃 프리차지 전압(Vpre_SO1)과 상이한 값을 가질 수 있다. 예를 들어, 제2 센스 노드 프리차지 전압(Vpre_SO2)은 제1 센스 노드 프리차지 전압(Vpre_SO1)보다 큰 값을 가질 수 있다. 센스아웃(SO) 노드의 프리차지 전압의 크기를 증가시킴으로써 디벨롭 시간을 더 넓은 범위로 확보할 수 있으며, 동일 시점에 제2 센싱을 하는 경우 센싱 마진을 늘릴 수 있다.
도 9c를 참조하면, 비휘발성 메모리 장치의 센싱 동작은 제1 프리차지 구간(PRECHARGE), 제1 디벨롭 구간(1st DEVELOP), 제1 센싱 구간(1st SENSING), 센스아웃 프리차지 구간(SO PRECHARGE), 제2 디벨롭 구간(2nd DEVELOP) 및 제2 센싱 구간(2nd SENSING)을 포함할 수 있다. 이하에서 설명되는 차이점 외에는, 도 9a 및 도 9b를 참조해 설명한 것과 중복되는 설명은 생략한다.
제2 디벨롭 구간(t5c~t6c)이 시작되는 t5c 시점에, 선택 워드라인 인가 전압을 제i 독출 전압(Vr_i)에서 제i’독출 전압(Vr_i’)으로 변화시킬 수 있다. 즉, t5c 시점에, 선택 워드라인에 제1 센싱 전압(Vr_i)과 상이한 제2 센싱 전압(Vr_i)을 인가할 수 있다. 예를 들어, 제i’ 독출 전압(Vr_i’)은 제i 독출 전압(Vr_i)보다 큰 값일 수 있다. 하지만, 디벨롭 시간의 가변을 동시에 이용하기 때문에 제i’독출 전압(Vr_i’)이 제i+1 독출 전압(Vr_i+1)보다는 작은 값을 가질 수 있다. 다시 말해, 제i 독출 전압(Vr_i) 및 제i’ 독출 전압(Vr_i’)의 차이는 제i 프로그램 상태에 해당하는 산포의 임계 전압 폭보다 작은 값을 가질 수 있다. 선택 워드라인에 인가하는 전압을 증가시킴으로써 제2 디벨롭 시간(tD_2’)을 도 9b의 제2 디벨롭 시간(tD_2)에 비해 줄일 수 있다.
도 9a, 9b 및 9c를 통해, 1회의 비트라인 프리차지 및 2회의 센스아웃(SO) 노드 프리차지를 통해 2개의 프로그램 상태를 센싱하는 방법에 대해 설명하였다. 도 9a, 9b 및 9c와 같은 비휘발성 메모리 장치의 센싱 방법은 2개의 프로그램 상태 센싱에만 적용될 수 있는 것은 아니다. 예를 들어, 1회의 비트라인 프리차지 및 3회의 센스아웃(SO) 노드 프리차지를 통해 3개의 프로그램 상태를 센싱할 수 있다. 이를 위해, 도 9a, 9b 및 9c에 따른 비휘발성 메모리 장치의 센싱 방법은 센스아웃(SO) 노드를 제3 센스아웃 프리차지 전압으로 프리차지 하는 제3 프리차지 구간, 센스아웃(SO) 노드 디벨롭하는 제3 디벨롭 구간 및 제3 상태를 구별하는 제3 센싱 구간을 더 포함할 수 있다. 본 개시의 예시적 실시예에 따른 실시예가 4회 이상의 센싱에도 적용 가능한 것으로 이해될 수 있을 것이다.
도 10a 및 도 10b는 본 개시의 다른 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다. 특히, 설명의 편의를 위해 센싱의 대상이 되는 선택 메모리 셀이 제i 프로그램 상태로 기입된 셀에 해당한다는 가정하에 설명된다.
도 10a를 참조하면, 비휘발성 메모리 장치의 센싱 동작은 프리차지 구간(PRECHARGE), 디벨롭 구간(DEVELOP)을 포함할 수 있으며, 2회의 센싱 동작을 포함할 수 있다.
프리차지 구간(t1a~t2a)에서, 비트라인(BL) 및 센스아웃(SO) 노드가 프리차지 될 수 있다. 도 10a는 비트라인(BL)과 센스아웃(SO) 노드가 동시에 프리차지 되는 경우를 도시하지만, 이에 제한되지는 않는다. 예를 들어, 비트라인(BL)이 먼저 프리차지 된 뒤, 센스아웃(SO) 노드가 프리차지 될 수 있다. 비트라인(BL)은 비트라인 프리차지 전압으로 프리차지 될 수 있다. 센스아웃(SO) 노드는 센스아웃 노드 전압(VSO)이 센스아웃 프리차지 전압(Vpre_SO)의 값을 갖도록 프리차지 될 수 있다. 상기 센스아웃 프리차지 전압(Vpre_SO) 값은 도 2의 제어 로직(1600)의 센싱 컨트롤러(1620)의 제어에 의해 전압 발생기(1300)가 페이지 버퍼 회로(1400)에 전달한 값일 수 있다.
디벨롭 구간(t2a~)이 시작하는 t2a 시점에서, 선택 메모리 셀이 위치하는 선택 워드라인에 제i 독출 전압(Vr_i)이 제1 센싱 전압으로 인가될 수 있다. 디벨롭 구간에서, 센스아웃 노드 전압(VSO)은 선택 메모리 셀이 위치하는 상태에 따라 상이한 그래프를 나타낼 수 있다. 예를 들어, 선택 메모리 셀이 제i-1 프로그램 상태(P_i-1)에 해당하는 경우, 센스아웃 노드 전압(VSO)은 그래프(11a)를 나타낼 수 있다. 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당하는 경우, 센스아웃 노드 전압(VSO)은 그래프(12a)를 나타낼 수 있다. 선택 메모리 셀이 제i+1 프로그램 상태(P_i+1)에 해당하는 경우, 센스아웃 노드 전압(VSO)은 그래프(13a)를 나타낼 수 있다.
t3a 시점에서, 제1 센싱 동작이 수행될 수 있다. t3a 시점에서, 만약 선택 메모리 셀이 제i-1 프로그램 상태(P_i-1)에 해당한다면, 선택 메모리 셀은 C1 점에 해당하는 상태를 가질 수 있다. t3a 시점에서, 만약 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당한다면, 선택 메모리 셀은 Q1 점에 해당하는 상태를 가질 수 있다. C1 점과 Q1 점에서 센스아웃 노드 전압(VSO)이 상이하기 때문에, 제i 프로그램 상태(P_i)를 제i-1 프로그램 상태(P_i-1)로부터 구별해낼 수 있다.
t4a 시점에서, 제2 센싱 동작이 수행될 수 있다. t4a 시점에서, 만약 선택 메모리 셀이 제i 프로그램 상태(P_i)에 해당한다면, 선택 메모리 셀은 Q2 점에 해당하는 상태를 가질 수 있다. t4a 시점에서, 만약 선택 메모리 셀이 제i+1 프로그램 상태(P_i+1)에 해당한다면, 선택 메모리 셀은 C2 점에 해당하는 상태를 가질 수 있다. C2 점과 Q2 점에서 센스아웃 노드 전압(VSO)이 상이하기 때문에, 제i+1 프로그램 상태(P_i+1)를 제i 프로그램 상태(P_i)로부터 구별해낼 수 있다.
도 10b를 참조하면, 비휘발성 메모리 장치의 센싱 동작은 프리차지 구간(PRECHARGE), 디벨롭 구간(DEVELOP)을 포함할 수 있으며, 제2회의 센싱 동작을 포함할 수 있다. 이하에서 설명되는 차이점 외에는, 도 10a를 참조해 설명한 것과 중복되는 설명은 생략한다.
디벨롭 구간에 포함되는 t4b 시점에, 선택 워드라인 인가 전압을 제i 독출 전압(Vr_i)에서 제i’독출 전압(Vr_i’)으로 변화시킬 수 있다. 즉, 디벨롭 구간 중에 선택 워드라인에 제2 센싱 전압(Vr_i’)이 인가될 수 있다. 예를 들어, 제i’ 독출 전압(Vr_i’)은 제i 독출 전압(Vr_i)보다 큰 값일 수 있다. 하지만, 디벨롭 타임의 가변을 동시에 이용하기 때문에 제i’독출 전압(Vr_i’)이 제i+1 독출 전압(Vr_i+1)보다는 작은 값을 가질 수 있다. 다시 말해, 제i 독출 전압(Vr_i) 및 제i’ 독출 전압(Vr_i’)의 차이는 제i 프로그램 상태 산포의 임계 전압 폭보다 작은 값을 가질 수 있다. 선택 워드라인에 인가하는 전압을 증가시킴으로써 제1 센싱 및 제2 센싱 시간 사이의 간격(dt_SENSEb)을 도 10a의 센싱 시간 간격(dt_SENSEa)에 비해 줄일 수 있다.
도 10a 및 10b에 따르면, 디벨롭 구간(t2b)에 제1 센싱 시점(t3b) 및 제2 센싱 시점(t5b)이 포함되는 것으로 도시하였다. 도 9a 내지 9c와 비교하여 설명하면, 도 10a 및 10b에 따른 실시예에서도, 디벨롭 구간(t2b)은 제1 디벨롭 구간, 제1 센싱 구간, 제2 디벨롭 구간 및 제2 센싱 구간을 포함하는 개념인 것으로 이해될 수 있을 것이다.
도 11은 본 개시의 다른 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다. 비휘발성 메모리 장치의 센싱 동작은 프리차지 구간(PRECHARGE), 디벨롭 구간(DEVELOP)을 포함할 수 있으며, 제k회(k는 2 이상의 정수)의 센싱 동작을 포함할 수 있다. 이하에서 설명되는 차이점 외에는, 도 10a 및 도 10b를 참조해 설명한 것과 중복되는 설명은 생략한다. 선택 메모리 셀이 제i+m-1 프로그램 상태(P_i+m-1)에 해당하는 것을 가정하고 이하에서 설명될 수 있다.
t3 시점에서, 제1 센싱 동작이 수행될 수 있다. 선택 메모리 셀이 제i-1 프로그램 상태(P_i-1)에 해당하는 경우, 그래프(11-1) 모양에 따라 t3 시점에서 C1 점에 해당하게 된다. 하지만, 선택 메모리 셀은 제i+m-1 프로그램 상태(P_i+m-1)에 해당하기 때문에 그래프(12) 모양에 따라 t3 시점에서 Q1 점에 해당하게 된다. 따라서 선택 메모리 셀은 제i-1 프로그램 상태(P_i-1)로부터 구별될 수 있다.
위와 마찬가지 방식에 의해, t4 시점에서 제2 센싱 동작이, t5 시점에서 제m 센싱 동작이, t6 시점에서 제k 센싱 동작이 수행될 수 있다. 도 10a, 10b 및 11을 참조하면, 1회의 비트라인 프리차지를 통해 여러 프로그램 상태를 센싱할 수 있어서 비휘발성 메모리 장치 센싱 속도가 감소될 수 있다.
도 12는 본 개시의 다른 예시적 실시예에 따른 센싱 동작 타이밍도를 나타낸다. 비휘발성 메모리 장치의 센싱 동작은 제1 프리차지 구간(PRECHARGE), 제1 디벨롭 구간(1st DEVELOP), 제1 센싱 구간(1st SENSING), 센스아웃 프리차지 구간(SO PRECHARGE), 제2 디벨롭 구간(2nd DEVELOP) 및 제2 센싱 구간(2nd SENSING)을 포함할 수 있다. 이하에서 설명되는 차이점 외에는, 도 9a를 참조해 설명한 것과 중복되는 설명은 생략한다.
제1 디벨롭 구간(t2~t3) 이후 제1 센싱 동작의 수행에서, 제i+1 프로그램 상태(P_i+1)가 제i 프로그램 상태(P_i)로부터 구별될 수 있다. 제2 디벨롭 구간(t5~t6) 이후 제2 센싱 동작의 수행에서, 제i 프로그램 상태(P_i)가 제i-1 프로그램 상태(P_i-1)로부터 구별될 수 있다. 이를 위해, 제1 디벨롭 시간(tD_1)은 제2 디벨롭 시간(tD_2)보다 큰 값을 가질 수 있다.
추가적인 실시예에 있어서, 도 9b와 유사한 방식에 의해, 센스아웃 노드 전압(VSO)이 제1 프리차지 구간(t1~t2) 및 제2 프리차지 구간(t5~t6)에서 다른 크기로 프리차지 될 수 있다. 예를 들어, 제1 프리차지 구간(t1~t2)에서 프리차지 된 제1 센스아웃 프리차지 전압은 제2 프리차지 구간(t5~t6)에서 프리차지 된 제2 센스아웃 프리차지 전압보다 큰 값을 가질 수 있다.
추가적인 실시예에 있어서, 도 9c와 유사한 방식에 의해, 선택 워드라인에 가해지는 전압의 크기가 t5 시점에서 변경될 수 있다. 예를 들어, t5 시점에서 선택 워드라인에 가해지는 전압의 크기가 작아질 수 있다. 즉, t5 시점에서 선택 워드라인에 인가되는 제2 센싱 전압은 t2 시점에서 인가되는 제1 센싱 전압보다 작을 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 멀티 레벨 셀의 임계 전압에 따른 산포를 나타낸다. 멀티 레벨 셀의 경우, 임계 전압이 더 낮은 프로그램 상태, 즉, 더 적은 양의 전자가 플로팅 게이트에 주입된 상태의 산포가 더 많은 양의 전자가 플로팅 게이트에 주입된 상태의 산포보다 더 넓은 폭을 갖는 특성이 있다.
따라서, 도 9a 내지 도 12에 따른 비휘발성 메모리 장치의 센싱 방법을 적용함에 있어서, 센싱하고자 하는 프로그램 상태에 따라 디벨롭 시간의 차이 값을 상이하게 조절할 필요가 있을 수 있다. 예를 들어, 1회의 비트라인 프리차지 후, 제1 프로그램 상태(P_1) 및 제2 프로그램 상태(P_2)를 센싱할 때, 제1 디벨롭 구간 및 제2 디벨롭 구간의 시간 간격에 제1 디벨롭 시간(tD_1) 및 제2 디벨롭 시간(tD_2)을 적용할 수 있다. 제2 디벨롭 시간(tD_2) 및 제1 디벨롭 시간(tD_1)의 차이값을 제1 디벨롭 시간 변화량(dtD_1)이라 칭할 수 있다. 제k+1 프로그램 상태(P_k+1)의 산포 폭이 제1 프로그램 상태(P_1)의 산포 폭보다 좁기 때문에, 제1 디벨롭 시간 변화량(dtD_1)보다 제k 디벨롭 시간 변화량(dtD_k)이 더 작은 값을 가질 수 있다. 즉, 더 많은 전자가 주입된 상태를 센싱하는 센싱 동작일수록 디벨롭 시간의 가변량을 줄여서 센싱할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 센싱 동작 순서도를 나타낸다.
도 9c 및 도 14를 참조하면, 제1 프리차지 구간에서, 비트라인이 비트라인 프리차지 전압으로 프리차지 될 수 있으며, 센스아웃(SO) 노드가 제1 센스 노드 프리차지 전압(Vpre_SO1)으로 프리차지 될 수 있다(S110). 비트라인 및 센스아웃 노드가 프리차지 된 후, 제1 디벨롭 구간에서, 센스아웃 노드가 제1 디벨롭 시간(tD_1) 동안 디벨롭 될 수 있다(S120). 제1 디벨롭 구간에서, 선택 메모리 셀이 위치하는 선택 워드라인에 제1 센싱 전압이 인가될 수 있다. 제1 디벨롭 구간에서 센스아웃 노드가 디벨롭 된 후, 제1 센싱 구간에서, 센스아웃 노드의 제1 전압 레벨을 센싱하여 선택 메모리 셀의 제i 프로그램 상태를 구별할 수 있다(S130). 제i 프로그램 상태의 구별은 제1 상태의 센싱으로 칭해질 수 있다. 제1 센싱에서 제i 상태를 구별한 뒤, 제2 프리차지 구간에서, 센스아웃 노드가 제2 센스 노드 프리차지 전압(Vpre_SO2)으로 프리차지 될 수 있다(S140). 이후 제2 디벨롭 구간에서, 센스아웃 노드가 제2 디벨롭 시간(tD_2) 동안 디벨롭 될 수 있다(S150). 제2 디벨롭 구간에서, 선택 메모리 셀이 위치하는 선택 워드라인에 제2 센싱 전압이 인가될 수 있다. 제2 디벨롭 구간 이후, 제2 센싱 구간에서, 센스아웃 노드의 제2 전압 레벨을 센싱하여 선택 메모리 셀의 제i-1 또는 제i+1 프로그램 상태를 구별할 수 있다(S160). 제i-1 또는 i+1 프로그램 상태의 구별은 제2 상태의 센싱으로 칭해질 수 있다. 즉, 메모리 셀의 각 프로그램 상태를 순차적으로 센싱하는 HSR 센싱에 있어서, 정방향 HSR 센싱 또는 역방향 HSR 센싱이 이루어질 수 있다.
도 15는 본 개시의 다른 예시적 실시예에 따른 센싱 동작 순서도를 나타낸다.
도 10a 및 도 15를 참조하면, 프리차지 구간에서, 비트라인이 비트라인 프리차지 전압으로 프리차지 될 수 있으며, 센스아웃(SO) 노드가 센스 노드 프리차지 전압(Vpre_SO)으로 프리차지 될 수 있다(S210). 비트라인 및 센스아웃 노드가 프리차지 된 후, 디벨롭 구간에서, 센스아웃 노드가 디벨롭 될 수 있다(S220). 디벨롭 구간 내 제1 센싱 시점에서, 센스아웃 노드의 제1 전압 레벨을 센싱하여 선택 메모리 셀의 제i 상태를 구별할 수 있다(S230). 디벨롭 구간 내 제2 시점에서, 센스아웃 노드의 제2 전압 레벨을 센싱하여 선택 메모리 셀의 제i+1 상태를 구별할 수 있다(S240). 도 10b를 참조한 실시예에 있어서, 제2 시점 이전에, 선택 워드라인에 더 높은 워드라인 전압이 인가될 수 있다.
도 14 및 도 15의 비휘발성 메모리 장치 센싱 방법에 따르면, 1회의 비트라인 프리차지 만으로 선택 메모리 셀의 2개 이상의 프로그램 상태를 센싱할 수 있다. 이로 인해, 멀티 레벨 셀에서 데이터 독출 동작 및 데이터 기입 검증 동작에 소요되는 시간을 줄일 수 있다.
도 16은 본 개시의 예시적 실시예에 따른 SSD 시스템(2000)을 나타낸다.
SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 복수의 메모리 장치들(2230, 2240, 2250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, 복수의 메모리 장치들(2230, 2240, 2250) 중 적어도 하나는 도 1 내지 도 15를 참조하여 상술된 센싱 방법을 이용하여 데이터 독출 동작 또는 데이터 기입 검증동작을 수행하도록 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 센싱 방법에 있어서,
    제1 프리차지 구간 동안 선택 메모리 셀의 비트라인 및 상기 비트라인과 연결되는 센스아웃 노드 각각을 비트라인 프리차지 전압 및 제1 센스아웃 프리차지 전압으로 프리차지 하는 단계;
    제1 디벨롭 시간 동안 상기 센스아웃 노드를 디벨롭 하고, 제1 센싱 시점에 상기 센스아웃 노드의 제1 전압 레벨을 센싱하여 상기 선택 메모리 셀의 제1 상태를 구별하는 단계;
    제2 프리차지 구간 동안 상기 센스아웃 노드를 상기 제1 센스아웃 프리차지 전압과 다른 제2 센스아웃 프리차지 전압으로 프리차지 하는 단계; 및
    상기 제1 디벨롭 시간과 상이한 제2 디벨롭 시간 동안 상기 센스아웃 노드를 디벨롭 하고, 제2 센싱 시점에 상기 센스아웃 노드의 제2 전압 레벨을 센싱하여 상기 선택 메모리 셀의 제2 상태를 구별하는 단계를 포함하고,
    상기 제2 상태는 상기 제1 상태와 이웃하는 프로그램 상태인 것을 특징으로하는 비휘발성 메모리 장치 센싱 방법.
  2. 제1항에 있어서,
    상기 제2 상태는 상기 제1 상태보다 상기 선택 메모리 셀의 플로팅 게이트에 더 많은 전자가 주입된 프로그램 상태에 해당하고,
    상기 제2 디벨롭 시간은 상기 제1 디벨롭 시간보다 큰 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  3. 제2항에 있어서,
    상기 제2 센스아웃 프리차지 전압은 상기 제1 센스아웃 프리차지 전압보다 큰 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  4. 제2항에 있어서,
    상기 제1 센싱 시점 전에 상기 선택 메모리 셀이 위치하는 선택 워드라인에 제1 센싱 전압을 인가하는 단계; 및
    상기 제2 센싱 시점 전에 상기 선택 워드라인에 상기 제1 센싱 전압과 상이한 제2 센싱 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  5. 제4항에 있어서,
    상기 제2 센싱 전압은 상기 제1 센싱 전압보다 크고,
    상기 제2 센싱 전압과 상기 제1 센싱 전압의 차이는 상기 제1 상태에 해당하는 산포의 임계 전압 폭보다 작은 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  6. 제1항에 있어서,
    상기 제1 상태는 상기 제2 상태보다 상기 선택 메모리 셀의 플로팅 게이트에 더 많은 전자가 주입된 프로그램 상태이고,
    상기 제1 디벨롭 시간은 상기 제2 디벨롭 시간보다 큰 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  7. 제6항에 있어서,
    상기 제1 센스아웃 프리차지 전압은 상기 제2 센스아웃 프리차지 전압보다 큰 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  8. 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 센싱 방법에 있어서,
    선택 메모리 셀의 비트라인 및 상기 비트라인과 연결되는 센스아웃 노드를 프리차지 하는 단계;
    상기 선택 메모리 셀이 위치하는 선택 워드라인에 제1 센싱 전압을 인가하는 단계;
    디벨롭 구간 동안 상기 센스아웃 노드를 디벨롭하는 단계; 및
    상기 디벨롭 구간 동안 복수 회 상기 센스아웃 노드를 센싱하는 단계를 포함하고,
    상기 복수 회 상기 센스아웃 노드를 센싱하는 단계는,
    상기 디벨롭 구간 내 제1 센싱 시점에, 상기 센스아웃 노드의 제1 전압 레벨을 센싱하여 상기 선택 메모리 셀의 제1 상태를 구별하는 단계;
    상기 제1 센싱 시점 이후인 제2 센싱 시점 전에, 상기 선택 워드라인에 상기 제1 센싱 전압과 다른 제2 센싱 전압을 인가하는 단계; 및
    상기 제2 센싱 시점에, 상기 센스아웃 노드의 제2 전압 레벨을 센싱하여 상기 선택 메모리 셀의 제2 상태를 구별하는 단계를 포함하고,
    상기 제2 상태는 상기 제1 상태와 이웃하는 프로그램 상태인 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  9. 제8항에 있어서,
    상기 제2 상태는 상기 제1 상태보다 상기 선택 메모리 셀의 플로팅 게이트에 더 많은 전자가 주입된 프로그램 상태인 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
  10. 제8항에 있어서,
    상기 제2 센싱 전압은 상기 제1 센싱 전압보다 크고,
    상기 제2 센싱 전압과 상기 제1 센싱 전압의 차이는 상기 제1 상태에 해당하는 산포의 임계 전압 폭보다 작은 것을 특징으로 하는 비휘발성 메모리 장치 센싱 방법.
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